TWI807305B - 反相輸出動態d觸發器 - Google Patents

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范志軍
郭海豐
楊作興
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大陸商深圳比特微電子科技有限公司
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Abstract

本公開涉及反相輸出動態D觸發器。提供一種反相輸出動態D觸發器，其中，包括輸入端，用以接收輸入資料；輸出端，用於提供輸出資料來響應該輸入資料；時鐘信號端，用於接收時鐘信號；第一鎖存器，用於鎖存來自輸入端的輸入資料並在時鐘信號的控制下將輸入資料反相傳輸；第二鎖存器，用於鎖存來自第一鎖存器的資料並在時鐘信號的控制下將第一鎖存器鎖存的資料反相傳輸；反相器，用於反相輸出從第二鎖存器接收到的資料，其中所述第一鎖存器、第二鎖存器和反相器依次串接在輸入端和輸出端之間。

Description

反相輸出動態D觸發器
本公開總體而言涉及一種反相輸出動態D觸發器。
比特幣是一種P2P(Peer-to-Peer)形式的虛擬加密數位貨幣，其概念最初由中本聰在2008年11月1日提出，並於2009年1月3日正式誕生。比特幣的獨特之處在於，它不依靠特定貨幣機構發行，而是依據特定算法通過大量運算來產生。比特幣交易使用整個P2P網路中眾多節點構成的分佈式資料庫來確認並記錄所有的交易行為，並使用密碼學設計來確保安全性。
比特幣礦工過去是通過CPU產品來挖礦，但由於挖礦是運算密集型應用，且隨著挖礦人數與設備性能的不斷提升難度逐漸增加，現在使用CPU挖礦已近毫無甚至負利益。如今，礦工們大都開始采用專用晶片(ASIC)或者現場可編程閘陣列(FPGA)等礦機設備。
使用數位處理設備，例如數位貨幣挖礦機，來進行比特幣挖礦的核心是根據礦機計算SHA-256的運算能力來獲得獎勵。對於礦機而言，晶片尺寸、晶片運行速度和晶片功耗是決定礦機性能的至關重要的三個因素，其中，晶片尺寸決定晶片成本，晶片運行的速度決定礦機運行速度，即算力，晶片功耗決定耗電程度，即挖礦成本。在實際應用中，衡量礦機最為重要的性能指標是單位算力所消耗的功率，即功耗算力比。
對於挖礦而言，挖礦過程就是進行大量重複性的邏輯計算，這就需要用到大量的D觸發器，D觸發器選擇不當則會導致晶片面積增大、運算速度變慢以及耗電增大，最終導致礦機功耗算力比變差。
D觸發器本身應用非常廣泛，可用作數位信號的寄存、移位寄存、分頻和波形發生器等。D觸發器具有資料(D)和時鐘(CLK)兩個輸入，具有一個輸出(Q)，可將資料寫入到D觸發器中或者從D觸發器中讀取資料。
根據本公開的一個方面，提供了一種反相輸出動態D觸發器，包括輸入端，用以接收輸入資料；輸出端，用於提供輸出資料來響應該輸入資料；時鐘信號端，用於接收時鐘信號；第一鎖存器，用於鎖存來自輸入端的輸入資料並在時鐘信號的控制下將輸入資料反相傳輸；第二鎖存器，用於鎖存來自第一鎖存器的資料並在時鐘信號的控制下將第一鎖存器鎖存的資料反相傳輸；反相器，用於反相輸出從第二鎖存器接收到的資料，其中所述第一鎖存器、第二鎖存器和反相器依次串接在輸入端和輸出端之間。
根據本公開的一個方面，提供了一種多路並聯的寄存器，包括多個輸入端，用於輸入資料；多個輸出端，用於輸出資料；時鐘信號端，用於接收時鐘信號；時鐘緩衝器，用於將所述時鐘信號端接收的時鐘信號緩衝之後向多個動態D觸發器提供時鐘信號，多個動態D觸發器並聯連接在所述多個輸入端和所述多個輸出端之間，用於在時鐘信號控制下鎖存和/或讀出資料，其中所述動態D觸發器是如上所述的反相輸出動態D觸發器。
根據本公開的一個方面，提供了一種用於執行比特幣挖礦算法的裝置，包括根據以上所述的反相輸出動態D觸發器或者根據以上所述的多路並聯的寄存器。
通過以下參照圖式對本公開的示例性實施例的詳細描述，本公開的其它特徵及其優點將會變得清楚。
100:反相輸出動態D觸發器
101:輸入端
102:輸出端
103:時鐘信號端
104:第一鎖存器
105:第二鎖存器
106:反相器
200:時鐘緩衝器
201,202:反相器
300:反相輸出動態D觸發器
301:時鐘緩衝器
400:反相輸出動態D觸發器
401:輸入端
402:第一鎖存器
403:第一PMOS電晶體
404:第二PMOS電晶體
405:第一NMOS電晶體
406:第二NMOS電晶體
407:節點
408:第二鎖存器
409:第三PMOS電晶體
410:第四PMOS電晶體
411:第三NMOS電晶體
412:第四NMOS電晶體
413:節點
414:反相器
415:輸出端
800:寄存器
801:反相輸出動態D觸發器
802:時鐘緩衝器
CK,CLKP,CLKP:時鐘信號
D:輸入端
QN:輸出端
VDD:電源
GROUND:地
構成說明書的一部分的圖式描述了本公開的實施例，並且連同說明書一起用於解釋本公開的原理。
參照圖式，根據下面的詳細描述，可以更加清楚地理解本公開，其中：圖1示出了根據本公開的一些實施例的反相輸出動態D觸發器；圖2示出了根據本公開的一些實施例的用於反相輸出動態D觸發器的時鐘緩衝器；圖3示出了根據本公開的一些實施例的含有時鐘控制的反相輸出動態D觸發器；圖4A、4B、4C和4D分別示出了根據本公開的一些實施例的反相輸出動態D觸發器的電路示意圖；圖5示出根據圖4A、圖4B、圖4C和圖4D所示的反相輸出動態D觸發器的電路時序圖；圖6A、6B、6C和6D分別示出了根據本公開的另一些實施例的反相輸出動態D觸發器的電路示意圖；圖7示出根據圖6A、圖6B、圖6C和圖6D所示的反相輸出動態D觸發器的電路時序圖； 圖8示出由多路並聯的反相輸出動態D觸發器組成的多路並聯寄存器。
注意，在以下說明的實施方式中，有時在不同的圖式之間共同使用同一圖式標記來表示相同部分或具有相同功能的部分，而省略其重複說明。在本說明書中，使用相似的標號和字母表示類似項，因此，一旦某一項在一個圖式中被定義，則在隨後的圖式中不需要對其進行進一步討論。
為了便於理解，在圖式等中所示的各結構的位置、尺寸及範圍等有時不表示實際的位置、尺寸及範圍等。因此，所公開的發明並不限於圖式等所公開的位置、尺寸及範圍等。此外，圖式不必按比例繪製，一些特徵可能被放大以示出具體組件的細節。
現在將參照圖式來詳細描述本公開的各種示例性實施例。應注意到：除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對佈置、數字表達式和數值不限制本公開的範圍。
以下對至少一個示例性實施例的描述實際上僅僅是說明性的，決不作為對本公開及其應用或使用的任何限制。也就是說，本文中的用於實現散列算法的電路和方法是以示例性的方式示出，來說明本公開中的電路或方法的不同實施例，而並非意圖限制。本領域的技術人員將會理解，它們僅僅說明可以用來實施本公開的示例性方式，而不是窮盡的方式。
對於相關領域普通技術人員已知的技術、方法和設備可能不作詳細討論，但在適當情况下，所述技術、方法和設備應當被視為授權說明書的一部分。
用於挖掘虛擬貨幣的計算設備在挖礦過程中需要進行大量重複性的邏輯計算，這需要大量的D觸發器進行資料存儲，因此D觸發器的性能直接影響了計算晶片的性能，包括晶片面積，功耗，運算速度等。
動態D觸發器相對於靜態D觸發器，由於减少了用於保持工作狀態的正反饋電路，電路結構會大幅度簡化，這樣既减小了晶片面積，又能降低功耗。在計算晶片的邏輯設計中，有時會需要使用反相輸出的D觸發器，針對這種情况，本公開提出一種反相輸出動態D觸發器。本公開所提出的反相輸出動態D觸發器，由於省略了一級反相器，可以有效地减小晶片面積，降低功耗，這對於使用大量動態D觸發器的虛擬貨幣計算設備來說十分重要。
因此，為了解決上述問題，本公開提供了一種用於計算設備的反相輸出動態D觸發器以及由多路並聯的反相輸出動態D觸發器組成的並聯寄存器，從而有效地减小面積和降低功耗。
圖1示出了根據本公開的一些實施例的反相輸出動態D觸發器。該反相輸出動態D觸發器100包括輸入端101，用以接收輸入資料；輸出端102，用於提供輸出資料來響應該輸入資料；時鐘信號端103，用於接收時鐘信號；第一鎖存器104，用於鎖存來自輸入端101的輸入資料並在時鐘信號的控制下將輸入資料反相傳輸；第二鎖存器105，用於鎖存來自第一鎖存器104的資料並在時鐘信號的控制下將第一鎖存器104鎖存的資料反相傳輸；反相器106，用於反相輸出從第二鎖存器105接收到的資料，其中所述第一鎖存器104、第二鎖存器105和反相器106依次串接在輸入端101和輸出端102之間，其中所述輸出端102的資料與所述輸入端101的資料呈反相。
圖2示出了用於提供反相輸出動態D觸發器的時鐘信號的時鐘緩衝器。該時鐘緩衝器200由兩級串接的反相器201、202組成，反相器201、202分別產生CLKN和CLKP信號用於控制反相輸出動態D觸發器。時鐘緩衝器200 將輸入的時鐘信號CK進行緩衝，並向反相輸出動態D觸發器提供互為反相的時鐘信號CLKN、CLKP。在圖2中僅示出了2個反相器，當然反相器數量不限於2個，反相器的數量可以為更多個。
圖3示出了含有時鐘控制的反相輸出動態D觸發器300。如圖3所示，時鐘信號CK通過時鐘緩衝器301緩衝後向反相輸出動態D觸發器300提供時鐘信號CLKN、CLKP。
圖4A示出了根據本公開的一些實施例的反相輸出動態D觸發器的電路示意圖。反相輸出動態D觸發器400從輸入端401接收輸入資料至第一鎖存器402，第一鎖存器402為三態反相器，所述三態反相器的輸入端直接提供所述反相輸出動態D觸發器400的所述輸入端401。第一鎖存器402包括多個相互串聯的開關元件。在特定的實施例中，第一鎖存器402包括第一PMOS電晶體403、第二PMOS電晶體404、第一NMOS電晶體405以及第二NMOS電晶體406，所述第一PMOS電晶體403、所述第二PMOS電晶體404、所述第一NMOS電晶體405以及所述第二NMOS電晶體406依次串接在電源VDD、地GND之間。
如圖4A所示，第一PMOS電晶體403的源極連接至電源VDD、第二PMOS電晶體404的源極連接至第一PMOS電晶體403的汲極、第一NMOS電晶體405的汲極連接至第二PMOS電晶體404的汲極、第二NMOS電晶體406的汲極連接至第一NMOS電晶體405的源極、第二NMOS電晶體406的源極連接至地GND。第一PMOS電晶體403的閘極和第二NMOS電晶體406的閘極連接在一起以接收來自輸入端的輸入資料。第二PMOS電晶體404的閘極被設定來接收時鐘信號CLKP，第一NMOS電晶體405的閘極被設定來接收時鐘信號CLKN。
當CLKN為低電平時，CLKP為高電平，第二PMOS電晶體404與第一NMOS電晶體405均為不導通狀態，第一鎖存器402呈高阻狀態，輸入端401的資料不能通過第一鎖存器402。由於輸入端401處的資料不能通過第一鎖存器 402，節點407處的資料則可以被鎖存在節點407，保持原來的狀態，起到資料寄存的作用。當CLKN為高電平時，CLKP為低電平，第二PMOS電晶體404與第一NMOS電晶體405均為導通狀態，第一鎖存器402起到將其輸入端401處的資料反相的作用，即將輸入端401的資料進行反相，並輸出到節點407，改寫節點407處的資料。
類似地，第二鎖存器408也為三態反相器，包括多個相互串聯的開關元件。如圖4A所示，第二鎖存器408包括依次串聯連接的第三PMOS電晶體409、第四PMOS電晶體410、第三NMOS電晶體411和第四NMOS電晶體412。第三PMOS電晶體409閘極和第四NMOS電晶體412閘極連接在一起以接收來自第一鎖存器402的資料。第四PMOS電晶體410閘極被設定來接收時鐘信號CLKN，第三NMOS電晶體411閘極被設定來接收時鐘信號CLKP。
當CLKN為低電平時，CLKP為高電平，第四PMOS電晶體410與第三NMOS電晶體411均為導通狀態，第二鎖存器408起到將其輸入端401處的資料反相的作用，即將節點407處的資料反相傳輸至節點413處，改寫節點413處的資料。當CLKN為高電平時，CLKP為低電平，第二鎖存器408呈高阻狀態，節點407處的資料不能通過第二鎖存器408，因此節點413處的資料此時被鎖存在節點413，保持原來的狀態，起到資料寄存的作用。
如圖4A所示，反相輸出動態D觸發器的輸出驅動單元是反相器414。反相器414將從第二鎖存器408接收到的資料再次反相，從而最終傳輸到輸出端415。由於資料從第一鎖存器、第二鎖存器、反相器經歷了總共三次反相，因此反相輸出動態D觸發器輸出端415的資料相比輸入端401是反相的。
相比於傳統的以反相器作為第一級的動態D觸發器，本公開省去了輸入反相器從而將輸出端改為反相輸出，該動態D觸發器的電晶體數量因 而從12個减少到10個，减小了大約16%的晶片面積；並且由於减少了一級反相器，功率也會相應降低。
另外，本公開的反相輸出動態D觸發器省去的是輸入端反相器，保留的是輸出端反相器。這樣的設計有特別的考慮：與省去輸出端反相器相比，保留輸出端反相器(即，省去輸入端反相器)可以保留動態D觸發器對後續電路的較强的驅動能力，這樣動態D觸發器後面可以驅動較大的負載。由於本公開的反相輸出動態D觸發器的第一級為具有較小電容的三態閘電路，其驅動難度比較小，因此不必單用一級反相器來進行驅動。
該有利的技術效果同樣適用於之後圖4B-圖4D、圖6A-圖6D所示的反相輸出動態D觸發器。
圖4B示出了根據本公開的一些實施例的反相輸出動態D觸發器的電路示意圖。反相輸出動態D觸發器400從輸入端401接收輸入資料至第一鎖存器402，第一鎖存器402為三態反相器。第一鎖存器402包括多個相互串聯的開關元件。在特定的實施例中，第一鎖存器402包括第一PMOS電晶體403、第二PMOS電晶體404、第一NMOS電晶體405以及第二NMOS電晶體406，所述第一PMOS電晶體403、所述第二PMOS電晶體404、所述第一NMOS電晶體405以及所述第二NMOS電晶體406依次串接在電源VDD、地GND之間。
如圖4B示，第一PMOS電晶體403的源極連接至電源VDD、第二PMOS電晶體404的源極連接至第一PMOS電晶體403的汲極、第一NMOS電晶體405的汲極連接至第二PMOS電晶體404的汲極、第二NMOS電晶體406的汲極連接至第一NMOS電晶體405的源極、第二NMOS電晶體406的源極連接至地GND。第一PMOS電晶體403的閘極和第二NMOS電晶體406的閘極連接在一起以接收來自輸入端的輸入資料。第二PMOS電晶體404的閘極被設定來接收時鐘信號CLKP，第一NMOS電晶體405的閘極被設定來接收時鐘信號CLKN。
當CLKN為低電平時，CLKP為高電平，第二PMOS電晶體404與第一NMOS電晶體405均為不導通狀態，第一鎖存器402呈高阻狀態，輸入端401的資料不能通過第一鎖存器402。由於輸入端401處的資料不能通過第一鎖存器402，節點407處的資料則可以被鎖存在節點407，保持原來的狀態，起到資料寄存的作用。當CLKN為高電平時，CLKP為低電平，第二PMOS電晶體404與第一NMOS電晶體405均為導通狀態，第一鎖存器402起到將其輸入端資料反相的作用，即將輸入端401的資料進行反相，並輸出到節點407，改寫節點407處的資料。
類似地，第二鎖存器408也為三態反相器，包括多個相互串聯的開關元件。如圖4B所示，第二鎖存器408包括依次串聯連接的第三PMOS電晶體409、第四PMOS電晶體410、第三NMOS電晶體411和第四NMOS電晶體412。第四PMOS電晶體410閘極和第三NMOS電晶體411閘極連接在一起以接收來自第一鎖存器402的資料。第三PMOS電晶體409閘極被設定來接收時鐘信號CLKN，第四NMOS電晶體412閘極被設定來接收時鐘信號CLKP。
當CLKN為低電平時，CLKP為高電平，第三PMOS電晶體409與第四NMOS電晶體412均為導通狀態，第二鎖存器408起到將其輸入端資料反相的作用，即將節點407處的資料反相傳輸至節點413處，改寫節點413處的資料。當CLKN為高電平時，CLKP為低電平，第二鎖存器408呈高阻狀態，節點407處的資料不能通過第二鎖存器408，因此節點413處的資料此時被鎖存在節點413，保持原來的狀態，起到資料寄存的作用。
如圖4B所示，反相輸出動態D觸發器的輸出驅動單元是反相器414。反相器414將從第二鎖存器408接收到的資料再次反相，從而最終傳輸到輸出端415。由於資料從第一鎖存器、第二鎖存器、反相器經歷了總共三次反相，因此反相輸出動態D觸發器輸出端415的資料相比輸入端是反相的。
圖4C示出了根據本公開的一些實施例的反相輸出動態D觸發器的電路示意圖。反相輸出動態D觸發器400從輸入端401接收輸入資料至第一鎖存器402，第一鎖存器402為三態反相器。第一鎖存器402包括多個相互串聯的開關元件。在特定的實施例中，第一鎖存器402包括第一PMOS電晶體403、第二PMOS電晶體404、第一NMOS電晶體405以及第二NMOS電晶體406，所述第一PMOS電晶體403、所述第二PMOS電晶體404、所述第一NMOS電晶體405以及所述第二NMOS電晶體406依次串接在電源VDD、地GND之間。
如圖4C所示，第一PMOS電晶體403的源極連接至電源VDD、第二PMOS電晶體404的源極連接至第一PMOS電晶體403的汲極、第一NMOS電晶體405的汲極連接至第二PMOS電晶體404的汲極、第二NMOS電晶體406的汲極連接至第一NMOS電晶體405的源極、第二NMOS電晶體406的源極連接至地GND。第二PMOS電晶體404的閘極和第一NMOS電晶體405的閘極連接在一起以接收來自輸入端的輸入資料。第一PMOS電晶體403的閘極被設定來接收時鐘信號CLKP，第二NMOS電晶體406的閘極被設定來接收時鐘信號CLKN。
當CLKN為低電平時，CLKP為高電平，第一PMOS電晶體403與第二NMOS電晶體406均為不導通狀態，第一鎖存器402呈高阻狀態，輸入端401的資料不能通過第一鎖存器402。由於輸入端401處的資料不能通過第一鎖存器402，節點407處的資料則可以被鎖存在節點407，保持原來的狀態，起到資料寄存的作用。當CLKN為高電平時，CLKP為低電平，第一PMOS電晶體403與第二NMOS電晶體406均為導通狀態，第一鎖存器402起到將其輸入端資料反相的作用，即將輸入端401的資料進行反相，並輸出到節點407，改寫節點407處的資料。
類似地，第二鎖存器408也為三態反相器，包括多個相互串聯的開關元件。如圖4C所示，第二鎖存器408包括依次串聯連接的第三PMOS電晶體 409、第四PMOS電晶體410、第三NMOS電晶體411和第四NMOS電晶體412。第三PMOS電晶體409閘極和第四NMOS電晶體412閘極連接在一起以接收來自第一鎖存器402的資料。第四PMOS電晶體410閘極被設定來接收時鐘信號CLKN，第三NMOS電晶體411閘極被設定來接收時鐘信號CLKP。
當CLKN為低電平時，CLKP為高電平，第四PMOS電晶體410與第三NMOS電晶體411均為導通狀態，第二鎖存器408起到將其輸入端資料反相的作用，即將節點407處的資料反相傳輸至節點413處，改寫節點413處的資料。當CLKN為高電平時，CLKP為低電平，第二鎖存器408呈高阻狀態，節點407處的資料不能通過第二鎖存器408，因此節點413處的資料此時被鎖存在節點413，保持原來的狀態，起到資料寄存的作用。
如圖4C所示，反相輸出動態D觸發器的輸出驅動單元是反相器414。反相器414將從第二鎖存器408接收到的資料再次反相，從而最終傳輸到輸出端415。由於資料從第一鎖存器、第二鎖存器、反相器經歷了總共三次反相，因此反相輸出動態D觸發器輸出端415的資料相比輸入端是反相的。
圖4D示出了根據本公開的一些實施例的反相輸出動態D觸發器的電路示意圖。反相輸出動態D觸發器400從輸入端401接收輸入資料至第一鎖存器402，第一鎖存器402為三態反相器。第一鎖存器402包括多個相互串聯的開關元件。在特定的實施例中，第一鎖存器402包括第一PMOS電晶體403、第二PMOS電晶體404、第一NMOS電晶體405以及第二NMOS電晶體406，所述第一PMOS電晶體403、所述第二PMOS電晶體404、所述第一NMOS電晶體405以及所述第二NMOS電晶體406依次串接在電源VDD、地GND之間。
如圖4D所示，第一PMOS電晶體403的源極連接至電源VDD、第二PMOS電晶體404的源極連接至第一PMOS電晶體403的汲極、第一NMOS電晶體405的汲極連接至第二PMOS電晶體404的汲極、第二NMOS電晶體406的汲 極連接至第一NMOS電晶體405的源極、第二NMOS電晶體406的源極連接至地GND。第二PMOS電晶體404的閘極和第一NMOS電晶體405的閘極連接在一起以接收來自輸入端的輸入資料。第一PMOS電晶體403的閘極被設定來接收時鐘信號CLKP，第二NMOS電晶體406的閘極被設定來接收時鐘信號CLKN。
當CLKN為低電平時，CLKP為高電平，第一PMOS電晶體403與第二NMOS電晶體406均為不導通狀態，第一鎖存器402呈高阻狀態，輸入端401的資料不能通過第一鎖存器402。由於輸入端401處的資料不能通過第一鎖存器402，節點407處的資料則可以被鎖存在節點407，保持原來的狀態，起到資料寄存的作用。當CLKN為高電平時，CLKP為低電平，第一PMOS電晶體403與第二NMOS電晶體406均為導通狀態，第一鎖存器402起到將其輸入端資料反相的作用，即將輸入端401的資料進行反相，並輸出到節點407，改寫節點407處的資料。
類似地，第二鎖存器408也為三態反相器，包括多個相互串聯的開關元件。如圖4D所示，第二鎖存器408包括依次串聯連接的第三PMOS電晶體409、第四PMOS電晶體410、第三NMOS電晶體411和第四NMOS電晶體412。第四PMOS電晶體410閘極和第三NMOS電晶體411閘極連接在一起以接收來自第一鎖存器402的資料。第三PMOS電晶體409閘極被設定來接收時鐘信號CLKN，第四NMOS電晶體412閘極被設定來接收時鐘信號CLKP。
當CLKN為低電平時，CLKP為高電平，第三PMOS電晶體409與第四NMOS電晶體412均為導通狀態，第二鎖存器408起到將其輸入端資料反相的作用，即將節點407處的資料反相傳輸至節點413處，改寫節點413處的資料。當CLKN為高電平時，CLKP為低電平，第二鎖存器408呈高阻狀態，節點407處的資料不能通過第二鎖存器408，因此節點413處的資料此時被鎖存在節點413，保持原來的狀態，起到資料寄存的作用。
如圖4D所示，反相輸出動態D觸發器的輸出驅動單元是反相器414。反相器414將從第二鎖存器408接收到的資料再次反相，從而最終傳輸到輸出端415。由於資料從第一鎖存器、第二鎖存器、反相器經歷了總共三次反相，因此反相輸出動態D觸發器輸出端415的資料相比輸入端是反相的。
圖4A-4D所示的反相輸出動態D觸發器均為本公開的變體，區別在於第一鎖存器402和第二鎖存器408中時鐘控制的電晶體位置不同。
以下根據反相輸出動態D觸發器的工作原理結合圖5(圖5示出根據圖4A、圖4B、圖4C和圖4D所示的反相輸出動態D觸發器的電路時序圖)進行具體說明。
如圖4A、4B、4C和4D所示，當CK為低電平時，CLKP為低電平，CLKN為高電平。第一鎖存器402中受時鐘信號CLKN、CLKP控制的電晶體為導通狀態，第一鎖存器402起到將其輸入端資料反相的作用，即將輸入端401的資料進行反相，並輸出到節點407，改寫節點407處的資料。例如，當輸入資料D為0時，節點407處的資料將為1。當CLKP為低電平，CKLN為高電平時，第二鎖存器408中受時鐘信號CLKN、CLKP控制的電晶體為不導通狀態，第二鎖存器408呈高阻狀態，節點407處的資料不能通過第二鎖存器408。節點413處的資料則可以被鎖存在節點413，保持原來的狀態，起到資料寄存的作用，動態D觸發器的輸出保持原來的狀態。
接下來，如圖5所示，當CK的上升緣來臨時，CLKP跳變為高電平，CLKN跳變為低電平。第一鎖存器402中受時鐘信號CLKN、CLKP控制的電晶體為不導通狀態，第一鎖存器402呈現高阻狀態，輸入端處的資料無法通過第一鎖存器402，407處的資料被保持。此時，第二鎖存器402中受時鐘信號CLKN、CLKP控制的電晶體為導通狀態，第二鎖存器408導通並起到將其輸入端資料反相的作用，從而將保持在節點407處的資料反相輸出到節點413，並進 而通過反相器414輸出到輸出端415。由此可見，當時鐘信號CK的上升緣來臨時，動態D觸發器的輸出狀態發生變化。由於輸入資料總共經歷三次反相，因此輸出端輸出的是輸入端的反相資料。因此，如圖5所示，在CK的上升緣來臨時，當輸入端D為1時，輸出端QN跳變為0；當輸入端D為0時，輸出端QN跳變為1。
也可以通過將動態D觸發器的時鐘控制信號互換位置(例如，第一鎖存器402的NMOS電晶體被CLKP控制，PMOS電晶體被CLKN控制；第二鎖存器408的PMOS電晶體被CLKP控制，NMOS電晶體被CLKN控制)，來實現下降緣有效地動態D觸發器。圖6A、圖6B、圖6C和圖6D分別示出時鐘控制信號CLKP和CLKN互換位置後的四個不同變體。圖7示出圖6A、圖6B、圖6C和圖6D所示的電路的時序圖。
如圖6A、圖6B、圖6C和圖6D所示，當CK為高電平時，CLKP為高電平，CLKN為低電平。第一鎖存器402中受時鐘信號CLKN、CLKP控制的電晶體為導通狀態，第一鎖存器402起到將其輸入端資料反相的作用，即將輸入端401的資料進行反相，並輸出到節點407，改寫節點407處的資料。例如，當輸入資料D為0時，節點407處的資料將為1。當CLKP為高電平，CKLN為低電平時，第二鎖存器408中受時鐘信號CLKN、CLKP控制的電晶體為不導通狀態，第二鎖存器408呈高阻狀態，節點407處的資料不能通過第二鎖存器408。節點413處的資料則可以被鎖存在節點413，保持原來的狀態，起到資料寄存的作用，動態D觸發器的輸出保持原來的狀態。
當下降緣來臨時，CLKP跳變為低電平，CLKN跳變為高電平。第一鎖存器402中受時鐘信號CLKN、CLKP控制的電晶體為不導通狀態，第一鎖存器402呈現高阻狀態，輸入端處的資料無法通過第一鎖存器402，407處的資料被保持。此時，第二鎖存器402中受時鐘信號CLKN、CLKP控制的電晶體 為導通狀態，第二鎖存器408導通並起到將其輸入端資料反相的作用，從而將保持在節點407處的資料反相輸出到節點413，並進而通過反相器414輸出到輸出端415。由此可見，當時鐘信號CK的下降緣來臨時，動態D觸發器的輸出狀態發生變化。由於輸入資料總共經歷三次反相，因此輸出端輸出的是輸入端的反相資料。因此，如圖7所示，在CK的下降緣來臨時，當輸入端D為0時，輸出端QN跳變為1；當輸入端D為1時，輸出端QN跳變為0。
圖8示出應用本公開實施例所述的反相輸出動態D觸發器的多路並聯的寄存器。如圖8所示，多路並聯的寄存器800包括多路並聯的反相輸出動態D觸發器801、時鐘緩衝器802、時鐘信號端CK、多路輸入端D(n)和多路輸出端QN(n)，其中n代表n路輸入/輸出。多路輸入端D(n)用於輸入資料；多路輸出端QN(n)用於輸出資料；時鐘信號端CK用於接收時鐘信號；時鐘緩衝器802，用於將所述時鐘信號端CK接收的時鐘信號緩衝之後向多個反相輸出動態D觸發器801提供時鐘信號，多個反相輸出動態D觸發器801並聯連接在所述多路輸入端D(n)和多路輸出端QN(n)之間，用於在時鐘信號CK控制下鎖存和/或讀出資料，其中所述反相輸出動態D觸發器801是根據本公開的實施例結合圖1-圖7所述的反相輸出動態D觸發器。
通常獨立的D觸發器需要一個時鐘緩衝器產生相互反相的時鐘信號控制D觸發器的時鐘輸入端。如果為每個D觸發器都配置獨立的時鐘緩衝器，則在需要使用多個D觸發器的應用中，時鐘緩衝器會耗費相當的晶片面積和功耗。為了解決這個問題，本公開中的一個時鐘緩衝器同時驅動多個動態D觸發器，可以有效地减小面積、降低功耗。加之相比於傳統的動態D觸發器，本公開去掉了動態D觸發器輸入的第一級反相器，從而使得每個動態D觸發器的電晶體數量减小，總體晶片面積减小，總體功率降低。在以上多點改進的綜 合作用下，本公開所要求保護的寄存器相比傳統的寄存器進一步具有面積减小以及功率降低的優勢。
本公開還提供一種比特幣挖礦算法的裝置，包括如上所述的反相輸出動態D觸發器400或者如上所述的應用反相輸出動態D觸發器的多路並聯的寄存器800。
在這裡示出和討論的所有示例中，任何具體值應被解釋為僅僅是示例性的，而不是作為限制。因此，示例性實施例的其它示例可以具有不同的值。
在說明書及權利要求中的詞語“前”、“後”、“頂”、“底”、“之上”、“之下”等，如果存在的話，用於描述性的目的而並不一定用於描述不變的相對位置。應當理解，這樣使用的詞語在適當的情况下是可互換的，使得在此所描述的本公開的實施例，例如，能夠在與在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，詞語“示例性的”意指“用作示例、實例或說明”，而不是作為將被精確複製的“模型”。在此示例性描述的任意實現方式並不一定要被解釋為比其它實現方式優選的或有利的。而且，本公開不受在上述技術領域、背景技術、發明內容或具體實施方式中所給出的任何所表述的或所暗示的理論所限定。
如在此所使用的，詞語“基本上”意指包含由設計或製造的缺陷、器件或元件的容差、環境影響和/或其它因素所致的任意微小的變化。詞語“基本上”還允許由寄生效應、噪音以及可能存在於實際的實現方式中的其它實際考慮因素所致的與完美的或理想的情形之間的差異。
上述描述可以指示被“連接”或“耦合”在一起的元件或節點或特徵。如在此所使用的，除非另外明確說明，“連接”意指一個元件/節點/ 特徵與另一種元件/節點/特徵在電學上、機械上、邏輯上或以其它方式直接地連接(或者直接通信)。類似地，除非另外明確說明，“耦合”意指一個元件/節點/特徵可以與另一元件/節點/特徵以直接的或間接的方式在機械上、電學上、邏輯上或以其它方式連結以允許相互作用，即使這兩個特徵可能並沒有直接連接也是如此。也就是說，“耦合”意圖包含元件或其它特徵的直接連結和間接連結，包括利用一個或多個中間元件的連接。
還應理解，“包括/包含”一詞在本文中使用時，說明存在所指出的特徵、整體、步驟、操作、單元和/或組件，但是並不排除存在或增加一個或多個其它特徵、整體、步驟、操作、單元和/或組件以及/或者它們的組合。
本領域技術人員應當意識到，在上述操作之間的邊界僅僅是說明性的。多個操作可以結合成單個操作，單個操作可以分佈於附加的操作中，並且操作可以在時間上至少部分重叠地執行。而且，另選的實施例可以包括特定操作的多個實例，並且在其他各種實施例中可以改變操作順序。但是，其它的修改、變化和替換同樣是可能的。因此，本說明書和圖式應當被看作是說明性的，而非限制性的。
雖然已經通過示例對本公開的一些特定實施例進行了詳細說明，但是本領域的技術人員應該理解，以上示例僅是為了進行說明，而不是為了限制本公開的範圍。在此公開的各實施例可以任意組合，而不脫離本公開的精神和範圍。本領域的技術人員還應理解，可以對實施例進行多種修改而不脫離本公開的範圍和精神。本公開的範圍由所附申請專利範圍來限定。
400:反相輸出動態D觸發器
401:輸入端
402:第一鎖存器
403:第一PMOS電晶體
404:第二PMOS電晶體
405:第一NMOS電晶體
406:第二NMOS電晶體
407:節點
408:第二鎖存器
409:第三PMOS電晶體
410:第四PMOS電晶體
411:第三NMOS電晶體
412:第四NMOS電晶體
413:節點
414:反相器
415:輸出端
CLKP,CLKN:時鐘信號
VDD:電源
GROUND:地

Claims (10)

  1. 一種反相輸出動態D觸發器，包括：輸入端，用以接收輸入資料；輸出端，用於提供輸出資料來響應所述輸入資料；時鐘信號端，用於接收時鐘信號；第一鎖存器，用於鎖存來自所述輸入端的所述輸入資料並在所述時鐘信號的控制下將所述輸入資料反相傳輸；第二鎖存器，用於鎖存來自所述第一鎖存器的資料並在所述時鐘信號的控制下將所述第一鎖存器鎖存的資料反相傳輸；反相器，用於反相輸出從所述第二鎖存器接收到的資料；其中所述第一鎖存器、所述第二鎖存器和所述反相器依次串接在所述輸入端和所述輸出端之間，所述反相輸出動態D觸發器在所述輸入端與所述第一鎖存器之間不具有反相器，並且所述第一鎖存器為三態反相器，所述三態反相器的輸入端直接提供所述反相輸出動態D觸發器的所述輸入端。
  2. 如請求項1所述的反相輸出動態D觸發器，其中：所述第二鎖存器為三態反相器。
  3. 如請求項2所述的反相輸出動態D觸發器，其中：所述三態反相器進一步包括第一PMOS電晶體、第二PMOS電晶體、第一NMOS電晶體以及第二NMOS電晶體，所述第一PMOS電晶體、所述第二PMOS電晶體、所述第一NMOS電晶體以及所述第二NMOS電晶體依次串接在電源、地之間。
  4. 如請求項3所述的反相輸出動態D觸發器，其中：還包括時鐘緩衝器，用於向所述時鐘信號端提供所述時鐘信號，所述時鐘信號包括第一時鐘信號及第二時鐘信號，所述第一時鐘信號與所述第二時鐘信號反相。
  5. 如請求項4所述的反相輸出動態D觸發器，其中：所述第一鎖存器的所述第二PMOS電晶體、所述第二鎖存器的所述第一NMOS電晶體根據所述第一時鐘信號進行開關控制；所述第一鎖存器的所述第一NMOS電晶體、所述第二鎖存器的所述第二PMOS電晶體根據所述第二時鐘信號進行開關控制。
  6. 如請求項4所述的反相輸出動態D觸發器，其中：所述第一鎖存器的所述第二PMOS電晶體、所述第二鎖存器的所述第二NMOS電晶體根據所述第一時鐘信號進行開關控制；所述第一鎖存器的所述第一NMOS電晶體、所述第二鎖存器的所述第一PMOS電晶體根據所述第二時鐘信號進行開關控制。
  7. 如請求項4所述的反相輸出動態D觸發器，其中：所述第一鎖存器的所述第一PMOS電晶體、所述第二鎖存器的所述第一NMOS電晶體根據所述第一時鐘信號進行開關控制；所述第一鎖存器的所述第二NMOS電晶體、所述第二鎖存器的所述第二PMOS電晶體根據所述第二時鐘信號進行開關控制。
  8. 如請求項4所述的反相輸出動態D觸發器，其中：所述第一鎖存器的所述第一PMOS電晶體、所述第二鎖存器的所述第二NMOS電晶體根據所述第一時鐘信號進行開關控制；所述第一鎖存器的所述第二NMOS電晶體、所述第二鎖存器的所述第一PMOS電晶體根據所述第二時鐘信號進行開關控制。
  9. 一種多路並聯的寄存器，包括：多個輸入端，用於輸入資料；多個輸出端，用於輸出資料；時鐘信號端，用於接收時鐘信號； 時鐘緩衝器，用於將所述時鐘信號端接收的所述時鐘信號緩衝之後向多個動態D觸發器提供時鐘信號，所述多個動態D觸發器並聯連接在所述多個輸入端和所述多個輸出端之間，用於在所述時鐘信號控制下鎖存資料和讀出資料中的至少一種，其中所述動態D觸發器是如請求項1至8中任一項所述的反相輸出動態D觸發器。
  10. 一種用於執行比特幣挖礦算法的裝置，包括如請求項1至8中任一項所述的反相輸出動態D觸發器或者如請求項9所述的多路並聯的寄存器。
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