TWI840149B - D觸發器以及包括d觸發器的處理器和計算裝置 - Google Patents

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Abstract

本發明涉及D觸發器以及包括D觸發器的處理器和計算裝置。提供了一種D觸發器，包括：輸入級，被配置為接收觸發器輸入；輸出級，被配置為輸出觸發器輸出；中間節點，設置於所述輸入級的輸出和所述輸出級的輸入之間，所述輸出級被配置為接收所述中間節點處的訊號作為輸入；中間級，被配置為接收所述輸入級的輸出並提供輸出到所述中間節點；以及反饋級，被配置為接收所述觸發器輸出，並提供反饋到所述中間節點，其中，所述反饋級具有邏輯高狀態、邏輯低狀態和高阻狀態。

Description

D觸發器以及包括D觸發器的處理器和計算裝置
本發明是以CN申請號為202210455795.X，申請日為2022年4月28日的申請為基礎，並主張其優先權，該CN申請的公開內容在此作為整體引入本發明中。
本發明涉及D觸發器以及包括D觸發器的處理器和計算裝置。
近年來，數位貨幣受到越來越多的關注。在相關領域中，需要改進用於數位貨幣的處理器和計算裝置。
用於數位貨幣的處理器在運算過程中需要進行大量重複性的邏輯計算，這需要大量的D觸發器進行數據儲存。因此，D觸發器的性能將直接影響處理器的性能，包括晶片面積、功耗、運算速度等。
根據本發明一個方面，提供了一種D觸發器，包括：輸入級，被配置為接收觸發器輸入；輸出級，被配置為輸出觸發器輸出；中間節點，設置於所述輸入級的輸出和所述輸出級的輸入之間，所述輸出級被配置為接收所述中間節點處的訊號作為輸入；中間級，被配置為接收所述輸入級的輸出並提供輸出到所述中間節點；以及反饋級，被配置為接收所述觸發器輸出，並提供反饋到所述中間節點，其中，所述反饋級具有邏輯高狀態、邏輯低狀態和高阻狀態。
在一些實施例中，所述反饋級包括三態門，所述三態門包括：順序串聯的第一電晶體至第四電晶體，第一電晶體和第二電晶體是第一導電類型的電晶體，第三電晶體和第四電晶體是第二導電類型的電晶體，所述第二導電類型不同於所述第一導電類型，所述第一電晶體和所述第二電晶體中的一個的控制端子被配置為連接到所述觸發器輸出，所述第一電晶體和所述第二電晶體中的另一個的控制端子被配置為連接到第一時鐘訊號，所述第三電晶體和所述第四電晶體中的一個的控制端子被配置為連接到所述觸發器輸出，所述第三電晶體和所述第四電晶體中的另一個的控制端子被配置為連接到第二時鐘訊號，其中所述第二時鐘訊號是所述第一時鐘訊號的反相，所述第二電晶體和所述第三電晶體彼此相連接的節點被配置為連接到所述中間節點。
在一些實施例中，所述反饋級包括串聯連接的反相器和傳輸門，所述反相器包括串聯連接的第一導電類型的第一電晶體和第二導電類型的第四電晶體，所述傳輸門包括並聯連接的第一導電類型的第二電晶體和第二導電類型的第三電晶體，所述第二導電類型不同於所述第一導電類型，所述反相器的輸入被配置為連接到所述觸發器輸出，所述反相器的輸出被配置為連接到所述傳輸門的輸入，所述傳輸門的輸出被配置為連接到所述中間節點，所述傳輸門的兩個控制端子被配置為分別接收第一時鐘訊號和第二時鐘訊號，其中所述第二時鐘訊號是所述第一時鐘訊號的反相。
在一些實施例中，所述第一導電類型是P型，所述第二導電類型是N型，當所述第一時鐘訊號為高且所述第二時鐘訊號為低時，所述反饋級被配置為關斷，從而呈現高阻態；當所述第一時鐘訊號為低且所述第二時鐘訊號為高時，所述反饋級被配置為根據所述觸發器輸出提供反饋到所述中間節點。
在一些實施例中，所述輸入級包括傳輸門。在一些實施例中，所述中間級是三態邏輯，所述三態邏輯被配置為接收所述輸入級的輸出以及所述第一時鐘訊號和所述第二時鐘訊號，所述三態邏輯被配置為根據所述輸入和所述第一時鐘訊號和所述第二時鐘訊號呈現邏輯高狀態、邏輯低狀態和高阻狀態。
在一些實施例中，所述三態邏輯包括反相器和傳輸門，所述反相器被配置為接收所述輸入級的輸出作為輸入，所述反相器的輸出被配置為連接到所述傳輸門的一端，所述傳輸門的另一端被配置為連接到所述中間節點，所述傳輸門的控制端被配置為分別接收所述第一時鐘訊號和所述第二時鐘訊號。
在一些實施例中，所述三態邏輯包括三態門，所述三態門包括：順序串聯的第五電晶體至第八電晶體，第五電晶體和第六電晶體是第一導電類型的電晶體，第七電晶體和第八電晶體是第二導電類型的電晶體，所述第五電晶體和所述第六電晶體中的一個的控制端子被配置為連接到所述輸入級的輸出，所述第五電晶體和所述第六電晶體中的另一個的控制端子被配置為連接到所述第二時鐘訊號，所述第七電晶體和所述第八電晶體中的一個的控制端子被配置為連接到所述輸入級的輸出，所述第七電晶體和所述第八電晶體中的另一個的控制端子被配置為連接到所述第一時鐘訊號，所述第六電晶體和所述第七電晶體彼此相連接的節點被配置為連接到所述中間節點。
在一些實施例中，所述D觸發器是半靜態觸發器，所述輸出級、所述反饋級以及所述中間節點構成鎖存器。
在一些實施例中，所述第一導電類型是P型，所述第二導電類型是N型，當所述第一時鐘訊號為高且所述第二時鐘訊號為低時，所述第一中間級被配置為根據所述輸入級的輸出提供輸出到所述中間節點；當所述第一時鐘訊號為低且所述第二時鐘訊號為高時，所述第一中間級被配置為關斷，從而呈現高阻態。
在一些實施例中，所述輸入級和所述中間級中的至少一個是由時鐘訊號的邊沿觸發其輸出的邏輯翻轉的。在一些實施例中，所述D觸發器中的電晶體的閾值基本相同。
根據本發明一個方面，還提供了一種處理器，其包括至少一個D觸發器，所述D觸發器可以是根據本發明任意實施例所述的D觸發器。
在一些實施例中，所述至少一個D觸發器包括多個D觸發器；以及所述處理器還包括時鐘電路，被配置為提供所需的時鐘訊號到所述多個D觸發器中的每一個。
在一些實施例中，所述時鐘電路包括串聯的第一反相器和第二反相器，所述第一反相器被配置為接收時鐘訊號並輸出第一時鐘訊號，所述第二反相器被配置為接收所述第一時鐘訊號並輸出第二時鐘訊號，所述第一時鐘訊號和所述第二時鐘訊號被提供到所述多個D觸發器中的每一個。
根據本發明一個方面，還提供了一種計算裝置，包括根據本發明任意實施例所述的處理器。
在一些實施例中，所述計算裝置是用於數位貨幣的計算裝置。
通過以下參照附圖對本發明的示例性實施例的詳細描述，本發明的其它特徵及其優點將會變得清楚。
現在將參照附圖來詳細描述本發明的各種示例性實施例。應注意：除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對佈置、數字表達式和數值不限制本發明的範圍。另外，對於該領域具有通常知識者已知的技術、方法和設備可能不作詳細討論，但在適當情況下，所述技術、方法和設備應當被視為授權說明書的一部分。
應理解，以下對至少一個示例性實施例的描述僅僅是說明性的，並非是對本發明及其應用或使用的任何限制。還應理解，在此示例性描述的任意實現方式並不必然表示其比其它實現方式優選的或有利的。本發明不受在上述技術領域、背景技術、發明內容或具體實施方式中所給出的任何所表述的或所暗示的理論所限定。
在本文中，「三態邏輯」意指這樣的邏輯電路，其輸出根據輸入以及控制訊號呈現三種狀態：邏輯高狀態、邏輯低狀態和高阻狀態。所述控制訊號可以是例如時鐘訊號。
在本文中，「三態門」意指其輸出可以實現所述三種狀態（邏輯高狀態、邏輯低狀態和高阻狀態）的「最小層級」的邏輯閘（或稱作邏輯閘電路）。這裡，「最小層級的邏輯閘」意指不能從該邏輯閘（三態門）中分離出作為其一部分的獨立的邏輯閘或邏輯單元。
另外，僅僅為了參考的目的，還可以在下面描述中使用某種術語，並且因而並非意圖限定。例如，除非上下文明確指出，否則涉及結構或元件的詞語「第一」、「第二」和其它此類數位詞語並沒有暗示順序或次序。
還應理解，「包括/包含」一詞在本文中使用時，說明存在所指出的特徵、整體、步驟、操作、單元和/或組件，但是並不排除存在或增加一個或多個其它特徵、整體、步驟、操作、單元和/或組件以及/或者它們的組合。
動態D觸發器相對於靜態D觸發器，由於減少了用於保持工作狀態的正反饋電路，電路結構會大幅度簡化，這樣既減小了晶片面積，又能降低功耗。但是，由於動態D觸發器中存在部分時間內電位浮動（floating）的節點，在所述時間段內該節點處的寄生電容需要保持住正確的電壓狀態。
為了減輕或避免器件漏電影響該節點的電壓，與該節點連接的電路器件需要使用低漏電器件。低漏電器件通常是高閾值器件，速度比低閾值器件慢，這也就會影響D觸發器的速度。同時，D觸發器需要工作在一個較高頻率，以防止功能錯誤。而在處理器的某些狀態（例如，休眠或空閒狀態）下，D觸發器可能會以相對較低的頻率工作，在這種情況下，相關技術的D觸發器可能會出現功能錯誤。
為了解決以上的一個或多個問題，本發明提出一種半靜態D觸發器以及包括該D觸發器的處理器和計算裝置。
本發明提出的半靜態D觸發器，相對于傳統靜態D觸發器，將主寄存器改為動態寄存器，在保持相同速度的條件下，節省了面積和功耗。而相對於動態D觸發器，在從寄存器增加一級三態門反饋，改為靜態寄存器，從而可以工作在較低的工作頻率。另外，通過使用部分低閾值器件，可以加快D觸發器的速度。
根據本發明實施例的D觸發器可以穩定地維持浮動節點的電位，並可減少D觸發器的功耗。根據本發明實施例的D觸發器可以以較低的頻率工作，也可以以較高的頻率工作，從而為處理器設計提供了靈活性，降低了功耗。
根據本發明的處理器和計算裝置可以用於數位貨幣（例如，比特幣、萊特幣、以太幣以及其他數位貨幣）的相關計算。
圖1示出了根據本發明一些實施例的D觸發器的示意方塊圖。如圖1所示，根據本發明實施例的D觸發器100包括輸入級101，用於接收輸入（IN），以及輸出級105，用於輸出觸發器輸出（OUT）。
D觸發器100還具有中間節點（B），中間節點B設置於所述輸入級的輸出和所述輸出級的輸入之間。在操作中，在時鐘週期的一部分，中間節點B的電位是浮動的。
在一些實施例中，如圖1所示，在中間節點B和輸入級之間還可以存在中間級（例如，103）。
輸出級105的輸入接收根據所述中間節點的電位的訊號。例如，如圖1所示的實施例所示，輸出級105的輸入直接連接到中間節點B。
D觸發器100還包括反饋級107，反饋級107接收觸發器輸出OUT，並提供反饋到所述中間節點。根據本發明的實施例，反饋級107具有邏輯高狀態、邏輯低狀態和高阻狀態。
此外，D觸發器100的各部件中的一個或多個可以接收相應的時鐘訊號。如圖1所示，輸入級101、中間級103、反饋級107各自接收相應的時鐘。這裡，應理解，時鐘CKs僅僅是示例性的，並不意味著輸入級101、中間級103、反饋級107以及其他的部件等都接收相同的時鐘訊號。此外，儘管在圖1所示的實施例中，輸出級105被示出為不接收時鐘訊號，然而本發明不限於此。
圖2示出了根據本發明一些實施例的D觸發器的電路圖。如圖2所示，根據本發明實施例的D觸發器200包括輸入級201、輸出級205、中間節點B、以及反饋級207。中間節點B設置於所述輸入級的輸出和所述輸出級的輸入之間。在操作的部分時間中，中間節點B處的電位是浮動的。D觸發器200還包括在中間節點B和輸入級201之間的中間級203。
輸入級201接收輸入D，並提供輸出到中間級203的輸入（經節點A）。節點A設置於輸入級201和中間級203之間。這裡，輸入級201被實現為包括CMOS（互補金屬氧化物半導體，Complementary Metal Oxide Semiconductor）電晶體501和503的傳輸門。PMOS（P型金屬氧化物半導體，P Metal Oxide Semiconductor）電晶體501和NMOS（N型金屬氧化物半導體，N Metal Oxide Semiconductor）電晶體503分別接收時鐘訊號CLKP和CLKN。時鐘訊號CLKP和CLKN是頻率相同但相位相反的一對時鐘訊號；換而言之，時鐘訊號CLKP是CLKN的反相。
中間級203連接在節點A和中間節點B之間，其接收節點A處的電壓作為輸入，並提供輸出到節點B。中間級203還接收時鐘訊號CLKP和CLKN。例如，中間級203被實現為三態邏輯，其根據輸入D以及第一時鐘訊號（CLKP或CLKN）和第二時鐘訊號（CLKN或CLKP）呈現邏輯高狀態、邏輯低狀態和高阻狀態。
在一些實施例中，如圖2中所示，中間級203被實現為包括四個電晶體的CMOS三態門。該CMOS三態門包括：順序串聯的電晶體531、533、535和537，其中電晶體531和533是PMOS電晶體，電晶體535和537是NMOS電晶體。
電晶體531和533彼此串聯，電晶體533的一端（這裡，源極）與電晶體531的一端（這裡，汲極）相連。電晶體531和533中的一個的控制端子（柵極）連接到輸入級201的輸出（經節點A），電晶體531和533中的另一個的控制端子（柵極）連接到時鐘訊號CLKN。例如，如圖2所示，電晶體531的柵極連接到輸入級201的輸出（經節點A），電晶體533的柵極連接到時鐘訊號CLKN。電晶體531的一端（這裡，源極）連接到電源電壓VDD。
PMOS電晶體533的汲極和NMOS電晶體535的汲極彼此相連接，並連接到節點B。電晶體535和537彼此串聯。電晶體535的一端（這裡，源極）與電晶體537的一端（這裡，汲極）相連。電晶體535和537中的一個的控制端子（柵極）連接到輸入級201的輸出，而電晶體535和537中的另一個的控制端子（柵極）連接到時鐘訊號CLKP。例如，如圖2所示，電晶體537的柵極連接到輸入級201的輸出（經節點A），電晶體535的柵極連接到時鐘訊號CLKP。電晶體537的另一端（這裡，源極）連接到低電位電源（例如，地（GND））。
本領域技術人員將容易理解，用於實現中間級203的三態邏輯的實現方式有很多種，而並不限於圖2所示的方式。例如，所述三態邏輯還可以被實現為包括反相器和傳輸門，如稍後將參考圖3A-3B所示描述的。另外，在其他實施例中，電晶體531和533的柵極接收的訊號可以交換，對應地，電晶體535和537的柵極接收的訊號也交換。也即，可以配置為電晶體531和537的柵極分別連接到時鐘訊號CLKN和CLKP，電晶體533和535的柵極連接到輸入級201的輸出。
輸出級205接收節點B處的訊號（電壓）作為輸入，並且其輸出作為觸發器輸出Q。在本實施例中，輸出級被實現為反相器，其包括彼此串聯的CMOS電晶體511和513。電晶體511為PMOS電晶體，電晶體513為NMOS電晶體。電晶體511的控制端子（柵極）連接到節點B，其源極連接到電源電壓VDD，其汲極連接到電晶體513的汲極，並連接到輸出Q。電晶體513的柵極連接到節點B，其源極連接到低電位電源（這裡，地GND）。
反饋級207接收觸發器輸出Q作為輸入，並提供反饋到中間節點B。這裡，反饋級被實現為三態邏輯。在圖2所示的實施例中，反饋級207被實現為三態門，其具有邏輯高狀態、邏輯低狀態和高阻狀態。
具體地，如圖2所示，反饋級207的三態門由CMOS電晶體實現。該三態門包括：順序串聯的電晶體521-527。這裡將電晶體521、523、525和527分別稱為第一至第四電晶體，將前述的電晶體531、533、535和537分別稱為第五至第八電晶體。第一和第二電晶體521和523是PMOS電晶體，第三和第四電晶體525和527是NMOS電晶體。
第一和第二電晶體521和523彼此串聯。電晶體521的一端（這裡，汲極）與電晶體523的一端（這裡，源極）相連。第一和第二電晶體521和523中的一個的控制端子（柵極）連接到觸發器輸出Q，第一和第二電晶體521和523中的另一個的控制端子連接到時鐘訊號CLKP。這裡，在圖2所示的實施例中，第一電晶體521的柵極連接到觸發器輸出Q，第二電晶體523的柵極連接到時鐘訊號CLKP。電晶體521的另一端（這裡，源極）連接到電源電壓VDD。PMOS電晶體523的汲極和NMOS電晶體525的汲極彼此相連接，並連接到中間節點B。第三和第四電晶體525和527彼此串聯。電晶體525的一端（這裡，源極）與電晶體527的一端（這裡，汲極）相連。第三和第四電晶體525和527中的一個的控制端子（柵極）連接到觸發器輸出Q，第三和第四電晶體525和527中的另一個的控制端子（柵極）連接到時鐘訊號CLKN。在圖2所示的實施例中，第四電晶體527的柵極連接到觸發器輸出Q，第三電晶體525的柵極連接到時鐘訊號CLKN。時鐘訊號CLKN是時鐘訊號CLKP的反相。電晶體527的另一端（這裡，源極）連接到低電位電源（這裡，地GND）。
第二和第三電晶體523和525彼此相連接的節點連接到中間節點B。這裡，電晶體523的汲極與電晶體525的汲極相連，並連接到中間節點B。
應理解，儘管在圖2所示的實施例中，反饋級207被實現為三態門，然而在其他實施例中可以以多種其它方式來實現反饋級207。
在一些實施例中，輸入級和輸出級中的至少一個被配置使得所述D觸發器是由時鐘訊號的邊沿觸發其輸出的邏輯翻轉的。
下面結合圖7和圖2來說明根據本發明實施例的D觸發器的時序。圖7示出了根據本發明實施例的D觸發器的示意訊號波形的時序圖。時鐘訊號CLKN和CLKP可以通過例如圖5所示的方式從時鐘訊號CK獲得（稍後將更詳細說明）。在不考慮延時的情況下，時鐘訊號CLKP和時鐘訊號CLKN是彼此反相的，其中的一個可以與時鐘訊號CK基本一致。例如，這裡，時鐘訊號CLKP與時鐘訊號CK基本一致，時鐘訊號CLKN是時鐘訊號CLKP（或者時鐘訊號CK）的反相。
圖7中示出了兩個完整時鐘週期T1和T2、T1之前的部分時鐘以及週期T3的至少一部分。如圖7所示，緊接在T1的週期的開始時刻t1之前：時鐘訊號CK為低，對應地時鐘訊號CLKN為高，時鐘訊號CLKP為低；輸入D為高，由於傳輸門導通，節點A處的訊號（以下稱A訊號）也為高；由於時鐘訊號CLKN為高，時鐘訊號CLKP為低，因此：電晶體533和535關斷，中間級203(三態門)關斷，B為高時，輸出Q為低；而電晶體521和523導通，電晶體527關斷，反饋級207導通，從而使得節點B處的訊號（以下稱為訊號B）被鎖存，仍為高。
如圖7所示，在時刻t1，時鐘訊號CK從邏輯低變為邏輯高（上升沿）。相應地，時鐘訊號CLKP由低變高（上升沿），而時鐘訊號CLKN由高變低（下降沿）。此時，輸入D為高。而由於時鐘訊號CLKN和CLKP相互為反，因此輸入級201(傳輸門)關斷。因此節點A處的訊號（稱為訊號A）仍為高。此時，節點A處於電位浮動狀態。
在時刻t1，由於時鐘訊號CLKN翻轉為低，時鐘訊號CLKP翻轉為高，而節點A處於高，從而電晶體535和533導通，訊號B由高變低。輸出級205是反相器，因此其輸出訊號Q也就由低變高。另一方面，由於時鐘訊號CLKN為低，時鐘訊號CLKP為高，因此反饋級207(三態門)中電晶體523關斷而電晶體525亦關斷，從而反饋級207(三態門)關斷處於高阻態。
在時鐘CK的第一週期T1內的時刻t2處，時鐘訊號CK處於下降沿，時鐘訊號CLKN和CLKP分別翻轉為高和低，且B為低、Q為高，從而反饋級207(三態門)中的電晶體525和523導通，從而將訊號B維持為低。從而，中間節點B處的電位維持在期望的邏輯低電位。
D觸發器200是時鐘訊號的邊沿觸發的，這裡利用時鐘訊號CK的上升沿（對應地，時鐘訊號CLKP的上升沿，時鐘訊號CLKN的下降沿）來觸發。因此，在從t1開始的時鐘週期內，不再導致輸出Q以及中間節點B（和/或其他適當節點）的邏輯狀態的反轉。在時鐘週期T1內，訊號B維持為低，從而輸出Q維持為高。
之後，在緊接著的週期T2之前，D訊號由高變低；而由於輸入級201(傳輸門)導通，A訊號也對應由高變低。在時刻t3之前，與時刻t1之前類似的，時鐘訊號CK為低，對應地時鐘訊號CLKN為高，時鐘訊號CLKP為低。此時，輸入D為低。由於時鐘訊號CLKN為高，時鐘訊號CLKP為低，因此，電晶體533和535關斷，中間級203(三態門)關斷；訊號B並不跟隨訊號A翻轉，訊號B仍為低，輸出Q仍為高。同時電晶體525和523導通，訊號B維持為低。
在週期T2中，在時刻t3，時鐘訊號CK的下一個上升沿到來，時鐘訊號CLKP再次由低變高（上升沿），而時鐘訊號CLKN再次由高變低（下降沿）。此時，訊號D為低，輸入級201(傳輸門)關斷，訊號A維持為低。因此，中間級203中，而電晶體535和533導通，從而訊號B翻轉為高。相應地，電晶體輸出Q翻轉為低。
而在反饋級207中，由於時鐘訊號CLKP和CLKN分別翻轉為高和低，從而反饋級207(三態門)中的電晶體525和523關斷，從而反饋級207(三態門)關斷，處於高阻態。
類似地，在週期T2中，在上升沿之後，訊號B和Q保持其邏輯電平。在時刻t4，時鐘訊號CK的下降沿到來，時鐘訊號CLKN和CLKP相應翻轉，而訊號B和Q保持其邏輯電平。此時，時鐘訊號CK處於下降沿，時鐘訊號CLKN和CLKP分別翻轉為高和低，且Q為低，從而反饋級207(三態門)中的電晶體525和523導通，從而將訊號B維持為高。如此，中間節點B處的電位為維持在期望的邏輯高電位。
在週期T3（其上升沿t5）之前，D訊號由低變高，相應地A訊號也由低變高。在上升沿時刻t5處的情形與t1時刻基本相同，而週期T3中的時刻t6處的情形與時刻t2基本相同；因此這裡不再贅述。
如此，根據本發明實施例的D觸發器，可以穩定地維持浮動節點（例如，節點B）的電位，並可減少D觸發器的功耗。而且，由於浮動節點的電位可以被維持，可以避免使用高閾值器件（例如，高閾值電晶體）。
這裡，本領域技術人員將理解，儘管D觸發器中的電晶體器件被設計為具有基於相同的閾值，然而工藝製備過程中的變差可能導致實際製備的器件的閾值有一定的偏差。一般地，在本文中，基本相同的閾值可以表示在設計閾值或目標閾值的±20%的範圍內，或者例如在±15%的範圍內，或者例如在±10%的範圍內，或者例如在±5%的範圍內。
另外，根據本發明實施例的D觸發器，採用盡可能少的電晶體。在計算密集的處理器（例如，用於數位貨幣的處理器）中，可能存在大量的D觸發器，因此D觸發器哪怕減少一個電晶體，對於降低晶片面積和功耗都是有意義的。
此外，根據本發明實施例的D觸發器，由於可以有效保持浮動節點的電位，從而即使在以較低的頻率工作時，也不會導致誤動作，尤其適用於在以小占空比（高電平時間短，低電平時間長）的低頻率工作。根據本發明實施例的D觸發器也可以以較高的頻率工作，從而為處理器設計提供了靈活性，降低了功耗。
還應理解的是，儘管在上面的示例中以上升沿有效的實施例進行了說明，然而在本發明其他的實施例中，也可以採用下降沿有效的方式來實現。在這種情況下，時鐘訊號CLKN和CLKP的波形將被反轉。
圖3A示出了根據本發明另一些實施例的D觸發器的示意電路圖。圖3A所示的D觸發器300A與圖2所示的D觸發器200的差別僅在於中間級的不同。在D觸發器300A中，中間級303的三態邏輯被實現為反相器3031和傳輸門3033的串聯。
如圖3A所示，CMOS電晶體531和535構成反相器，CMOS電晶體533和537構成傳輸門。反相器3031的輸入連接到輸入級201的輸出（節點A），反相器3031的輸出連接到傳輸門3033的輸入（節點E），傳輸門3033的輸出連接到中間節點（節點B）。傳輸門3033的兩個控制端子（也即，CMOS電晶體533和537的柵極）分別接收時鐘訊號CLKN和時鐘訊號CLKP。時鐘訊號CLKN和時鐘訊號CLKP是反相的，也即時鐘訊號CLKN和時鐘訊號CLKP互為對方的反相。
中間級303的操作和邏輯電平變化與圖2所示的中間級203相同，因此，上面就中間級203所描述的操作和邏輯電平變化可以同樣適用於此。另外，圖3A的其餘的部件與圖2中的對應部件是相同的，因此這裡省略了對其進一步詳細說明。
圖3B示出了根據本發明另一些實施例的D觸發器的示意電路圖。圖3B所示的D觸發器300B與圖3A所示的D觸發器300A的差別僅在於反饋級的不同。在D觸發器300B中，反饋級307的三態邏輯被實現為反相器和傳輸門的串聯。
如圖3B所示，CMOS電晶體521和527構成反相器，CMOS電晶體523和525構成傳輸門。反相器的輸入連接到觸發器輸出節點（Q），反相器的輸出連接到傳輸門的輸入（節點F）。傳輸門的輸出連接到中間節點（節點B）。傳輸門的兩個控制端子（也即，CMOS電晶體523和525的柵極）分別接收時鐘訊號CLKP和時鐘訊號CLKN。
在圖3B所示的實施例，可以利用節點F作為一個輸出，來輸出觸發器輸出Q的反QN。
另外，本領域技術人員將容易理解，本發明實施例中的輸入級、中間級和反饋級的不同實現方式在適當時可以任意組合。例如，輸入級、中間級和反饋級中的一個或多個可以被實現為三態門或者被實現為反相器和傳輸門的組合。
根據本發明的實施例的D觸發器是半靜態觸發器，其輸出級、反饋級以及中間節點B構成鎖存器，從而能夠靜態地維持節點B處的電位或邏輯電平，而有些節點（例如，節點A）的電位則並未被維持或鎖存。在一些實現方式中，中間節點和輸出級之間還可以有第二中間級，該第二中間級可以是各種邏輯閘或邏輯電路。
另一方面，如前所述，為了減輕或避免器件漏電影響節點（例如，節點B）的電壓，與該節點連接的電路器件需要使用低漏電器件。低漏電器件通常是高閾值器件，速度比低閾值器件慢，這也就會影響D觸發器的速度。同時，D觸發器需要工作在一個較高頻率，以防止功能錯誤。而在處理器的某些狀態（例如，休眠或空閒狀態）下，D觸發器可能會以相對較低的頻率工作，在這種情況下，相關技術的D觸發器可能會出現功能錯誤。而根據本發明的實施例的D觸發器，由於其半靜態配置，其中的電晶體的閾值可以被配置為基本相同，而避免了使用高閾值器件。從而可以提高D觸發器的速度，並可以使得即使在較低的頻率下也可以正常工作而不出現功能錯誤。
根據本發明，還提供了一種處理器。圖4示出了根據本發明一些實施例的包括時鐘電路和D觸發器的處理器的示意性方塊圖。如圖4所示，處理器400包括至少一個D觸發器401。所述D觸發器可以是根據本發明任意實施例的D觸發器。處理器400還可以包括時鐘電路403，用於提供所需的時鐘訊號到每一個D觸發器。如圖4所示，時鐘電路403接收時鐘訊號CK（其可以是系統時鐘或者從外部接收的時鐘訊號），並輸出不同時鐘訊號CLKN和CLKP。如前所述，在一些實施例中，時鐘訊號CLKN和CLKP相位相反。
圖5示出了根據本發明一些實施例的時鐘電路的示意性方塊圖。時鐘電路500包括串聯的第一反相器551和第二反相器553。第一反相器551接收時鐘訊號（例如，系統時鐘）CK，並輸出第一時鐘訊號（例如，時鐘訊號CLKN或CLKP），第二反相器接收第一時鐘訊號，並輸出第二時鐘訊號（例如，時鐘訊號CLKP或CLKN）。如此，第一時鐘訊號和第二時鐘訊號彼此反相。第一時鐘訊號和第二時鐘訊號可以被提供到多個D觸發器中的一個或多個。
圖6示出了根據本發明一些實施例的包括時鐘電路和多個D觸發器的處理器的示意性方塊圖。如圖6所示，處理器600包括多個D觸發器601以及為所述多個D觸發器601提供時鐘訊號的時鐘電路602。時鐘電路602接收時鐘CK，並輸出時鐘訊號CLKN和CLKP到每一個D觸發器601。時鐘電路602可以是例如圖4所示的時鐘電路。
根據本發明，還提供了一種計算裝置，其可以包括根據本發明任意實施例的處理器。在一些實施例中，所述計算裝置可以是用於數位貨幣的計算裝置。所述數位貨幣可以是，例如，數位人民幣、比特幣、以太幣、萊特幣等等。
本領域技術人員應當意識到，在上述實施例中描述操作（或步驟）之間的邊界僅僅是說明性的。多個操作可以結合成單個操作，單個操作可以分佈於附加的操作中，並且操作可以在時間上至少部分重疊地執行。而且，另選的實施例可以包括特定操作的多個實例，並且在其他各種實施例中可以改變操作順序。但是，其它的修改、變化和替換同樣是可能的。因此，本說明書和附圖應當被看作是說明性的，而非限制性的。
雖然已經通過示例對本發明的一些特定實施例進行了詳細說明，但是本領域的技術人員應該理解，以上示例僅是為了進行說明，而不是為了限制本發明的範圍。在此公開的各實施例可以任意組合，而不脫離本發明的精神和範圍。本領域的技術人員還應理解，可以對實施例進行多種修改而不脫離本發明的範圍和精神。本發明的範圍由所附請求項來限定。
100:D觸發器 101:輸入級 103:中間級 105:輸出級 107:反饋級 200:D觸發器 201:輸入級 203:中間級 205:輸出級 207:反饋級 501~503:電晶體 511~513:電晶體 521~527:電晶體 531~537:電晶體 300A:D觸發器 303:中間級 3031:反相器 3033:傳輸門 300B:D觸發器 307:反饋級 400:處理器 401:D觸發器 403:時鐘電路 500:時鐘電路 551:第一反相器 553:第二反相器 600:處理器 601:D觸發器 602:時鐘電路
構成說明書的一部分的附圖描述了本發明的實施例，並且連同說明書一起用於解釋本發明的原理。 參照附圖，根據下面的詳細描述，可以更加清楚地理解本發明，其中： 圖1示出了根據本發明一些實施例的D觸發器的示意方塊圖； 圖2示出了根據本發明一些實施例的D觸發器的電路圖； 圖3A示出了根據本發明另一些實施例的D觸發器的示意電路圖； 圖3B示出了根據本發明另一些實施例的D觸發器的示意電路圖； 圖4示出了根據本發明一些實施例的包括時鐘電路和D觸發器的處理器的示意性方塊圖； 圖5示出了根據本發明一些實施例的時鐘電路的示意性方塊圖； 圖6示出了根據本發明一些實施例的包括時鐘電路和多個D觸發器的處理器的示意性方塊圖；以及 圖7示出了根據本發明一些實施例的D觸發器的示意訊號波形的時序圖。 注意，在以下說明的實施方式中，有時在不同的附圖之間共同使用同一附圖標記來表示相同部分或具有相同功能的部分，而省略其重複說明。在本說明書中，使用相似的標號和字母表示類似項，因此，一旦某一項在一個附圖中被定義，則在隨後的附圖中不需要對其進行進一步討論。 為了便於理解，在附圖等中所示的各結構的位置、尺寸及範圍等有時不表示實際的位置、尺寸及範圍等。因此，所公開的發明並不限於附圖等所公開的位置、尺寸及範圍等。
200:D觸發器
201:輸入級
203:中間級
205:輸出級
207:反饋級
501~503:電晶體
511~513:電晶體
521~527:電晶體
531~537:電晶體

Claims (17)

  1. 一種D觸發器，包括：輸入級，被配置為接收觸發器輸入；輸出級，被配置為輸出觸發器輸出；中間節點，設置於所述輸入級的輸出和所述輸出級的輸入之間，所述輸出級被配置為接收所述中間節點處的訊號作為輸入；中間級，被配置為接收所述輸入級的輸出並提供輸出到所述中間節點；以及反饋級，被配置為接收所述觸發器輸出，並提供反饋到所述中間節點，其中，所述反饋級具有邏輯高狀態、邏輯低狀態和高阻狀態，其中，在所述D觸發器中，所述中間節點處的電位能夠被維持，使得所述D觸發器能夠不使用高閾值電晶體作為與所述中間節點連接的電晶體，並且所述D觸發器被配置為使得所述D觸發器中與所述中間節點連接的電晶體的閾值與所述D觸發器中的其他電晶體的閾值基本相同。
  2. 根據請求項1所述的D觸發器，其中所述反饋級包括三態門，所述三態門包括：順序串聯的第一電晶體至第四電晶體，第一電晶體和第二電晶體是第一導電類型的電晶體，第三電晶體和第四電晶體是第二導電類型的電晶體，所述第二導電類型不同於所述第一導電類型， 所述第一電晶體和所述第二電晶體中的一個的控制端子被配置為連接到所述觸發器輸出，所述第一電晶體和所述第二電晶體中的另一個的控制端子被配置為連接到第一時鐘訊號，所述第三電晶體和所述第四電晶體中的一個的控制端子被配置為連接到所述觸發器輸出，所述第三電晶體和所述第四電晶體中的另一個的控制端子被配置為連接到第二時鐘訊號，其中所述第二時鐘訊號是所述第一時鐘訊號的反相，所述第二電晶體和所述第三電晶體彼此相連接的節點被配置為連接到所述中間節點。
  3. 根據請求項1所述的D觸發器，其中所述反饋級包括串聯連接的反相器和傳輸門，所述反相器包括串聯連接的第一導電類型的第一電晶體和第二導電類型的第四電晶體，所述傳輸門包括並聯連接的第一導電類型的第二電晶體和第二導電類型的第三電晶體，所述第二導電類型不同於所述第一導電類型，所述反相器的輸入被配置為連接到所述觸發器輸出，所述反相器的輸出被配置為連接到所述傳輸門的輸入，所述傳輸門的輸出被配置為連接到所述中間節點，所述傳輸門的兩個控制端子被配置為分別接收第一時鐘訊號和第二時鐘訊號，其中所述第二時鐘訊號是所述第一時鐘訊號的反相。
  4. 根據請求項2或3所述的D觸發器，其中： 所述第一導電類型是P型，所述第二導電類型是N型，當所述第一時鐘訊號為高且所述第二時鐘訊號為低時，所述反饋級被配置為關斷，從而呈現高阻態；當所述第一時鐘訊號為低且所述第二時鐘訊號為高時，所述反饋級被配置為根據所述觸發器輸出提供反饋到所述中間節點。
  5. 根據請求項1-3中任一項所述的D觸發器，其中所述輸入級包括傳輸門。
  6. 根據請求項2或3所述的D觸發器，其中所述中間級是三態邏輯，所述三態邏輯被配置為接收所述輸入級的輸出以及所述第一時鐘訊號和所述第二時鐘訊號，所述三態邏輯被配置為根據所述輸入和所述第一時鐘訊號和所述第二時鐘訊號呈現邏輯高狀態、邏輯低狀態和高阻狀態。
  7. 根據請求項6所述的D觸發器，其中所述三態邏輯包括反相器和傳輸門，所述反相器被配置為接收所述輸入級的輸出作為輸入，所述反相器的輸出被配置為連接到所述傳輸門的一端，所述傳輸門的另一端被配置為連接到所述中間節點，所述傳輸門的控制端被配置為分別接收所述第一時鐘訊號和所述第二時鐘訊號。
  8. 根據請求項6所述的D觸發器，其中所述三態邏輯包括三態門，所述三態門包括：順序串聯的第五電晶體至第八電晶體，第五電晶體和第六電晶體是第一導電類型的電晶體，第七電晶體和第八電晶體是第二導電類型的電晶體， 所述第五電晶體和所述第六電晶體中的一個的控制端子被配置為連接到所述輸入級的輸出，所述第五電晶體和所述第六電晶體中的另一個的控制端子被配置為連接到所述第二時鐘訊號，所述第七電晶體和所述第八電晶體中的一個的控制端子被配置為連接到所述輸入級的輸出，所述第七電晶體和所述第八電晶體中的另一個的控制端子被配置為連接到所述第一時鐘訊號，所述第六電晶體和所述第七電晶體彼此相連接的節點被配置為連接到所述中間節點。
  9. 根據請求項1所述的D觸發器，其中所述D觸發器是半靜態觸發器，所述輸出級、所述反饋級以及所述中間節點構成鎖存器。
  10. 根據請求項8所述的D觸發器，其中所述第一導電類型是P型，所述第二導電類型是N型，當所述第一時鐘訊號為高且所述第二時鐘訊號為低時，所述第一中間級被配置為根據所述輸入級的輸出提供輸出到所述中間節點；當所述第一時鐘訊號為低且所述第二時鐘訊號為高時，所述第一中間級被配置為關斷，從而呈現高阻態。
  11. 根據請求項7所述的D觸發器，其中所述第一導電類型是P型，所述第二導電類型是N型， 當所述第一時鐘訊號為高且所述第二時鐘訊號為低時，所述第一中間級被配置為根據所述輸入級的輸出提供輸出到所述中間節點；當所述第一時鐘訊號為低且所述第二時鐘訊號為高時，所述第一中間級被配置為關斷，從而呈現高阻態。
  12. 根據請求項1所述的D觸發器，其中所述輸入級和所述中間級中的至少一個是由時鐘訊號的邊沿觸發其輸出的邏輯翻轉的。
  13. 一種處理器，包括：至少一個D觸發器，所述D觸發器是如請求項1-12中任一項所述的D觸發器。
  14. 根據請求項13所述的處理器，其中所述至少一個D觸發器包括多個D觸發器；以及所述處理器還包括：時鐘電路，被配置為提供所需的時鐘訊號到所述多個D觸發器中的每一個。
  15. 根據請求項14所述的處理器，其中所述時鐘電路包括串聯的第一反相器和第二反相器，所述第一反相器被配置為接收時鐘訊號並輸出第一時鐘訊號，所述第二反相器被配置為接收所述第一時鐘訊號並輸出第二時鐘訊號，所述第一時鐘訊號和所述第二時鐘訊號被提供到所述多個D觸發器中的每一個。
  16. 一種計算裝置，包括請求項13-15中任一項所述的處理器。
  17. 根據請求項16所述的計算裝置，所述計算裝置是用於數位貨幣的計算裝置。
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