TWI575875B - 正反器電路 - Google Patents

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TWI575875B TW104135538A TW104135538A TWI575875B TW I575875 B TWI575875 B TW I575875B TW 104135538 A TW104135538 A TW 104135538A TW 104135538 A TW104135538 A TW 104135538A TW I575875 B TWI575875 B TW I575875B
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Description

正反器電路
本發明是有關於一種正反器電路，且特別是有關於一種可降低設定時間（setup time）的正反器電路。
在數位積體電路的設計中，正反器（flip-flop）電路是一種常見的暫存器。在晶片級的設計上，掃描式的正反器電路將常被應用在時脈樹（clock tree）的設計中。在一些需要高運算速度（例如高速的中央處理單元）的應用中，為使正反器電路可滿足高速運算工作速度，有效的降低正反器電路的設定時間成為重要的需求。
在習知技術領域中，正反器電路可接收資料訊號，並透過多個傳輸閘來完成資料閂鎖的動作。通常正反器電路包括兩個串接的閂鎖器，而各個閂鎖器中的傳輸閘，可透過互補的導通或斷開動作來完成資料的閂鎖動作。在另一方面，為了降低正反器電路所需要的設定時間，習知技術可透過調整正反器電路中的時脈信號以及反相時脈信號間的相位差來完成。但是，這樣的作法卻使得正反器電路的時脈端至輸出端的延遲（CK to Q delay）被延長。
本發明提供一種正反器電路，可有效降低所需的設定時間。
本發明的正反器電路包括第一邏輯電路、第一主閂鎖器、第二主閂鎖器以及從屬閂鎖器。第一邏輯電路接收選擇信號以及時脈信號，並針對選擇信號以及時脈信號進行邏輯運算以產生第一控制信號。第一主閂鎖器耦接第一邏輯電路並接收第一控制信號。第一主閂鎖器並接收時脈信號以及資料信號，且依據第一控制信號接收該資料信號，並依據時脈信號及該選擇信號來閂鎖資料信號。第二主閂鎖器接收選擇信號、時脈信號以及掃描資料信號，依據選擇信號以及時脈信號以閂鎖掃描資料信號，其中，第二主閂鎖器的輸出端直接連接至第一主閂鎖器的輸出端。從屬閂鎖器耦接至第一、第二主閂鎖器的輸出端，並依據時脈信號以閂鎖第一、第二主閂鎖器的輸出端上的信號以產生輸出信號。
基於上述，本發明藉由在第一主閂鎖器前設置第一邏輯電路，並透過第一邏輯電路產生的第一控制信號以控制第一主閂鎖器接收資料信號的時間點。如此一來，第一主閂鎖器接收資料信號的時間點可直接依據時脈信號的電壓準位的變化來控制，可有效降低正反器電路設定時間的需求。更重要的，本發明的第一主閂鎖器維持依據時脈信號及選擇信號來閂鎖資料信號，其時脈端至輸出端的延遲（CK to Q delay）不會被增長。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，圖1繪示本發明一實施例的正反器電路的示意圖。正反器電路200包括第一主閂鎖器210、第二主閂鎖器220、從屬閂鎖器230以及邏輯電路240。邏輯電路240接收選擇信號SEL以及時脈信號CK，透過針對選擇信號SEL以及時脈信號CK進行邏輯運算來產生控制信號CTRL1。第一主閂鎖器210則耦接至邏輯電路240。第一主閂鎖器210接收邏輯電路240產生的控制信號CTRL1，並接收資料信號D、時脈信號CK以及選擇信號SEL。其中，第一主閂鎖器210依據控制信號CTRL1來接收資料信號D，並依據時脈信號CK及選擇信號SEL來閂鎖資料信號D。
第二主閂鎖器220接收選擇信號SEL、時脈信號CK以及掃描資料信號SD。第二主閂鎖器220依據選擇信號SEL以及時脈信號CK以閂鎖掃描資料信號SD。值得注意的是，第二主閂鎖器220的輸出端直接連接至第一主閂鎖器210的輸出端OE。
從屬閂鎖器230耦接至第一、第二主閂鎖器210、220的輸出端。從屬閂鎖器230接收並依據時脈信號CK以及選擇信號SEL來閂鎖第一、第二主閂鎖器210、220的輸出端上的信號以產生輸出信號OUT。
在動作細節方面，選擇信號SEL用來指示啟動第一主閂鎖器210以及第二主閂鎖器220的其中之一來進行資料信號D或掃描資料信號SD的資料閂鎖動作。舉例來說明，當選擇信號SEL等於第一邏輯準位（例如邏輯低準位）時，第一主閂鎖器210被啟動以進行資料信號D的資料閂鎖動作，而第二主閂鎖器220則被關閉不執行資料閂鎖動作。相對的，當選擇信號SEL等於第二邏輯準位（例如邏輯高準位）時，第二主閂鎖器220被啟動以進行掃描資料信號SD的資料閂鎖動作，而第一主閂鎖器210則被關閉不執行資料閂鎖動作。
請注意，邏輯電路240針對選擇信號SEL以及時脈信號CK進行邏輯運算來產生控制信號CTRL。控制信號CTRL被提供至第一主閂鎖器210以作為接收資料信號D的依據。相對於時脈信號CK，選擇信號SEL會具有相對穩定的邏輯準位，承上例，當選擇信號SEL等於第一邏輯準位，而時脈信號CK的邏輯準位逐漸由第二邏輯準位轉態至第一邏輯準位時。在當時脈信號CK的邏輯準位成為第一邏輯準位的瞬間，第一主閂鎖器210可依據對應產生的控制信號CTRL即時的接收資料信號D。並透過時脈信號CK以及選擇信號SEL來進行資料信號D的閂鎖動作。如此一來，正反器電路200的設定時間可以有效的被縮短。
在另一方面，本實施例中，進行資料信號D閂鎖動作的時脈信號CK以及選擇信號SEL並沒有被變更，也因此，正反器電路200的時脈端至輸出端的延遲（CK to Q delay）不會被增長。
以下請參照圖2，圖2繪示本發明實施例的正反器電路圖。正反器電路300包括第一主閂鎖器310、第二主閂鎖器320、從屬閂鎖器330以及邏輯電路340。在本實施例中，邏輯電路340包括邏輯閘NR1以及ND1。其中，邏輯閘NR1是一個反或閘，邏輯閘ND1則是一個反及閘。邏輯閘NR1接收選擇信號SEL以及時脈信號CK1，邏輯閘ND1則接收選擇信號SEL的反相信號SELB以及時脈信號CK1的反相信號CKB。邏輯電路340在當選擇信號SEL為邏輯低準位且時脈信號CK1也轉態至邏輯低準位時，產生邏輯高準位的控制信號CTRL1以及邏輯低準位的控制信號CTRL1的反相信號CTRL1B。相對的，在選擇信號SEL及時脈信號CK1非同時為邏輯低準位的其他狀態下，邏輯電路340則產生邏輯低準位的控制信號CTRL1以及邏輯高準位的反相信號CTRL1B。
第一主閂鎖器310則包括三態反相器311、反相器INV11、INV12以及傳輸閘TG11及TG12。三態反相器311具有資料端DI以及致能端E1及E2。資料端DI接收資料信號D，致能端E1及E2則分別接收控制信號CTRL1以及CTRL1B。三態反相器311由電晶體M311~M314串接而成，其中，電晶體M311的第一端接收電源電壓VDD，其第二端耦接至電晶體M312的第一端，電晶體M311的控制端則為致能端E2。電晶體M312的第二端耦接至電晶體M313的第一端，電晶體M313的第二端耦接至電晶體M314的第一端，並且，電晶體M312及M313的控制端相互耦接至資料端DI。此外，電晶體M314的第二端耦接至參考接地端GND，且其控制端為致能端E1。
三態反相器311中，電晶體M312的第二端為三態反相器311的輸出端。三態反相器311的輸出端另耦接至反相器INV11的輸入端，反相器INV11的輸出端則耦接至傳輸閘TG11的輸入端。另外，傳輸閘TG11的輸出端即為第一主閂鎖器310的輸出端OE，且耦接至反相器INV12的輸入端。反相器INV12的輸出端則耦接至傳輸閘TG12的輸入端，且傳輸閘TG12的輸出端耦接至反相器INV11的輸入端。傳輸閘TG11依據選擇信號SEL及其反相信號SELB以導通或斷開，傳輸閘TG12則依據時脈信號CK1及其反相信號CKB以導通或斷開。
在動作細節上，當選擇信號SEL維持邏輯低準位，且時脈信號CK1轉態至邏輯低準位的瞬間，邏輯電路340產生邏輯高準位的控制信號CTRL1及其反相信號CTRL1B。在此同時，三態反相器311可接收資料端DI上的資料信號D，並將資料信號D傳送至第一主閂鎖器310的內部，也就是反相器INV11的輸入端。同時，透過被導通的傳輸閘TG11以及反相器INV12，資料信號D可順利的在時脈信號CK1轉態為邏輯高準位時，完成資料信號D的閂鎖動作。
值得注意的是，相較於習知技術，本實施例的三態反相器311的輸出端直接連接至反相器INV11，其間並沒有設置傳輸閘，可以減少資料端DI及第一主閂鎖器310的輸出端OE間的電路元件，可以有效減少資料信號D的在其間所發生的傳輸延遲。另外，透過邏輯電路340來整合選擇信號SEL以及時脈信號CK1以產生控制信號CTRL1，並藉由控制信號CTRL1來控制三態反相器311接收資料信號D的時間點，可有效降低設定時間的需求。
附帶一提的，本實施例中，透過串接的反相器INV51、INV52，反相信號CKB以及時脈信號CK1可依據時脈信號CK依序被產生。而透過反相器INV53，反相信號SELB可依據選擇信號SEL來產生。
關於第二主閂鎖器320，第二主閂鎖器320包括三態反相器321、反相器INV21、INV22以及傳輸閘TG21、TG22及TG23。三態反相器321由電晶體M321~M324串接而成，其中，電晶體M321的第一端接收電源電壓VDD，其第二端耦接至電晶體M322的第一端，電晶體M321的控制端接收選擇信號SEL的反相信號SELB。電晶體M322的第二端耦接至電晶體M323的第一端，電晶體M323的第二端耦接至電晶體M324的第一端，並且，電晶體M322及M323的控制端相互耦接以接收掃描資料信號SD。此外，電晶體M324的第二端耦接至參考接地端GND，且其控制端接收選擇信號SEL。
電晶體M322的第二端形成三態反相器321的輸出端，三態反相器321的輸出端並耦接至傳輸閘TG21的輸入端。另外，傳輸閘TG21的輸出端耦接至反相器INV21的輸入端，反相器INV21的輸出端則耦接至傳輸閘TG22的輸入端。傳輸閘TG22的輸出端耦接至反相器INV22的輸入端，並成為第二主閂鎖器320的輸出端。在此，第二主閂鎖器320的輸出端與第一主閂鎖器310的輸出端OE是直接連接的。另外，反相器INV22的輸出端耦接至傳輸閘TG23的輸入端，傳輸閘TG23的輸出端則耦接至傳輸閘TG21的輸出端。在本實施中，傳輸閘TG21、TG23受控於時脈信號CK1以導通或斷開，且傳輸閘TG21、TG23的導通或斷開狀態相反。傳輸閘TG22則受控於選擇信號SEL以導通或斷開。
關於從屬閂鎖器330，從屬閂鎖器330包括傳輸閘TG31、TG32以及反相器INV31、INV32。傳輸閘TG31的輸入端耦接至第一主閂鎖器310的輸出端OE，傳輸閘TG31的輸出端耦接至反相器INV31的輸入端。反相器INV31的輸出端耦接至反相器INV32的輸入端，反相器INV32的輸出端耦接至傳輸閘TG32的輸入端，TG32的輸出端則耦接至傳輸閘TG31的輸出端。其中，傳輸閘TG31、TG32受控於時脈信號CK1以導通或斷開，且傳輸閘TG31、TG32的導通或斷開狀態相反。反相器INV31的輸出端可以為從屬閂鎖器330的輸出端並用以產生輸出信號OUT。
本實施例中，正反器電路300可更包括反相器INV41。反相器INV41的輸入端接收輸出信號OUT並產生反相輸出信號OUTB。其中，反相輸出信號OUTB與所閂鎖的資料信號D或掃描資料信號SD的邏輯準位是相同的。
接著請參照圖3A及圖3B，圖3A及圖3B分別繪示本發明實施例中的邏輯電路的不同實施方式。在圖3A中，邏輯電路410包括邏輯閘ND2以及反相器INV411。邏輯閘ND2為反及閘，並接收反相信號SELB以及CKB。邏輯閘ND2依據反相信號SELB以及CKB產生控制信號CTRL1的反相信號CTRL1B。反相器INV411的輸入端耦接至邏輯閘ND2的輸出端，並依據反相信號CTRL1B來產生控制信號CTRL1。
圖3B的邏輯電路420為圖3A的邏輯電路410的一種變形。其中的邏輯閘AD1為及閘。邏輯閘AD1接收反相信號SELB以及CKB，並依據反相信號SELB以及CKB產生控制信號CTRL1。反相器INV421的輸入端耦接至邏輯閘AD1的輸出端，並依據控制信號CTRL1產生反相控制信號CTRL1B。
由圖3A、圖3B的實施方式不難得知，本發明實施例的邏輯電路可以有多種不同的實施方式。具邏輯設計基本設計能力者皆知道，相同的邏輯運算結果可以透過多種不同的邏輯閘組合來完成。例如，及閘可以利用反或閘及多個反相器來取代，或閘則可以利用反及閘及多個反相器來取代。因此，圖3A、圖3B的實施方式並非本發明實施例的必要做法，不用來限制本發明的實施範疇。
以下請參照圖4，圖4繪示本發明實施例的第二主閂鎖器的另一實施方式的示意圖。在圖4中，第二主閂鎖器520前端另配置邏輯電路510。並且，相較於圖2的實施例，第二主閂鎖器520中減少一個傳輸閘的配置。在實施細節方面，邏輯電路510包括邏輯閘OR1以及反相器INV51。邏輯閘OR1為或閘，並接收反相信號SELB以及時脈信號CK1。邏輯閘OR1並依據反相信號SELB以及時脈信號CK1產生控制信號CTRL2的反相信號CTRL2B。反相器INV511的輸入端耦接至邏輯閘OR1的輸出端，並依據反相信號CTRL2B產生控制信號CTRL2。
另外，第二主閂鎖器520包括三態反相器521、反相器INV521、INV522以及傳輸閘TG521及TG522。三態反相器521由四個電晶體M51~M54串接而成，其中，電晶體M52及M53的控制端接收掃描資料信號SD，電晶體M51及M54的控制端分別接收反相信號CTRL2B以及控制信號CTRL2。三態反相器521的輸出端耦接至反相器INV521的輸入端，反相器INV521的輸出端則耦接至傳輸閘TG521的輸入端。傳輸閘TG521的輸出端耦接至反相器INV522的輸入端並直接連接至第一主閂鎖器的輸出端OE。反相器INV522的輸出端耦接至傳輸閘TG522的輸入端，傳輸閘TG522的輸出端則耦接至反相器INV521的輸入端。
在本實施方式中，透過邏輯電路510整合選擇信號SEL以及時脈信號CK1，可使正反器電路在針對掃描資料信號SD進行資料閂鎖動作時，其所需的設定時間同樣可以有效的降低，進一步提昇正反器電路的工作效率。
綜上所述，本發明透過在第一主閂鎖器前端設置邏輯電路，並利用邏輯電路整合選擇信號以及時脈信號產生控制信號，再透過控制信號以控制第一主閂鎖器接收資料信號的時間點，可有效降低正反器電路所需的設定時間。並且，透過這樣的機制不會使正反器電路所需要的時脈端至輸出端間的時間延遲增加，有效提昇正反器電路的工作效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
M311~M314、M321~M324、M51~M54‧‧‧電晶體
INV11~INV12、INV51~INV53、INV21、INV22、INV31、INV32、INV41、INV411、INV421、INV511、INV521、INV522‧‧‧反相器
TG11~TG12、TG21、TG22、TG23、TG31、TG32、TG521、TG522‧‧‧傳輸閘
200、300‧‧‧正反器電路
210、310‧‧‧第一主閂鎖器
220、320、520‧‧‧第二主閂鎖器
230、330‧‧‧從屬閂鎖器
240、340、510‧‧‧邏輯電路
NR1、ND1、ND2、AD1、OR1‧‧‧邏輯閘
SEL‧‧‧選擇信號
CK、CK1‧‧‧時脈信號
CKB、SELB、CTRL1B、CTRL2B‧‧‧反相信號
D‧‧‧資料信號
CTRL1、CTRL2‧‧‧控制信號
SD‧‧‧掃描資料信號
OE‧‧‧輸出端
OUT‧‧‧輸出信號
OUTB‧‧‧反相輸出信號
DI‧‧‧資料端
E1、E2‧‧‧致能端
311、321、521‧‧‧三態反相器
VDD‧‧‧電源電壓
GND‧‧‧參考接地端
圖1繪示本發明一實施例的正反器電路的示意圖。 圖2繪示本發明實施例的正反器電路圖。 圖3A及圖3B分別繪示本發明實施例中的邏輯電路的不同實施方式。 圖4繪示本發明實施例的第二主閂鎖器的另一實施方式的電路圖。
200‧‧‧正反器電路
210‧‧‧第一主閂鎖器
220‧‧‧第二主閂鎖器
230‧‧‧從屬閂鎖器
240‧‧‧邏輯電路
SEL‧‧‧選擇信號
CK‧‧‧時脈信號
D‧‧‧資料信號
CTRL1‧‧‧控制信號
SD‧‧‧掃描資料信號
OE‧‧‧輸出端
OUT‧‧‧輸出信號

Claims (10)

  1. 一種正反器電路，包括： 一第一邏輯電路，接收一選擇信號以及一時脈信號，針對該選擇信號以及該時脈信號進行邏輯運算以產生一第一控制信號； 一第一主閂鎖器，耦接該第一邏輯電路並接收該第一控制信號，該第一主閂鎖器接收該時脈信號以及一資料信號，以依據該第一控制信號接收該資料信號，並依據該時脈信號及該選擇信號來閂鎖該資料信號； 一第二主閂鎖器，接收該選擇信號、該時脈信號以及一掃描資料信號，依據該選擇信號以及該時脈信號以閂鎖該掃描資料信號，其中該第二主閂鎖器的輸出端直接連接至該第一主閂鎖器的輸出端；以及 一從屬閂鎖器，耦接至該第一、第二主閂鎖器的輸出端，並依據該時脈信號以及該選擇信號以閂鎖該第一、第二主閂鎖器的輸出端上的信號以產生一輸出信號。
  2. 如申請專利範圍第1項所述的正反器電路，其中該第一主閂鎖器包括：     一三態反相器，具有資料輸入端以及致能端，該三態反相器的輸入端接收該資料信號，該三態反相器的致能端接收該第一控制信號；     一第一反相器，其輸入端耦接該三態反相器的輸出端；     一第一傳輸閘，其輸入端耦接至該第一反相器的輸出端，該第一傳輸閘依據該選擇信號以導通或斷開；     一第二反相器，其輸入端耦接至該第一傳輸閘的輸出端；以及     一第二傳輸閘，其輸入端耦接該第二反相器的輸出端，該第二傳輸閘的輸出端耦接至該第一反相器的輸入端，該第二傳輸閘依據該時脈信號以導通或斷開，     其中，該第一傳輸閘的輸出端為該第一主閂鎖器的輸出端。
  3. 如申請專利範圍第1項所述的正反器電路，其中該第二主閂鎖器包括：     一三態反相器，具有資料輸入端以及致能端，該三態反相器的輸入端接收該掃描資料信號，該三態反相器的致能端接收該選擇信號；     一第一反相器，其輸入端耦接該三態反相器的輸出端；     一第一傳輸閘，其輸入端耦接該第一反相器的輸出端，該第一傳輸閘依據該選擇信號以導通或斷開；     一第二反相器，其輸入端耦接至該第一傳輸閘的輸出端；以及     一第二傳輸閘，其輸入端耦接該第二反相器的輸出端，該第二傳輸閘的輸出端耦接至該第一反相器的輸入端，該第二傳輸閘依據該時脈信號以導通或斷開，     其中，該第一傳輸閘的輸出端為該第二主閂鎖器的輸出端。
  4. 如申請專利範圍第3項所述的正反器電路，其中該第二主閂鎖器更包括：     一第三傳輸閘，串接在該三態反相器的輸出端及該第一反相器的輸入端間，該第三傳輸閘依據該時脈信號以導通或斷開，且該第三傳輸閘與該第二傳輸閘的導通或斷開的狀態相反。
  5. 如申請專利範圍第1項所述的正反器電路，其中該第一邏輯電路包括：     一第一邏輯閘，依據該選擇信號以及該時脈信號以產生該第一控制信號；以及     一第二邏輯閘，依據該選擇信號的反相信號以及該時脈信號的反相信號以產生該第一控制信號的反相信號。
  6. 如申請專利範圍第1項所述的正反器電路，其中該第一邏輯電路包括：      一邏輯閘，依據該選擇信號以及該時脈信號以產生該第一控制信號；以及     一反相器，接收該第一控制信號並產生該第一控制信號的反相信號。
  7. 如申請專利範圍第1項所述的正反器電路，其中更包括：     一第二邏輯電路，耦接至該第二主閂鎖器，該第二邏輯電路針對該選擇信號以及該時脈信號進行邏輯運算以產生一第二控制信號，     其中，該第二主閂鎖器更依據該第二控制信號以接收該掃描資料信號。
  8. 如申請專利範圍第7項所述的正反器電路，其中該第二邏輯電路包括：     一邏輯閘，依據該選擇信號以及該時脈信號以產生該第二控制信號的反相信號；以及     一反相器，耦接該邏輯閘，接收該第二控制信號的反相信號並產生該第二控制信號。
  9. 如申請專利範圍第1項所述的正反器電路，其中該從屬閂鎖器包括：     一第一傳輸閘，其輸入端耦接至該第一、第二主閂鎖器的輸出端，該第一傳輸閘受控於該時脈信號以導通或斷開；     一第一反相器，其輸入端耦接至該第一傳輸閘的輸出端，該第一反相器的輸出端產生該輸出信號；     一第二反相器，其輸入端耦接至該第一反相器的輸出端；以及     一第二傳輸閘，其輸入端耦接至該第二反相器的輸出端，該第二傳輸閘的輸出端耦接至該第一傳輸閘的輸出端，該第二傳輸閘受控於該時脈信號以導通或斷開。
  10. 如申請專利範圍第1項所述的正反器電路，其中更包括：     一反相器，其輸入端耦接至該從屬閂鎖器的輸出端以接收該輸出信號，該反相器並產生該輸出信號的反相信號。
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