CN106656108A - 触发器电路 - Google Patents

Abstract

一种触发器电路，包括第一逻辑电路、第一主锁存器、第二主锁存器以及从属锁存器。第一逻辑电路针对选择信号以及时钟信号进行逻辑运算以产生第一控制信号。第一主锁存器依据第一控制信号接收数据信号，并依据时钟信号及选择信号来锁存数据信号。第二主锁存器依据选择信号以及时钟信号以锁存扫描数据信号，其中，第二主锁存器的输出端直接连接至第一主锁存器的输出端。从属锁存器依据时钟信号以锁存第一、第二主锁存器的输出端上的信号以产生输出信号。

Description

触发器电路

技术领域

本发明涉及一种触发器电路，且特别涉及一种可降低设定时间(setuptime)的触发器电路。

背景技术

在数字集成电路的设计中，触发器(flip-flop)电路是一种常见的暂存器。在芯片级的设计上，扫描式的触发器电路将常被应用在时钟树(clock tree)的设计中。在一些需要高运算速度(例如高速的中央处理单元)的应用中，为使触发器电路可满足高速运算工作速度，有效的降低触发器电路的设定时间成为重要的需求。

在已知技术领域中，触发器电路可接收数据信号，并通过多个传输门来完成数据锁存的动作。通常触发器电路包括两个串接的锁存器，而各个锁存器中的传输门，可通过互补的导通或断开动作来完成数据的锁存动作。在另一方面，为了降低触发器电路所需要的设定时间，已知技术可通过调整触发器电路中的时钟信号以及反相时钟信号间的相位差来完成。但是，这样的作法却使得触发器电路的时钟端至输出端的延迟(CK to Q delay)被延长。

发明内容

本发明提供一种触发器电路，可有效降低所需的设定时间。

本发明的触发器电路包括第一逻辑电路、第一主锁存器、第二主锁存器以及从属锁存器。第一逻辑电路接收选择信号以及时钟信号，并针对选择信号以及时钟信号进行逻辑运算以产生第一控制信号。第一主锁存器耦接第一逻辑电路并接收第一控制信号。第一主锁存器并接收时钟信号以及数据信号，且依据第一控制信号接收该数据信号，并依据时钟信号及该选择信号来锁存数据信号。第二主锁存器接收选择信号、时钟信号以及扫描数据信号，依据选择信号以及时钟信号以锁存扫描数据信号，其中，第二主锁存器的输出端直接连接至第一主锁存器的输出端。从属锁存器耦接至第一、第二主锁存器的输出端，并依据时钟信号以锁存第一、第二主锁存器的输出端上的信号以产生输出信号。

基于上述，本发明藉由在第一主锁存器前设置第一逻辑电路，并通过第一逻辑电路产生的第一控制信号以控制第一主锁存器接收数据信号的时间点。如此一来，第一主锁存器接收数据信号的时间点可直接依据时钟信号的电压电平的变化来控制，可有效降低触发器电路设定时间的需求。更重要的，本发明的第一主锁存器维持依据时钟信号及选择信号来锁存数据信号，其时钟端至输出端的延迟(CK to Q delay)不会被增长。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1绘示本发明一实施例的触发器电路的示意图。

图2绘示本发明实施例的触发器电路图。

图3A及图3B分别绘示本发明实施例中的逻辑电路的不同实施方式。

图4绘示本发明实施例的第二主锁存器的另一实施方式的电路图。

【符号说明】

M311～M314、M321～M324、M51～M54：晶体管

INV11～INV12、INV51～INV53、INV21、INV22、INV31、INV32、INV41、INV411、INV421、INV511、INV521、INV522：反相器

TG11～TG12、TG21、TG22、TG23、TG31、TG32、TG521、TG522：传输门

200、300：触发器电路

210、310：第一主锁存器

220、320、520：第二主锁存器

230、330：从属锁存器

240、340、510：逻辑电路

NR1、ND1、ND2、AD1、OR1：逻辑门

SEL：选择信号

CK、CK1：时钟信号

CKB、SELB、CTRL1B、CTRL2B：反相信号

D：数据信号

CTRL1、CTRL2：控制信号

SD：扫描数据信号

OE：输出端

OUT：输出信号

OUTB：反相输出信号

DI：数据端

E1、E2：致能端

311、321、521：三态反相器

VDD：电源电压

GND：参考接地端

具体实施方式

请参照图1，图1绘示本发明一实施例的触发器电路的示意图。触发器电路200包括第一主锁存器210、第二主锁存器220、从属锁存器230以及逻辑电路240。逻辑电路240接收选择信号SEL以及时钟信号CK，通过针对选择信号SEL以及时钟信号CK进行逻辑运算来产生控制信号CTRL1。第一主锁存器210则耦接至逻辑电路240。第一主锁存器210接收逻辑电路240产生的控制信号CTRL1，并接收数据信号D、时钟信号CK以及选择信号SEL。其中，第一主锁存器210依据控制信号CTRL1来接收数据信号D，并依据时钟信号CK及选择信号SEL来锁存数据信号D。

第二主锁存器220接收选择信号SEL、时钟信号CK以及扫描数据信号SD。第二主锁存器220依据选择信号SEL以及时钟信号CK以锁存扫描数据信号SD。值得注意的是，第二主锁存器220的输出端直接连接至第一主锁存器210的输出端OE。

从属锁存器230耦接至第一、第二主锁存器210、220的输出端。从属锁存器230接收并依据时钟信号CK以及选择信号SEL来锁存第一、第二主锁存器210、220的输出端上的信号以产生输出信号OUT。

在动作细节方面，选择信号SEL用来指示启动第一主锁存器210以及第二主锁存器220的其中之一来进行数据信号D或扫描数据信号SD的数据锁存动作。举例来说明，当选择信号SEL等于第一逻辑电平(例如逻辑低电平)时，第一主锁存器210被启动以进行数据信号D的数据锁存动作，而第二主锁存器220则被关闭不执行数据锁存动作。相对的，当选择信号SEL等于第二逻辑电平(例如逻辑高电平)时，第二主锁存器220被启动以进行扫描数据信号SD的数据锁存动作，而第一主锁存器210则被关闭不执行数据锁存动作。

请注意，逻辑电路240针对选择信号SEL以及时钟信号CK进行逻辑运算来产生控制信号CTRL。控制信号CTRL被提供至第一主锁存器210以作为接收数据信号D的依据。相对于时钟信号CK，选择信号SEL会具有相对稳定的逻辑电平，承上例，当选择信号SEL等于第一逻辑电平，而时钟信号CK的逻辑电平逐渐由第二逻辑电平转态至第一逻辑电平时。在当时钟信号CK的逻辑电平成为第一逻辑电平的瞬间，第一主锁存器210可依据对应产生的控制信号CTRL即时的接收数据信号D。并通过时钟信号CK以及选择信号SEL来进行数据信号D的锁存动作。如此一来，触发器电路200的设定时间可以有效的被缩短。

在另一方面，本实施例中，进行数据信号D锁存动作的时钟信号CK以及选择信号SEL并没有被变更，也因此，触发器电路200的时钟端至输出端的延迟(CK to Q delay)不会被增长。

以下请参照图2，图2绘示本发明实施例的触发器电路图。触发器电路300包括第一主锁存器310、第二主锁存器320、从属锁存器330以及逻辑电路340。在本实施例中，逻辑电路340包括逻辑门NR1以及ND1。其中，逻辑门NR1是一个或非门，逻辑门ND1则是一个与非门。逻辑门NR1接收选择信号SEL以及时钟信号CK1，逻辑门ND1则接收选择信号SEL的反相信号SELB以及时钟信号CK1的反相信号CKB。逻辑电路340在当选择信号SEL为逻辑低电平且时钟信号CK1也转态至逻辑低电平时，产生逻辑高电平的控制信号CTRL1以及逻辑低电平的控制信号CTRL1的反相信号CTRL1B。相对的，在选择信号SEL及时钟信号CK1非同时为逻辑低电平的其他状态下，逻辑电路340则产生逻辑低电平的控制信号CTRL1以及逻辑高电平的反相信号CTRL1B。

第一主锁存器310则包括三态反相器311、反相器INV11、INV12以及传输门TG11及TG12。三态反相器311具有数据端DI以及致能端E1及E2。数据端DI接收数据信号D，致能端E1及E2则分别接收控制信号CTRL1以及CTRL1B。三态反相器311由晶体管M311～M314串接而成，其中，晶体管M311的第一端接收电源电压VDD，其第二端耦接至晶体管M312的第一端，晶体管M311的控制端则为致能端E2。晶体管M312的第二端耦接至晶体管M313的第一端，晶体管M313的第二端耦接至晶体管M314的第一端，并且，晶体管M312及M313的控制端相互耦接至数据端DI。此外，晶体管M314的第二端耦接至参考接地端GND，且其控制端为致能端E1。

三态反相器311中，晶体管M312的第二端为三态反相器311的输出端。三态反相器311的输出端另耦接至反相器INV11的输入端，反相器INV11的输出端则耦接至传输门TG11的输入端。另外，传输门TG11的输出端即为第一主锁存器310的输出端OE，且耦接至反相器INV12的输入端。反相器INV12的输出端则耦接至传输门TG12的输入端，且传输门TG12的输出端耦接至反相器INV11的输入端。传输门TG11依据选择信号SEL及其反相信号SELB以导通或断开，传输门TG12则依据时钟信号CK1及其反相信号CKB以导通或断开。

在动作细节上，当选择信号SEL维持逻辑低电平，且时钟信号CK1转态至逻辑低电平的瞬间，逻辑电路340产生逻辑高电平的控制信号CTRL1及其反相信号CTRL1B。在此同时，三态反相器311可接收数据端DI上的数据信号D，并将数据信号D传送至第一主锁存器310的内部，也就是反相器INV11的输入端。同时，通过被导通的传输门TG11以及反相器INV12，数据信号D可顺利的在时钟信号CK1转态为逻辑高电平时，完成数据信号D的锁存动作。

值得注意的是，相较于已知技术，本实施例的三态反相器311的输出端直接连接至反相器INV11，其间并没有设置传输门，可以减少数据端DI及第一主锁存器310的输出端OE间的电路元件，可以有效减少数据信号D的在其间所发生的传输延迟。另外，通过逻辑电路340来整合选择信号SEL以及时钟信号CK1以产生控制信号CTRL1，并藉由控制信号CTRL1来控制三态反相器311接收数据信号D的时间点，可有效降低设定时间的需求。

附带一提的，本实施例中，通过串接的反相器INV51、INV52，反相信号CKB以及时钟信号CK1可依据时钟信号CK依序被产生。而通过反相器INV53，反相信号SELB可依据选择信号SEL来产生。

关于第二主锁存器320，第二主锁存器320包括三态反相器321、反相器INV21、INV22以及传输门TG21、TG22及TG23。三态反相器321由晶体管M321～M324串接而成，其中，晶体管M321的第一端接收电源电压VDD，其第二端耦接至晶体管M322的第一端，晶体管M321的控制端接收选择信号SEL的反相信号SELB。晶体管M322的第二端耦接至晶体管M323的第一端，晶体管M323的第二端耦接至晶体管M324的第一端，并且，晶体管M322及M323的控制端相互耦接以接收扫描数据信号SD。此外，晶体管M324的第二端耦接至参考接地端GND，且其控制端接收选择信号SEL。

晶体管M322的第二端形成三态反相器321的输出端，三态反相器321的输出端并耦接至传输门TG21的输入端。另外，传输门TG21的输出端耦接至反相器INV21的输入端，反相器INV21的输出端则耦接至传输门TG22的输入端。传输门TG22的输出端耦接至反相器INV22的输入端，并成为第二主锁存器320的输出端。在此，第二主锁存器320的输出端与第一主锁存器310的输出端OE是直接连接的。另外，反相器INV22的输出端耦接至传输门TG23的输入端，传输门TG23的输出端则耦接至传输门TG21的输出端。在本实施中，传输门TG21、TG23受控于时钟信号CK1以导通或断开，且传输门TG21、TG23的导通或断开状态相反。传输门TG22则受控于选择信号SEL以导通或断开。

关于从属锁存器330，从属锁存器330包括传输门TG31、TG32以及反相器INV31、INV32。传输门TG31的输入端耦接至第一主锁存器310的输出端OE，传输门TG31的输出端耦接至反相器INV31的输入端。反相器INV31的输出端耦接至反相器INV32的输入端，反相器INV32的输出端耦接至传输门TG32的输入端，TG32的输出端则耦接至传输门TG31的输出端。其中，传输门TG31、TG32受控于时钟信号CK1以导通或断开，且传输门TG31、TG32的导通或断开状态相反。反相器INV31的输出端可以为从属锁存器330的输出端并用以产生输出信号OUT。

本实施例中，触发器电路300可还包括反相器INV41。反相器INV41的输入端接收输出信号OUT并产生反相输出信号OUTB。其中，反相输出信号OUTB与所锁存的数据信号D或扫描数据信号SD的逻辑电平是相同的。

接着请参照图3A及图3B，图3A及图3B分别绘示本发明实施例中的逻辑电路的不同实施方式。在图3A中，逻辑电路410包括逻辑门ND2以及反相器INV411。逻辑门ND2为与非门，并接收反相信号SELB以及CKB。逻辑门ND2依据反相信号SELB以及CKB产生控制信号CTRL1的反相信号CTRL1B。反相器INV411的输入端耦接至逻辑门ND2的输出端，并依据反相信号CTRL1B来产生控制信号CTRL1。

图3B的逻辑电路420为图3A的逻辑电路410的一种变形。其中的逻辑门AD1为与门。逻辑门AD1接收反相信号SELB以及CKB，并依据反相信号SELB以及CKB产生控制信号CTRL1。反相器INV421的输入端耦接至逻辑门AD1的输出端，并依据控制信号CTRL1产生反相控制信号CTRL1B。

由图3A、图3B的实施方式不难得知，本发明实施例的逻辑电路可以有多种不同的实施方式。本领域技术人员皆知道，相同的逻辑运算结果可以通过多种不同的逻辑门组合来完成。例如，与门可以利用或非门及多个反相器来取代，或门则可以利用与非门及多个反相器来取代。因此，图3A、图3B的实施方式并非本发明实施例的必要做法，不用来限制本发明的实施范围。

以下请参照图4，图4绘示本发明实施例的第二主锁存器的另一实施方式的示意图。在图4中，第二主锁存器520前端另配置逻辑电路510。并且，相较于图2的实施例，第二主锁存器520中减少一个传输门的配置。在实施细节方面，逻辑电路510包括逻辑门OR1以及反相器INV51。逻辑门OR1为或门，并接收反相信号SELB以及时钟信号CK1。逻辑门OR1并依据反相信号SELB以及时钟信号CK1产生控制信号CTRL2的反相信号CTRL2B。反相器INV511的输入端耦接至逻辑门OR1的输出端，并依据反相信号CTRL2B产生控制信号CTRL2。

另外，第二主锁存器520包括三态反相器521、反相器INV521、INV522以及传输门TG521及TG522。三态反相器521由四个晶体管M51～M54串接而成，其中，晶体管M52及M53的控制端接收扫描数据信号SD，晶体管M51及M54的控制端分别接收反相信号CTRL2B以及控制信号CTRL2。三态反相器521的输出端耦接至反相器INV521的输入端，反相器INV521的输出端则耦接至传输门TG521的输入端。传输门TG521的输出端耦接至反相器INV522的输入端并直接连接至第一主锁存器的输出端OE。反相器INV522的输出端耦接至传输门TG522的输入端，传输门TG522的输出端则耦接至反相器INV521的输入端。

在本实施方式中，通过逻辑电路510整合选择信号SEL以及时钟信号CK1，可使触发器电路在针对扫描数据信号SD进行数据锁存动作时，其所需的设定时间同样可以有效的降低，进一步提升触发器电路的工作效率。

综上所述，本发明通过在第一主锁存器前端设置逻辑电路，并利用逻辑电路整合选择信号以及时钟信号产生控制信号，再通过控制信号以控制第一主锁存器接收数据信号的时间点，可有效降低触发器电路所需的设定时间。并且，通过这样的机制不会使触发器电路所需要的时钟端至输出端间的时间延迟增加，有效提升触发器电路的工作效率。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

Claims (10)

1.一种触发器电路，包括：

第一逻辑电路，接收选择信号以及时钟信号，针对该选择信号以及该时钟信号进行逻辑运算以产生第一控制信号；

第一主锁存器，耦接该第一逻辑电路并接收该第一控制信号，该第一主锁存器接收该时钟信号以及数据信号，以依据该第一控制信号接收该数据信号，并依据该时钟信号及该选择信号来锁存该数据信号；

第二主锁存器，接收该选择信号、该时钟信号以及扫描数据信号，依据该选择信号以及该时钟信号以锁存该扫描数据信号，其中该第二主锁存器的输出端直接连接至该第一主锁存器的输出端；以及

从属锁存器，耦接至该第一、第二主锁存器的输出端，并依据该时钟信号以及该选择信号以锁存该第一、第二主锁存器的输出端上的信号以产生输出信号。

2.如权利要求1所述的触发器电路，其中该第一主锁存器包括：

三态反相器，具有数据输入端以及致能端，该三态反相器的输入端接收该数据信号，该三态反相器的致能端接收该第一控制信号；

第一反相器，其输入端耦接该三态反相器的输出端；

第一传输门，其输入端耦接至该第一反相器的输出端，该第一传输门依据该选择信号以导通或断开；

第二反相器，其输入端耦接至该第一传输门的输出端；以及

第二传输门，其输入端耦接该第二反相器的输出端，该第二传输门的输出端耦接至该第一反相器的输入端，该第二传输门依据该时钟信号以导通或断开，

其中，该第一传输门的输出端为该第一主锁存器的输出端。

3.如权利要求1所述的触发器电路，其中该第二主锁存器包括：

三态反相器，具有数据输入端以及致能端，该三态反相器的输入端接收该扫描数据信号，该三态反相器的致能端接收该选择信号；

第一反相器，其输入端耦接该三态反相器的输出端；

第一传输门，其输入端耦接该第一反相器的输出端，该第一传输门依据该选择信号以导通或断开；

第二反相器，其输入端耦接至该第一传输门的输出端；以及

第二传输门，其输入端耦接该第二反相器的输出端，该第二传输门的输出端耦接至该第一反相器的输入端，该第二传输门依据该时钟信号以导通或断开，

其中，该第一传输门的输出端为该第二主锁存器的输出端。

4.如权利要求3所述的触发器电路，其中该第二主锁存器还包括：

第三传输门，串接在该三态反相器的输出端及该第一反相器的输入端间，该第三传输门依据该时钟信号以导通或断开，且该第三传输门与该第二传输门的导通或断开的状态相反。

5.如权利要求1所述的触发器电路，其中该第一逻辑电路包括：

第一逻辑门，依据该选择信号以及该时钟信号以产生该第一控制信号；以及

第二逻辑门，依据该选择信号的反相信号以及该时钟信号的反相信号以产生该第一控制信号的反相信号。

6.如权利要求1所述的触发器电路，其中该第一逻辑电路包括：

逻辑门，依据该选择信号以及该时钟信号以产生该第一控制信号；以及

反相器，接收该第一控制信号并产生该第一控制信号的反相信号。

7.如权利要求1所述的触发器电路，其中还包括：

第二逻辑电路，耦接至该第二主锁存器，该第二逻辑电路针对该选择信号以及该时钟信号进行逻辑运算以产生一第二控制信号，

其中，该第二主锁存器更依据该第二控制信号以接收该扫描数据信号。

8.如权利要求7所述的触发器电路，其中该第二逻辑电路包括：

逻辑门，依据该选择信号以及该时钟信号以产生该第二控制信号的反相信号；以及

反相器，耦接该逻辑门，接收该第二控制信号的反相信号并产生该第二控制信号。

9.如权利要求1所述的触发器电路，其中该从属锁存器包括：

第一传输门，其输入端耦接至该第一、第二主锁存器的输出端，该第一传输门受控于该时钟信号以导通或断开；

第一反相器，其输入端耦接至该第一传输门的输出端，该第一反相器的输出端产生该输出信号；

第二反相器，其输入端耦接至该第一反相器的输出端；以及

第二传输门，其输入端耦接至该第二反相器的输出端，该第二传输门的输出端耦接至该第一传输门的输出端，该第二传输门受控于该时钟信号以导通或断开。

10.如权利要求1所述的触发器电路，其中还包括：

反相器，其输入端耦接至该从属锁存器的输出端以接收该输出信号，该反相器并产生该输出信号的反相信号。