KR100334535B1 - 멀티 비트 카운터 - Google Patents

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KR100334535B1
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    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency

Abstract

멀티 비트 카운터는 다수개의 비트를 하나의 단위로 하여 각 비트가 가질 수 있는 모든 조합을 미리 설정하고 클럭신호에 의해 설정된 조합을 선택하는 방식을 사용함으로써, 즉 각각의 조합으로 상태들을 미리 세팅하고 상태 제어회로에 의해 필요한 다음값을 출력하게 함으로써, 카운터 값을 증가시키기 위한 시간과 각각의 카운터 비트로부터 캐리를 조합하기 위한 시간을 최소화 할 수 있기 때문에 고속동작을 할 수 있다.

Description

멀티 비트 카운터{Multi-bit counter}
본 발명은 멀티 비트 카운터에 관한 것으로, 특히 다수개의 비트를 하나의 단위로 하여 각 비트가 가질 수 있는 모든 조합을 미리 설정하고 클럭신호에 의해 설정된 조합을 선택하는 방식을 사용함으로써 고속 동작이 가능한 멀티 비트 카운터에 관한 것이다.
도 1 은 일반적인 멀티 비트 카운터를 보인 블록도로써, 여기서는 6 비트를 사용하는 카운터를 예를들어 설명한다. 이에 도시된 바와 같이, 외부 어드레스신호(EADD<0:5>)에 의해 최초 입력값을 인식하고, 카운트 세트 신호(CNTSET)에 의해 외부 입력을 세트하고, 카운트 증가 신호(CNTINC)와 캐리(CA)에 의해 비트를 증가시켜 내부 어드레스신호(IADD<0:5>)를 출력하는 키는 단위 카운터(CNT1-CNT6)와, 단위 카운터의 캐리(CAi) 및 내부 어드레스 신호(IADDi)를 조합하여 다음 단위 카운터의 캐리(CA(i+1))로 인가하는 제1-제4 캐리발생부(1-4)를 포함하여 구성된다.
상기 캐리발생부(i)는 이전 단위 카운터(CNT(i-1))의 캐리(CA(i-1)) 및 이전단위 카운터(CNT(i-1))의 내부 어드레스 신호(IADD(i-1))를 부정 논리곱하는 낸드게이트(ND)와, 상기 낸드게이트(ND)의 출력신호를 반전시켜 캐리(CAi)를 출력하는 인버터(INV)를 포함하여 구성된다. 여기서, 제1 단위 카운터(CNT1)의 캐리입력단자는 전원전압에 연결되어 있기 때문에 제2 단위 카운터(CNT2)의 캐리(CA2)는 제1 단위 카운터(CNT1)의 내부 어드레스 신호(IADD0)가 직접 인가된다.
상기 단위 카운터(CNTi)는 도 2 에 도시된 바와 같이, 이전 단위 카운터(CNT(i-1))의 캐리(CA(i-1)) 및 카운트 증가 신호(CNTINC)를 부정 논리곱하여 반전된 증가 제어신호(/INC)를 출력하는 낸드게이트(ND1)와, 상기 낸드게이트(ND1)의 출력을 반전시켜 증가 제어신호(INC)를 출력하는 제1 인버터(INV1)와, 카운트 세트 신호(CNTSET)를 반전시키는 제2 인버터(INV2)와, 외부어드레스신호(EADDi)를 반전시키는 제3 인버터(INV3)와, 상기 카운트 세트 신호(CNTSET) 및 반전된 카운트 세트 신호(/CNTSET)에 의해 제어되어 상기 제3 인버터(INV3)의 출력을 선택적으로 전송하는 제1 전송게이트(TG1)와, 상기 제1 전송게이트(TG1)에 의해 선택 전송된 신호를 반전 래치하기 위해 출력과 입력이 상호 연결된 제4, 제5 인버터(INV4, INV5)와, 상기 제4 인버터(INV4)의 출력신호를 반전시키는 제6 인버터(INV6)와, 상기 제6 인버터(INV6)의 출력신호를 래치하기 위해 출력과 입력이 상호 연결된 제7, 제8 인버터(INV7, INV8)와, 상기 증가 제어신호(INC) 및 반전된 증가 제어신호(/INC)에 의해 제어되어 상기 제1 전송게이트(TG1)에 의해 선택 전송된 신호를 선택적으로 전송하는 제2 전송게이트(TG2)를 포함하여 구성되고, 상기 제7 인버터(INV7)의 출력신호와 상기 제2전송게이트(TG2)에 의해 선택 전송된 신호가 접속되어 내부 어드레스 신호(IADDi)로 출력된다.
여기서, 상기 제5, 제6 인버터(INV5, INV6)는 전원단자에 증가 제어신호(INC)가 인가되고 접지단자에 반전된 증가 제어신호(/INC)가 인가되는 인버터로 구성되며, 제8 인버터(INV8)는 전원단자에 반전된 증가 제어신호(/INC)가 인가되고, 접지단자에 증가 제어신호(INC)가 인가되는 인버터로 구성된다.
이와 같이 구성된 종래 기술의 멀티 비트 카운터는 1 클럭 내에서 내부 어드레스신호를 출력하고, 카운터 내부 상태를 한단계 증가시켜 다음 클럭에서의 내부 어드레스 신호를 출력하기 위한 준비를 해야 한다. 그러나, 클럭 신호의 주파수가 증가함에 따라 멀티 비트인 경우 각각의 비트 카운터의 출력을 비교하고 적절히 증가시킬 수 있는 시간적 마진이 적기 때문에 종래 멀티 비트 카운터에 사용될 수 있는 클럭신호의 주파수가 제한되는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 다수개의 비트를 하나의 단위로 하여 각각의 비트가 가질수 있는 모든 조합을 미리 설정하고 클럭신호에 의해 설정된 조합을 선택하는 방식을 사용하여 고속 동작이 가능한 멀티 비트 카운터를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 멀티 비트 카운터는,
외부 어드레스신호에 의해 최초 입력값을 인식하고, 카운트 세트 신호에 의해 외부 입력을 세트하고, 카운트 증가 신호 및 캐리에 의해 비트를 증가시켜 내부 어드레스신호 및 최종 상태 신호를 출력하는 복수개의 단위 카운터와, 각각의 단위 카운터의 캐리 및 최종 상태 신호를 조합하여 다음 단위 카운터의 캐리로 인가하는 복수개의 캐리발생부를 포함하여 구성된 멀티 비트 카운터에 있어서,
상기 단위 카운터는 카운트 증가 신호 및 캐리를 부정 논리곱하여 반전된 증가제어신호를 출력하는 낸드게이트와,
상기 낸드게이트의 출력신호를 반전시켜 증가 제어신호를 출력하는 제1 인버터와,
하나의 단위 외부 어드레스 신호의 조합이 인가되어 각각 복수개의 상태신호를 출력하는 복수개의 상태 제어부와,
상기 복수개의 상태 제어부의 복수개의 상태신호에 의해 상기 하나의 단위 외부 어드레스 신호의 비트 조합이 가능한 상태를 미리 설정하여 각각의 조합을 선택적으로 복수개의 내부 어드레스 신호로 각각 출력하기 위한 복수개의 상태부와,
상기 복수개의 상태부에 의해 선택적으로 출력된 복수개의 내부 어드레스 신호를 각각 비반전 래치하기 위해 출력과 입력이 상호 연결된 제2, 제3 인버터 및 제4, 제5 인버터를 포함하여 구성되고,
여기서, 상기 마지막 상태 제어부의 출력신호가 상기 최초의 상태 제어부의 입력으로 궤환되는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 일반적인 6 비트 카운터를 보인 블록도.
도 2 는 도 1의 블록도에서, 단위 카운터의 상세 회로도.
도 3 은 본 발명에 따른 멀티 비트 카운터를 보인 블록도.
도 4 는 도 3의 블록도에서, 단위 카운터의 제1 실시예를 보인 상세 회로도.
도 5 는 도 3의 블록도에서, 단위 카운터의 제2 실시예를 보인 상세 회로도.
도 6 은 도 5의 회로도에서, 진행신호를 발생시키는 캐리 덧셈부의 상세 회로도.
도 7 은 도 3의 블록도의 동작 타이밍도.
도 8 은 본 발명에 따른 멀티 비트 카운터의 다른 실시예를 보인 블록도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 12, 21, 22 : 캐리발생부
10 : 세트 제어부
20 : 증가 제어부
CNT11-CNT14 : 단위 카운터
STCON1-STCON4, STCON11-STCON14 : 상태 제어부
STU1-STU4 : 상태부
ND11, ND21, ND31, ND41-ND43, ND51, ND61-ND66 : 낸드게이트
INV11, INV21-INV25, INV31-INV36, INV41-INV48, INV51-INV56, INV61-INV66 : 인버터
TG21-TG23, TG31-TG38, TG41-TG44, TG51-TG58 : 전송게이트
도 3 은 본 발명에 따른 멀티 비트 카운터를 보인 블록도로써, 여기서는 2개의 비트세트로 구현한 8 비트 카운터를 예를 들어 설명한다. 이에 도시된 바와 같이, 외부 어드레스신호(EADD<0:7>)에 의해 최초 입력값을 인식하고, 카운트 세트 신호(CNTSET)에 의해 외부 입력을 세트하고, 카운트 증가 신호(CNTINC) 및 캐리(CAi)에 의해 비트를 증가시켜 내부 어드레스신호(IADD<0:7>) 및 최종 상태 신호(STn)를 출력하는 제1-제4 단위 카운터(CNT11-CNT14)와, 단위 카운터의 캐리(CAi) 및 최종 상태 신호(ST3)를 조합하여 다음 단위 카운터의 캐리(CA(i+1))로 인가하는 제1, 제2 캐리발생부(11, 12)를 포함하여 구성된다.
상기 캐리발생부(11, 12)는 이전 단위 카운터(CNT(i-1))의 캐리(CAi) 및 최종 상태신호(ST3)를 부정 논리곱하는 낸드게이트(ND11)와, 상기 낸드게이트(ND11)의 출력신호를 반전시켜 캐리(CAi)로 출력하는 인버터(INV11)를 포함하여 구성된다. 여기서, 제1 단위 카운터(CNT11)의 캐리입력단자는 전원전압에 연결되어 있기 때문에 제2 단위 카운터(CNT12)의 캐리(CA2)는 제1 단위 카운터(CNT11)의 최종 상태신호(ST3)가 직접 인가된다.
도 4 는 상기 제1 단위 카운터(CNT11)의 제1 실시예를 보인 회로도로써, 이에 도시된 바와 같이, 카운트 증가 신호(CNTINC) 및 캐리(여기서는, 제1 단위 카운터(CNT11)이기 때문에 전원전압(VCC) 레벨이다.)를 부정 논리곱하여 반전된 증가제어신호(/INC)를 출력하는 낸드게이트(ND21)와, 상기 낸드게이트(ND21)의 출력신호를 반전시켜 증가 제어신호(INC)를 출력하는 제1 인버터(INV21)와, 제1, 제2 외부 어드레스 신호(EADD0, EADD1)의 조합이 인가되어 각각 제1-제4 상태신호(ST0-ST3)를 출력하는 제1-제4 상태 제어부(STCON1-STCON4)와, 상기 제1-제4 상태 제어부(STCON1-STCON4)의 제1-제4 상태신호(ST0-ST3)에 의해 2개의 카운트 비트를 하나의 단위 구성하였으므로 비트 조합이 가능한 상태를 미리 설정하여 각각의 조합을 선택적으로 제1, 제2 내부 어드레스 신호(IADD0, IADD1)로 각각 출력하기 위한 제1-제4 상태부(STU1-STU4)와, 상기 제1-제4 상태부(STU1-STU4)에 의해 선택적으로 출력된 제1, 제2 내부 어드레스 신호(IADD0, IADD1)를 각각 비반전 래치하기 위해 출력과 입력이 상호 연결된 제2, 제3 인버터(INV22, INV23) 및 제4, 제5 인버터(INV24, INV25)를 포함하여 구성된다.
여기서, 상기 제4 상태 제어부(STCON4)의 출력신호(OUT4)가 상기 제1 상태 제어부(STCON1)의 입력으로 궤환된다.
상기 제1 상태 제어부(STCON1)는 반전된 제1 외부 어드레스 신호(/EADD0) 및 반전된 제2 외부 어드레스 신호(/EADD1)를 부정 논리곱하는 낸드게이트(ND31)와, 상기 낸드게이트(ND31)의 출력신호를 반전시키는 제1 인버터(INV31)와, 상기 카운트 세트 신호(CNTSET) 및 반전된 카운트 세트 신호(/CNTSET)에 의해 제어되어 상기 제1 인버터(INV31)의 출력신호를 선택적으로 전송하는 제1 전송 게이트(TG21)와, 상기 제1 전송게이트(TG21)에 의해 선택적으로 전송된 신호를 반전 래치하기 위해 출력과 입력이 상호 접속된 제2, 제3 인버터(INV32, INV33)와, 상기 증가제어신호(INC) 및 반전된 증가제어신호(/INC)에 의해 제어되어 상기 제2 인버터(INV32)의 출력신호를 선택적으로 전송하는 제2 전송게이트(TG22)와, 상기 제2 전송게이트(TG22)에 의해 선택적으로 전송된 신호를 반전 래치하여 제1 상태 신호(ST0)를 출력하기 위해 출력과 입력이 상호 접속된 제4, 제5 인버터(INV34, INV35)와, 상기 제1 상태 신호(ST0)를 반전시켜 반전된 제1 상태 신호(/ST0)를 출력하는 제6 인버터(INV36)와, 상기 반전된 증가제어신호(/INC) 및 증가제어신호(INC)에 의해 제어되어 상기 제4 인버터(INV34)의 출력신호를 선택적으로 전송하여 출력신호(OUT1)를 출력하는 제3 전송게이트(TG23)를 포함하여 구성된다.
상기 제1 상태부(STU1)는 반전된 제1 상태신호(/ST0) 및 제1 상태신호(ST0)에 의해 제어되어 각각 접지전압(VSS)을 선택적으로 전송하는 제1, 제2 전송게이트(TG31, TG32)로 구성되고, 제2 상태부(STU2)는 반전된 제2 상태 신호(/ST1) 및 제1 상태신호(ST1)에 의해 제어되어 각각 접지전압(VSS) 및 전원전압(VCC)을 선택적으로 전송하는 제3, 제4 전송게이트(TG33, TG34)로 구성되고, 제3 상태부(STU3)는 반전된 제3 상태신호(/ST2) 및 제3 상태 신호(ST2)에 의해 제어되어 각각 전원전압(VCC) 및 접지전압(VSS)을 선택적으로 전송하는 제5, 제6 전송게이트(TG35, TG36)로 구성되고, 제4 상태부(STU4)는 반전된 제4 상태신호(/ST3) 및 제4 상태신호(ST3)에 의해 제어되어 각각 전원전압(VCC)을 선택적으로 전송하는 제7, 제8 전송게이트(TG37, TG38)로 구성된다.
도 5 는 상기 제1 단위 카운터(CNT11)의 제2 실시예를 보인 회로도로써, 이에 도시된 바와 같이, 진행신호(NEXTi) 및 카운트 세트신호(CNTSET)를 부정 논리곱하여 반전된 제1 세트신호(/SET1)를 출력하는 제1 낸드게이트(ND41)와, 상기 제1 낸드게이트(ND41)의 출력을 반전시켜 제1 세트신호(SET1)를 출력하는 제1 인버터(INV41)와, 상기 진행신호(NEXTi)를 반전시키는 제2 인버터(INV42)와, 상기 제2 인버터(INV42)의 출력 및 카운트 세트신호(CNTSET)를 부정 논리곱하여 반전된 제2 세트신호(/SET2)를 출력하는 제2 낸드게이트(ND42)와, 상기 제2 낸드게이트(ND42)의 출력을 반전시켜 제2 세트신호(SET2)를 출력하는 제3 인버터(INV43)로 구성된 세트 제어부(10)와, 캐리(CAi) 및 카운트 증가 신호(CNTINC)를 부정 논리곱하여 반전된 증가 제어신호(/INC)를 출력하는 제3 낸드게이트(ND43)와, 상기 제3 낸드게이트(ND43)의 출력을 반전시켜 증가 제어신호(INC)를 출력하는 제4 인버터(INV44)로 구성된 증가 제어부(20)와, 제1, 제2 외부 어드레스신호(EADD0, EADD1)의 조합이 인가되어 각각 제1-제4 상태신호(ST0-ST3)를 출력하는 제1-제4 상태 제어부(STCON11-STCON14)와, 상기 제1-제4 상태 제어부(STCON11-STCON14)의 제1-제4 상태신호(ST0-ST3)에 의해 2개의 카운트 비트를 하나의 단위로 구성하였으므로 비트 조합이 가능한 상태를 미리 설정하여 각각의 조합을 선택적으로 제1, 제2 내부 어드레스 신호(IADD0, IADD1)로 각각 출력하기 위한 제1-제4 상태부(STU1-STU4)와, 상기 제1-제4 상태부(STU1-STU4)에 의해 선택적으로 출력된 제1, 제2 내부 어드레스신호(IADD0, IADD1)를 각각 비반전 래치하기 위해 출력과 입력이 상호 연결된 제5, 제6 인버터(INV45, INV46) 및 제7, 제8 인버터(INV47, INV48)를 포함하여 구성된다.
여기서, 상기 제4 상태 제어부(STCON14)의 출력신호(OUT14)가 상기 제1 상태제어부(STCON11)의 입력으로 궤환된다.
상기 제1 상태 제어부(STCON11)는 반전된 제1 외부 어드레스신호(/EADD0) 및 반전된 제2 외부 어드레스신호(/EADD1)를 부정 논리곱하는 낸드게이트(ND51)와, 상기 낸드게이트(ND51)의 출력신호를 반전시키는 제1 인버터(INV51)와, 상기 반전된 제2 세트신호(/SET2) 및 제2 세트 신호(SET2)에 의해 제어되어 상기 제1 인버터(INV51)의 출력신호를 선택적으로 전송하는 제1 전송게이트(TG41)와, 상기 제1 전송게이트(TG41)에 의해 선택적으로 전송된 신호를 반전 래치하기 위해 출력과 입력이 상호 연결된 제2, 제3 인버터(INV52, INV53)와, 상기 증가 제어신호(INC) 및 반전된 증가 제어신호(/INC)에 의해 제어되어 상기 제2 인버터(INV52)의 출력신호를 선택적으로 전송하는 제2 전송게이트(TG42)와, 상기 제2 전송게이트(TG42)에 의해 선택적으로 전송된 신호를 반전 래치하여 제1 상태 신호(ST0)를 출력하기 위해 출력과 입력이 상호 연결된 제4, 제5 인버터(INV54, INV55)와, 상기 제4 인버터(INV54)의 출력신호를 반전시켜 반전된 제1 상태신호(/ST0)를 출력하는 제6 인버터(INV56)와, 상기 반전된 증가 제어신호(/INC) 및 증가 제어신호(INC)에 의해 제어되어 상기 제4 인버터(INV54)의 출력신호를 선택적으로 전송하여 출력신호(OUT11)를 출력하는 제3 전송게이트(TG43)와, 상기 반전된 제1 세트신호(/SET1) 및 제1 세트 신호(SET1)에 의해 제어되어 상기 제1 인버터(INV51)의 출력신호를 선택적으로 전송하는 제4 전송게이트(TG44)를 포함하여 구성된다.
상기 제2-제4 상태 제어부(STCON12-STCON14)의 구성도 상기 제1 상태제어부(STCON11)의 구성과 동일하게 구성되어 앞단의 제4 전송게이트(TG44)에 의해 전송된 신호 및 앞단의 출력신호(OUT11)가 인가된다.
상기 제1 상태부(STU1)는 반전된 제1 상태신호(/ST0) 및 제1 상태신호(ST0)에 의해 제어되어 각각 접지전압(VSS)을 선택적으로 전송하는 제1, 제2 전송게이트(TG51, TG52)로 구성되고, 제2 상태부(STU2)는 반전된 제2 상태 신호(/ST1) 및 제1 상태신호(ST1)에 의해 제어되어 각각 접지전압(VSS) 및 전원전압(VCC)을 선택적으로 전송하는 제3, 제4 전송게이트(TG53, TG54)로 구성되고, 제3 상태부(STU3)는 반전된 제3 상태신호(/ST2) 및 제3 상태 신호(ST2)에 의해 제어되어 각각 전원전압(VCC) 및 접지전압(VSS)을 선택적으로 전송하는 제5, 제6 전송게이트(TG55, TH56)로 구성되고, 제4 상태부(STU4)는 반전된 제4 상태신호(/ST3) 및 제4 상태신호(ST3)에 의해 제어되어 각각 전원전압(VCC)을 선택적으로 전송하는 제7, 제8 전송게이트(TG57, TG58)로 구성된다.
도 6 은 상기 진행신호(NEXTi)를 출력하기 위한 캐리 덧셈부(30)의 회로도로써, 이에 도시된 바와 같이, 제1, 제2 외부 어드레스신호(EADD0, EADD1)를 부정 논리곱하는 제1 낸드게이트(ND61)와, 상기 제1 낸드게이트(ND61)의 출력신호를 반전시켜 제1 진행신호(NEXT1)를 출력하는 제1 인버터(INV61)와, 상기 제1 진행신호(NEXT1) 및 제3, 제4 외부 어드레스신호(EADD2, EADD3)를 부정 논리곱하는 제2 낸드게이트(ND62)와, 상기 제2 낸드게이트(ND62)의 출력신호를 반전시켜 제2 진행신호(NEXT2)를 출력하는 제2 인버터(INV62)와, 상기 제1, 제2 진행신호(NEXT1, NEXT2)를 부정 논리곱하는 제3 낸드게이트(ND63)와, 상기 제3 낸드게이트(ND63)의출력신호를 반전시키는 제3 인버터(INV63)와, 상기 제3 인버터(INV43)의 출력 및 제5, 제6 외부 어드레스신호(EADD4, EADD5)를 부정 논리곱하는 제4 낸드게이트(ND64)와, 상기 제4 낸드게이트(ND64)의 출력을 반전시켜 제3 진행신호(NEXT3)를 출력하는 제4 인버터(INV64)와, 상기 제1-제3 진행신호(NEXT1-NEXT3)를 부정 논리곱하는 제5 낸드게이트(ND65)와, 상기 제5 낸드게이트(ND65)의 출력을 반전시키는 제5 인버터(INV65)와, 상기 제5 인버터(INV65)의 출력 및 제7, 제8 외부 어드레스신호(EADD6, EADD7)를 부정 논리곱하는 제6 낸드게이트(ND66)와, 상기 제6 낸드게이트(ND66)의 출력을 반전시켜 제4 진행신호(NEXT4)를 출력하는 제6 인버터(INV66)를 포함하여 구성된다.
이와 같이 구성된 본 발명 8 비트 카운터는 2개 혹은 그 이상의 카운터 비트, 여기서는 2개의 카운터 비트를 한 개의 단위로 하여 각 단위의 비트가 조합 가능한 상태를 미리 설정하여 각각의 조합을 제어하여 선택하게 하는 구성이다. 따라서, 카운트 값을 증가시키기 위한 시간과 각각의 카운터 비트로부터의 캐리를 더하기 위한 시간을 최소화 할 수 있기 때문에 고속동작이 가능한 구성이다.
먼저, 카운터의 입력으로 최초 입력값을 알기 위해 외부 어드레스 값이 입력되어야 하고, 외부 입력을 세팅하기 위한 카운트 세트 신호(CNTSET)가 입력되며, 각각의 카운터 비트를 증가시키기 위한 카운트 증가 신호(CNTINC)가 입력되는데, 이때, 최하위 비트 세트가 아닌 경우에는 하위 비트 세트의 캐리도 입력된다.
상기 상태부(STU1-STU4)는 여기서는 일반적인 4 비트 시프트 레지스터로 구성하였으며, 최초 카운트 세트 신호(CNTSET)에 의해 한 개의 비트에만 하이레벨(또는 로우 레벨) 상태가 된다. 어떤 레지스터를 하이로 세팅할 것인가를 결정하는 것은 외부 어드레스 신호에 의해 결정되며, 미리 외부 어드레스 신호 보다 한 단계 증가된 값이 출력되도록 세팅할 수도 있다.
도 7 은 상기와 같이 동작하는 본 발명 멀티 비트 카운터를 시뮬레이션(simulation)한 결과로써, 클럭신호의 주파수를 333MHz로 설정하여 동작시킨 결과이다.
도 8 은 본 발명 멀티 비트 카운터의 다른 실시예를 보인 블록도로써, 이에 도시된 바와 같이, 상기 본 발명 멀티 비트 카운터의 일실시예에서 캐리를 출력하기 위한 캐리발생부(11, 12)를 다르게 구성한 실시예이다.
여기서, 캐리발생부(21, 22)는 이전의 모든 단위 카운터의 최종 상태신호(ST3)를 부정 논리곱하는 낸드게이트(ND71)와, 상기 낸드게이트(ND71)의 출력을 반전시켜 캐리(CAi)를 발생하는 인버터(INV71)를 포함하여 구성된다.
이와 같이 구성된 본 발명 멀티 비트 카운터의 다른 실시예의 동작은 상기 본발명 멀티 비트 카운터의 동작과 동일하게 동작한다.
이상에서 살펴본 바와 같이, 본 발명은 다수개의 비트를 하나의 단위로 하여 각각의 비트가 가질 수 있는 조합을 미리 설정하고 카운터의 클럭에 의해 설정된 조합을 선택하게 하는 방식을 사용함으로서 카운터의 동작 속도를 햐어상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 하나의 단위 외부 어드레스 신호의 비트 조합이 인가되고, 외부 어드레스신호에 의해 최초 입력값을 인식하고, 카운트 세트 신호에 의해 외부 입력을 세트하고, 카운트 증가 신호 및 캐리에 의해 비트를 증가시켜 내부 어드레스신호 및 최종 상태 신호를 출력하는 복수개의 단위 카운터와, 각각의 단위 카운터의 캐리 및 최종 상태 신호를 조합하여 다음 단위 카운터의 캐리로 인가하는 복수개의 논리조합수단을 포함하여 구성된 멀티 비트 카운터에 있어서,
    상기 단위 카운터는 카운트 증가 신호 및 캐리를 부정 논리곱하여 반전된 증가제어신호를 출력하는 낸드게이트와,
    상기 낸드게이트의 출력신호를 반전시켜 증가 제어신호를 출력하는 제1 인버터와,
    하나의 단위 외부 어드레스 신호의 비트 조합이 인가되어 각각 복수개의 상태신호를 출력하는 복수개의 카운트수단과,
    상기 복수개의 카운트수단의 복수개의 상태신호에 의해 상기 하나의 단위 외부 어드레스 신호의 비트 조합이 가능한 상태를 미리 설정하여 각각의 조합을 선택적으로 복수개의 내부 어드레스 신호로 각각 출력하기 위한 복수개의 상태수단과,
    상기 복수개의 상태수단에 의해 선택적으로 출력된 복수개의 내부 어드레스 신호를 각각 비반전 래치하기 위해 출력과 입력이 상호 연결된 제2, 제3 인버터 및 제4, 제5 인버터를 포함하여 구성되는 것을 특징으로 하는 멀티 비트 카운터.
  2. 제 1 항의 멀티 비트 카운터에 있어서,
    상기 카운트수단은 반전된 하나의 단위 외부 어드레스 신호를 부정 논리곱하는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시키는 제1 인버터와, 상기 카운트 세트 신호 및 반전된 카운트 세트 신호에 의해 제어되어 상기 제1 인버터의 출력신호를 선택적으로 전송하는 제1 전송 게이트와, 상기 제1 전송게이트에 의해 선택적으로 전송된 신호를 반전 래치하기 위해 출력과 입력이 상호 접속된 제2, 제3 인버터와, 상기 증가제어신호 및 반전된 증가제어신호에 의해 제어되어 상기 제2 인버터의 출력신호를 선택적으로 전송하는 제2 전송게이트와, 상기 제2 전송게이트에 의해 선택적으로 전송된 신호를 반전 래치하여 상태 신호를 출력하기 위해 출력과 입력이 상호 접속된 제4, 제5 인버터와, 상기 상태 신호를 반전시켜 반전된 상태 신호를 출력하는 제6 인버터와, 상기 반전된 증가제어신호 및 증가제어신호에 의해 제어되어 상기 제4 인버터의 출력신호를 선택적으로 전송하여 출력신호를 출력하는 제3 전송게이트를 포함하여 구성되고,
    여기서, 상기 마지막 카운트수단의 출력신호가 상기 최초의 카운트수단의 입력으로 궤환되는 것을 특징으로 하는 멀티 비트 카운터.
  3. 제 1 항의 멀티 비트 카운터에 있어서,
    상기 상태수단은 반전된 상태신호 및 상태신호에 의해 제어되어 각각 조합된 상태를 선택적으로 전송하는 복수개의 전송게이트로 구성된 것을 특징으로 하는 멀티 비트 카운터.
  4. 제 1 항의 멀티 비트 카운터에 있어서,
    상기 캐리발생수단은 이전 단위 카운터의 캐리 및 최종 상태신호를 부정 논리곱하는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시켜 캐리로 출력하는 인버터를 포함하여 구성되고,
    여기서, 최초의 단위 카운터의 캐리입력단자는 전원전압에 연결되어 있기 때문에 다음 단위 카운터의 캐리는 상기 최초의 단위 카운터의 최종 상태신호가 직접 인가되는 것을 특징으로 하는 멀티 비트 카운터.
  5. 하나의 단위 외부 어드레스 신호의 비트 조합이 인가되고, 외부 어드레스신호에 의해 최초 입력값을 인식하고, 카운트 세트 신호에 의해 외부 입력을 세트하고, 카운트 증가 신호 및 캐리에 의해 비트를 증가시켜 내부 어드레스신호 및 최종 상태 신호를 출력하는 복수개의 단위 카운터와, 각각의 단위 카운터의 캐리 및 최종 상태 신호를 조합하여 다음 단위 카운터의 캐리로 인가하는 복수개의 논리조합수단을 포함하여 구성된 멀티 비트 카운터에 있어서,
    상기 단위 카운터는 복수개의 진행신호 및 카운트 세트신호가 입력되어 복수개의 세트신호를 출력하는 세트 제어수단과,
    앞단의 캐리 및 카운트 증가 신호가 입력되어 복수개의 증가 제어신호를 출력하는 증가 제어수단과,
    하나의 단위 외부 어드레스 신호의 비트 조합이 인가되어 각각 복수개의 상태신호를 출력하는 복수개의 카운트수단과,
    상기 복수개의 카운트수단의 복수개의 상태신호에 의해 상기 하나의 단위 외부 어드레스 신호의 비트 조합이 가능한 상태를 미리 설정하여 각각의 조합을 선택적으로 복수개의 내부 어드레스 신호로 각각 출력하기 위한 복수개의 상태수단과,
    상기 복수개의 상태수단에 의해 선택적으로 출력된 복수개의 내부 어드레스 신호를 각각 비반전 래치하기 위해 출력과 입력이 상호 연결된 제2, 제3 인버터 및 제4, 제5 인버터를 포함하여 구성되는 것을 특징으로 하는 멀티 비트 카운터.
  6. 제 5 항의 멀티 비트 카운터에 있어서,
    상기 카운트수단은 반전된 하나의 단위 외부 어드레스신호를 부정 논리곱하는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시키는 제1 인버터와, 상기 반전된 제2 세트신호 및 제2 세트 신호에 의해 제어되어 상기 제1 인버터의 출력신호를 선택적으로 전송하는 제1 전송게이트와, 상기 제1 전송게이트에 의해 선택적으로 전송된 신호를 반전 래치하기 위해 출력과 입력이 상호 연결된 제2, 제3 인버터와, 상기 증가 제어신호 및 반전된 증가 제어신호에 의해 제어되어 상기 제2 인버터의 출력신호를 선택적으로 전송하는 제2 전송게이트와, 상기 제2 전송게이트에 의해 선택적으로 전송된 신호를 반전 래치하여 제1 상태 신호를 출력하기 위해 출력과 입력이 상호 연결된 제4, 제5 인버터와, 상기 제4 인버터의 출력신호를 반전시켜 반전된 제1 상태신호를 출력하는 제6 인버터와, 상기 반전된 증가 제어신호및 증가 제어신호에 의해 제어되어 상기 제4 인버터의 출력신호를 선택적으로 전송하여 출력신호를 출력하는 제3 전송게이트와, 상기 반전된 제1 세트신호 및 제1 세트 신호에 의해 제어되어 상기 제1 인버터의 출력신호를 선택적으로 전송하는 제4 전송게이트를 포함하여 구성되고,
    여기서, 상기 앞단의 카운트수단의 제4 전송게이트에 의해 전송된 신호 및 앞단의 출력신호가 인가되고,
    상기 마지막 카운트수단의 출력신호가 상기 최초의 카운트수단의 입력으로 궤환되는 것을 특징으로 하는 멀티 비트 카운터.
  7. 제 5 항의 멀티 비트 카운터에 있어서,
    상기 상태수단은 반전된 상태신호 및 상태신호에 의해 제어되어 각각 조합된 상태를 선택적으로 전송하는 복수개의 전송게이트로 구성된 것을 특징으로 하는 멀티 비트 카운터.
  8. 제 5 항의 멀티 비트 카운터에 있어서,
    상기 캐리발생수단은 이전 단위 카운터의 캐리 및 최종 상태신호를 부정 논리곱하는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시켜 캐리로 출력하는 인버터를 포함하여 구성되고,
    여기서, 최초의 단위 카운터의 캐리입력단자는 전원전압에 연결되어 있기 때문에 다음 단위 카운터의 캐리는 상기 최초의 단위 카운터의 최종 상태신호가 직접인가되는 것을 특징으로 하는 멀티 비트 카운터.
  9. 제 5 항의 멀티 비트 카운터에 있어서,
    상기 진행신호는 제1, 제2 외부 어드레스신호를 부정 논리곱하는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 반전시켜 제1 진행신호를 출력하는 제1 인버터와, 상기 제1 진행신호 및 제3, 제4 외부 어드레스신호를 부정 논리곱하는 제2 낸드게이트와, 상기 제2 낸드게이트의 출력신호를 반전시켜 제2 진행신호를 출력하는 제2 인버터와, 상기 제1, 제2 진행신호를 부정 논리곱하는 제3 낸드게이트와, 상기 제3 낸드게이트의 출력신호를 반전시키는 제3 인버터와, 상기 제3 인버터의 출력 및 제5, 제6 외부 어드레스신호를 부정 논리곱하는 제4 낸드게이트와, 상기 제4 낸드게이트의 출력을 반전시켜 제3 진행신호를 출력하는 제4 인버터와, 상기 제1-제3 진행신호를 부정 논리곱하는 제5 낸드게이트와, 상기 제5 낸드게이트의 출력을 반전시키는 제5 인버터와, 상기 제5 인버터의 출력 및 제7, 제8 외부 어드레스신호를 부정 논리곱하는 제6 낸드게이트와, 상기 제6 낸드게이트의 출력을 반전시켜 제4 진행신호를 출력하는 제6 인버터를 포함하여 구성된 캐리 덧셈수단에서 출력되는 것을 특징으로 하는 멀티 비트 카운터.
  10. 제 5 항의 멀티 비트 카운터에 있어서,
    상기 세트 제어수단은 복수개의 진행신호 및 카운트 세트신호를 부정 논리곱하여 반전된 제1 세트신호를 출력하는 제1 낸드게이트와, 상기 제1 낸드게이트의출력을 반전시켜 제1 세트신호를 출력하는 제1 인버터와, 상기 복수개의 진행신호를 반전시키는 제2 인버터와, 상기 제2 인버터의 출력 및 카운트 세트신호를 부정 논리곱하여 반전된 제2 세트신호를 출력하는 제2 낸드게이트와, 상기 제2 낸드게이트의 출력을 반전시켜 제2 세트신호를 출력하는 제3 인버터를 포함하여 구성된 것을 특징으로 하는 멀티 비트 카운터.
  11. 제 5 항의 멀티 비트 카운터에 있어서,
    상기 증가 제어수단은 카운트 증가 신호 및 캐리를 부정 논리곱하여 반전된 증가제어신호를 출력하는 낸드게이트와,
    상기 낸드게이트의 출력신호를 반전시켜 증가 제어신호를 출력하는 제1 인버터를 포함하여 구성된 것을 특징으로 하는 멀티 비트 카운터.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0130602D0 (en) * 2001-12-21 2002-02-06 Johnson Electric Sa Brushless D.C. motor
US7194500B2 (en) * 2003-07-11 2007-03-20 Sony Corporation Scalable gray code counter
US7931448B2 (en) 2006-08-01 2011-04-26 Federal Mogul World Wide, Inc. System and method for manufacturing a brushless DC motor fluid pump
US7847457B2 (en) 2007-05-09 2010-12-07 Federal-Mogul World Wide, Inc BLDC motor assembly
JP5180627B2 (ja) * 2008-03-11 2013-04-10 ルネサスエレクトロニクス株式会社 カウンター回路
US8139867B2 (en) * 2008-12-05 2012-03-20 Tandent Vision Science, Inc. Image segregation system architecture

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0135488B1 (ko) * 1994-05-26 1998-06-15 김광호 동기카운터 및 그 캐리전파방법
JPH11110499A (ja) * 1997-10-07 1999-04-23 Oki Electric Ind Co Ltd 度数カウンタおよび度数カウント方法

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