JPH07193492A - 同期式２進カウンタ - Google Patents
同期式２進カウンタInfo
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- JPH07193492A JPH07193492A JP6273506A JP27350694A JPH07193492A JP H07193492 A JPH07193492 A JP H07193492A JP 6273506 A JP6273506 A JP 6273506A JP 27350694 A JP27350694 A JP 27350694A JP H07193492 A JPH07193492 A JP H07193492A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
- G06F7/42—Adding; Subtracting
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
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- Inverter Devices (AREA)
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Abstract
(57)【要約】
【目的】 キャリー信号伝送速度をより高速化して高速
・安定に動作する同期式２進カウンタを提供する。 【構成】 前段からのキャリー信号ＣＡＲ及び自段の出
力信号Ｑを入力とする第１のゲート手段（５１、５３、
５５、５７）と、第１のゲート手段の出力を入力とし次
段のキャリー信号ＣＡＲとして出力する第２のゲート手
段（７１、７３、７５、７７）と、第１のゲート手段の
出力及び次段の出力信号Ｑを入力とし次々段のキャリー
信号ＣＡＲとして出力する第３のゲート手段（６１、６
３、６５）と、の組み合わせによりキャリー信号を伝送
する。また、下位計数段ＳＴ０〜ＳＴ５と上位計数段Ｓ
Ｔ６〜ＳＴ８のグループに分け、下位計数段における最
初のキャリー信号ＣＡＲ０を上位計数段に関する最初の
第１のゲート手段５５の入力とする。ゲート手段による
遅延時間をＤとすると、論理ロウの伝送は最大４Ｄで終
了し、論理ハイの伝送は最大８Ｄで終了する。
・安定に動作する同期式２進カウンタを提供する。 【構成】 前段からのキャリー信号ＣＡＲ及び自段の出
力信号Ｑを入力とする第１のゲート手段（５１、５３、
５５、５７）と、第１のゲート手段の出力を入力とし次
段のキャリー信号ＣＡＲとして出力する第２のゲート手
段（７１、７３、７５、７７）と、第１のゲート手段の
出力及び次段の出力信号Ｑを入力とし次々段のキャリー
信号ＣＡＲとして出力する第３のゲート手段（６１、６
３、６５）と、の組み合わせによりキャリー信号を伝送
する。また、下位計数段ＳＴ０〜ＳＴ５と上位計数段Ｓ
Ｔ６〜ＳＴ８のグループに分け、下位計数段における最
初のキャリー信号ＣＡＲ０を上位計数段に関する最初の
第１のゲート手段５５の入力とする。ゲート手段による
遅延時間をＤとすると、論理ロウの伝送は最大４Ｄで終
了し、論理ハイの伝送は最大８Ｄで終了する。
Description
【０００１】
【産業上の利用分野】本発明は同期式２進カウンタに関
し、特に、キャリー（carry ）信号による信号伝送方式
を採用した同期式２進カウンタに関するものである。
し、特に、キャリー（carry ）信号による信号伝送方式
を採用した同期式２進カウンタに関するものである。
【０００２】
【従来の技術】同期式２進カウンタ（以下単にカウン
タ）は、一般によく知られているように、一定の周期を
有するクロックに応答する多数のフリップフロップ等を
用いてアップあるいはダウン計数動作を行う回路素子で
ある。このようなカウンタは広く集積回路全般に用いら
れているが、中でも特に、アドレス信号を受けて内部の
データアクセス動作を遂行するメモリ装置等で必須的に
使用される。初期の頃におけるカウンタは単純な形態
で、前段の出力を受けて同期クロックの遷移に応答して
次段に出力するものであった。そして後になって、動作
の安定性と効率を改善させるために前段で発生させたキ
ャリー信号を利用して各段の出力を行う方式のものが主
に使用されるようになっている。
タ）は、一般によく知られているように、一定の周期を
有するクロックに応答する多数のフリップフロップ等を
用いてアップあるいはダウン計数動作を行う回路素子で
ある。このようなカウンタは広く集積回路全般に用いら
れているが、中でも特に、アドレス信号を受けて内部の
データアクセス動作を遂行するメモリ装置等で必須的に
使用される。初期の頃におけるカウンタは単純な形態
で、前段の出力を受けて同期クロックの遷移に応答して
次段に出力するものであった。そして後になって、動作
の安定性と効率を改善させるために前段で発生させたキ
ャリー信号を利用して各段の出力を行う方式のものが主
に使用されるようになっている。
【０００３】このようなキャリー信号を使用するカウン
タにおいては、各段でキャリー信号の遷移にかかる時間
（carry ripple time）が必要なため、それによる伝送
時間の遅延という短所がある。この点を解決するため
に、例えば米国特許第３，９４３，４７８号や同第４，
６７９，２１６号に開示されているカウンタでは、全て
の前段の出力信号を累進的にゲーティングして次段の入
力信号に反映させる方式を使用している。しかし、組合
せに使用されるＮＡＮＤゲート（このような用途の論理
ゲートを“look-ahead”ゲートと称す）の入力側の構成
が、各段でカウントが繰り返されるほど複雑で密になる
ので、カウンタ回路の集積化にとっては不利になる。
タにおいては、各段でキャリー信号の遷移にかかる時間
（carry ripple time）が必要なため、それによる伝送
時間の遅延という短所がある。この点を解決するため
に、例えば米国特許第３，９４３，４７８号や同第４，
６７９，２１６号に開示されているカウンタでは、全て
の前段の出力信号を累進的にゲーティングして次段の入
力信号に反映させる方式を使用している。しかし、組合
せに使用されるＮＡＮＤゲート（このような用途の論理
ゲートを“look-ahead”ゲートと称す）の入力側の構成
が、各段でカウントが繰り返されるほど複雑で密になる
ので、カウンタ回路の集積化にとっては不利になる。
【０００４】また、米国特許第４，０３７，０８５号に
開示されているカウンタでは、各段で自体の電流を監視
して次段の状態を決める方式を採用しているが、これも
第１段から第２段に伝送されるキャリー信号の伝送時間
からくる動作速度の効率性で満足のいくものではない。
開示されているカウンタでは、各段で自体の電流を監視
して次段の状態を決める方式を採用しているが、これも
第１段から第２段に伝送されるキャリー信号の伝送時間
からくる動作速度の効率性で満足のいくものではない。
【０００５】以上のように、キャリー信号の伝送速度
は、同期クロックの周期に応答するカウンタにおいてそ
の性能を決定する重要な要素であることが分かる。これ
は特に、高速動作するダイナミックＲＡＭ等の半導体メ
モリ装置でカウンタを使用する場合に、アドレス計数に
対する誤動作等の信頼性の面で改善しなければならない
要素の１つである。
は、同期クロックの周期に応答するカウンタにおいてそ
の性能を決定する重要な要素であることが分かる。これ
は特に、高速動作するダイナミックＲＡＭ等の半導体メ
モリ装置でカウンタを使用する場合に、アドレス計数に
対する誤動作等の信頼性の面で改善しなければならない
要素の１つである。
【０００６】最近になって提示された半導体メモリ装置
内蔵のカウンタの例が韓国特許出願第９３−７１２７号
に開示されており、これに関する回路を図６に示す。こ
のカウンタは、例えばアドレス信号Ａ０〜Ａ８を９つの
計数段ＳＴ０〜ＳＴ８の各入力信号とし、そして同期ク
ロックＣＬＫ、リセット信号ＳＥＴ、パワーアップエネ
ーブル信号φＶＣＣＨが９つの計数段ＳＴ０〜ＳＴ８に
共通に印加されるようになっている。
内蔵のカウンタの例が韓国特許出願第９３−７１２７号
に開示されており、これに関する回路を図６に示す。こ
のカウンタは、例えばアドレス信号Ａ０〜Ａ８を９つの
計数段ＳＴ０〜ＳＴ８の各入力信号とし、そして同期ク
ロックＣＬＫ、リセット信号ＳＥＴ、パワーアップエネ
ーブル信号φＶＣＣＨが９つの計数段ＳＴ０〜ＳＴ８に
共通に印加されるようになっている。
【０００７】次段の計数段に供給されるキャリー信号Ｃ
ＡＲ０〜ＣＡＲ７のうち、第１キャリー信号ＣＡＲ０の
みが第１出力信号Ｑ０と同じであり、残りの第２〜第８
キャリー信号ＣＡＲ１〜ＣＡＲ７は、直前の計数段に供
給されたキャリー信号と直前の計数段の出力信号とを、
ゲート手段としてのＮＡＮＤゲート１１、１３、１５、
１７、１９、２１、２３（以下、１１〜２３とする）及
びＮＯＴゲート１２、１４、１６、１８、２０、２２、
２４（以下、１２〜２４とする）を用いて組合せた信号
である。
ＡＲ０〜ＣＡＲ７のうち、第１キャリー信号ＣＡＲ０の
みが第１出力信号Ｑ０と同じであり、残りの第２〜第８
キャリー信号ＣＡＲ１〜ＣＡＲ７は、直前の計数段に供
給されたキャリー信号と直前の計数段の出力信号とを、
ゲート手段としてのＮＡＮＤゲート１１、１３、１５、
１７、１９、２１、２３（以下、１１〜２３とする）及
びＮＯＴゲート１２、１４、１６、１８、２０、２２、
２４（以下、１２〜２４とする）を用いて組合せた信号
である。
【０００８】図７に計数段ＳＴｉ（ｉ＝０〜８）として
使用されるＴ−フリップフロップの回路例を、図８〜図
１０に図６の回路の動作タイミングを示す。以下、これ
らの図面を参照しながら動作の詳細について説明する。
使用されるＴ−フリップフロップの回路例を、図８〜図
１０に図６の回路の動作タイミングを示す。以下、これ
らの図面を参照しながら動作の詳細について説明する。
【０００９】図７において、リセット信号ＳＥＴが論理
“ハイ”へエネーブルされることにより、アドレス信号
Ａｉがラッチ回路６６にラッチされる。アドレス信号Ａ
ｉがラッチされると、リセット信号ＳＥＴは論理“ロ
ウ”に遷移する。キャリー信号ＣＡＲｉ−１が論理“ロ
ウ”の間はノード４０の電位が論理“ロウ”で、伝送ゲ
ート６４は非導通状態にある。したがって、伝送ゲート
６２が論理“ロウ”のノード４０の電位により導通状態
になっても、ラッチ回路６６から出力されるアドレス信
号Ａｉの反転信号はその初期論理状態からトグル（togg
le）されることはない。一方、キャリー信号ＣＡＲｉ−
１が論理“ハイ”となってその間に同期クロックＣＬＫ
が論理“ロウ”になると、伝送ゲート６２が非導通状
態、伝送ゲート６４が導通状態になり、ラッチ回路６６
はインバータ７２によってアドレス信号Ａｉの初期論理
状態から反転した信号をラッチする。その後、同期クロ
ックＣＬＫが論理“ロウ”から論理“ハイ”に遷移する
と、伝送ゲート６４が非導通状態、伝送ゲート６２が導
通状態になり、ラッチ回路６６の出力信号がラッチ回路
６８にラッチされ、出力信号Ｑｉがトグルされる。つま
り、図７のＴ−フリップフロップは、キャリー信号ＣＡ
Ｒｉ−１によりアドレス信号Ａｉからトグルされる出力
信号Ｑｉを発生する回路である。
“ハイ”へエネーブルされることにより、アドレス信号
Ａｉがラッチ回路６６にラッチされる。アドレス信号Ａ
ｉがラッチされると、リセット信号ＳＥＴは論理“ロ
ウ”に遷移する。キャリー信号ＣＡＲｉ−１が論理“ロ
ウ”の間はノード４０の電位が論理“ロウ”で、伝送ゲ
ート６４は非導通状態にある。したがって、伝送ゲート
６２が論理“ロウ”のノード４０の電位により導通状態
になっても、ラッチ回路６６から出力されるアドレス信
号Ａｉの反転信号はその初期論理状態からトグル（togg
le）されることはない。一方、キャリー信号ＣＡＲｉ−
１が論理“ハイ”となってその間に同期クロックＣＬＫ
が論理“ロウ”になると、伝送ゲート６２が非導通状
態、伝送ゲート６４が導通状態になり、ラッチ回路６６
はインバータ７２によってアドレス信号Ａｉの初期論理
状態から反転した信号をラッチする。その後、同期クロ
ックＣＬＫが論理“ロウ”から論理“ハイ”に遷移する
と、伝送ゲート６４が非導通状態、伝送ゲート６２が導
通状態になり、ラッチ回路６６の出力信号がラッチ回路
６８にラッチされ、出力信号Ｑｉがトグルされる。つま
り、図７のＴ−フリップフロップは、キャリー信号ＣＡ
Ｒｉ−１によりアドレス信号Ａｉからトグルされる出力
信号Ｑｉを発生する回路である。
【００１０】図８〜図１０に示すように、第１キャリー
信号ＣＡＲ０を除いた各キャリー信号ＣＡＲ１〜ＣＡＲ
７は、前段に供給されるキャリー信号がＮＡＮＤゲート
１１〜２３及びＮＯＴゲート１２〜２４を介した後に発
生される信号なので、そのＮＡＮＤゲート及びＮＯＴゲ
ートによる２段階の遅延時間（以下『２Ｄ』とする）が
経過した後、次段に供給される。すなわち、例えば第２
キャリー信号ＣＡＲ１は、第１キャリー信号ＣＡＲ０が
ＮＡＮＤゲート１１及びＮＯＴゲート１２を通過する結
果、第１キャリー信号ＣＡＲ０より２Ｄ遅延した後に第
２計数段ＳＴ２に供給される。したがって、これが繰り
返される結果として、第１キャリー信号ＣＡＲ０を基準
とした各キャリー信号ＣＡＲ１〜ＣＡＲ７の遅延時間
は、第２キャリー信号ＣＡＲ１＝２Ｄ、第３キャリー信
号ＣＡＲ２＝４Ｄ（２Ｄ×２）、第４キャリー信号ＣＡ
Ｒ３＝６Ｄ（２Ｄ×３）、第５キャリー信号ＣＡＲ４＝
８Ｄ（２Ｄ×４）、第６キャリー信号ＣＡＲ５＝１０Ｄ
（２Ｄ×５）、第７キャリー信号ＣＡＲ６＝１２Ｄ（２
Ｄ×６）、第８キャリー信号ＣＡＲ７＝１４Ｄ（２Ｄ×
７）となっていく。
信号ＣＡＲ０を除いた各キャリー信号ＣＡＲ１〜ＣＡＲ
７は、前段に供給されるキャリー信号がＮＡＮＤゲート
１１〜２３及びＮＯＴゲート１２〜２４を介した後に発
生される信号なので、そのＮＡＮＤゲート及びＮＯＴゲ
ートによる２段階の遅延時間（以下『２Ｄ』とする）が
経過した後、次段に供給される。すなわち、例えば第２
キャリー信号ＣＡＲ１は、第１キャリー信号ＣＡＲ０が
ＮＡＮＤゲート１１及びＮＯＴゲート１２を通過する結
果、第１キャリー信号ＣＡＲ０より２Ｄ遅延した後に第
２計数段ＳＴ２に供給される。したがって、これが繰り
返される結果として、第１キャリー信号ＣＡＲ０を基準
とした各キャリー信号ＣＡＲ１〜ＣＡＲ７の遅延時間
は、第２キャリー信号ＣＡＲ１＝２Ｄ、第３キャリー信
号ＣＡＲ２＝４Ｄ（２Ｄ×２）、第４キャリー信号ＣＡ
Ｒ３＝６Ｄ（２Ｄ×３）、第５キャリー信号ＣＡＲ４＝
８Ｄ（２Ｄ×４）、第６キャリー信号ＣＡＲ５＝１０Ｄ
（２Ｄ×５）、第７キャリー信号ＣＡＲ６＝１２Ｄ（２
Ｄ×６）、第８キャリー信号ＣＡＲ７＝１４Ｄ（２Ｄ×
７）となっていく。
【００１１】各キャリー信号ＣＡＲ１〜ＣＡＲ７は、真
前の計数段ＳＴｉの出力信号Ｑｉと真前の計数段ＳＴｉ
に供給されたキャリー信号ＣＡＲｉ−１とのＮＡＮＤ・
ＮＯＴ演算によって発生される。そして、このキャリー
信号ＣＡＲｉ−１が論理“ハイ”でリセット信号ＳＥＴ
が論理“ロウ”のときに同期クロックＣＬＫが論理“ロ
ウ”になると、図７に示すＮＯＲゲート５４の出力が論
理“ハイ”となってラッチ回路６６がトグルされ、その
後、同期クロックＣＬＫが論理“ハイ”に遷移すること
により出力信号Ｑｉがトグルされる。このとき、図７の
Ｔ−フリップフロップ内のＮＯＲゲート５４に対する論
理“ハイ”のキャリー信号伝送は同期クロックＣＬＫの
トリガアップ（論理“ロウ”から論理“ハイ”への遷
移）時点以前に完了し、その後の論理“ロウ”のキャリ
ー信号伝送は同期クロックＣＬＫの論理“ハイ”の間
に、すなわち同期クロックＣＬＫのトリガダウン（論理
“ハイ”から論理“ロウ”への遷移）時点以前に完了し
なければならない。例えば、図９の第６キャリー信号Ｃ
ＡＲ５は、６５番目の同期クロックＣＬＫのトリガアッ
プ前に論理“ハイ”へ遷移し、且つ６５番目の同期クロ
ックＣＬＫのトリガダウン前に論理“ロウ”へ遷移しな
ければならない。
前の計数段ＳＴｉの出力信号Ｑｉと真前の計数段ＳＴｉ
に供給されたキャリー信号ＣＡＲｉ−１とのＮＡＮＤ・
ＮＯＴ演算によって発生される。そして、このキャリー
信号ＣＡＲｉ−１が論理“ハイ”でリセット信号ＳＥＴ
が論理“ロウ”のときに同期クロックＣＬＫが論理“ロ
ウ”になると、図７に示すＮＯＲゲート５４の出力が論
理“ハイ”となってラッチ回路６６がトグルされ、その
後、同期クロックＣＬＫが論理“ハイ”に遷移すること
により出力信号Ｑｉがトグルされる。このとき、図７の
Ｔ−フリップフロップ内のＮＯＲゲート５４に対する論
理“ハイ”のキャリー信号伝送は同期クロックＣＬＫの
トリガアップ（論理“ロウ”から論理“ハイ”への遷
移）時点以前に完了し、その後の論理“ロウ”のキャリ
ー信号伝送は同期クロックＣＬＫの論理“ハイ”の間
に、すなわち同期クロックＣＬＫのトリガダウン（論理
“ハイ”から論理“ロウ”への遷移）時点以前に完了し
なければならない。例えば、図９の第６キャリー信号Ｃ
ＡＲ５は、６５番目の同期クロックＣＬＫのトリガアッ
プ前に論理“ハイ”へ遷移し、且つ６５番目の同期クロ
ックＣＬＫのトリガダウン前に論理“ロウ”へ遷移しな
ければならない。
【００１２】つまり、論理“ハイ”のキャリー信号伝送
は、同期クロックＣＬＫの一周期（例えば６４番目の同
期クロックＣＬＫのトリガアップ時点と６５番目の同期
クロックＣＬＫのトリガアップ時点との間）に相当する
だけの時間的余裕があるが、反面、論理“ロウ”のキャ
リー信号伝送は、同期クロックＣＬＫのパルス幅（例え
ば６５番目の同期クロックＣＬＫの論理“ハイ”のパル
ス幅）に相当する時間しか余裕がない。
は、同期クロックＣＬＫの一周期（例えば６４番目の同
期クロックＣＬＫのトリガアップ時点と６５番目の同期
クロックＣＬＫのトリガアップ時点との間）に相当する
だけの時間的余裕があるが、反面、論理“ロウ”のキャ
リー信号伝送は、同期クロックＣＬＫのパルス幅（例え
ば６５番目の同期クロックＣＬＫの論理“ハイ”のパル
ス幅）に相当する時間しか余裕がない。
【００１３】論理“ロウ”のキャリー信号伝送は、リセ
ット信号ＳＥＴが論理“ロウ”でカウンタの計数動作の
みが進行される場合には、前段の出力信号Ｑｉが同期ク
ロックＣＬＫのトリガアップに従って論理“ロウ”とな
れば伝送されるため、第１キャリー信号ＣＡＲ０から２
Ｄだけの遅延で最後まで伝送される。したがって、同期
クロックＣＬＫの論理“ハイ”の期間内で伝送され得
る。
ット信号ＳＥＴが論理“ロウ”でカウンタの計数動作の
みが進行される場合には、前段の出力信号Ｑｉが同期ク
ロックＣＬＫのトリガアップに従って論理“ロウ”とな
れば伝送されるため、第１キャリー信号ＣＡＲ０から２
Ｄだけの遅延で最後まで伝送される。したがって、同期
クロックＣＬＫの論理“ハイ”の期間内で伝送され得
る。
【００１４】しかしながら、論理“ハイ”のキャリー信
号伝送については、上述のように２Ｄずつの遅延が発生
していくため、例えば図１０の２５７番目の同期クロッ
クＣＬＫに対してのように、第８キャリー信号ＣＡＲ７
の論理“ハイ”伝送がずれ込んでしまい、上記のタイミ
ング規制があるために出力信号Ｑ８のトグルに要する時
間が不足し、安定したカウント動作を保証できないとい
う現象が生じる。
号伝送については、上述のように２Ｄずつの遅延が発生
していくため、例えば図１０の２５７番目の同期クロッ
クＣＬＫに対してのように、第８キャリー信号ＣＡＲ７
の論理“ハイ”伝送がずれ込んでしまい、上記のタイミ
ング規制があるために出力信号Ｑ８のトグルに要する時
間が不足し、安定したカウント動作を保証できないとい
う現象が生じる。
【００１５】以上のように、同期クロックＣＬＫによる
出力信号Ｑ０〜Ｑ８の発生に関しキャリー信号ＣＡＲ０
〜ＣＡＲ７の論理“ハイ”のパルス幅がある程度以上で
なければならないにも関わらず、従来のカウンタにおい
ては、キャリー信号伝送遅延の累積により、出力信号Ｑ
ｉのトグルに対する計数段ＳＴｉ内での必要時間が短縮
してしまう現象を生じやすい。その結果、動作速度の低
下は勿論のこと、動作安定性にも影響が出てしまうとい
う問題点がある。
出力信号Ｑ０〜Ｑ８の発生に関しキャリー信号ＣＡＲ０
〜ＣＡＲ７の論理“ハイ”のパルス幅がある程度以上で
なければならないにも関わらず、従来のカウンタにおい
ては、キャリー信号伝送遅延の累積により、出力信号Ｑ
ｉのトグルに対する計数段ＳＴｉ内での必要時間が短縮
してしまう現象を生じやすい。その結果、動作速度の低
下は勿論のこと、動作安定性にも影響が出てしまうとい
う問題点がある。
【００１６】また、計数動作の進行にあたって１番目の
同期クロックＣＬＫの際にリセット信号ＳＥＴがエネー
ブルされる場合に、以前の同期クロックＣＬＫによって
生成された出力信号Ｑｉとキャリー信号ＣＡＲｉ−１が
すべて論理“ハイ”にあり、新しいアドレスにより第１
キャリー信号ＣＡＲ０のみが論理“ロウ”になるとき、
その論理“ロウ”の第８キャリー信号ＣＡＲ７までの伝
送は、リセット信号ＳＥＴが論理“ロウ”となる前に終
わらなければならない。ところが、図６に示す回路の場
合には最大２Ｄ×７の遅延が発生するため、この点でも
確実・安定な高速動作に影響を及ぼしている。
同期クロックＣＬＫの際にリセット信号ＳＥＴがエネー
ブルされる場合に、以前の同期クロックＣＬＫによって
生成された出力信号Ｑｉとキャリー信号ＣＡＲｉ−１が
すべて論理“ハイ”にあり、新しいアドレスにより第１
キャリー信号ＣＡＲ０のみが論理“ロウ”になるとき、
その論理“ロウ”の第８キャリー信号ＣＡＲ７までの伝
送は、リセット信号ＳＥＴが論理“ロウ”となる前に終
わらなければならない。ところが、図６に示す回路の場
合には最大２Ｄ×７の遅延が発生するため、この点でも
確実・安定な高速動作に影響を及ぼしている。
【００１７】
【発明が解決しようとする課題】したがって本発明の目
的は、動作速度を従来より速くすることができる同期式
２進カウンタを提供することにある。また、本発明の他
の目的は、キャリー信号の伝送速度をより速くすること
が可能なキャリー信号を用いた同期式２進カウンタを提
供することにある。さらに、本発明のまた他の目的は、
半導体メモリ装置等への集積化が容易で且つ動作速度の
向上した同期式２進カウンタ提供することにある。加え
て、本発明の更に他の目的は、前段で発生したキャリー
信号に応答して信号の直列伝送を行う電子回路につい
て、信号の伝送速度を向上させられるような構成を提供
することにある。
的は、動作速度を従来より速くすることができる同期式
２進カウンタを提供することにある。また、本発明の他
の目的は、キャリー信号の伝送速度をより速くすること
が可能なキャリー信号を用いた同期式２進カウンタを提
供することにある。さらに、本発明のまた他の目的は、
半導体メモリ装置等への集積化が容易で且つ動作速度の
向上した同期式２進カウンタ提供することにある。加え
て、本発明の更に他の目的は、前段で発生したキャリー
信号に応答して信号の直列伝送を行う電子回路につい
て、信号の伝送速度を向上させられるような構成を提供
することにある。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、キャリー信号を用いた複数の計数段
を有する同期式２進カウンタについて、前段から送られ
てくるキャリー信号及び自段の出力信号を入力とする第
１のゲート手段と、第１のゲート手段の出力を入力とし
次段のキャリー信号として出力する第２のゲート手段
と、第１のゲート手段の出力及び次段の出力信号を入力
とし次々段のキャリー信号として出力する第３のゲート
手段と、の組み合わせによりキャリー信号を伝送してい
くように構成することを１つの特徴とする。
るために本発明は、キャリー信号を用いた複数の計数段
を有する同期式２進カウンタについて、前段から送られ
てくるキャリー信号及び自段の出力信号を入力とする第
１のゲート手段と、第１のゲート手段の出力を入力とし
次段のキャリー信号として出力する第２のゲート手段
と、第１のゲート手段の出力及び次段の出力信号を入力
とし次々段のキャリー信号として出力する第３のゲート
手段と、の組み合わせによりキャリー信号を伝送してい
くように構成することを１つの特徴とする。
【００１９】また、ゲート手段により伝送されるキャリ
ー信号を用いた複数の計数段を有する同期式２進カウン
タについて、複数の計数段を少なくとも下位計数段と上
位計数段のグループに分け、そして下位計数段における
最初のキャリー信号を、上位計数段における最初のキャ
リー信号を発生するゲート手段の入力とするように構成
することを更なる特徴とする。
ー信号を用いた複数の計数段を有する同期式２進カウン
タについて、複数の計数段を少なくとも下位計数段と上
位計数段のグループに分け、そして下位計数段における
最初のキャリー信号を、上位計数段における最初のキャ
リー信号を発生するゲート手段の入力とするように構成
することを更なる特徴とする。
【００２０】上記１つめの構成によれば、主に論理“ハ
イ”のキャリー信号伝送が高速化され、また、上記２つ
めの構成によれば、主に論理“ロウ”のキャリー信号伝
送が高速化される。したがって、これら２つの構成を合
わせて用いるようにするのがより好ましい。尚、『ゲー
ト手段』とは、１つ又は複数個の入力と１つの出力をも
つものであって、すべての入力端子における特定の入力
信号の組合せに対して出力を生ずる（あるいは出力を抑
制する）ような機能をもたせた手段を意味するものとす
る。これの代表例として論理ゲートがあげられる。
イ”のキャリー信号伝送が高速化され、また、上記２つ
めの構成によれば、主に論理“ロウ”のキャリー信号伝
送が高速化される。したがって、これら２つの構成を合
わせて用いるようにするのがより好ましい。尚、『ゲー
ト手段』とは、１つ又は複数個の入力と１つの出力をも
つものであって、すべての入力端子における特定の入力
信号の組合せに対して出力を生ずる（あるいは出力を抑
制する）ような機能をもたせた手段を意味するものとす
る。これの代表例として論理ゲートがあげられる。
【００２１】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。ただし、以下の説明に限ら
ず、その他にも本発明の技術的思想の範囲に含まれる実
施形態が可能であることは、当業者なら容易に想到でき
るものである。
参照して詳細に説明する。ただし、以下の説明に限ら
ず、その他にも本発明の技術的思想の範囲に含まれる実
施形態が可能であることは、当業者なら容易に想到でき
るものである。
【００２２】図１は、本発明による同期式２進カウンタ
（以下単にカウンタ）の実施例を示す概略回路図であ
る。同図のカウンタは、リセット信号ＳＥＴと、一定周
期の同期クロックＣＬＫと、電源の供給に応答して計数
段を駆動させるパワーアップエネーブル信号φＶＣＣＨ
と、が共通に印加され、アドレス信号Ａ０〜Ａ８及びキ
ャリー信号ＣＡＲ０〜ＣＡＲ７を基に出力信号Ｑ０〜Ｑ
８を出力する９つの計数段ＳＴ０〜ＳＴ８を有するもの
を一例として示している。各計数段ＳＴ０〜ＳＴ８に
は、図７に示すようなＴ−フリップフロップが使用され
ている。
（以下単にカウンタ）の実施例を示す概略回路図であ
る。同図のカウンタは、リセット信号ＳＥＴと、一定周
期の同期クロックＣＬＫと、電源の供給に応答して計数
段を駆動させるパワーアップエネーブル信号φＶＣＣＨ
と、が共通に印加され、アドレス信号Ａ０〜Ａ８及びキ
ャリー信号ＣＡＲ０〜ＣＡＲ７を基に出力信号Ｑ０〜Ｑ
８を出力する９つの計数段ＳＴ０〜ＳＴ８を有するもの
を一例として示している。各計数段ＳＴ０〜ＳＴ８に
は、図７に示すようなＴ−フリップフロップが使用され
ている。
【００２３】第１計数段ＳＴ０から発生される第１キャ
リー信号ＣＡＲ０は、直接的に第２計数段ＳＴ１に供給
され、また第２計数段ＳＴ１から発生される第２出力信
号Ｑ１と共にＮＡＮＤゲート５１（第１のゲート手段）
に入力される。ＮＡＮＤゲート５１の出力信号は、ＮＯ
Ｔゲート７１（第２のゲート手段）を通じて反転されて
第２キャリー信号ＣＡＲ１として第３計数段ＳＴ２に供
給され、またインバータ８１を介した第３出力信号Ｑ２
の反転信号と共にＮＯＲゲート６１（第３のゲート手
段）に入力される。ＮＯＲゲート６１の出力信号は、第
３キャリー信号ＣＡＲ２として第４計数段ＳＴ３に供給
され、また第４出力信号Ｑ３と共にＮＡＮＤゲート５３
（第１のゲート手段）に入力される。ＮＡＮＤゲート５
３の出力信号は、ＮＯＴゲート７３（第２のゲート手
段）を通じて反転されて第４キャリー信号ＣＡＲ３とし
て第５計数段ＳＴ４に供給され、またインバータ８３を
介した第５出力信号Ｑ４の反転信号と共にＮＯＲゲート
６３（第３のゲート手段）に入力される。ＮＯＲゲート
６３の出力信号は、第５キャリー信号ＣＡＲ４として第
６計数段ＳＴ５に供給され、また第６出力信号Ｑ５と共
にＮＡＮＤゲート５５（第１のゲート手段）に入力され
る。
リー信号ＣＡＲ０は、直接的に第２計数段ＳＴ１に供給
され、また第２計数段ＳＴ１から発生される第２出力信
号Ｑ１と共にＮＡＮＤゲート５１（第１のゲート手段）
に入力される。ＮＡＮＤゲート５１の出力信号は、ＮＯ
Ｔゲート７１（第２のゲート手段）を通じて反転されて
第２キャリー信号ＣＡＲ１として第３計数段ＳＴ２に供
給され、またインバータ８１を介した第３出力信号Ｑ２
の反転信号と共にＮＯＲゲート６１（第３のゲート手
段）に入力される。ＮＯＲゲート６１の出力信号は、第
３キャリー信号ＣＡＲ２として第４計数段ＳＴ３に供給
され、また第４出力信号Ｑ３と共にＮＡＮＤゲート５３
（第１のゲート手段）に入力される。ＮＡＮＤゲート５
３の出力信号は、ＮＯＴゲート７３（第２のゲート手
段）を通じて反転されて第４キャリー信号ＣＡＲ３とし
て第５計数段ＳＴ４に供給され、またインバータ８３を
介した第５出力信号Ｑ４の反転信号と共にＮＯＲゲート
６３（第３のゲート手段）に入力される。ＮＯＲゲート
６３の出力信号は、第５キャリー信号ＣＡＲ４として第
６計数段ＳＴ５に供給され、また第６出力信号Ｑ５と共
にＮＡＮＤゲート５５（第１のゲート手段）に入力され
る。
【００２４】ここで、ＮＡＮＤゲート５５は、第１キャ
リー信号ＣＡＲ０、ＮＯＲゲート６３の出力信号である
第５キャリー信号ＣＡＲ４、そして第６出力信号Ｑ５を
入力としている。この入力組合せが速度改善策の１つ
で、後述のように下位計数段で発生したキャリー信号を
上位計数段に反映させるものである。
リー信号ＣＡＲ０、ＮＯＲゲート６３の出力信号である
第５キャリー信号ＣＡＲ４、そして第６出力信号Ｑ５を
入力としている。この入力組合せが速度改善策の１つ
で、後述のように下位計数段で発生したキャリー信号を
上位計数段に反映させるものである。
【００２５】ＮＡＮＤゲート５５の出力信号は、ＮＯＴ
ゲート７５（第２のゲート手段）を通じて反転されて第
６キャリー信号ＣＡＲ５として第７計数段ＳＴ６に供給
され、またインバータ８５を介した第７出力信号Ｑ６の
反転信号と共にＮＯＲゲート６５（第３のゲート手段）
に入力される。ＮＯＲゲート６５の出力信号は、第７キ
ャリー信号ＣＡＲ６として第８計数段ＳＴ７に供給さ
れ、また第８出力信号Ｑ７と共にＮＡＮＤゲート５７に
入力される。ＮＡＮＤゲート５７の出力信号は、ＮＯＴ
ゲート７７を通じて反転されて第８キャリー信号ＣＡＲ
７として第９計数段ＳＴ８に供給される。そして最終的
に、第９計数段ＳＴ８から第９出力信号Ｑ８が発生され
ることにより、５１２の同期クロックパルスにかけて進
行される計数動作の１サイクルが完了する。
ゲート７５（第２のゲート手段）を通じて反転されて第
６キャリー信号ＣＡＲ５として第７計数段ＳＴ６に供給
され、またインバータ８５を介した第７出力信号Ｑ６の
反転信号と共にＮＯＲゲート６５（第３のゲート手段）
に入力される。ＮＯＲゲート６５の出力信号は、第７キ
ャリー信号ＣＡＲ６として第８計数段ＳＴ７に供給さ
れ、また第８出力信号Ｑ７と共にＮＡＮＤゲート５７に
入力される。ＮＡＮＤゲート５７の出力信号は、ＮＯＴ
ゲート７７を通じて反転されて第８キャリー信号ＣＡＲ
７として第９計数段ＳＴ８に供給される。そして最終的
に、第９計数段ＳＴ８から第９出力信号Ｑ８が発生され
ることにより、５１２の同期クロックパルスにかけて進
行される計数動作の１サイクルが完了する。
【００２６】図１において、第１計数段ＳＴ０から第６
計数段ＳＴ５までが下位計数段に該当し、第７計数段Ｓ
Ｔ６から第９計数段ＳＴ８までが上位計数段に該当す
る。また、第４計数段ＳＴ３を基準（自段）とすると、
第３計数段ＳＴ２は第４計数段ＳＴ３の前段、第５計数
段ＳＴ４は第４計数段ＳＴ３の次段、そして第６計数段
ＳＴ５は次々段となる。
計数段ＳＴ５までが下位計数段に該当し、第７計数段Ｓ
Ｔ６から第９計数段ＳＴ８までが上位計数段に該当す
る。また、第４計数段ＳＴ３を基準（自段）とすると、
第３計数段ＳＴ２は第４計数段ＳＴ３の前段、第５計数
段ＳＴ４は第４計数段ＳＴ３の次段、そして第６計数段
ＳＴ５は次々段となる。
【００２７】図６に示す従来のカウンタと、この例のカ
ウンタとを対比してキャリー信号の論理“ハイ”伝送に
ついて説明する。まず、従来のカウンタでは、前述のよ
うに１つのキャリー信号と次のキャリー信号との間の伝
送時間に２Ｄの遅延が常に発生する。これは図６に示す
ように、次段の計数段に必要なキャリー信号の伝送過程
で常にＮＡＮＤゲート及びＮＯＴゲートを経る２段階の
ゲート遅延が存在するためであるのは、すでに述べたと
おりである。
ウンタとを対比してキャリー信号の論理“ハイ”伝送に
ついて説明する。まず、従来のカウンタでは、前述のよ
うに１つのキャリー信号と次のキャリー信号との間の伝
送時間に２Ｄの遅延が常に発生する。これは図６に示す
ように、次段の計数段に必要なキャリー信号の伝送過程
で常にＮＡＮＤゲート及びＮＯＴゲートを経る２段階の
ゲート遅延が存在するためであるのは、すでに述べたと
おりである。
【００２８】一方、この実施例では、第２キャリー信号
ＣＡＲ１は、第１キャリー信号ＣＡＲ０がＮＡＮＤゲー
ト５１−ＮＯＴゲート７１を通過する２段階のゲート遅
延を経て伝送されるので、図２〜図４に示すように、第
１キャリー信号ＣＡＲ０から２Ｄの遅延で伝送される。
次いで、第３キャリー信号ＣＡＲ２は、第１キャリー信
号ＣＡＲ０がＮＡＮＤゲート５１−ＮＯＲゲート６１を
通過する２段階のゲート遅延を経るので、第２キャリー
信号ＣＡＲ１と同様、第１キャリー信号ＣＡＲ０から２
Ｄの遅延で伝送される（従来例では２Ｄ×２＝４Ｄ）。
そして、第４、第５キャリー信号ＣＡＲ３、ＣＡＲ４
は、第３キャリー信号ＣＡＲ２がＮＡＮＤゲート５３−
ＮＯＴゲート７３及びＮＡＮＤゲート５３−ＮＯＲゲー
ト６３を通過する２段階のゲート遅延をそれぞれ経て伝
送されるので、図３及び図４に示すように、第１キャリ
ー信号ＣＡＲ０から２Ｄ×２の遅延で伝送される（従来
例では２Ｄ×３＝６Ｄ、２Ｄ×４＝８Ｄ）。さらに、第
６、第７キャリー信号ＣＡＲ５、ＣＡＲ６は、第５キャ
リー信号ＣＡＲ４がＮＡＮＤゲート５５−ＮＯＴゲート
７５及びＮＡＮＤゲート５５−ＮＯＲゲート６５を通過
する２段階のゲート遅延をそれぞれ経て伝送されるの
で、第１キャリー信号ＣＡＲ０から２Ｄ×３の遅延で伝
送される（従来例では２Ｄ×５＝１０Ｄ、２Ｄ×６＝１
２Ｄ）。最後の第８キャリー信号ＣＡＲ７は、第７キャ
リー信号ＣＡＲ６がＮＡＮＤゲート５７−ＮＯＴゲート
７７を通過する２段階のゲート遅延を経るので、図４に
示すように、第１キャリー信号ＣＡＲ０から２Ｄ×４の
遅延で伝送される（従来例では２Ｄ×７＝１４Ｄ）。す
なわち、従来の１／２程度の遅延ですむ。
ＣＡＲ１は、第１キャリー信号ＣＡＲ０がＮＡＮＤゲー
ト５１−ＮＯＴゲート７１を通過する２段階のゲート遅
延を経て伝送されるので、図２〜図４に示すように、第
１キャリー信号ＣＡＲ０から２Ｄの遅延で伝送される。
次いで、第３キャリー信号ＣＡＲ２は、第１キャリー信
号ＣＡＲ０がＮＡＮＤゲート５１−ＮＯＲゲート６１を
通過する２段階のゲート遅延を経るので、第２キャリー
信号ＣＡＲ１と同様、第１キャリー信号ＣＡＲ０から２
Ｄの遅延で伝送される（従来例では２Ｄ×２＝４Ｄ）。
そして、第４、第５キャリー信号ＣＡＲ３、ＣＡＲ４
は、第３キャリー信号ＣＡＲ２がＮＡＮＤゲート５３−
ＮＯＴゲート７３及びＮＡＮＤゲート５３−ＮＯＲゲー
ト６３を通過する２段階のゲート遅延をそれぞれ経て伝
送されるので、図３及び図４に示すように、第１キャリ
ー信号ＣＡＲ０から２Ｄ×２の遅延で伝送される（従来
例では２Ｄ×３＝６Ｄ、２Ｄ×４＝８Ｄ）。さらに、第
６、第７キャリー信号ＣＡＲ５、ＣＡＲ６は、第５キャ
リー信号ＣＡＲ４がＮＡＮＤゲート５５−ＮＯＴゲート
７５及びＮＡＮＤゲート５５−ＮＯＲゲート６５を通過
する２段階のゲート遅延をそれぞれ経て伝送されるの
で、第１キャリー信号ＣＡＲ０から２Ｄ×３の遅延で伝
送される（従来例では２Ｄ×５＝１０Ｄ、２Ｄ×６＝１
２Ｄ）。最後の第８キャリー信号ＣＡＲ７は、第７キャ
リー信号ＣＡＲ６がＮＡＮＤゲート５７−ＮＯＴゲート
７７を通過する２段階のゲート遅延を経るので、図４に
示すように、第１キャリー信号ＣＡＲ０から２Ｄ×４の
遅延で伝送される（従来例では２Ｄ×７＝１４Ｄ）。す
なわち、従来の１／２程度の遅延ですむ。
【００２９】したがって、最終の計数段でもキャリー信
号は、次の同期クロックＣＬＫ（例えば５１３番目の同
期クロックＣＬＫ）のトリガアップ前までに確実に論理
“ハイ”の伝送を完了でき、従来の問題点が解決され
る。
号は、次の同期クロックＣＬＫ（例えば５１３番目の同
期クロックＣＬＫ）のトリガアップ前までに確実に論理
“ハイ”の伝送を完了でき、従来の問題点が解決され
る。
【００３０】また、この実施例によれば、前述の計数動
作の進行にあたってリセット信号ＳＥＴがエネーブルさ
れる際でも、第２、第３キャリー信号ＣＡＲ１、ＣＡＲ
２は２Ｄの遅延、第４、第５キャリー信号ＣＡＲ３、Ｃ
ＡＲ４は２Ｄ×２の遅延で伝送される。そして、第６、
第７キャリー信号ＣＡＲ５、ＣＡＲ６は、信号線５０を
介して第１キャリー信号ＣＡＲ０が直接的にＮＡＮＤゲ
ート５５へ送られるので、ＮＡＮＤゲート５５−ＮＯＴ
ゲート７５及びＮＡＮＤゲート５５−ＮＯＲゲート６５
をそれぞれ通過する２Ｄの遅延で伝送され、したがって
第８キャリー信号ＣＡＲ７は２Ｄ×２の遅延で伝送され
る。つまり、最大２Ｄ×２の遅延で伝送が完了するの
で、リセット信号ＳＥＴのパルス幅内で十分に論理“ロ
ウ”のキャリー信号を伝送し得る。
作の進行にあたってリセット信号ＳＥＴがエネーブルさ
れる際でも、第２、第３キャリー信号ＣＡＲ１、ＣＡＲ
２は２Ｄの遅延、第４、第５キャリー信号ＣＡＲ３、Ｃ
ＡＲ４は２Ｄ×２の遅延で伝送される。そして、第６、
第７キャリー信号ＣＡＲ５、ＣＡＲ６は、信号線５０を
介して第１キャリー信号ＣＡＲ０が直接的にＮＡＮＤゲ
ート５５へ送られるので、ＮＡＮＤゲート５５−ＮＯＴ
ゲート７５及びＮＡＮＤゲート５５−ＮＯＲゲート６５
をそれぞれ通過する２Ｄの遅延で伝送され、したがって
第８キャリー信号ＣＡＲ７は２Ｄ×２の遅延で伝送され
る。つまり、最大２Ｄ×２の遅延で伝送が完了するの
で、リセット信号ＳＥＴのパルス幅内で十分に論理“ロ
ウ”のキャリー信号を伝送し得る。
【００３１】尚、図５に、図２〜図４及び図８〜図１０
の関係を図示しておく。
の関係を図示しておく。
【００３２】上述した実施例は、アドレス信号を入力と
する９ビットの同期式２進カウンタを一例として説明し
たが、ビット数等は特にこれに限定されるものではな
く、その他幅広く応用可能であることは、この分野で通
常の知識を有する者には容易に分かることである。ま
た、下位計数段と上位計数段の２つのグループに分ける
例のみを示したが、計数段の増加に従い下位、中位、上
位等の更に複数のグループに分けても同様の構成で伝送
速度を向上させられることは、特に説明するまでもなく
容易に理解できよう。
する９ビットの同期式２進カウンタを一例として説明し
たが、ビット数等は特にこれに限定されるものではな
く、その他幅広く応用可能であることは、この分野で通
常の知識を有する者には容易に分かることである。ま
た、下位計数段と上位計数段の２つのグループに分ける
例のみを示したが、計数段の増加に従い下位、中位、上
位等の更に複数のグループに分けても同様の構成で伝送
速度を向上させられることは、特に説明するまでもなく
容易に理解できよう。
【００３３】
【発明の効果】以上述べてきたように本発明のカウンタ
によれば、キャリー信号伝送遅延が大幅に減少するの
で、確実で安定した高速動作を実現でき、また、従来に
比べてより短い周期の同期クロックでも確実なトグルが
可能となり、より高速動作のメモリ装置に非常に有用で
ある。加えて、下位計数段のキャリー信号を用いて上位
計数段のキャリー信号を発生させ、キャリー信号伝送に
かかる段階数を減らしたことにより、キャリー信号の伝
送速度が向上し、したがってカウンタの性能が格段に向
上するという効果も奏する。
によれば、キャリー信号伝送遅延が大幅に減少するの
で、確実で安定した高速動作を実現でき、また、従来に
比べてより短い周期の同期クロックでも確実なトグルが
可能となり、より高速動作のメモリ装置に非常に有用で
ある。加えて、下位計数段のキャリー信号を用いて上位
計数段のキャリー信号を発生させ、キャリー信号伝送に
かかる段階数を減らしたことにより、キャリー信号の伝
送速度が向上し、したがってカウンタの性能が格段に向
上するという効果も奏する。
【図１】本発明による同期式２進カウンタの実施例を示
す回路図。
す回路図。
【図２】図１の回路の動作タイミング図。
【図３】図２に続く動作タイミング図。
【図４】図３に続く動作タイミング図。
【図５】図２〜図３の関係と図７〜図１０の関係をそれ
ぞれ示す説明図。
ぞれ示す説明図。
【図６】従来の同期式２進カウンタの回路図。
【図７】図６の回路の計数段を構成するＴ−フリップフ
ロップの回路図。
ロップの回路図。
【図８】図６の回路の動作タイミング図。
【図９】図８に続く動作タイミング図。
【図１０】図９に続く動作タイミング図。
５１〜７７ ゲート手段 ＳＴ０〜ＳＴ８ 計数段 ＣＡＲ０〜ＣＡＲ７ キャリー信号 Ａ０〜Ａ８ アドレス信号 ＣＬＫ 同期クロック ＳＥＴ リセット信号
Claims (7)
- 【請求項１】 キャリー信号を用いた複数の計数段を有
する同期式２進カウンタにおいて、 前段から送られてくるキャリー信号及び自段の出力信号
を入力とする第１のゲート手段と、第１のゲート手段の
出力を入力とし次段のキャリー信号として出力する第２
のゲート手段と、第１のゲート手段の出力及び次段の出
力信号を入力とし次々段のキャリー信号として出力する
第３のゲート手段と、の組み合わせによりキャリー信号
を伝送していくようにしたことを特徴とする同期式２進
カウンタ。 - 【請求項２】 複数の計数段を少なくとも下位計数段と
上位計数段のグループに分け、そして下位計数段におけ
る最初のキャリー信号を上位計数段に関する最初の第１
のゲート手段の入力とするようにした請求項１記載の同
期式２進カウンタ。 - 【請求項３】 第１のゲート手段をＮＡＮＤゲート、第
２のゲート手段をＮＯＴゲート、第３のゲート手段をＮ
ＯＲゲートとした請求項１又は請求項２記載の同期式２
進カウンタ。 - 【請求項４】 ゲート手段により伝送されるキャリー信
号を用いた複数の計数段を有する同期式２進カウンタに
おいて、 複数の計数段を少なくとも下位計数段と上位計数段のグ
ループに分け、そして下位計数段における最初のキャリ
ー信号を、上位計数段における最初のキャリー信号を発
生するゲート手段の入力とするようにしたことを特徴と
する同期式２進カウンタ。 - 【請求項５】 複数のアドレス信号を受けて動作する半
導体メモリ装置に内蔵され、アドレス信号に対応させて
設けた複数の計数段を備えてキャリー信号により動作す
る同期式２進カウンタにおいて、 前段から送られてくるキャリー信号及び自段の出力信号
を入力とする第１のゲート手段と、第１のゲート手段の
出力を入力とし次段のキャリー信号として出力する第２
のゲート手段と、第１のゲート手段の出力及び次段の出
力信号を入力とし次々段のキャリー信号として出力する
第３のゲート手段と、の組み合わせによりキャリー信号
を伝送していくようにしたことを特徴とする同期式２進
カウンタ。 - 【請求項６】 複数の計数段を少なくとも下位計数段と
上位計数段のグループに分け、そして下位計数段におけ
る最初のキャリー信号を上位計数段に関する最初の第１
のゲート手段の入力とするようにした請求項５記載の同
期式２進カウンタ。 - 【請求項７】 複数のアドレス信号を受けて動作する半
導体メモリ装置に内蔵され、そしてアドレス信号に対応
させて設けた複数の計数段を備え且つゲート手段により
伝送されるキャリー信号を用いる同期式２進カウンタに
おいて、 複数の計数段を少なくとも下位計数段と上位計数段のグ
ループに分け、そして下位計数段における最初のキャリ
ー信号を、上位計数段における最初のキャリー信号を発
生するゲート手段の入力とするようにしたことを特徴と
する同期式２進カウンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P23598 | 1993-11-08 | ||
| KR1019930023598A KR950015184B1 (ko) | 1993-11-08 | 1993-11-08 | 동기식 이진카운터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193492A true JPH07193492A (ja) | 1995-07-28 |
| JP3629050B2 JP3629050B2 (ja) | 2005-03-16 |
Family
ID=19367538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27350694A Expired - Fee Related JP3629050B2 (ja) | 1993-11-08 | 1994-11-08 | 同期式２進カウンタ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5559844A (ja) |
| JP (1) | JP3629050B2 (ja) |
| KR (1) | KR950015184B1 (ja) |
| CN (1) | CN1088941C (ja) |
| DE (1) | DE4439929C2 (ja) |
| GB (1) | GB2284082B (ja) |
| TW (1) | TW287332B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5692026A (en) * | 1996-05-31 | 1997-11-25 | Hewlett-Packard Company | Apparatus for reducing capacitive loading of clock and shift signals by shifting register-based devices |
| US5946369A (en) * | 1997-07-30 | 1999-08-31 | Lucent Technologies Inc. | High-speed binary synchronous counter with precomputation of carry-independent terms |
| US6031887A (en) * | 1997-07-30 | 2000-02-29 | Lucent Technolgies Inc. | High-speed binary synchronous counter |
| US6642758B1 (en) | 1998-11-03 | 2003-11-04 | Altera Corporation | Voltage, temperature, and process independent programmable phase shift for PLL |
| US7109765B1 (en) | 1998-11-03 | 2006-09-19 | Altera Corporation | Programmable phase shift circuitry |
| US6470064B2 (en) * | 2000-01-11 | 2002-10-22 | Raytheon Company | Extended length counter chains in FPGA logic |
| US6707874B2 (en) | 2002-04-15 | 2004-03-16 | Charles Douglas Murphy | Multiple-output counters for analog-to-digital and digital-to-analog conversion |
| US20040024803A1 (en) * | 2002-07-31 | 2004-02-05 | Allen Montijo | Cascaded modified PRBS counters form easily programmed and efficient large counter |
| US7149275B1 (en) * | 2004-01-29 | 2006-12-12 | Xilinx, Inc. | Integrated circuit and method of implementing a counter in an integrated circuit |
| CN1321500C (zh) * | 2004-04-14 | 2007-06-13 | 武汉大学 | 一种高速同步计数器 |
| CN102609317B (zh) * | 2012-01-13 | 2014-05-14 | 从兴技术有限公司 | 一种信号量的处理方法及系统 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US4513432A (en) * | 1982-06-30 | 1985-04-23 | At&T Bell Laboratories | Multiple self-contained logic gate counter circuit |
| US4621370A (en) * | 1984-05-29 | 1986-11-04 | Gte Communication Systems Corporation | Binary synchronous count and clear bit-slice module |
| US4741006A (en) * | 1984-07-12 | 1988-04-26 | Kabushiki Kaisha Toshiba | Up/down counter device with reduced number of discrete circuit elements |
| JPS6240824A (ja) * | 1985-08-19 | 1987-02-21 | Toshiba Corp | 同期型バイナリカウンタ |
| JPS62165433A (ja) * | 1986-01-17 | 1987-07-22 | Matsushita Electric Ind Co Ltd | 同期型カウンタ回路 |
| US4780894A (en) * | 1987-04-17 | 1988-10-25 | Lsi Logic Corporation | N-bit gray code counter |
| US4856035A (en) * | 1988-05-26 | 1989-08-08 | Raytheon Company | CMOS binary up/down counter |
| JP2733251B2 (ja) * | 1988-06-30 | 1998-03-30 | シャープ株式会社 | 同期式プログラマブルカウンタ |
| US4924484A (en) * | 1988-10-27 | 1990-05-08 | International Business Machines Corp. | High speed digital counter |
| JPH04239819A (ja) * | 1991-01-24 | 1992-08-27 | Oki Electric Ind Co Ltd | 同期式カウンタ |
| DE4201776C1 (en) * | 1992-01-23 | 1993-09-16 | Hurth Maschinen Und Werkzeuge Gmbh, 8000 Muenchen, De | Synchronous dual counter stage using flip=flops - has AND=gate receiving all flip=flop outputs controlling memory flip=flop coupled to transfer output of dual counter stage |
| US5237597A (en) * | 1992-03-20 | 1993-08-17 | Vlsi Technology, Inc. | Binary counter compiler with balanced carry propagation |
-
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