JP3629050B2 - 同期式２進カウンタ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は同期式２進カウンタに関し、特に、キャリー（ｃａｒｒｙ ）信号による信号伝送方式を採用した同期式２進カウンタに関するものである。
【０００２】
【従来の技術】
同期式２進カウンタ（以下単にカウンタ）は、一般によく知られているように、一定の周期を有するクロックに応答する多数のフリップフロップ等を用いてアップあるいはダウン計数動作を行う回路素子である。このようなカウンタは広く集積回路全般に用いられているが、中でも特に、アドレス信号を受けて内部のデータアクセス動作を遂行するメモリ装置等で必須的に使用される。初期の頃におけるカウンタは単純な形態で、前段の出力を受けて同期クロックの遷移に応答して次段に出力するものであった。そして後になって、動作の安定性と効率を改善させるために前段で発生させたキャリー信号を利用して各段の出力を行う方式のものが主に使用されるようになっている。
【０００３】
このようなキャリー信号を使用するカウンタにおいては、各段でキャリー信号の遷移にかかる時間（ｃａｒｒｙ ｒｉｐｐｌｅ ｔｉｍｅ）が必要なため、それによる伝送時間の遅延という短所がある。この点を解決するために、例えば米国特許第３，９４３，４７８号や同第４，６７９，２１６号に開示されているカウンタでは、全ての前段の出力信号を累進的にゲーティングして次段の入力信号に反映させる方式を使用している。しかし、組合せに使用されるＮＡＮＤゲート（このような用途の論理ゲートを“ｌｏｏｋ−ａｈｅａｄ”ゲートと称す）の入力側の構成が、各段でカウントが繰り返されるほど複雑で密になるので、カウンタ回路の集積化にとっては不利になる。
【０００４】
また、米国特許第４，０３７，０８５号に開示されているカウンタでは、各段で自体の電流を監視して次段の状態を決める方式を採用しているが、これも第１段から第２段に伝送されるキャリー信号の伝送時間からくる動作速度の効率性で満足のいくものではない。
【０００５】
以上のように、キャリー信号の伝送速度は、同期クロックの周期に応答するカウンタにおいてその性能を決定する重要な要素であることが分かる。これは特に、高速動作するダイナミックＲＡＭ等の半導体メモリ装置でカウンタを使用する場合に、アドレス計数に対する誤動作等の信頼性の面で改善しなければならない要素の１つである。
【０００６】
最近になって提示された半導体メモリ装置内蔵のカウンタの例が韓国特許出願第９３−７１２７号に開示されており、これに関する回路を図６に示す。このカウンタは、例えばアドレス信号Ａ０〜Ａ８を９つの計数段ＳＴ０〜ＳＴ８の各入力信号とし、そして同期クロックＣＬＫ、リセット信号ＳＥＴ、パワーアップエネーブル信号φＶＣＣＨが９つの計数段ＳＴ０〜ＳＴ８に共通に印加されるようになっている。
【０００７】
次段の計数段に供給されるキャリー信号ＣＡＲ０〜ＣＡＲ７のうち、第１キャリー信号ＣＡＲ０のみが第１出力信号Ｑ０と同じであり、残りの第２〜第８キャリー信号ＣＡＲ１〜ＣＡＲ７は、直前の計数段に供給されたキャリー信号と直前の計数段の出力信号とを、ゲート手段としてのＮＡＮＤゲート１１、１３、１５、１７、１９、２１、２３（以下、１１〜２３とする）及びＮＯＴゲート１２、１４、１６、１８、２０、２２、２４（以下、１２〜２４とする）を用いて組合せた信号である。
【０００８】
図７に計数段ＳＴｉ（ｉ＝０〜８）として使用されるＴ−フリップフロップの回路例を、図８〜図１０に図６の回路の動作タイミングを示す。以下、これらの図面を参照しながら動作の詳細について説明する。
【０００９】
図７において、リセット信号ＳＥＴが論理“ハイ”へエネーブルされることにより、アドレス信号Ａｉがラッチ回路６６にラッチされる。アドレス信号Ａｉがラッチされると、リセット信号ＳＥＴは論理“ロウ”に遷移する。キャリー信号ＣＡＲｉ−１が論理“ロウ”の間はノード４０の電位が論理“ロウ”で、伝送ゲート６４は非導通状態にある。したがって、伝送ゲート６２が論理“ロウ”のノード４０の電位により導通状態になっても、ラッチ回路６６から出力されるアドレス信号Ａｉの反転信号はその初期論理状態からトグル（ｔｏｇｇｌｅ）されることはない。一方、キャリー信号ＣＡＲｉ−１が論理“ハイ”となってその間に同期クロックＣＬＫが論理“ロウ”になると、伝送ゲート６２が非導通状態、伝送ゲート６４が導通状態になり、ラッチ回路６６はインバータ７２によってアドレス信号Ａｉの初期論理状態から反転した信号をラッチする。その後、同期クロックＣＬＫが論理“ロウ”から論理“ハイ”に遷移すると、伝送ゲート６４が非導通状態、伝送ゲート６２が導通状態になり、ラッチ回路６６の出力信号がラッチ回路６８にラッチされ、出力信号Ｑｉがトグルされる。つまり、図７のＴ−フリップフロップは、キャリー信号ＣＡＲｉ−１によりアドレス信号Ａｉからトグルされる出力信号Ｑｉを発生する回路である。
【００１０】
図８〜図１０に示すように、第１キャリー信号ＣＡＲ０を除いた各キャリー信号ＣＡＲ１〜ＣＡＲ７は、前段に供給されるキャリー信号がＮＡＮＤゲート１１〜２３及びＮＯＴゲート１２〜２４を介した後に発生される信号なので、そのＮＡＮＤゲート及びＮＯＴゲートによる２段階の遅延時間（以下『２Ｄ』とする）が経過した後、次段に供給される。すなわち、例えば第２キャリー信号ＣＡＲ１は、第１キャリー信号ＣＡＲ０がＮＡＮＤゲート１１及びＮＯＴゲート１２を通過する結果、第１キャリー信号ＣＡＲ０より２Ｄ遅延した後に第２計数段ＳＴ２に供給される。したがって、これが繰り返される結果として、第１キャリー信号ＣＡＲ０を基準とした各キャリー信号ＣＡＲ１〜ＣＡＲ７の遅延時間は、第２キャリー信号ＣＡＲ１＝２Ｄ、第３キャリー信号ＣＡＲ２＝４Ｄ（２Ｄ×２）、第４キャリー信号ＣＡＲ３＝６Ｄ（２Ｄ×３）、第５キャリー信号ＣＡＲ４＝８Ｄ（２Ｄ×４）、第６キャリー信号ＣＡＲ５＝１０Ｄ（２Ｄ×５）、第７キャリー信号ＣＡＲ６＝１２Ｄ（２Ｄ×６）、第８キャリー信号ＣＡＲ７＝１４Ｄ（２Ｄ×７）となっていく。
【００１１】
各キャリー信号ＣＡＲ１〜ＣＡＲ７は、真前の計数段ＳＴｉの出力信号Ｑｉと真前の計数段ＳＴｉに供給されたキャリー信号ＣＡＲｉ−１とのＮＡＮＤ・ＮＯＴ演算によって発生される。そして、このキャリー信号ＣＡＲｉ−１が論理“ハイ”でリセット信号ＳＥＴが論理“ロウ”のときに同期クロックＣＬＫが論理“ロウ”になると、図７に示すＮＯＲゲート５４の出力が論理“ハイ”となってラッチ回路６６がトグルされ、その後、同期クロックＣＬＫが論理“ハイ”に遷移することにより出力信号Ｑｉがトグルされる。このとき、図７のＴ−フリップフロップ内のＮＯＲゲート５４に対する論理“ハイ”のキャリー信号伝送は同期クロックＣＬＫのトリガアップ（論理“ロウ”から論理“ハイ”への遷移）時点以前に完了し、その後の論理“ロウ”のキャリー信号伝送は同期クロックＣＬＫの論理“ハイ”の間に、すなわち同期クロックＣＬＫのトリガダウン（論理“ハイ”から論理“ロウ”への遷移）時点以前に完了しなければならない。例えば、図９の第６キャリー信号ＣＡＲ５は、６５番目の同期クロックＣＬＫのトリガアップ前に論理“ハイ”へ遷移し、且つ６５番目の同期クロックＣＬＫのトリガダウン前に論理“ロウ”へ遷移しなければならない。
【００１２】
つまり、論理“ハイ”のキャリー信号伝送は、同期クロックＣＬＫの一周期（例えば６４番目の同期クロックＣＬＫのトリガアップ時点と６５番目の同期クロックＣＬＫのトリガアップ時点との間）に相当するだけの時間的余裕があるが、反面、論理“ロウ”のキャリー信号伝送は、同期クロックＣＬＫのパルス幅（例えば６５番目の同期クロックＣＬＫの論理“ハイ”のパルス幅）に相当する時間しか余裕がない。
【００１３】
論理“ロウ”のキャリー信号伝送は、リセット信号ＳＥＴが論理“ロウ”でカウンタの計数動作のみが進行される場合には、前段の出力信号Ｑｉが同期クロックＣＬＫのトリガアップに従って論理“ロウ”となれば伝送されるため、第１キャリー信号ＣＡＲ０から２Ｄだけの遅延で最後まで伝送される。したがって、同期クロックＣＬＫの論理“ハイ”の期間内で伝送され得る。
【００１４】
しかしながら、論理“ハイ”のキャリー信号伝送については、上述のように２Ｄずつの遅延が発生していくため、例えば図１０の２５７番目の同期クロックＣＬＫに対してのように、第８キャリー信号ＣＡＲ７の論理“ハイ”伝送がずれ込んでしまい、上記のタイミング規制があるために出力信号Ｑ８のトグルに要する時間が不足し、安定したカウント動作を保証できないという現象が生じる。
【００１５】
以上のように、同期クロックＣＬＫによる出力信号Ｑ０〜Ｑ８の発生に関しキャリー信号ＣＡＲ０〜ＣＡＲ７の論理“ハイ”のパルス幅がある程度以上でなければならないにも関わらず、従来のカウンタにおいては、キャリー信号伝送遅延の累積により、出力信号Ｑｉのトグルに対する計数段ＳＴｉ内での必要時間が短縮してしまう現象を生じやすい。その結果、動作速度の低下は勿論のこと、動作安定性にも影響が出てしまうという問題点がある。
【００１６】
また、計数動作の進行にあたって１番目の同期クロックＣＬＫの際にリセット信号ＳＥＴがエネーブルされる場合に、以前の同期クロックＣＬＫによって生成された出力信号Ｑｉとキャリー信号ＣＡＲｉ−１がすべて論理“ハイ”にあり、新しいアドレスにより第１キャリー信号ＣＡＲ０のみが論理“ロウ”になるとき、その論理“ロウ”の第８キャリー信号ＣＡＲ７までの伝送は、リセット信号ＳＥＴが論理“ロウ”となる前に終わらなければならない。ところが、図６に示す回路の場合には最大２Ｄ×７の遅延が発生するため、この点でも確実・安定な高速動作に影響を及ぼしている。
【００１７】
【発明が解決しようとする課題】
したがって本発明の目的は、動作速度を従来より速くすることができる同期式２進カウンタを提供することにある。また、本発明の他の目的は、キャリー信号の伝送速度をより速くすることが可能なキャリー信号を用いた同期式２進カウンタを提供することにある。さらに、本発明のまた他の目的は、半導体メモリ装置等への集積化が容易で且つ動作速度の向上した同期式２進カウンタ提供することにある。加えて、本発明の更に他の目的は、前段で発生したキャリー信号に応答して信号の直列伝送を行う電子回路について、信号の伝送速度を向上させられるような構成を提供することにある。
【００１８】
【課題を解決するための手段】
このような目的を達成するために本発明は、キャリー信号を用いた複数の計数段を有する同期式２進カウンタについて、前段から送られてくるキャリー信号及び自段の出力信号を入力とする第１のゲート手段と、第１のゲート手段の出力を入力とし次段のキャリー信号として出力する第２のゲート手段と、第１のゲート手段の出力及び次段の出力信号を入力とし次々段のキャリー信号として出力する第３のゲート手段と、の組み合わせによりキャリー信号を伝送していくように構成することを１つの特徴とする。
【００１９】
また、ゲート手段により伝送されるキャリー信号を用いた複数の計数段を有する同期式２進カウンタについて、複数の計数段を少なくとも下位計数段と上位計数段のグループに分け、そして下位計数段における最初のキャリー信号を、上位計数段における最初のキャリー信号を発生するゲート手段の入力とするように構成することを更なる特徴とする。
【００２０】
上記１つめの構成によれば、主に論理“ハイ”のキャリー信号伝送が高速化され、また、上記２つめの構成によれば、主に論理“ロウ”のキャリー信号伝送が高速化される。したがって、これら２つの構成を合わせて用いるようにするのがより好ましい。尚、『ゲート手段』とは、１つ又は複数個の入力と１つの出力をもつものであって、すべての入力端子における特定の入力信号の組合せに対して出力を生ずる（あるいは出力を抑制する）ような機能をもたせた手段を意味するものとする。これの代表例として論理ゲートがあげられる。
【００２１】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。ただし、以下の説明に限らず、その他にも本発明の技術的思想の範囲に含まれる実施形態が可能であることは、当業者なら容易に想到できるものである。
【００２２】
図１は、本発明による同期式２進カウンタ（以下単にカウンタ）の実施例を示す概略回路図である。同図のカウンタは、リセット信号ＳＥＴと、一定周期の同期クロックＣＬＫと、電源の供給に応答して計数段を駆動させるパワーアップエネーブル信号φＶＣＣＨと、が共通に印加され、アドレス信号Ａ０〜Ａ８及びキャリー信号ＣＡＲ０〜ＣＡＲ７を基に出力信号Ｑ０〜Ｑ８を出力する９つの計数段ＳＴ０〜ＳＴ８を有するものを一例として示している。各計数段ＳＴ０〜ＳＴ８には、図７に示すようなＴ−フリップフロップが使用されている。
【００２３】
第１計数段ＳＴ０から発生される第１キャリー信号ＣＡＲ０は、直接的に第２計数段ＳＴ１に供給され、また第２計数段ＳＴ１から発生される第２出力信号Ｑ１と共にＮＡＮＤゲート５１（第１のゲート手段）に入力される。ＮＡＮＤゲート５１の出力信号は、ＮＯＴゲート７１（第２のゲート手段）を通じて反転されて第２キャリー信号ＣＡＲ１として第３計数段ＳＴ２に供給され、またインバータ８１を介した第３出力信号Ｑ２の反転信号と共にＮＯＲゲート６１（第３のゲート手段）に入力される。ＮＯＲゲート６１の出力信号は、第３キャリー信号ＣＡＲ２として第４計数段ＳＴ３に供給され、また第４出力信号Ｑ３と共にＮＡＮＤゲート５３（第１のゲート手段）に入力される。ＮＡＮＤゲート５３の出力信号は、ＮＯＴゲート７３（第２のゲート手段）を通じて反転されて第４キャリー信号ＣＡＲ３として第５計数段ＳＴ４に供給され、またインバータ８３を介した第５出力信号Ｑ４の反転信号と共にＮＯＲゲート６３（第３のゲート手段）に入力される。ＮＯＲゲート６３の出力信号は、第５キャリー信号ＣＡＲ４として第６計数段ＳＴ５に供給され、また第６出力信号Ｑ５と共にＮＡＮＤゲート５５（第１のゲート手段）に入力される。
【００２４】
ここで、ＮＡＮＤゲート５５は、第１キャリー信号ＣＡＲ０、ＮＯＲゲート６３の出力信号である第５キャリー信号ＣＡＲ４、そして第６出力信号Ｑ５を入力としている。この入力組合せが速度改善策の１つで、後述のように下位計数段で発生したキャリー信号を上位計数段に反映させるものである。
【００２５】
ＮＡＮＤゲート５５の出力信号は、ＮＯＴゲート７５（第２のゲート手段）を通じて反転されて第６キャリー信号ＣＡＲ５として第７計数段ＳＴ６に供給され、またインバータ８５を介した第７出力信号Ｑ６の反転信号と共にＮＯＲゲート６５（第３のゲート手段）に入力される。ＮＯＲゲート６５の出力信号は、第７キャリー信号ＣＡＲ６として第８計数段ＳＴ７に供給され、また第８出力信号Ｑ７と共にＮＡＮＤゲート５７に入力される。ＮＡＮＤゲート５７の出力信号は、ＮＯＴゲート７７を通じて反転されて第８キャリー信号ＣＡＲ７として第９計数段ＳＴ８に供給される。そして最終的に、第９計数段ＳＴ８から第９出力信号Ｑ８が発生されることにより、５１２の同期クロックパルスにかけて進行される計数動作の１サイクルが完了する。
【００２６】
図１において、第１計数段ＳＴ０から第６計数段ＳＴ５までが下位計数段に該当し、第７計数段ＳＴ６から第９計数段ＳＴ８までが上位計数段に該当する。また、第４計数段ＳＴ３を基準（自段）とすると、第３計数段ＳＴ２は第４計数段ＳＴ３の前段、第５計数段ＳＴ４は第４計数段ＳＴ３の次段、そして第６計数段ＳＴ５は次々段となる。
【００２７】
図６に示す従来のカウンタと、この例のカウンタとを対比してキャリー信号の論理“ハイ”伝送について説明する。まず、従来のカウンタでは、前述のように１つのキャリー信号と次のキャリー信号との間の伝送時間に２Ｄの遅延が常に発生する。これは図６に示すように、次段の計数段に必要なキャリー信号の伝送過程で常にＮＡＮＤゲート及びＮＯＴゲートを経る２段階のゲート遅延が存在するためであるのは、すでに述べたとおりである。
【００２８】
一方、この実施例では、第２キャリー信号ＣＡＲ１は、第１キャリー信号ＣＡＲ０がＮＡＮＤゲート５１−ＮＯＴゲート７１を通過する２段階のゲート遅延を経て伝送されるので、図２〜図４に示すように、第１キャリー信号ＣＡＲ０から２Ｄの遅延で伝送される。次いで、第３キャリー信号ＣＡＲ２は、第１キャリー信号ＣＡＲ０がＮＡＮＤゲート５１−ＮＯＲゲート６１を通過する２段階のゲート遅延を経るので、第２キャリー信号ＣＡＲ１と同様、第１キャリー信号ＣＡＲ０から２Ｄの遅延で伝送される（従来例では２Ｄ×２＝４Ｄ）。そして、第４、第５キャリー信号ＣＡＲ３、ＣＡＲ４は、第３キャリー信号ＣＡＲ２がＮＡＮＤゲート５３−ＮＯＴゲート７３及びＮＡＮＤゲート５３−ＮＯＲゲート６３を通過する２段階のゲート遅延をそれぞれ経て伝送されるので、図３及び図４に示すように、第１キャリー信号ＣＡＲ０から２Ｄ×２の遅延で伝送される（従来例では２Ｄ×３＝６Ｄ、２Ｄ×４＝８Ｄ）。さらに、第６、第７キャリー信号ＣＡＲ５、ＣＡＲ６は、第５キャリー信号ＣＡＲ４がＮＡＮＤゲート５５−ＮＯＴゲート７５及びＮＡＮＤゲート５５−ＮＯＲゲート６５を通過する２段階のゲート遅延をそれぞれ経て伝送されるので、第１キャリー信号ＣＡＲ０から２Ｄ×３の遅延で伝送される（従来例では２Ｄ×５＝１０Ｄ、２Ｄ×６＝１２Ｄ）。最後の第８キャリー信号ＣＡＲ７は、第７キャリー信号ＣＡＲ６がＮＡＮＤゲート５７−ＮＯＴゲート７７を通過する２段階のゲート遅延を経るので、図４に示すように、第１キャリー信号ＣＡＲ０から２Ｄ×４の遅延で伝送される（従来例では２Ｄ×７＝１４Ｄ）。すなわち、従来の１／２程度の遅延ですむ。
【００２９】
したがって、最終の計数段でもキャリー信号は、次の同期クロックＣＬＫ（例えば５１３番目の同期クロックＣＬＫ）のトリガアップ前までに確実に論理“ハイ”の伝送を完了でき、従来の問題点が解決される。
【００３０】
また、この実施例によれば、前述の計数動作の進行にあたってリセット信号ＳＥＴがエネーブルされる際でも、第２、第３キャリー信号ＣＡＲ１、ＣＡＲ２は２Ｄの遅延、第４、第５キャリー信号ＣＡＲ３、ＣＡＲ４は２Ｄ×２の遅延で伝送される。そして、第６、第７キャリー信号ＣＡＲ５、ＣＡＲ６は、信号線５０を介して第１キャリー信号ＣＡＲ０が直接的にＮＡＮＤゲート５５へ送られるので、ＮＡＮＤゲート５５−ＮＯＴゲート７５及びＮＡＮＤゲート５５−ＮＯＲゲート６５をそれぞれ通過する２Ｄの遅延で伝送され、したがって第８キャリー信号ＣＡＲ７は２Ｄ×２の遅延で伝送される。つまり、最大２Ｄ×２の遅延で伝送が完了するので、リセット信号ＳＥＴのパルス幅内で十分に論理“ロウ”のキャリー信号を伝送し得る。
【００３１】
尚、図５に、図２〜図４及び図８〜図１０の関係を図示しておく。
【００３２】
上述した実施例は、アドレス信号を入力とする９ビットの同期式２進カウンタを一例として説明したが、ビット数等は特にこれに限定されるものではなく、その他幅広く応用可能であることは、この分野で通常の知識を有する者には容易に分かることである。また、下位計数段と上位計数段の２つのグループに分ける例のみを示したが、計数段の増加に従い下位、中位、上位等の更に複数のグループに分けても同様の構成で伝送速度を向上させられることは、特に説明するまでもなく容易に理解できよう。
【００３３】
【発明の効果】
以上述べてきたように本発明のカウンタによれば、キャリー信号伝送遅延が大幅に減少するので、確実で安定した高速動作を実現でき、また、従来に比べてより短い周期の同期クロックでも確実なトグルが可能となり、より高速動作のメモリ装置に非常に有用である。加えて、下位計数段のキャリー信号を用いて上位計数段のキャリー信号を発生させ、キャリー信号伝送にかかる段階数を減らしたことにより、キャリー信号の伝送速度が向上し、したがってカウンタの性能が格段に向上するという効果も奏する。
【図面の簡単な説明】
【図１】本発明による同期式２進カウンタの実施例を示す回路図。
【図２】図１の回路の動作タイミング図。
【図３】図２に続く動作タイミング図。
【図４】図３に続く動作タイミング図。
【図５】図２〜図３の関係と図７〜図１０の関係をそれぞれ示す説明図。
【図６】従来の同期式２進カウンタの回路図。
【図７】図６の回路の計数段を構成するＴ−フリップフロップの回路図。
【図８】図６の回路の動作タイミング図。
【図９】図８に続く動作タイミング図。
【図１０】図９に続く動作タイミング図。
【符号の説明】
５１〜７７ ゲート手段
ＳＴ０〜ＳＴ８ 計数段
ＣＡＲ０〜ＣＡＲ７ キャリー信号
Ａ０〜Ａ８ アドレス信号
ＣＬＫ 同期クロック
ＳＥＴ リセット信号
【産業上の利用分野】
本発明は同期式２進カウンタに関し、特に、キャリー（ｃａｒｒｙ ）信号による信号伝送方式を採用した同期式２進カウンタに関するものである。
【０００２】
【従来の技術】
同期式２進カウンタ（以下単にカウンタ）は、一般によく知られているように、一定の周期を有するクロックに応答する多数のフリップフロップ等を用いてアップあるいはダウン計数動作を行う回路素子である。このようなカウンタは広く集積回路全般に用いられているが、中でも特に、アドレス信号を受けて内部のデータアクセス動作を遂行するメモリ装置等で必須的に使用される。初期の頃におけるカウンタは単純な形態で、前段の出力を受けて同期クロックの遷移に応答して次段に出力するものであった。そして後になって、動作の安定性と効率を改善させるために前段で発生させたキャリー信号を利用して各段の出力を行う方式のものが主に使用されるようになっている。
【０００３】
このようなキャリー信号を使用するカウンタにおいては、各段でキャリー信号の遷移にかかる時間（ｃａｒｒｙ ｒｉｐｐｌｅ ｔｉｍｅ）が必要なため、それによる伝送時間の遅延という短所がある。この点を解決するために、例えば米国特許第３，９４３，４７８号や同第４，６７９，２１６号に開示されているカウンタでは、全ての前段の出力信号を累進的にゲーティングして次段の入力信号に反映させる方式を使用している。しかし、組合せに使用されるＮＡＮＤゲート（このような用途の論理ゲートを“ｌｏｏｋ−ａｈｅａｄ”ゲートと称す）の入力側の構成が、各段でカウントが繰り返されるほど複雑で密になるので、カウンタ回路の集積化にとっては不利になる。
【０００４】
また、米国特許第４，０３７，０８５号に開示されているカウンタでは、各段で自体の電流を監視して次段の状態を決める方式を採用しているが、これも第１段から第２段に伝送されるキャリー信号の伝送時間からくる動作速度の効率性で満足のいくものではない。
【０００５】
以上のように、キャリー信号の伝送速度は、同期クロックの周期に応答するカウンタにおいてその性能を決定する重要な要素であることが分かる。これは特に、高速動作するダイナミックＲＡＭ等の半導体メモリ装置でカウンタを使用する場合に、アドレス計数に対する誤動作等の信頼性の面で改善しなければならない要素の１つである。
【０００６】
最近になって提示された半導体メモリ装置内蔵のカウンタの例が韓国特許出願第９３−７１２７号に開示されており、これに関する回路を図６に示す。このカウンタは、例えばアドレス信号Ａ０〜Ａ８を９つの計数段ＳＴ０〜ＳＴ８の各入力信号とし、そして同期クロックＣＬＫ、リセット信号ＳＥＴ、パワーアップエネーブル信号φＶＣＣＨが９つの計数段ＳＴ０〜ＳＴ８に共通に印加されるようになっている。
【０００７】
次段の計数段に供給されるキャリー信号ＣＡＲ０〜ＣＡＲ７のうち、第１キャリー信号ＣＡＲ０のみが第１出力信号Ｑ０と同じであり、残りの第２〜第８キャリー信号ＣＡＲ１〜ＣＡＲ７は、直前の計数段に供給されたキャリー信号と直前の計数段の出力信号とを、ゲート手段としてのＮＡＮＤゲート１１、１３、１５、１７、１９、２１、２３（以下、１１〜２３とする）及びＮＯＴゲート１２、１４、１６、１８、２０、２２、２４（以下、１２〜２４とする）を用いて組合せた信号である。
【０００８】
図７に計数段ＳＴｉ（ｉ＝０〜８）として使用されるＴ−フリップフロップの回路例を、図８〜図１０に図６の回路の動作タイミングを示す。以下、これらの図面を参照しながら動作の詳細について説明する。
【０００９】
図７において、リセット信号ＳＥＴが論理“ハイ”へエネーブルされることにより、アドレス信号Ａｉがラッチ回路６６にラッチされる。アドレス信号Ａｉがラッチされると、リセット信号ＳＥＴは論理“ロウ”に遷移する。キャリー信号ＣＡＲｉ−１が論理“ロウ”の間はノード４０の電位が論理“ロウ”で、伝送ゲート６４は非導通状態にある。したがって、伝送ゲート６２が論理“ロウ”のノード４０の電位により導通状態になっても、ラッチ回路６６から出力されるアドレス信号Ａｉの反転信号はその初期論理状態からトグル（ｔｏｇｇｌｅ）されることはない。一方、キャリー信号ＣＡＲｉ−１が論理“ハイ”となってその間に同期クロックＣＬＫが論理“ロウ”になると、伝送ゲート６２が非導通状態、伝送ゲート６４が導通状態になり、ラッチ回路６６はインバータ７２によってアドレス信号Ａｉの初期論理状態から反転した信号をラッチする。その後、同期クロックＣＬＫが論理“ロウ”から論理“ハイ”に遷移すると、伝送ゲート６４が非導通状態、伝送ゲート６２が導通状態になり、ラッチ回路６６の出力信号がラッチ回路６８にラッチされ、出力信号Ｑｉがトグルされる。つまり、図７のＴ−フリップフロップは、キャリー信号ＣＡＲｉ−１によりアドレス信号Ａｉからトグルされる出力信号Ｑｉを発生する回路である。
【００１０】
図８〜図１０に示すように、第１キャリー信号ＣＡＲ０を除いた各キャリー信号ＣＡＲ１〜ＣＡＲ７は、前段に供給されるキャリー信号がＮＡＮＤゲート１１〜２３及びＮＯＴゲート１２〜２４を介した後に発生される信号なので、そのＮＡＮＤゲート及びＮＯＴゲートによる２段階の遅延時間（以下『２Ｄ』とする）が経過した後、次段に供給される。すなわち、例えば第２キャリー信号ＣＡＲ１は、第１キャリー信号ＣＡＲ０がＮＡＮＤゲート１１及びＮＯＴゲート１２を通過する結果、第１キャリー信号ＣＡＲ０より２Ｄ遅延した後に第２計数段ＳＴ２に供給される。したがって、これが繰り返される結果として、第１キャリー信号ＣＡＲ０を基準とした各キャリー信号ＣＡＲ１〜ＣＡＲ７の遅延時間は、第２キャリー信号ＣＡＲ１＝２Ｄ、第３キャリー信号ＣＡＲ２＝４Ｄ（２Ｄ×２）、第４キャリー信号ＣＡＲ３＝６Ｄ（２Ｄ×３）、第５キャリー信号ＣＡＲ４＝８Ｄ（２Ｄ×４）、第６キャリー信号ＣＡＲ５＝１０Ｄ（２Ｄ×５）、第７キャリー信号ＣＡＲ６＝１２Ｄ（２Ｄ×６）、第８キャリー信号ＣＡＲ７＝１４Ｄ（２Ｄ×７）となっていく。
【００１１】
各キャリー信号ＣＡＲ１〜ＣＡＲ７は、真前の計数段ＳＴｉの出力信号Ｑｉと真前の計数段ＳＴｉに供給されたキャリー信号ＣＡＲｉ−１とのＮＡＮＤ・ＮＯＴ演算によって発生される。そして、このキャリー信号ＣＡＲｉ−１が論理“ハイ”でリセット信号ＳＥＴが論理“ロウ”のときに同期クロックＣＬＫが論理“ロウ”になると、図７に示すＮＯＲゲート５４の出力が論理“ハイ”となってラッチ回路６６がトグルされ、その後、同期クロックＣＬＫが論理“ハイ”に遷移することにより出力信号Ｑｉがトグルされる。このとき、図７のＴ−フリップフロップ内のＮＯＲゲート５４に対する論理“ハイ”のキャリー信号伝送は同期クロックＣＬＫのトリガアップ（論理“ロウ”から論理“ハイ”への遷移）時点以前に完了し、その後の論理“ロウ”のキャリー信号伝送は同期クロックＣＬＫの論理“ハイ”の間に、すなわち同期クロックＣＬＫのトリガダウン（論理“ハイ”から論理“ロウ”への遷移）時点以前に完了しなければならない。例えば、図９の第６キャリー信号ＣＡＲ５は、６５番目の同期クロックＣＬＫのトリガアップ前に論理“ハイ”へ遷移し、且つ６５番目の同期クロックＣＬＫのトリガダウン前に論理“ロウ”へ遷移しなければならない。
【００１２】
つまり、論理“ハイ”のキャリー信号伝送は、同期クロックＣＬＫの一周期（例えば６４番目の同期クロックＣＬＫのトリガアップ時点と６５番目の同期クロックＣＬＫのトリガアップ時点との間）に相当するだけの時間的余裕があるが、反面、論理“ロウ”のキャリー信号伝送は、同期クロックＣＬＫのパルス幅（例えば６５番目の同期クロックＣＬＫの論理“ハイ”のパルス幅）に相当する時間しか余裕がない。
【００１３】
論理“ロウ”のキャリー信号伝送は、リセット信号ＳＥＴが論理“ロウ”でカウンタの計数動作のみが進行される場合には、前段の出力信号Ｑｉが同期クロックＣＬＫのトリガアップに従って論理“ロウ”となれば伝送されるため、第１キャリー信号ＣＡＲ０から２Ｄだけの遅延で最後まで伝送される。したがって、同期クロックＣＬＫの論理“ハイ”の期間内で伝送され得る。
【００１４】
しかしながら、論理“ハイ”のキャリー信号伝送については、上述のように２Ｄずつの遅延が発生していくため、例えば図１０の２５７番目の同期クロックＣＬＫに対してのように、第８キャリー信号ＣＡＲ７の論理“ハイ”伝送がずれ込んでしまい、上記のタイミング規制があるために出力信号Ｑ８のトグルに要する時間が不足し、安定したカウント動作を保証できないという現象が生じる。
【００１５】
以上のように、同期クロックＣＬＫによる出力信号Ｑ０〜Ｑ８の発生に関しキャリー信号ＣＡＲ０〜ＣＡＲ７の論理“ハイ”のパルス幅がある程度以上でなければならないにも関わらず、従来のカウンタにおいては、キャリー信号伝送遅延の累積により、出力信号Ｑｉのトグルに対する計数段ＳＴｉ内での必要時間が短縮してしまう現象を生じやすい。その結果、動作速度の低下は勿論のこと、動作安定性にも影響が出てしまうという問題点がある。
【００１６】
また、計数動作の進行にあたって１番目の同期クロックＣＬＫの際にリセット信号ＳＥＴがエネーブルされる場合に、以前の同期クロックＣＬＫによって生成された出力信号Ｑｉとキャリー信号ＣＡＲｉ−１がすべて論理“ハイ”にあり、新しいアドレスにより第１キャリー信号ＣＡＲ０のみが論理“ロウ”になるとき、その論理“ロウ”の第８キャリー信号ＣＡＲ７までの伝送は、リセット信号ＳＥＴが論理“ロウ”となる前に終わらなければならない。ところが、図６に示す回路の場合には最大２Ｄ×７の遅延が発生するため、この点でも確実・安定な高速動作に影響を及ぼしている。
【００１７】
【発明が解決しようとする課題】
したがって本発明の目的は、動作速度を従来より速くすることができる同期式２進カウンタを提供することにある。また、本発明の他の目的は、キャリー信号の伝送速度をより速くすることが可能なキャリー信号を用いた同期式２進カウンタを提供することにある。さらに、本発明のまた他の目的は、半導体メモリ装置等への集積化が容易で且つ動作速度の向上した同期式２進カウンタ提供することにある。加えて、本発明の更に他の目的は、前段で発生したキャリー信号に応答して信号の直列伝送を行う電子回路について、信号の伝送速度を向上させられるような構成を提供することにある。
【００１８】
【課題を解決するための手段】
このような目的を達成するために本発明は、キャリー信号を用いた複数の計数段を有する同期式２進カウンタについて、前段から送られてくるキャリー信号及び自段の出力信号を入力とする第１のゲート手段と、第１のゲート手段の出力を入力とし次段のキャリー信号として出力する第２のゲート手段と、第１のゲート手段の出力及び次段の出力信号を入力とし次々段のキャリー信号として出力する第３のゲート手段と、の組み合わせによりキャリー信号を伝送していくように構成することを１つの特徴とする。
【００１９】
また、ゲート手段により伝送されるキャリー信号を用いた複数の計数段を有する同期式２進カウンタについて、複数の計数段を少なくとも下位計数段と上位計数段のグループに分け、そして下位計数段における最初のキャリー信号を、上位計数段における最初のキャリー信号を発生するゲート手段の入力とするように構成することを更なる特徴とする。
【００２０】
上記１つめの構成によれば、主に論理“ハイ”のキャリー信号伝送が高速化され、また、上記２つめの構成によれば、主に論理“ロウ”のキャリー信号伝送が高速化される。したがって、これら２つの構成を合わせて用いるようにするのがより好ましい。尚、『ゲート手段』とは、１つ又は複数個の入力と１つの出力をもつものであって、すべての入力端子における特定の入力信号の組合せに対して出力を生ずる（あるいは出力を抑制する）ような機能をもたせた手段を意味するものとする。これの代表例として論理ゲートがあげられる。
【００２１】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。ただし、以下の説明に限らず、その他にも本発明の技術的思想の範囲に含まれる実施形態が可能であることは、当業者なら容易に想到できるものである。
【００２２】
図１は、本発明による同期式２進カウンタ（以下単にカウンタ）の実施例を示す概略回路図である。同図のカウンタは、リセット信号ＳＥＴと、一定周期の同期クロックＣＬＫと、電源の供給に応答して計数段を駆動させるパワーアップエネーブル信号φＶＣＣＨと、が共通に印加され、アドレス信号Ａ０〜Ａ８及びキャリー信号ＣＡＲ０〜ＣＡＲ７を基に出力信号Ｑ０〜Ｑ８を出力する９つの計数段ＳＴ０〜ＳＴ８を有するものを一例として示している。各計数段ＳＴ０〜ＳＴ８には、図７に示すようなＴ−フリップフロップが使用されている。
【００２３】
第１計数段ＳＴ０から発生される第１キャリー信号ＣＡＲ０は、直接的に第２計数段ＳＴ１に供給され、また第２計数段ＳＴ１から発生される第２出力信号Ｑ１と共にＮＡＮＤゲート５１（第１のゲート手段）に入力される。ＮＡＮＤゲート５１の出力信号は、ＮＯＴゲート７１（第２のゲート手段）を通じて反転されて第２キャリー信号ＣＡＲ１として第３計数段ＳＴ２に供給され、またインバータ８１を介した第３出力信号Ｑ２の反転信号と共にＮＯＲゲート６１（第３のゲート手段）に入力される。ＮＯＲゲート６１の出力信号は、第３キャリー信号ＣＡＲ２として第４計数段ＳＴ３に供給され、また第４出力信号Ｑ３と共にＮＡＮＤゲート５３（第１のゲート手段）に入力される。ＮＡＮＤゲート５３の出力信号は、ＮＯＴゲート７３（第２のゲート手段）を通じて反転されて第４キャリー信号ＣＡＲ３として第５計数段ＳＴ４に供給され、またインバータ８３を介した第５出力信号Ｑ４の反転信号と共にＮＯＲゲート６３（第３のゲート手段）に入力される。ＮＯＲゲート６３の出力信号は、第５キャリー信号ＣＡＲ４として第６計数段ＳＴ５に供給され、また第６出力信号Ｑ５と共にＮＡＮＤゲート５５（第１のゲート手段）に入力される。
【００２４】
ここで、ＮＡＮＤゲート５５は、第１キャリー信号ＣＡＲ０、ＮＯＲゲート６３の出力信号である第５キャリー信号ＣＡＲ４、そして第６出力信号Ｑ５を入力としている。この入力組合せが速度改善策の１つで、後述のように下位計数段で発生したキャリー信号を上位計数段に反映させるものである。
【００２５】
ＮＡＮＤゲート５５の出力信号は、ＮＯＴゲート７５（第２のゲート手段）を通じて反転されて第６キャリー信号ＣＡＲ５として第７計数段ＳＴ６に供給され、またインバータ８５を介した第７出力信号Ｑ６の反転信号と共にＮＯＲゲート６５（第３のゲート手段）に入力される。ＮＯＲゲート６５の出力信号は、第７キャリー信号ＣＡＲ６として第８計数段ＳＴ７に供給され、また第８出力信号Ｑ７と共にＮＡＮＤゲート５７に入力される。ＮＡＮＤゲート５７の出力信号は、ＮＯＴゲート７７を通じて反転されて第８キャリー信号ＣＡＲ７として第９計数段ＳＴ８に供給される。そして最終的に、第９計数段ＳＴ８から第９出力信号Ｑ８が発生されることにより、５１２の同期クロックパルスにかけて進行される計数動作の１サイクルが完了する。
【００２６】
図１において、第１計数段ＳＴ０から第６計数段ＳＴ５までが下位計数段に該当し、第７計数段ＳＴ６から第９計数段ＳＴ８までが上位計数段に該当する。また、第４計数段ＳＴ３を基準（自段）とすると、第３計数段ＳＴ２は第４計数段ＳＴ３の前段、第５計数段ＳＴ４は第４計数段ＳＴ３の次段、そして第６計数段ＳＴ５は次々段となる。
【００２７】
図６に示す従来のカウンタと、この例のカウンタとを対比してキャリー信号の論理“ハイ”伝送について説明する。まず、従来のカウンタでは、前述のように１つのキャリー信号と次のキャリー信号との間の伝送時間に２Ｄの遅延が常に発生する。これは図６に示すように、次段の計数段に必要なキャリー信号の伝送過程で常にＮＡＮＤゲート及びＮＯＴゲートを経る２段階のゲート遅延が存在するためであるのは、すでに述べたとおりである。
【００２８】
一方、この実施例では、第２キャリー信号ＣＡＲ１は、第１キャリー信号ＣＡＲ０がＮＡＮＤゲート５１−ＮＯＴゲート７１を通過する２段階のゲート遅延を経て伝送されるので、図２〜図４に示すように、第１キャリー信号ＣＡＲ０から２Ｄの遅延で伝送される。次いで、第３キャリー信号ＣＡＲ２は、第１キャリー信号ＣＡＲ０がＮＡＮＤゲート５１−ＮＯＲゲート６１を通過する２段階のゲート遅延を経るので、第２キャリー信号ＣＡＲ１と同様、第１キャリー信号ＣＡＲ０から２Ｄの遅延で伝送される（従来例では２Ｄ×２＝４Ｄ）。そして、第４、第５キャリー信号ＣＡＲ３、ＣＡＲ４は、第３キャリー信号ＣＡＲ２がＮＡＮＤゲート５３−ＮＯＴゲート７３及びＮＡＮＤゲート５３−ＮＯＲゲート６３を通過する２段階のゲート遅延をそれぞれ経て伝送されるので、図３及び図４に示すように、第１キャリー信号ＣＡＲ０から２Ｄ×２の遅延で伝送される（従来例では２Ｄ×３＝６Ｄ、２Ｄ×４＝８Ｄ）。さらに、第６、第７キャリー信号ＣＡＲ５、ＣＡＲ６は、第５キャリー信号ＣＡＲ４がＮＡＮＤゲート５５−ＮＯＴゲート７５及びＮＡＮＤゲート５５−ＮＯＲゲート６５を通過する２段階のゲート遅延をそれぞれ経て伝送されるので、第１キャリー信号ＣＡＲ０から２Ｄ×３の遅延で伝送される（従来例では２Ｄ×５＝１０Ｄ、２Ｄ×６＝１２Ｄ）。最後の第８キャリー信号ＣＡＲ７は、第７キャリー信号ＣＡＲ６がＮＡＮＤゲート５７−ＮＯＴゲート７７を通過する２段階のゲート遅延を経るので、図４に示すように、第１キャリー信号ＣＡＲ０から２Ｄ×４の遅延で伝送される（従来例では２Ｄ×７＝１４Ｄ）。すなわち、従来の１／２程度の遅延ですむ。
【００２９】
したがって、最終の計数段でもキャリー信号は、次の同期クロックＣＬＫ（例えば５１３番目の同期クロックＣＬＫ）のトリガアップ前までに確実に論理“ハイ”の伝送を完了でき、従来の問題点が解決される。
【００３０】
また、この実施例によれば、前述の計数動作の進行にあたってリセット信号ＳＥＴがエネーブルされる際でも、第２、第３キャリー信号ＣＡＲ１、ＣＡＲ２は２Ｄの遅延、第４、第５キャリー信号ＣＡＲ３、ＣＡＲ４は２Ｄ×２の遅延で伝送される。そして、第６、第７キャリー信号ＣＡＲ５、ＣＡＲ６は、信号線５０を介して第１キャリー信号ＣＡＲ０が直接的にＮＡＮＤゲート５５へ送られるので、ＮＡＮＤゲート５５−ＮＯＴゲート７５及びＮＡＮＤゲート５５−ＮＯＲゲート６５をそれぞれ通過する２Ｄの遅延で伝送され、したがって第８キャリー信号ＣＡＲ７は２Ｄ×２の遅延で伝送される。つまり、最大２Ｄ×２の遅延で伝送が完了するので、リセット信号ＳＥＴのパルス幅内で十分に論理“ロウ”のキャリー信号を伝送し得る。
【００３１】
尚、図５に、図２〜図４及び図８〜図１０の関係を図示しておく。
【００３２】
上述した実施例は、アドレス信号を入力とする９ビットの同期式２進カウンタを一例として説明したが、ビット数等は特にこれに限定されるものではなく、その他幅広く応用可能であることは、この分野で通常の知識を有する者には容易に分かることである。また、下位計数段と上位計数段の２つのグループに分ける例のみを示したが、計数段の増加に従い下位、中位、上位等の更に複数のグループに分けても同様の構成で伝送速度を向上させられることは、特に説明するまでもなく容易に理解できよう。
【００３３】
【発明の効果】
以上述べてきたように本発明のカウンタによれば、キャリー信号伝送遅延が大幅に減少するので、確実で安定した高速動作を実現でき、また、従来に比べてより短い周期の同期クロックでも確実なトグルが可能となり、より高速動作のメモリ装置に非常に有用である。加えて、下位計数段のキャリー信号を用いて上位計数段のキャリー信号を発生させ、キャリー信号伝送にかかる段階数を減らしたことにより、キャリー信号の伝送速度が向上し、したがってカウンタの性能が格段に向上するという効果も奏する。
【図面の簡単な説明】
【図１】本発明による同期式２進カウンタの実施例を示す回路図。
【図２】図１の回路の動作タイミング図。
【図３】図２に続く動作タイミング図。
【図４】図３に続く動作タイミング図。
【図５】図２〜図３の関係と図７〜図１０の関係をそれぞれ示す説明図。
【図６】従来の同期式２進カウンタの回路図。
【図７】図６の回路の計数段を構成するＴ−フリップフロップの回路図。
【図８】図６の回路の動作タイミング図。
【図９】図８に続く動作タイミング図。
【図１０】図９に続く動作タイミング図。
【符号の説明】
５１〜７７ ゲート手段
ＳＴ０〜ＳＴ８ 計数段
ＣＡＲ０〜ＣＡＲ７ キャリー信号
Ａ０〜Ａ８ アドレス信号
ＣＬＫ 同期クロック
ＳＥＴ リセット信号
Claims (7)
- キャリー信号を用いた複数の計数段を有する同期式２進カウンタにおいて、
前段から送られてくるキャリー信号及び自段の出力信号を入力とする第１のゲート手段と、第１のゲート手段の出力を入力とし次段のキャリー信号として出力する第２のゲート手段と、第１のゲート手段の出力及び次段の出力信号を入力とし次々段のキャリー信号として出力する第３のゲート手段と、の組み合わせによりキャリー信号を伝送していくようにしたことを特徴とする同期式２進カウンタ。 - 複数の計数段を少なくとも下位計数段と上位計数段のグループに分け、そして下位計数段における最初のキャリー信号を上位計数段に関する最初の第１のゲート手段の入力とするようにした請求項１記載の同期式２進カウンタ。
- 第１のゲート手段をＮＡＮＤゲート、第２のゲート手段をＮＯＴゲート、第３のゲート手段をＮＯＲゲートとした請求項１又は請求項２記載の同期式２進カウンタ。
- ゲート手段により伝送されるキャリー信号を用いた複数の計数段を有する同期式２進カウンタにおいて、
複数の計数段を少なくとも下位計数段と上位計数段のグループに分け、そして下位計数段における最初のキャリー信号を、上位計数段における最初のキャリー信号を発生するゲート手段の入力とするようにしたことを特徴とする同期式２進カウンタ。 - 複数のアドレス信号を受けて動作する半導体メモリ装置に内蔵され、アドレス信号に対応させて設けた複数の計数段を備えてキャリー信号により動作する同期式２進カウンタにおいて、
前段から送られてくるキャリー信号及び自段の出力信号を入力とする第１のゲート手段と、第１のゲート手段の出力を入力とし次段のキャリー信号として出力する第２のゲート手段と、第１のゲート手段の出力及び次段の出力信号を入力とし次々段のキャリー信号として出力する第３のゲート手段と、の組み合わせによりキャリー信号を伝送していくようにしたことを特徴とする同期式２進カウンタ。 - 複数の計数段を少なくとも下位計数段と上位計数段のグループに分け、そして下位計数段における最初のキャリー信号を上位計数段に関する最初の第１のゲート手段の入力とするようにした請求項５記載の同期式２進カウンタ。
- 複数のアドレス信号を受けて動作する半導体メモリ装置に内蔵され、そしてアドレス信号に対応させて設けた複数の計数段を備え且つゲート手段により伝送されるキャリー信号を用いる同期式２進カウンタにおいて、
複数の計数段を少なくとも下位計数段と上位計数段のグループに分け、そして下位計数段における最初のキャリー信号を、上位計数段における最初のキャリー信号を発生するゲート手段の入力とするようにしたことを特徴とする同期式２進カウンタ。
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