CN1109660A - 同步二进制计数器 - Google Patents

Abstract

介绍了一种具有多个计数级且采用进位传输方 式的同步计数器。该同步计数器有一个电路用以接 收前一计数级的输出信号和低阶计数级产生的低阶 进信号从而产生下一个进位信号提供给至少一个下 一计数级。

Description

本发明涉及同步二进制计数器，更具体地说，涉及以进位信号使用信号传输系统的一种同步二进制计数器。

众所周知，同步二进制计数器是采用多个响应周期特定的时钟的触发器进行递加计数和递减计数的电路元件，它是一般集成电路和存储器在接收地址信号和进行内部数据存取中必不可少的电路元件。简单式的计数器接收上一级的输出，再根据同步时钟的转变给下一级产生输出。但通常采用利用上一级产生的进位信号来给各级产生输出的计数器主要用来提高工作的稳定性和效率。

这种使用进位信号的计数器需要有一进位脉动时间使进位信号在各级达到进位信号的转变，以传输时间耗费较多。美国专利3，943，478和4，679，216公开了一种累进门控所有前面各级的输出信号使其传播到下一级的输入信号上的同步二进制计数器。然而，各级的重复使用，使门控中所用的“与非”门（叫做“先行门”）的输入端复杂化，这对计数器电路的集成化是不利的。

美国专利4，037，085介绍了一种通过监示各级的电流来确定下一级的状态的计数器。但因进位信号从第一级传送到第二级的传输时间的原因使工作速度的效率未能令人满意。

上面说过，进位信号的传输速率是确定响应同步时钟周期的同步计数器计数性能的一项重要因素。尤其是当同步二进制计数器用在高速作业的半导体存储器[例如动态RAM（随机存取存储器）]中时，传输速率是误动作和地址计数作业可靠性有待改进的问题之一。

韩国专利申请93-7127中公开了装在半导体存储器中的同步二进制计数器的一个实例，这里也把该专利包括进来，以供参考。在图1所示的这种同步二进制计数器中，地址信号A0-A8是九个计数级的输入信号，同步时钟CLK、复位信号SET和通电启动信号φVCCH则共同加到该九个计数级上。加到每个计数级的各相应进位信号CAR0-CAR7使用通过“与非”门11、13、15、17、19、21和23（以下简写为11-23）的信号，这些“与非”门各个接收加到前一计数级的进位信号，并接收上一计数级的输出信号，倒相器12、14、16、18、20、22和24（以下简写为12-24）则接收“与非”门11-23的输出信号，但第一进位信号CAR0与第一输出信号Q0相同时例外。

图2示出了用作图1的各计数级的T触发器。使复位信号SET处于逻辑“高”态时，逻辑倒相状态的地址信号Ai就锁存在锁存电路66。收到地址信号Ai之后，复位信号SET就下降到逻辑“低”态。进位信号CARi-1（其中i为0至7的任一数字）处于逻辑“低”态时，节点40的电压置于逻辑“低”态，于是传输门64截止。即使传输门62因逻辑“低”态的节点40的电压而导通时，锁存电路66产生的地址信号Ai的倒相信号也不会从地址信号的初始逻辑状态反转。当进位信号CARi-1处于逻辑“高”态而同步时钟CLK置于逻辑“低”态时被倒相器72从地址信号Ai的初始逻辑状态所倒相的信号就锁存在锁存逻辑电路66中。若同步时钟CLK从逻辑“低”态升高到逻辑“高”态，则传输门62导通，锁存电路66的输出信号则倒相。倒相信号锁存在锁存电路68中，且输出信号Qi反转。因此图2的T触发器的输出信号Qi是进位信号CARi-1从地址信号反转得出的。

如图3A至3C所示，由于除第一进位信号CAR0之外的进位信号CAR1-CAR7都从加到前一计数级的进位信号通过“与非”门11-23和倒相器12-24，因而进位信号在“与非”门和倒相器以时间2D二步延迟之后加到下一个计数级上。第二进位信号CAR1在第一进位信号CAR0通过“与非”门11和倒相器12之后（即在比第一进位信号CAR0滞后延迟时间2D之后）加到第三计数级ST2上。各进位信号以第一进位信号CAR0为基准的延迟时间如下：第二进位信号CAR1为2D，第三进位信号CAR2为4D（延迟时间2D的2倍），第四进位信号CAR3为6D（延迟时间2D的3倍），第五进位信号CAR4为8D（延迟时间2D的4倍），第六进位信号CAR5为10D（延迟时间2D的5倍），第七进位信号CAR6为12D（延迟时间2D的6倍），第八进位信号CAR7为14D（延迟时间2D的7倍），每一个进位信号是通过NAND和前一计数级的输出信号5加到前一计数级的进位信号两者的反相选通操作产生的。在进位信号处于逻辑“高”态、复位信号SET处于逻辑“低”态时，如果同步时钟CLK置于逻辑“低”态，则“或非”门54的输出端设定为逻辑“高”态，于是锁存电路66的状态反转。若同步时钟CLK置于逻辑“高”态，则输出信号Qi反转。在图2T触发器内的“或非”门54中，进位信号转变到逻辑“高”态（例如图3B的第六进位信号CAR5）应在下一个同步时钟（例如图3B的第65同步时钟）上升触发（从逻辑“低”态过渡到逻辑“高”态）之前完成。进位信号转变到逻辑“低”态应在下一个同步时钟（例如图3B的第64个同步时钟）逻辑“高”间隔之间完成，就是说，在例如第65个同步时钟下降触发（从逻辑“高”态过渡到逻辑“低”态）之前完成。因此，进位信号转变到逻辑“高”态的时间余量相当于同步时钟CLK的一个周期（例如第64个同步时钟上升触发与第65个同步时钟上升触发两者之间的时间），而进位信号转变到逻辑低态的时间只相当于同步时钟CLK的脉冲宽度（例如第65个同步时钟的“高”脉冲宽度）。

参看图3C，在传送第8个进位信号CAR7转变到逻辑“高”态中，输出信号Q8反转所需要的时间因第257个同步时钟的上升触发同时出现而缩短。因此，计数过程不稳定。

若在复位信号SET处于逻辑“低”态时进行计数，则前一计数级的输出信号响应同步时钟CLK的上升触发信号而变为逻辑“低”态，进位信号的传输在延迟时间2D之后完成。因此逻辑“低”态的进位信号在下一同步时钟的逻辑“高”态期间被传输。

为了借助于同步时钟CLK产生输出信号Q0-Q8进位信号CAR0-CAR7逻辑“高”态的脉冲宽度应超过某种程度。进位信号传输时间的累积在传统同步二进制计数器中使每个计数级中输出信号Q0-Q8的反转准备时间短。结果，操作速率降低，操作状态不稳定。

因此本发明的目的是提供一种用以提高操作速率的同步二进制计数器。

本发明的另一个目的是提供一种用以快速传输进位信号的同步二进制计数器。

本发明还有另一个目的，即提供一种设备，用以提高装在半导体存储器中的同步二进制计数器的操作速率。

本发明的另一个目的是提供一种设备，用以提高根据前一级产生的进位信号进行一信号的串行传输操作的电子电路中该信号的传输速率。

按照本发明的一个方面，本发明的同步计数器有一个电路用以接收前一计数级的输出信号和低阶计数级产生的低阶进位信号，从而产生下一个进位信号加到至少一个下一计数级上。

现在参照各附图举例说明本发明，以便更好地理解本发明的内容，并展示本发明的实施方法。附图中：

图1是传统的同步二进制计数器的电路图;

图2是一般T触发器的详细电路图;

图3A、3B和3C是说明图1电路工作过程的时间图;

图4是本发明同步二进制计数器的电路图;

图5A、5B和5C是说明图5电路工作过程的时间图;

图6示出了图3A、3B和3C各时间图之间的连接，以及图5A、5B和5C各时间图之间的连接。

参看图4，图中的同步二进制计数器有九个计数级ST0-ST8，这些计数级一般接收复位信号SET、周期固定的同步时钟CLK和根据所加的电源激励各计数级的通电启动信号φVCCH，并分别产生输出信号Q0-Q8。各计数级采用图2所示的T触发器。第一计数级产生的第一进位信号CAR0直接加到第二计数级ST1上，并连同第二计数级ST1产生的第二输出信号Q1一起加到第一“与非”门51上。接收“与非”门51的输出信号的第一倒相器71，其产生的第二进位信号CAR1加到第三计数级ST2上。“与非”门51的输出信号和第二倒相器81（81接收第三计数级ST2的第三输出信号Q2）的输出信号加到第一“或非”门61。“或非”门61产生第三进位信号CAR2提供给第四计数级ST3。“或非”门61的输出信号也与来自第四计数级ST3的第四输出信号Q3一起加到第二“与非”门53上。接收“与非”门53的输出信号的第三倒相器73产生第四进位信号，该第四进位信号加到第五计数级ST4上。“与非”门的输出信号和接收第五输出信号Q4的第四倒相器83的输出信号加到第二“或非”门上。“或非”门63产生第五进位信号CAR4提供给第六计数级ST5。“或非”门63的输出信号连同第六输出信号Q5和第一进位信号CAR0一起加到第三“与非”门55上。为将低阶计数级产生的进位信号传到高阶计数级，作为提高操作速率的诸项措施之一，“与非”门55接收第一进位信号CAR0、“或非”门63的输出信号即第五进位信号CAR4和来自第六计数级ST5的第六输出信号Q5。接收“与非”门55的输出信号的第五倒相器75，其产生的第六进位信号CAR5加到第七计数级ST6上。“与非”门55的输出信号和接收第七输出信号Q6的第六倒相器85的输出信号加到第三“或非”门65上。“或非”门65产生第七进位信号CAR6提供给第八计数级ST7。“或非”门57上。“与非”门57的输出信号通过第七倒相器77倒相，倒相器77产生的第八进位信号CAR7则加到第九计数级ST8上。第九计数级ST8产生第九输出信号Q8。这样就完成了整个512个同步时钟脉冲一周期的计数操作。

图4中，第一计数级ST0至第五计数级ST4的各计数级相当于低阶计数级，第六计数级ST5至第九计数级ST8的各计数级相当于高阶计数级。例如，以第五计数级ST4为基准，第四计数级ST3是第五计数级ST4的上一计数级，第六计数级ST5是第五计数级ST4的下一计数级。

传统上，图1中，一个进位信号与下一个进位信号之间的进位传输时差始终是延迟时间2D。这是因为在产生下一个计数级所需的进位信号的过程中，在整个“与非”门和倒相器中有2级门延迟。

图4中，由于第二进位信号CAR1通过“与非”门51和倒相器71时延迟了从第一信号CAR0计起的2级门延迟，因而第二进位信号CAR1是在从第一进位信号CAR0计起的延迟时间2D之后发送的（以下意味着逻辑“高”态的传送），如图5A至5C所示。第三进位信号CAR2通过与“与非”门51和“或非”门61时延迟从第一进位信号CAR0计起的2级门延迟。因此，第三进位信号CAR2是在从第一进位信号CAR0计起的延迟时间2D之后发送的，如图5A至5C中所示。但图1的第三进位信号CAR2其从第一进位信号CAR0计起的延迟时间为延迟时间2D的2倍。由于第四和第五进位信号CAR3和CAR4分别通过“与非”门53、倒相器73和“与非”门53、“或非”门63分别延迟时间2D之后发送的，如图5B至5C中所示。图1的第四和第五进位信号CAR3和CAR4的延迟时间分别为从第一进位信号CAR0计起的延迟时间2D的3倍和4倍。由于第六和第七进位信号CAR5和CAR6分别通过“与非”门55、倒相器75和“与非”门55和“或非”门65时分别延迟从第五进位信号计起的2级门延迟，因而它们是在从第一进位信号计起的延迟时间2D的三倍之后发送的，如图5B和5C中所示。图1的第六和第七进位信号CAR5和CAR6其延迟时间分别为从第一进位信号CAR0计起的延迟时间2D的5倍和6倍。由于第八进位信号CAR7通过“与非”门57和倒相器77时延迟从第七进位信号CAR6计起的2级门延迟，因而它是从第一进位信号CAR0计起的延迟时间2D的四倍之后发送的，如图5C所示。图1的第八进位信号CAR7其延迟时间为从第一进位信号CAR0计起的延迟时间2D的7倍。因此，本发明实施例的同步二进制计数器的延迟时间比图1所示的传统二进制计数器缩短了近2倍。

通过上述作法，高阶计数级中的进位信号在下一个同步时钟（例如第513个同步时钟）上升触发之前都转入逻辑“高”态。参看图5A，在计数过程中，若复位信号SET是在上一同步时钟产生的输出信号和进位信号都处于逻辑“高”态，只有第一进位信号CAR0在任何地址时处于逻辑“低”态时在第一同步时钟下启动的，则在复位信号SET置入逻辑“低”态之前，第八进位信号CAR7应因逻辑“低”态信号的传输而置入逻辑“低”态。图4中，第二和第三进位信号CAR1和CAR2从第一进位信号CAR0计起的延迟时间为2D，第四和第五进位信号CAR3和CAR4的延迟时间为从第一进位信号CAR0计起的延迟时间2D的2倍。第六和第七进位信号CAR5和CAR6分别通过“与非”门55，倒相器75和“与非”门55、“或非”门65的延迟时间分别为从第一进位信号CAR0计起的延迟时间2D。第八进位信号CAR7的延迟时间为从第一进位信号CAR0计起的延迟时间2D的两倍。因此，由复位信号SET使进位信号转入逻辑“低”态，图4的电路充其量也只需要2D的延迟时间，而图1的电路则需要七倍2D的延迟时间。由于根据同步时钟上升触发的转变反转的输出信号可根据进位信号传输缩短了的延迟时间在周期短于传统计数器的同步时钟下产生，因而本发明的计数器对高速操作的存储器有利。

上述说明举的例子是9位接收地址信号的同步二进制计数器，但本技术领域的行家们都知道，本发明也适用于其它二进制位数的同步二进制计数器。

如上所述，低级计数级的进位信号用来产生高阶计数级的进位信号，从而减少了传输进位信号所需的门延迟级的数目。因此提高了进位传输速率，从而改善了同步计数器的性能。

Claims (8)

1、一种同步计数器，具有多个计数级，并采用进位传输方式，所述同步计数器包括：

接收前一计数级的输出信号和来自低阶计数级的低阶进位信号的信号接收装置，从而产生下一个进位信号提供级至少一个下一计数级。

2、如权利要求1所述的同步计数器，其特征在于，所述下一个进位信号提供给所述多个计数级中的高阶计数级。

3、如权利要求1所述的同步计数器，其特征在于，所述信号接收装置具有门装置，供接收所述前一计数级的输出信号、所述低阶进位信号和所述前一计数级产生的前一进位信号。

4、如权利要求1或3所述的同步计数器，其特征在于，它还包括：

接收所述前一计数级的输出信号和加到所述前一计数级的进位信号的信号接收装置，从而产生下一个进位信号提供给至少一个下一计数级;和

接收所述前一计数级输出信号的倒相信号及加到所述前一计数级的进位信号的倒相信号的接收装置，从而产生下一个进位信号提供给至少一个下一计数级。

5、一种结合在接收多个地址信号的半导体存储器中的同步计数器，所述同步计数器包括：

多个计数级，用以接收所述多个地址信号，并产生相应的输出信号;和

用以接收前一计数级的输出信号和低阶计数级产生的低阶进位信号的信号接收发装置，从而产生下一个进位信号提供给至少一个下一计数级。

6、如权利要求5所述的同步计数器，其特征在于，所述下一个进位信号提供给所述多个计数级的高阶计数级。

7、如权利要求5所述的同步计数器，其特征在于，所述信号接收装置具有门装置，供接收所述前一计数级的输出信号、所述低阶进位信号和所述前一计数级产生的前一进位信号。

8、如权利要求5或7所述的同步计数器，其特征在于，它还包括：

接收所述前一计数级的输出信号和加到所述前一计数级的进位信号的信号接收装置，从而产生下一个进位信号提供给至少一个下一计数级;和

接收所述前一计数级输出信号的倒相信号和加到所述上一计数级的进位信号的倒相信号的倒相信号接收发装置，从而产生下一个进位信号加到至少一个下一计数级上。

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