DE4439929C2 - Zähler mit einer Folge von Zählerstufen - Google Patents

Description

Die Erfindung bezieht sich auf einen Zähler, der im Oberbegriff des Patentanspruchs 1 genannten Art.

Ein solcher Zähler ist aus der JP 62-165 433 A bekannt. Bei einem Zähler mit meh­ reren Zählerstufen wird der Übertrag für eine nächste Zählerstufe durch ein NAND- Gatter und einen Inverter erzeugt, der den Ausgang des NAND-Gatters invertiert. Das NAND-Gatter verknüpft ein Übertragsignal der vorangehenden Zählerstufe und den Ausgang eines D-Flip-Flops der aktuellen Zählerstufe über eine logische NAND- Verknüpfung.

Die JP 04-239 819 A lehrt die Bitanzahl, die von einem synchronen Zähler verwaltet wird, zu halbieren, um die Zahl von Eingangskontakten und Ausgangskontakten der synchronen Zählerschaltungen bezüglich herkömmlicher synchroner Zählerschal­ tungen zu reduzieren. Darüber hinaus wird ein Übertragsignal durch ein AND-Gatter auf das Auftreten eines Übertrags der ersten synchronen Zählerschaltung hin erzeugt.

Die JP 02-13 128 A beschreibt, wie NOR-Gatter verwendet werden, um Übertragsig­ nale für eine aktuelle Zählerstufe basierend auf den Übertragsignalen von vorigen Zählerstufen zu erzeugen. Darüber hinaus wird ein synchronisierter Zähler in einen niederwertigen synchronen Zähler und einen höherwertigen synchronen Zähler auf­ geteilt, wobei der Übertrag für den höherewertigen synchronen Zähler aufgrund von AND-Gattern erzeugt wird.

Die US-4,856,035-A offenbart, einen Übertrag mittels einer Vielzahl von AND- Gattern und einer Vielzahl von Zählerausgabesignalen zu erzeugen.

Die DE 42 01 776 C1 offenbart ebenfalls, wie ein Übertrag für einen höherwertigen Zähler durch ein UND-Gatter und ein D-Flip Flop erzeugt wird.

Die US-5,237,597-A offenbart einen Binärzählerverarbeiter mit ausgeglichener Übertragausbreitung.

Ein synchroner Binärzähler, wie er aus dem Stand der Technik bekannt ist, ist ein Schaltkreiselement, das einen Aufwärts- und Abwärtszählvorgang unter Ver­ wendung einer Vielzahl von Flip-Flops einsetzt, die auf einen Takt ansprechen, der eine spezifische Periode besitzt, und wird notwendigerweise für eine Speichervorrichtung, ebenso wie für einen allgemeinen, integrierten Schaltkreis, verwendet, der ein Adressensignal empfängt und einen internen Datenzu­ griffsvorgang durchführt. Es sind Zähler eines einfachen Typs vorhanden, die eine Ausgabe von einer vorhergehenden Stufe empfangen und dann eine Aus­ gabe zu der nächsten Stufe in Abhängigkeit des Übergangs eines synchronen Takts erzeugen. Allerdings werden Zähler, die eine Ausgabe an jeder Stufe erzeugen und ein Übertragsignal verwenden, das von der vorhergehenden Stufe erzeugt wird, hauptsächlich dazu verwendet, die Stabilität und Effizienz des Be­ triebs zu verbessern.

Solche Zähler, die das Übertragsignal verwenden, müssen eine Übertragabkling­ zeit zur Erreichung eines Übergangs des Übertragsignals an jeder Stufe besitzen, so daß sehr viel Übertragungszeit verbraucht wird. Die US-Patente No. 3,943,478 und 4,679,216 offenbaren synchrone Binärzähler für eine progressive Verknüp­ fung der Ausganssignale aller vorhergehenden Stufen, um zu einem Ein­ gangssignal der nächsten Stufe fortzuschreiten. Da die Wiederholung jeder Stufe die Eingangsanschlüsse der NAND-Gatter (nachfolgend als "voraussehende Gatter" bezeichnet) verkompliziert, die in der Architektur verwendet werden, ist sie unvorteilhaft zum integrierten Aufbauen eines Zählerschaltkreises.

Das US-Patent No. 4,037,085 beschreibt einen Zähler, der den Zustand der nächsten Stufe durch Überwachen ihres Stroms auf jeder Stufe bestimmt. Aller­ dings ist die Betriebsgeschwindigkeit aufgrund der Übertragungszeit eines Über­ tragsignals unzufriedenstellend, das von einer ersten Stufe zu einer zweiten Stufe übertragen wird.

Wie vorstehend beschrieben, ist die Übertragungsgeschwindigkeit des Übertrag­ signals ein wichtiger Faktor zum Bestimmen der Zählerleistung in einem syn­ chronen Zähler, der auf die Periode eines synchronen Takts anspricht. Insbeson­ dere dann, wenn der synchrone Binärzähler in einer Halb­ leiterspeichervorrichtung, wie beispielsweise einem dynamischen RAM (Random Access Memory) verwendet wird, der einen Hochgeschwindigkeitsbetrieb durchführt, ist die Übertragungsgeschwindigkeit eines der Probleme, das hin­ sichtlich des Fehlverhaltens und der Zuverlässigkeit eines Adresszählbetriebs zu verbessern ist.

Ein Beispiel des synchronen Binärzählers, der in der Halbleiterspeichervorrichtung umfaßt ist, ist in der KR-93-7127 offenbart. In einem solchen synchronen Binär­ zähler, der in Fig. 4 dargestellt ist, werden Adressensignale A0-A8 von neun Zählstufen eingegeben, und ein synchroner Takt CLK, ein Resetsignal (Rücksetzsignal) SET und ein Einschaltfreigabesignale ϕVCCH werden gemein­ sam zu den neun Zählstufen zugeführt. Jeweilige Übertragsignale CAR0-CAR7 werden jeder Zählstufe zugeführt, wobei sie ein Signal darstellen, das auf den durch NAND-Gatter 11, 13, 15, 17, 21 und 23 (nachfolgend abgekürzt als 11-23) erzeugten Signalen beruht, wobei jedes NAND-Gatter ein Übertragsignal emp­ fängt. Inverter 12, 14, 16, 18, 20, 22 und 24 (nachfolgend abgekürzt als 12-24) empfangen die Ausgangssignale der NAND-Gatter 11-23, mit Ausnahme dort, wo ein erstes Übertragsignal CAR0 identisch zu einem ersten Ausgangssignal Q0 ist.

Ein T-Flip-Flop, das in jeder Zählstufe der Fig. 4 verwendet wird, ist in Fig. 5 dargestellt. Wenn das Resetsignal SET auf ein logisches "Hoch" ("high") freigege­ ben wird, wird ein Adressensignal Ai eines logisch invertierten Zustands an einem Verriegelungsschaltkreis 66 verriegelt. Nachdem das Adressensignal Ai empfangen ist, wird das Resetsignal SET auf ein logisches "Niedrig" ("low") herabgesetzt. Während ein Übertragsignal CARi-1 (wobei i zwischen 0 und 7 liegt) ein logisches "Niedrig" ist, wird die Spannung eines Knotens 40 auf ein logisches "Niedrig" gesetzt und ein Übertragungsgatter 64 wird abgeschaltet. Gerade wenn ein Übertragungs­ gatter 62 durch die Spannung des Knotens 40 eines logischen "Niedrig" leitend geschaltet wird, wird das invertierte Signal des Adressensignals Ai, das von jedem Pufferkreis 66 erzeugt wird, nicht von einem anfänglichen logischen Zustand des Adressensignals Ai bistabil getriggert (getoggelt). Während das Übertragsignal CARi-1 logisch "Hoch" ist, falls ein synchrones Taktsignal CLK auf ein logisches "Niedrig" gesetzt wird, wird ein invertiertes Signal durch einen Inverter 72 von dem anfänglichen logi­ schen Zustand des Adressensignals Ai an dem Pufferkreis 66 gepuffert. Bei einer steigenden Flanke des Taktsignals CLK, wird das Übertragungsgatter 62 einge­ schaltet und das Ausgangssignal des Pufferkreises 66 invertiert. Das invertierte Si­ gnal wird an einem Pufferkreis 68 verriegelt und ein Ausgangssignal Qi wird bistabil getriggert. Demzufolge besitzt das T-Flip-Flop der Fig. 5 das Augangssignal Qi, das von dem Adressensignal Ai durch das Übertragsignal CARi-1 bistabil getriggert wird.

Wie in den Fig. 6A bis 6C angegeben ist, wird, da entsprechende Übertragsignale CAR1-CAR7 mit Ausnahme des ersten Übertragsignals CAR0 durch die NAND-Gatter 11-23 und die Inverter 12-24 basierend auf dem Übertragsignal, das von der vorherigen Zählstufe zugeführt wird, erzeugt werden, wird das Übertragsi­ gnal zu der nächsten Zählstufe nach einer 2-Schritt-Verzögerung des NAND-Gatters und des Inverters um eine Zeit 2D zugeführt. Ein zweites Über­ tragsignal CAR1 wird zu einer dritten Zählstufe ST2 zugeführt, nachdem das erste Übertragsignal CAR0 durch das NAND-Gatter 11 und den Inverter 12 verarbeitet, d. h. nachdem die Verzögerungszeit 2D später als das erste Übertragsignal CAR0 ist. Die Verzögerungszeit jedes Übertragsignals an der Basis des ersten Über­ tragsignals CAR0 ist wie folgt. Das zweite Übertragsignal CAR1 ist 2D, das dritte Übertragsignal CAR2 ist 4D (zweimal die Verzögerungszeit 2D), das vierte Über­ tragsignal CAR3 ist 6D (dreimal die Verzögerungszeit 2D), das fünfte Übertragsi­ gnal CAR4 ist 8D (viermal die Verzögerungszeit 2D), das sechste Übertragsignal CAR5 ist 10D (fünfmal die Verzögerungszeit 2D, das siebte Übertragsignal CAR6 ist 12D (sechsmal die Verzögerungszeit 2D) und das achte Übertragsignal CAR7 ist 14D (siebenmal die Verzögerungszeit 2D). Jedes Übertragsignal wird durch den NAND-Verknüpfungs- und Invertiervorgang des Ausgangssignals der vorher­ gehenden Zählstufe erzeugt und das Übertragsignal zu der vorhergehenden Zählstufe zugeführt. Wenn der synchrone Takt CLK auf ein logisches "Niedrig", auf das Übertragsignal auf ein logisches "Hoch", und das Resetsignal SET auf ein logisches "Niedrig" gesetzt wird, wird der Ausgang des NOR-Gatters 54 auf ein logisches "Hoch" gesetzt und der Zustand des Pufferkreises 66 wird bistabil getriggert. Wenn der synchrone Takt CLK auf ein logisches "Hoch" gesetzt wird, wird das Ausgangssignal Q1 bistabil getriggert. In dem NOR-Gatter 54 innerhalb des T-Flip-Flops der Fig. 5 sollte die Übertragsignalübertragung zu einem logi­ schen "Hoch" (z. B. das sechste Übertragsignal CAR5 der Fig. 6B) vor der anstei­ genden Taktflanke (Übergang zu einem logischen "Hoch" von einem logischen "Niedrig") des nächsten synchronen Takts (z. B. ein 65-ter synchroner Takt der Fig. 6B) abgeschlossen werden. Die Übertragsignalübertragung von einem logi­ schen "Niedrig" sollte vor dem logischen "Hoch" Intervall des nächsten synchronen Takts (z. B. ein 64-ter synchroner Takt der Fig. 6B) abgeschlossen sein, d. h. vor der abfallenden Taktflanke (Übergang zu einem logischen "Niedrig" von einem lo­ gischen "Hoch") des 65-ten synchronen Takts. Deshalb besitzt die Übertragsi­ gnalübertragung zu einem logischen "Hoch" einen Zeitrahmen entsprechend einer Periode des synchronen Takts CLK (z. B. eine Zeit zwischen einer ansteigenden Flanke des 64-ten synchronen Takts und derjenigen des 65-ten synchronen Takts) während des Übertragsignalübergangs von einem logischen "Niedrig" nur eine Zeit entsprechend der Impulsbreite des synchronen Takts CLK (z. B. die "hohe" Im­ pulsbreite des 65-ten synchronen Takts).

Wie die Fig. 6C zeigt, wird bei einem Übergang des achten Übertragsignals CAR7 zu einem logischen "Hoch" eine Zeit, die für eine bistabile Triggerung des Aus­ gangssignals Q8 notwendig ist, durch das Zusammenfallen mit der ansteigenden Flanke eines 257-ten synchronen Takts verkürzt. Demzufolge kann ein stabiler Zählbetrieb nicht erhalten werden.

Wenn der Zählbetrieb durchgeführt wird, wenn das Resetsignal SET ein logisches "Niedrig" ist, wird das Ausgangssignal der vorhergehenden Zählstufe ein logisches "Niedrig" in Abhängigkeit des Hochtriggerungssignals des synchronen Takts CLK und die Übertragsignalübertragung wird nach der Verzögerungszeit 2D abge­ schlossen. Deshalb wird das Übertragsignal eines logischen "Niedrig" innerhalb des logischen "Hoch"-Intervalls des nächsten synchronen Takts übertragen.

Um die Ausgangssignale Q0-Q8 durch den synchronen Takt CLK zu erzeugen, sollte die Impulsbreite eines logischen "Hoch"-Zustands der Übertragsignale CAR0-CAR7 über eine bestimmte Ausdehnung vorhanden sein. Die Akkumulation der Übertragsignalübertragungszeit in einem herkömmlichen synchronen Binärzäh­ ler verkürzt eine Bereitschaftszeit für eine binäre Triggerung, der Ausgangssignale Q0-Q8 von Zählstufe zu Zählstufe. Als Ergebnis wird die Betriebsgeschwindigkeit herabgesetzt und der Betriebszustand wird instabil.

Es ist Aufgabe der Erfindung, einen Zähler anzugeben, bei dem die Übertragsigna­ le der höheren Zählerstufen eine reduzierte Verzögerung aufweisen und der Zäh­ ler keine Logikgatter mit einer großen Anzahl von Eingängen erfordert.

Diese Aufgabe wird durch einen Zähler nach Anspruch 1 gelöst.

Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche.

Im folgenden wird eine bevorzugte Ausführungsform der Erfindung unter Bezug­ nahme auf die beiliegenden Zeichnungen näher erläutert.

Fig. 1 ein Schaltkreisdiagramm eines synchronen Binärzählers gemäß der vor­ liegenden Erfindung zeigt;

Fig. 2A, 2B und 2C Zeitdiagramme zeigen, die einen Betrieb des Schaltkreis der Fig. 1 darstellen;

Fig. 3 eine Verbindung zwischen den Zeitdiagrammen der Fig. 6A, 6B und 6C und die Verbindung zwischen den Zeitdiagrammen der Fig. 2A, 2B und 2C dar­ stellen;

Fig. 4 ein Schaltkreisdiagramm eines herkömmlichen, synchronen Binärzählers zeigt;

Fig. 5 ein detailliertes Schaltkreisdiagramm eines allgemeinen T-Flip-Flops zeigt; und

Fig. 6A, 6B und 6C Zeitdiagramme zeigen, die einen Betrieb des Schaltkreis der Fig. 4 darstellen.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Wie die Fig. 1 zeigt, umfaßt ein synchroner Binärzähler neun Zählstufen ST0-ST8, die gemeinsam ein Resetsignal SET, einen synchronen Takt CLK einer konstanten Periode und ein Spannungseinschaltfreigabesignal ϕVCCH zum Ansteuern der Zählstufen in Abhängigkeit einer Energieversorgung, die dort zugeführt wird, und um Ausgangssignale Q0-Q8 zu erzeugen. Jede Zählstufe verwendet ein T-Flip-Flop gemäß Fig. 5. Ein erstes Übertragsignal CAR0, das von einer ersten Zählstufe ST0 erzeugt wird, wird direkt zu einer zweiten Zählstufe ST1 zugeführt und weiter zu einem ersten NAND-Gatter 51 zusammen mit einem zweiten Aus­ gangssignal Q1 zugeführt, das von der zweiten Zählstufe ST1 erzeugt wird. Ein zweites Übertragsignal CAR1, das von einem ersten Inverter 71 erzeugt wird, der das Ausgangssignal des NAND-Gatters 51 aufnimmt, wird zu einer dritten Zählstufe ST2 zugeführt. Das Ausgangssignal des NAND-Gatters 51 und das Aus­ gangssignal eines zweiten Inverters 81, der ein drittes Ausgangssignal Q2 von der dritten Zählstufe ST2 aufnimmt, wird einem ersten NOR-Gatter 61 zugeführt. Das NOR-Gatter 61 erzeugt ein drittes Übertragsignal CAR2, das zu einer vierten Zählstufe ST3 zugeführt wird. Das Ausgangssignal des NOR-Gatters 61 wird auch auf ein zweites NAND-Gatter 53 zusammen mit einem vierten Ausgangssignal Q3 von der vierten Zählstufe ST3 gegeben. Ein viertes Übertragsignal CAR3, das von einem dritten Inverter 73 erzeugt wird, der das Ausgangssignal des NAND-Gatters 53 aufnimmt, wird zu einer fünften Zählstufe ST4 zugeführt. Das Ausgangssignal des NAND-Gatters 53 und das Ausgangssignal eines vierten Inverters 83, der ein fünftes Ausgangssignal Q4 empfängt, werden zu einem zweiten NOR-Gatter 63 zugeführt. Das NOR-Gatter 63 erzeugt ein fünftes Übertragsignal CAR4, das zu einer sechsten Zählstufe STS zugeführt wird. Das Ausgangssignal des NOR-Gatters 63 wird zu einem dritten NAND-Gatter 55 zusammen mit einem sechsten Ausgangssignal Q5 und dem ersten Übertragsignal CAR0 zugeführt.

Um ein Übertragsignal, das von einer Zählstufe niedrigerer Ordnung erzeugt wird, zu einer Zählstufe höherer Ordnung zuzuführen, wie ein solches von Messungen zum Erhöhen einer Betriebsgeschwindigkeit, empfängt das NAND-Gatter 55 das erste Übertragsignal CAR0, das fünfte Übertragsignal CAR4, das das Ausangssignal des NOR-Gatters 63 ist, und das sechste Ausgangssignal Q5 von der sechsten Zählstufe ST5. Ein sechstes Übertragsignal CAR5, das von einem fünften Inverter 85 erzeugt wird, der das Ausgangssignal des NAND-Gatters 55 empfängt, wird zu einer siebten Zählstufe ST6 zugeführt. Das Ausgangssignal des NAND-Gatters 55 und das Ausgangssignal eines sechsten Inverters 58, der ein siebtes Ausgangssignal Q6 empfängt, werden zu einem dritten NOR-Gatter 65 zugeführt. Das NOR-Gatter 65 erzeugt ein siebtes Übertragsignal CAR6, das zu einer achten Zählstufe ST7 zugeführt wird. Das Ausgangssignal des NOR-Gatters 65 und ein achtes Ausgangssignal Q7 werden zu einem vierten NAND-Gatter 57 zugeführt. Das Ausgangssignal des NAND-Gatters 57 wird durch einen siebten Inverter 77 invertiert und ein achtes Übertragsignal CAR7, das von dem Inverter 77 erzeugt wird, wird zu einer neunten Zählstufe ST8 zugeführt. Die neunte Zählstufe ST8 erzeugt ein neuntes Ausgangssignal Q8. Auf diese Weise wird ein Zyklus eines Zählvorgangs durch 512 synchrone Taktimpulse ab­ geschlossen.

In Fig. 1 entsprechen die Zählstufen von der ersten Zählstufe ST0 zu der fünften Zählstufe ST4 einer Zählstufe niedrigerer Ordnung und diejenigen von der sech­ sten Zählstufe ST5 zu der neunten Zählstufe ST8 entsprechen einer Zählstufe höherer Ordnung. Auf der Basis der fünften Zählstufe ST4 zum Beispiel ist die vierte Zählstufe ST3 die frühere Zählstufe der fünften Zählstufe ST4 und die sechste Zählstufe ST5 ist die nächste Zählstufe der fünften Zählstufe ST4.

Herkömmlich, wie dies in Fig. 4 dargestellt ist, ist eine Übertragübertra­ gungszeitdifferenz zwischen einem Übertragsignal und dem nächsten Übertrag­ signal immer die Verzögerungszeit 2D. Dies führt daher, da dort eine 2-stufige Gatterverzögerung durch das NAND-Gatter und den Inverter in einem Verfahren eine Erzeugung des Übertragsignals, das für die nächste Zählstufe erforderlich ist, vorhanden ist.

In Fig. 1 wird, da das zweite Übertragsignal CAR1 durch eine 2-stufige Gatterver­ zögerung des NAND-Gatters 51 und des Inverters 71 von dem ersten Übertragsig­ nal CAR0 hindurchführt, das zweite Übertragsignal CAR1 (nachfolgend auf einem logischen "Hoch"-Zustand) nach einer Verzögerungszeit 2D von dem ersten Übertragsignal CAR0 übertragen, wie dies in den Fig. 2A bis 2C dargestellt ist. Das dritte Übertragsignal CAR2 führt durch eine 2-stufige Gatterverzögerung des NAND-Gatters 51 und des NOR-Gatters 61 von dem ersten Übertragsignal CAR0 hindurch. Deshalb wird das dritte Übertragsignal CAR2 nach der Verzögerungszeit 2D von dem ersten Übertragsignal CAR0, wie dies in den Fig. 2A bis 2C darge­ stellt ist, übertragen. Allerdings wird das dritte Übertragsignal CAR2 der Fig. 4 zweimal um die Verzögerungszeit 2D von dem ersten Übertragsignal CAR0 verzö­ gert. Da das vierte und das fünfte Übertragsignal CAR3 und CAR4 durch eine 2-stufige Gatterverzögerung des NAND-Gatters 53, des Inverters 73 und des NAND-Gatter 53, des NOR-Gatter 63 von dem dritten Übertragsignal CAR2 ent­ sprechend, hindurch geführt werden, werden sie nach zweimal der Verzögerungs­ zeit 2D von dem ersten Übertragsignal CAR0 übertragen, wie dies in den Fig. 2B bis 2C dargestellt ist. Das vierte und das fünfte Übertragsignal CAR3 und CAR4 der Fig. 1 werden von drei Zeiten und vier Zeiten der Verzögerungszeit 2D von dem ersten Übertragsignal CAR0 jeweils verzögert. Da das sechste und das siebte Übertragsignal CAR5 und CAR6 durch eine 2-stufige Gatterverzögerung des NAND-Gatters 55, des Inverters 75 und des NAND-Gatters 55 und des Gatters 65 von dem fünften Übertragsignal CAR4 jeweils hindurchführen, werden sie nach dreimal der Verzögerungszeit 2D von dem ersten Übertragsignal CAR0 übertra­ gen, wie dies in den Fig. 2B und 2C dargestellt ist. Das sechste und das siebte Übertragsignal CAR5 und CAR6 der Fig. 4 werden fünfmal und sechsmal um die Verzögerungszeit 2D von dem ersten Übertragsignal CAR0 jeweils verzögert. Da das achte Übertragsignal CAR7 durch einen 2-stufige Verzögerung des NAND-Gatters 57 und des Inverters 77 von dem siebten Übertragsignal CAR6 hin­ durchgeführt wird, wird es nach viermal der Verzögerungszeit 2D von dem ersten Übertragsignal CAR0 übertragen, wie dies in Fig. 2C dargestellt ist. Das achte Übertragsignal CAR7 der Fig. 4 wird siebenmal um die Verzögerungszeit 2D von dem ersten Übertragsignal CAR0 verzögert. Deshalb verringert der synchrone Bi­ närzähler, den die vorliegende Erfindung verkörpert, die Verzögerungszeit fast zweimal um diejenige des herkömmlichen Binärzählers, der in Fig. 4 dargestellt ist.

Durch diese Verfahrensweise werden die Übertragsignale in der Zählstufe höherer Ordnung alle als auf ein logisches "Hoch" vor der Hochtriggerung des nächsten synchronen Takts (z. B. ein 513-ter synchroner Takt) übertragen. Wie die Fig. 2A zeigt, sollte während des Zählvorganges, falls das Resetsignal SET an einem er­ sten synchronen Takt freigegeben wird, wenn die Ausgangssignale und die Über­ tragsignale durch den vorherigen, synchronen Takt erzeugt sind, alle logisch "Hoch" sind und nur das erste Übertragsignal CAR0 logisch "Niedrig" durch ir­ gendeine Adresse ist, das achte Übertragsignal CAR7 auf ein logisches "Niedrig" durch die Übertragrsignalübertragung eines logischen "Niedrig" gesetzt werden, bevor das Resetsignal SET auf ein logisches "Niedrig" gesetzt wird. In Fig. 4 be­ sitzen das zweite und das dritte Übertragsignal CAR1 und CAR2 die Verzöge­ rungszeit 2D von dem ersten Übertragsignal CAR0, und das vierte und das fünfte Übertragsignal CAR3 und CAR4 besitzen zweimal die Verzögerungszeit 2D von dem ersten Übertragsignal CAR0. Das sechste und das siebte Übertragsignal CAR5 und CAR6 besitzen die Verzögerungszeit 2D, die durch das NAND-Gatter 55, den Inverter 75 und das NAND-Gatter 55, das NOR-Gatter 65 von dem ersten Übertragsignal CAR0 jeweils geführt werden. Das achte Übertragsignal CAR7 besitzt zweimal die Verzögerungszeit 2D von dem ersten Übertragsignal CAR0. Demzufolge benötigt der Schaltkreis der Fig. 4 immer zweimal die Verzö­ gerungszeit 2D, um das Übertragsignal auf ein logisches "Niedrig" durch das Re­ setsignal SET zu übertragen. Allerdings benötigt der Schaltkreis der Fig. 4 sie­ benmal die Verzögerungszeit 2D. Da die Ausgangssignale, die in Abhängigkeit des Übergangs der Hochtriggerung des synchronen Takts bistabil getriggert wer­ den, an dem synchronen Takt erzeugt werden können, der eine kürzere Periode als der herkömmliche Zähler in Abhängigkeit der verringerten Verzögerungszeit der Übertragrsignalübertragung besitzt, ist der erfindungsgemäße Zähler in der Speichervorrichtung, die den Hochgeschwindigkeitsbetrieb umsetzt, bevorzugt.

Die vorstehende Beschreibung stellt einen synchronen 9-Bit-Binärzähler dar, der die Adressensignale empfängt, allerdings wird für den Fachmann auf dem betref­ fenden Fachgebiet ersichtlich werden, daß die Erfindung auch bei synchronen Bi­ närzahlen mit einer anderen Anzahl von Bits anwendbar ist.

Wie vorstehend beschrieben ist, wird das Übertragsignal der Zählstufe niedrigerer Ordnung zur Erzeugung des Übertragsignals der Zählstufe höherer Ordnung ver­ wendet und die Anzahl der Gatterverzögerungsschritte, die für die Übertragsi­ nalübertragung notwendig ist, wird verringert. Deshalb wird die Übertragübertra­ gungsgeschwindigkeit erhöht und die Leistung des synchronen Zählers wird ver­ bessert.

Claims (9)

1. Zähler mit:
einer Folge von Zählerstufen, einschließlich einer ersten Zählerstufe (ST1, ST5) und einer zweiten Zählerstufe (ST2, ST6), wobei die erste Zählerstufe (ST1, ST5) eine jeweilige Übertrageingabe (CAR0, CAR4) empfängt und ein Ausgabesignal (Q1, Q5) liefert, wobei die zweite Zählerstufe (ST2, ST6) ein erstes Übertragsignal (CAR1, CAR5) empfängt und ein Ausgabesignal (Q2, Q6) liefert, wobei ein invertiertes Ausgabesignal von der zweiten Zählerstufe erhalten wird;
einer ersten Übertragserzeugungsschaltung zum Liefern des ersten Über­ tragsignals (CAR1, CAR5) an die zweite Zählerstufe (ST2, ST6), wobei die erste Übertragserzeugungsschaltung umfaßt:
ein erstes NAND-Gatter (51, 55) zum Erzeugen einer NAND-Gatterantwort im Ansprechen auf die Übertrageingabe (CAR0, CAR4) in die erste Zählerstufe (ST1, ST5) und auf das Ausgabesignal (Q1, Q5) von der ersten Zählerstufe (ST1, ST5) und
einen ersten Logikinverter (71, 75) zum Konvertieren der NAND-Gatterantwort in eine AND-Gatterantwort auf die Übertrageingabe in die erste Zählerstufe (ST1, ST5) und das Ausgabesignal von der ersten Zählerstufe (ST1, ST5),
dadurch gekennzeichnet, daß
die AND-Gatterantwort weder unter einer Modifikation noch unter einer weite­ ren Verzögerung als die Übertrageingabe der zweiten Zählerstufe (ST2, ST6) zugeführt wird; und
ein erstes NOR-Gatter (61, 65) zum Erzeugen eines zweiten Übertragsignals (CAR2, CAR6) als eine erste NOR-Gatterantwort im Ansprechen auf die NAND-Gatterantwort und auf das invertierte Ausgabesignal von der zweiten Zählerstufe vorgesehen ist, wobei das zweite Übertragsignal (CAR2, CAR6) an eine dritte Zählerstufe (ST3, ST7) als ihre Übertrageingabe (CAR2, CAR6) geliefert wird.

2. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß der ersten Zähler­ stufe (ST1, ST5) vorige Zählerstufen vorangehen;
das NAND-Gatter (55) ferner bei einem dritten Eingang eine Übertrageingabe (50) von einer der vorangehenden Zählerstufen empfängt, und
eine Einrichtung zum Liefern der Übertragausgabe im Ansprechen auf die NOR-Gatterantwort vorgesehen ist.

3. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß
jede der ersten, zweiten und dritten Zählerstufen (ST1, ST5, ST2, ST6, ST3, ST7) eine jeweilige Ausgabeklemme (Q1, Q5, Q2, Q6, Q3, Q7) zum Liefern eines jeweiligen Ausgabesignals aufweist, das sich in einem logischen Zu­ stand NULL oder in einem logischen Zustand EINS befindet, ausgenommen dann, wenn es zwischen diesen logischen Zuständen umgeschaltet wird;
eine Einrichtung (40, 54, 62, 64, 72, 74) vorgesehen ist, die auf ein Taktsignal (CLK) anspricht und die die erste Zählerstufe (ST1, ST5) veranlaßt, ihr Aus­ gabesignal (Q1, Q5) von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logischen Zustände NULL oder EINS zu schalten;
eine Einrichtung (40, 54, 62, 64, 72, 74) vorgesehen ist, die auf das Taktsig­ nal (CLK) anspricht und die die zweite Zählerstufe (ST2, ST6) veranlaßt, ihr Ausgabesignal von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logischen Zustände NULL oder EINS zu schalten;
eine Einrichtung (40, 54, 62, 64, 72, 74) vorgesehen ist, die auf das Taktsi­ gnal (CLK) anspricht und die dritte Zählerstufe (ST3, ST7) veranlaßt, ihr Aus­ gabesignal von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen logischen Zustand NULL oder EINS zu schalten;
eine Einrichtung (40, 52, 54, 62, 64, 72, 74) vorgesehen ist, die auf das Über­ trageingabesignal (CAR0, CAR4) anspricht und die erste Zählerstufe (ST1, ST5) veranlaßt, ihr Ausgabesignal (Q1, Q5) von einem der logischen Zustän­ de NULL oder EINS, in dem es sich vorher befand, in den anderen der logi­ schen Zustände NULL oder EINS zu schalten;
eine Einrichtung (40, 52, 54, 62, 64, 72, 74) vorgesehen ist, die auf ein erstes Übertragsignal (CAR1, CAR5) anspricht und die zweite Zählerstufe (ST2, ST6) veranlaßt, ihr Ausgabesignal von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logischen Zu­ stände NULL oder EINS zu schalten;
eine Einrichtung (40, 52, 54, 62, 64, 72, 74) vorgesehen ist, die auf das zweite Übetragsignal (CAR2, CAR6) anspricht und die zweite Zählerstufe (ST2, ST6) veranlaßt, ihr Ausgabesignal von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logische Zustände NULL oder EINS zu schalten;
ein zweiter Logikinverter (81, 85) zum Invertieren des Ausgabesignals der zweiten Zählerstufe (ST2, ST6), um das invertierte Ausgabesignal zu erzeu­ gen, vorgesehen ist; und
die erste NOR-Gatterantwort weder unter einer Modifikation noch unter einer weiteren Verzögerung der dritten Zählerstufe (ST3, ST7) als das zweite Übertragsignal (CAR2, CAR6) zugeführt wird.

4. Zähler nach Anspruch 3, gekennzeichnet durch eine nullte Zählerstufe (ST0, ST4), die eine Ausgabeklemme (Q0, Q4) zum Liefern eines Ausgabesignals aufweist, das sich in einem logischen Zustand NULL oder in einem logischen Zustand EINS befindet, ausgenommen dann, wenn es zwischen diesen logi­ schen Zuständen umgeschaltet wird, wobei das Ausgabesignal (Q0, Q4) der Übertragseingabe (CAR0, CAR4) der ersten Zählerstufe (ST1, ST5) ent­ spricht.

5. Zähler nach einem der Ansprüche 3 oder 4, ferner gekennzeichnet durch:
eine vierte Zählerstufe (ST4, ST8), die eine Ausgabeklemme aufweist und ein Ausgabesignal (Q4, Q8) liefert, das sich in einem logischen Zustand NULL oder in einem logischen Zustand EINS befindet, ausgenommen dann, wenn es zwischen diesen logischen Zuständen umgeschaltet wird;
eine Einrichtung, die auf das Taktsignal (CLK) anspricht und die vierte Zäh­ lerstufe (ST4, ST8) veranlaßt, ihr Ausgabesignal (Q4, Q8) von einem der logi­ schen Zustände NULL oder EINS, in dem es sich vorher befand, in den ande­ ren der logischen Zustände NULL oder EINS zu schalten;
eine Einrichtung, die auf ein drittes Übertragsignal (CAR3, CAR7) anspricht und die vierte Zählerstufe (ST4, ST8) veranlaßt, ihr Ausgabesignal von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logischen Zustände NULL oder EINS zu schalten;
ein zweites NAND-Gatter (53, 57) zum Erzeugen einer zweiten NAND- Gatterantwort, das auf das zweite Übertragsignal (CAR2, CAR6) und das Ausgabesignal der dritten Zählerstufe (Q3, Q7) anspricht; und
einen dritten Logikinverter (73, 77) zum Invertieren der zweiten NAND- Gatterantwort, um eine zweite AND-Gatterantwort auf das zweite Übertragsi­ gnal und das Ausgabesignal der dritten Zählerstufe zu erzeugen, um sie we­ der unter einer Modifikation noch unter einer weiteren Verzögerung an die vierte Zählerstufe (ST4, ST8) als das dritte Übertragsignal (CAR3, CAR7) zu­ zuführen.

6. Zähler nach Anspruch 5, ferner gekennzeichnet durch:
eine fünfte Zählerstufe (ST5), die eine Ausgabeklemme aufweist und ein Aus­ gabesignal (Q5) liefert, das sich in einem logischem Zustand NULL oder in einem logischen Zustand EINS befindet, ausgenommen dann, wenn es zwi­ schen diesen logischen Zuständen umgeschaltet wird;
eine Einrichtung, die auf das Taktsignal (CLK) anspricht und die fünfte Zäh­ lerstufe (ST5) veranlaßt, ihr Ausgabesignal von einem der logischen Zustän­ de NULL oder EINS, in dem es sich vorher befand, in den anderen der logi­ schen Zustände NULL oder EINS zu schalten;
eine Einrichtung (40, 52, 54, 62, 64, 72, 74), die auf ein viertes Übertragsignal (CAR4) anspricht und die fünfte Zählerstufe (ST5) veranlaßt, ihr Ausgabesi­ gnal (Q5) von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logischen Zustände NULL oder EINS zu schalten;
einen vierten Logikinverter (83) zum Invertieren des Ausgabesignals (Q4) der vierten Zählerstufe (ST4), um eine vierte Logikinverterantwort zu erzeugen; und
ein zweites NOR-Gatter (63) zum Erzeugen einer zweiten NOR-Gatterantwort, wobei das zweite NOR-Gatter auf die zweite NAND-Gatterantwort und die vierte Logikinverterantwort anspricht, wobei die zweite NOR-Gatterantwort weder unter einer Modifikation noch unter einer weiteren Verzögerung an die fünfte Zählerstufe (ST5) als das vierte Übertragsignal (CAR4) zugeführt wird.

7. Zähler nach Anspruch 6, ferner gekennzeichnet durch:
eine sechste Zählerstufe (ST6), die eine Ausgabeklemme aufweist und ein Ausgabesignal (Q6) liefert, das sich in einem logischen Zustand NULL oder in einem logischen Zustand EINS befindet, ausgenommen dann, wenn es zwi­ schen diesen Zuständen umgeschaltet wird;
eine Einrichtung (40, 54, 62, 64, 72, 74), die auf das Taktsignal (CLK) an­ spricht und die sechste Zählerstufe (ST6) veranlaßt, ihr Ausgabesignal (Q6) von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logischen Zustände NULL oder EINS zu schalten;
eine Einrichtung (40, 52, 54, 62, 64, 72, 74), die auf ein fünftes Übertragsignal (CAR5) anspricht und die sechste Zählerstufe (ST6) veranlaßt, ihr Ausgabe­ signal von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen logischen Zustand NULL oder EINS zu schal­ ten;
ein drittes NAND-Gatter (55) zum Erzeugen einer dritten NAND- Gatterantwort, wobei das dritte NAND-Gatter (55) auf Eingabesignale an­ spricht, die es bei seinem ersten, zweiten und dritten Eingang empfängt, wo­ bei der erste Eingang des dritten NAND-Gatters (55) verbunden ist, um das Übertrageingabesignal (CAR0) zu empfangen, der zweite Eingang des dritten NAND-Gatters (55) verbunden ist, um das vierte Übertragsignal (CAR4) zu empfangen und der dritte Eingang des dritten NAND-Gatters (55) verbunden ist, um das Ausgabesignal (Q5) der fünften Zählerstufe (ST5) zu empfangen; und
ein fünfter Logikinverter (75) zum Invertieren der dritten NAND-Gatterantwort, um eine dritte AND-Gatterantwort auf die Eingabesignale zu erzeugen, die bei dem ersten, zweiten und dritten Eingang des dritten NAND-Gatters (55) empfangen werden, wobei die dritten AND-Gatterantwort weder unter einer Modifikation noch unter einer weiteren Verzögerung der sechsten Zählerstufe als das fünfte Übertragsignal (CAR5) zugeführt wird.

8. Zähler nach Anspruch 7, ferner gekennzeichnet durch:
eine siebte Zählerstufe (ST7), die eine Ausgabeklemme zum Liefern eines Ausgabesignals (Q7) aufweist, das sich in einem logischen Zustand NULL oder in einem logischen Zustand EINS befindet, ausgenommen dann, wenn es zwischen diesen logischen Zuständen umgeschaltet wird;
eine Einrichtung (40, 52, 54, 62, 64, 72, 74), die auf das Taktsignal (CLK) an­ spricht und die siebte Zählerstufe veranlaßt, ihr Ausgabesignal von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logischen Zustände EINS oder NULL zu schalten;
eine Einrichtung (40, 52, 54, 62, 64, 72, 74), die auf ein sechstes Übertragsi­ gnal (CAR6) anspricht und die siebte Zählerstufe (ST7) veranlaßt, ihr Ausga­ besignal von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logischen Zustände NULL oder EINS zu schalten;
einen sechsten logischen Inverter (85) zum Invertieren des Ausgabesignals (Q6) der sechsten Zählerstufe (ST6), um eine sechste Logikinverterantwort zu erzeugen; und
ein drittes NOR-Gatter (65) zum Erzeugen einer dritten NOR-Gatterantwort, wobei das dritte NOR-Gatter (65) auf die dritte NAND-Gatterantwort und die sechste Logikinverterantwort anspricht, wobei die dritte NOR-Gatterantwort weder unter einer Modifikation noch unter einer weiteren Verzögerung an die siebte Zählerstufe (ST7) als das sechste Übertragsignal (CAR6) zugeführt wird.

9. Zähler nach Anspruch 8, ferner gekennzeichnet durch:
einer achten Zählerstufe (ST8), die eine Ausgabeklemme (Q8) zum Liefern eines Ausgabesignals aufweist, das sich in einem logischen Zustand NULL oder in einem logischen Zustand EINS befindet, ausgenommen dann, wenn es zwischen diesen logischen Zuständen umgeschaltet wird;
eine Einrichtung (40, 52, 54, 62, 64, 72, 74), die auf das Taktsignal (CLK) an­ spricht und die achte Zählerstufe (ST8) veranlaßt, ihr Ausgabesignal (Q8) von einem der logischen Zustände NULL oder EINS, in dem es sich vorher be­ fand, in den anderen der logischen Zustände NULL oder EINS zu schalten;
eine Einrichtung (40, 52, 54, 62, 64, 72, 74), die auf ein siebtes Übertragsi­ gnal (CAR7) anspricht und die achte Zählerstufe (ST8) veranlaßt, ihr Ausga­ besignal (Q8) von einem der logischen Zustände NULL oder EINS, in dem es sich vorher befand, in den anderen der logischen Zustände NULL oder EINS zu schalten;
einem vierten NAND-Gatter (57) zum Erzeugen einer vierten NAND- Gatterantwort, wobei das vierte NAND-Gatter (57) auf das sechste Über­ tragsignal (CAR6) und das Ausgabesignal der siebten Zählerstufe (ST7) an­ spricht; und
einen siebten Logikinverter (77) zum Invertieren der vierten NAND- Gatterantwort, um eine vierte AND-Gatterantwort auf das sechste Übertragsi­ gnal (CAR6) und das Ausgabesignal der siebten Zählerstufe (ST7) zu erzeu­ gen, wobei die vierte AND-Gatterantwort weder unter einer Modifikation noch unter einer weiteren Verzögerung an die achte Zählerstufe (ST8) als das siebte Übertragsignal (CAR7) zugeführt wird.