DE3881486T2 - Verzoegerungsvorrichtung fuer zumindest einen digitalen hochgeschwindigkeitsdatenstrom. - Google Patents

Description

• Die Erfindung betrifft eine Einrichtung zur Verzögerung mindestens eines Binärdatenstromes großen Durchsatzes.
• Die Erfindung ermöglicht die Herstellung eines synchronen Schieberegisters um n Taktimpulse, das die Verzögerung von einem oder m digitalen großen Datenströmen (beispielsweise 25 bis 40 Mbits) um n Bits ermöglicht.
• Bei den Einrichtungen des Standes der Technik führt man die Verzögerung mit Hilfe von D-Kippschaltungen herbei. Es muß dann zwischen den Fällen geringen und hohen Datendurchsatzes unterschieden werden:
• - bei geringen Durchsätzen (≤ 2 Mbits) greift man auf die "MOS"-Technik zurück ("Metal Oxide Semiconductor"). Es gibt Schieberegister für 64, 128, ... 1024 Bits, die in einem einzigen Baustein mit 16 "Stiften" (oder Anschlüssen) untergebracht sind;
• - bei höheren Durchsätzen greift man auf schnellere Techniken wie "FAST" oder "ECL 10000", oder sogar "ECL 100 K" (ECL bedeutet "Emitter Coupled Logic") zurück. Da aber der Energieverbrauch mit der Geschwindigkeit und mit der Anzahl der Kippschaltungen sehr rasch wächst, nimmt die Anzahl der D-Kippschaltungen je Baustein ab und erreicht kaum noch 8 Schaltungen. Es fallen also zu große Mengen an Bausteinen an: beispielsweise 128 (1024/8) Bausteine zu je 8 Kippschaltungen für eine Verzögerung um 1024 Bits, oder 48 (6 x 8) Bausteine zu je 8 Bits, um eine Verzögerung um 64 Bits bei 6 Digitalströmen herbeizuführen.
• Immer wenn n und m groß sind, verwenden daher auch die Einrichtungen des Standes der Technik Schaltungen, die einen Programmierbaren, binären Zähler einer Kapazität n mit zwei identischen Direktzugriffsspeichern (RAMs) verwenden, wobei der Binärzähler die Datenbits sequentiell nacheinander in einem der RAMs (Schreiben) adressiert, während er gleichzeitig den anderen RAM für das Lesen adressiert. Anschließend wiederholt er die Operationen, beginnend beim anderen Speicher. Die gewünschte Verzögerung wird durch das Teilungsverhältnis (n) des Zählers herbeigeführt.
• Eine Einrichtung dieser Art weist zahlreiche Nachteile auf, insbesondere die folgenden:
• - sie besitzt einen Bus für die zu übertragenden Adressen;
• - sie erfordert bei großen Kapazitäten einen Multiplexer: der Eingang und der Ausgang des Datenbusses bilden nämlich dann gemeinsame Anschlüsse, so daß der Einsatz zusätzlicher Register erforderlich wird; und
• - beim Einschalten befinden sich beliebige Datenwerte in den Speichern. Es ist daher erforderlich, eine Initialisierungsphase vorzusehen, die aus der Übermittlung eines Signals an alle Adressenpositionen besteht.
• Eine Patentanmeldung des Standes der Technik, GB-A-2 086 623 beschreibt ein Schreib-Leseregister des Typs FIFO, sowie eine Recheneinheit, die ein solches Register benutzt. Dieses Register kann während eines Speicherzyklus gleichzeitig lesen und schreiben, so daß bei den Rechenoperationen Zeit gewonnen wird.
• Ein Patent US-A-4.546.444 beschreibt eine Datenkompressionsschnittstelle mit einer alternierend arbeitenden Speichereinrichtung. Sie dient dem Zweck, das Informationsvolumen zu verringern, das an den örtlichen Prozessor übermittelt werden muß.
• Ein Patent US-A-3.736.568 beschreibt eine Einrichtung entsprechend dem Oberbegriff des Anspruches 1 mit zwei Schieberegistern, die Eingangsdaten empfangen und verzögerte Daten liefern.
• Die Nachteile der Einrichtungen des Standes der Technik werden durch die im Anspruch 1 gekennzeichnete Einrichtung abgebaut.
• Eine solche Einrichtung besitzt insbesondere folgende Vorteile:
• - sie kann auf einfache Weise hergestellt werden,
• - sie ist wirtschaftlich und weist nur einen geringen Verbrauch auf.
• Hinsichtlich der Merkmale bestimmter bevorzugter Ausführungsformen der Erfindung, wird auf die nachgeordneten Ansprüche verwiesen.
• Die Merkmale und Vorteile der Erfindung gehen im übrigen aus der nachfolgenden Beschreibung, die die Erfindung nicht einschränkt und nur als Beispiel dient, unter Bezugnahme auf die beigefügten Figuren hervor.
• Fig. 1 zeigt schematisch eine Einrichtung des Standes der Technik;
• Fig. 2 zeigt die Einrichtung gemäß der Erfindung; und
• Fig. 3 zeigt den zeitlichen Verlauf der Signale an verschiedenen Punkten der in Fig. 2 dargestellten Einrichtung.
• Die in Fig. 1 dargestellte Einrichtung des Standes der Technik umfaßt:
• - einen ersten und einen zweiten Multiplexer 10 und 11,
• - einen ersten und einen zweiten RAM 12 und 13,
• - einen möglicherweise benötigten Demultiplexer 9 für große Kapazitäten,
• - einen programmierbaren Adressenzähler 14, und
• - einen Nullrückstellzähler 15 der RAM 12 und 13.
• Die verschiedenen Schaltungen sind untereinander über eine gewisse Anzahl von Verbindungen verknüpft, nämlich durch:
• - die Adressenbusse 17, 18 und 19,
• - die Datenbusse 16, 20, 21, 22 und 23,
• - das Taktsignal "H",
• - das Initialisierungssignal "Init",
• - das Schreib-/Lesesignal "W/R",
• - das Lese-/Schreibsignal "R/W", und
• - die Steuerung der Multiplexer und des Demultiplexers.
• Bei einer Einrichtung dieser Art werden die Informationen im ersten Speicher 12, vom Typ RAM ("Random Access Memory") mit sequentiellem Zugriff, über einen Bus (Do ... Dm) aufgrund eines Adressenzählers 14 gespeichert, der gemäß einem Taktsignal H inkrementiert wird.
• Wenn der erste RAM 12 ganz gefüllt ist, werden die Informationen durch den gleichen Adressenzähler 14 an den zweiten RAM-Speicher 13 adressiert, wobei gleichzeitig die Auslesung des ersten RAM 12 erfolgt.
• Die beschriebene Einrichtung erfordert:
• - ein Nullrückstellsystem für die Speicher bei der Initialisierung, was die Verwendung des Nullrückstellzählers 15 und der beiden Multiplexer 10 und 11 erforderlich macht,
• - einen möglicherweise notwendigen Demultiplexer 9, wenn die Eingänge/Ausgänge der RAMs 12 und 13 gemeinsam sind,
• - die Verteilung des Adressenbusses 19 auf die beiden RAMs 12 und 13, was bei großem m und n eine subtile Anordnung auf einer Druckschaltung bedingt, die viel Platz in Anspruch nimmt und die Anwendung einer Mehrschichttechnik erforderlich machen kann.
• Demgegenüber ermöglicht es die in Fig. 2 dargestellte Einrichtung gemäß der Erfindung, das gleiche Ergebnis ohne Zuhilfenahme der oben genannten Schaltungen zu erreichen. Sie besitzt folgende Merkmale:
• - die beiden RAMs werden durch zwei FIFO-Register 25 und 26 (First-In, First-Out) ersetzt,
• - die Adressenbusse entfallen. Es wird nur ein Signal "MSB" ("Most Significant Bit"), entsprechend dem höchstwertigen Bit für die gewünschte Verzögerung τ zur Durchschaltung der Schreib- und Lesetakte beibehalten (die Periode T des Signals MSB beträgt 4τ),
• - die Multiplexer entfallen;
• - der Eingangs-/Ausgangsdemultiplexer entfällt und wird durch die "Tristate"-Funktion des FIFO ersetzt,
• - der Initialisierungszähler sowie die zugehörigen Multiplexer entfallen. Der Zähler wird durch eine doppelte monostabile Nullrückstellkippschaltung ersetzt, die die FIFO-Register unmittelbar vor dem Schreiben dynamisch initialisiert,
• - die Einrichtung kann leicht in Kaskade geschaltet und erweitert werden, nämlich für n Verzögerungsbits und für in Datenströme.
• Die Schaltung gemäß der Erfindung enthält daher:
• - ein erstes und ein zweites FIFO-Register 25 und 26;
• - einen programmierbaren Adressenzähler 27, mit dem der Empfang eines Signals MSB ("Most Significant Bit") ermöglicht wird;
• - eine Schreib- und Lesesteuerschaltung 28 für die beiden Register 25 und 26, wobei die Schaltung insbesondere aufweist:
• . einen Halbierer 29 zur Erzeugung eines durch Halbieren des Signals MSB gebildeten Signals MSB/2, um damit die Schreib- und die Lesezeiten in den Registern 25 und 26 gleich groß zu machen,
• . eine Kippschaltung 30 zum Synchronisieren des Signals MSB/2 mit dem Taktsignal H, das eine dem eingehenden Datenstrom Do ... Dm entsprechende Bitfrequenz aufweist,
• . zwei UND-Tore 31 und 32 zur Erzeugung der Signale Si1 (oder So2) und Si2 (oder So1), die die Schreibsignale (oder die Lesesignale) im ersten bzw. im zweiten FIFO-Register 25 und 26 (oder die Lesesignale jeweils im zweiten und im ersten FIFO- Register 26 und 25) sind,
• . zwei Kippschaltungen 33 und 34 zur Erzeugung der kurzen Initialisierungsimpulse RAZ1 und RAZ2 für die FIFO-Register 25 und 26 unmittelbar vor ihren jeweiligen Schreibphasen;
• - eine Kippschaltung 35, beispielsweise vom Typ D, die zum Verzögern des Signals MSB/2 dient, damit nacheinander jedes FIFO-Register in einen Durchlaßzustand (Signal OE bzw. "output enable" auf niedrigem Pegel) versetzt wird, um die Ausgabe der gespeicherten Informationen zu ermöglichen.
• Bei jedem FIFO-Register 25 und 26 kann man eine bestimmte Anzahl von Zellen des FIFO (First-In, First-Out) in Reihen- und Parallelschaltung verwenden. Die Steigerung der Anzahl der in Reihe geschalteten FIFO-Zellen ermöglicht es, die Verzögerung zwischen Eingang der Daten Do ... Dm und der Ausgabe der verzögerten Daten DoR ... DmR zu verlängern. Die Vergrößerung der Anzahl der parallelgeschalteten FIFO-Zellen ermöglicht die Erhöhung der Anzahl der Eingänge Do ... Dm.
• Im Betrieb werden die eingehenden Daten Do ... Dm in das erste FIFO-Register 25 eingeschrieben (Übermittlung des Schreibtaktes).
• Anschließend werden die eingehenden Daten gleichzeitig mit dem Auslesen des zuvor gefüllten ersten FIFO-Registers 25 in das zweiten FIFO-Register 26 eingeschrieben.
• Dann wird umgekehrt in das erste FIFO-Register 25 eingeschrieben, während das zweite FIFO-Register 26 ausgelesen wird, usw.
• Fig. 3 stellt die zeitliche Entwicklung der soeben beschriebenen verschiedenen Signale dar. Die Signale entsprechen nacheinander:
• - in einer ersten Phase 38 dem Einschreiben der Daten Do (1 bis 64) in das erste FIFO-Register 25, nach einem Initialisieren desselben (Impuls RAZ1);
• - in einer zweiten Phase 39 dem Einschreiben der Daten Do (65 bis 128) in das zweite FIFO-Register 26, nach einem Initialisieren desselben (Impuls RAZ2), und dein gleichzeitigen Auslesen der um eine Zeitdauer τ verzögerten Daten DoR (1 bis 64) aus dem ersten FIFO-Register 25;
• - in einer dritten Phase 40 dem Einschreiben der Daten Do (129 bis 192) in das erste FIFO-Register 25, nach einem Initialisieren desselben (RAZ1), und dem gleichzeitigen Auslesen der um die Zeitdauer τ verzögerten Daten DoR (65 bis 128) aus dem zweiten FIFO-Register 26.
• Das Signal OE ("output enable") ermöglicht die Ausgabe der Daten DoR ... DmR (1 bis 64 und 129 bis 192) des FIFO- Registers 25, wenn es einen niedrigen Pegel besitzt.
• Das Signal ("inverted output enable") ermöglicht die Ausgabe der Daten DoR ... DmR (65 bis 128 und 193 bis 256) des FIFO-Register 26, wenn es einen niedrigen Pegel besitzt.
• Bei einem Ausführungsbeispiel werden 6 Binärströme von maximal 64 Bits, bei einem Durchsatz von 25 MHz, unter Benutzung von sieben IC-Bausteinen verzögert, nämlich:
• - zwei Binärzählern (beispielsweise vom Typ F163 des Herstellers Fairchild oder Motorola);
• - zwei FIFO-Registern zu 9 Bits x 64 (beispielsweise vom Typ HC Mos 7030 der Hersteller RTC und RCA);
• - einem Baustein mit D-Kippschaltungen (beispielsweise vom Typ F112 der Hersteller Fairchild und Motorola); und
• - zwei UND-Bausteinen (oder NAND-Bausteinen), beispielsweise vom Typ F00 der Hersteller Fairchild und Motorola.

Claims (5)

1. Einrichtung zur Verzögerung mindestens eines Binärdatenstromes hohen Durchsatzes mit einem ersten (25) und einem zweiten Register (26) vom Typ FIFO -"First-in, First-out" mit m Eingängen und n seriellen Bits, wobei die Register die Eingangsdaten (Do ... Dm) empfangen und die verzögerten Daten (DoR) liefern, dadurch gekennzeichnet, daß die Einrichtung weiter aufweist:

- einen programmierbaren binären Adressenzähler (27), der ein Taktsignal (H) empfängt und ein Signal MSB - "Most Significant Bit" - liefert, dessen Dauer von der gewünschten Verzögerung τ abhängt;

- eine Schreib-Lese-Steuerschaltung (28) für die Register (25, 26), die umfaßt:

. eine Schaltung zum abwechselnden Umsteuern des Taktsignals (H) an jedes der beiden Register (25, 26), um gleichzeitig das Einschreiben in eines der beiden Register und das Lesen des anderen Registers zu ermöglichen, und umgekehrt; wobei die Umsteuerschaltung aufweist:

* einen Halbierer (29) zur Gewinnung eines durch 2 geteilten Signals MSB, um die Schreib- und die Lesedauer in beiden Registern (25, 26) gleich groß zu machen,

* eine Kippschaltung (30) zum Synchronisieren des Signals MSB/2 mit dem Taktsignal (H), das einer Taktfrequenz entsprechend derjenigen der Eingangsdaten (Do .... Dm) entspricht; wobei diese Kippschaltung ein Synchronisiersignal und dessen Komplement liefert,

* zwei UND-Tore (31, 32), die an ihrem ersten Eingang das Taktsignal (H) empfangen und die Erzeugung der Signale Si1 oder So2 und Si2 oder So1 ermöglichen, die die Schreib- oder Lesesignale im ersten bzw. zweiten Register (25, 26), oder die Lesesignale im zweiten bzw. im ersten Register (26, 25) sind, wobei eines der UND-Tore an seinem zweiten Eingang das Synchronisationssignal der Kippschaltung (30) einpfängt, während das andere UND-Tor das Komplement des Synchronisationssignals empfängt;

. eine Schaltung (33, 34) zur Erzeugung der Nullrückstellimpulse dieser Register (25, 26) unmittelbar vor ihren jeweiligen Schreibphasen;

. eine Schaltung (35) zur Erzeugung eines "Output Enable"-Signals, die das Synchronisationssignal der Kippschaltung (30) und das Taktsignal (H) empfängt, um anschließend die Auslesung jedes dieser Register (25, 26) für die Ausgabe der zuvor eingegebenen Daten nach Ablauf von n Taktimpulsen seit Beginn einer Schreibphase zu ermöglichen.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung zur Nullrückstellung der Register zwei monostabile Kippschaltungen (33, 34) enthält, die die Erzeugung der Impulse zur plötzlichen Initialisierung der Register (25, 26) unmittelbar vor deren jeweiligen Schreibphasen ermöglichen.

3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung zur Erzeugung eines "Output Enable"-Signals eine Zeiger-Kippschaltung (35) aufweist, die zur Verzögerung des MSB/2-Signals dient, damit nacheinander jedes Register (25, 26) in einen Ausgabezustand (OE), "Output Enable" genannt, versetzt wird, um das Ausgeben der gespeicherten Informationen zu ermöglichen.

4. Einrichtung nach einem beliebigen der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jedes Register (25, 26) mehrere FIFO-Bausteine in Reihe enthält, um die Verlängerung der Verzögerung zu ermöglichen.

5. Einrichtung nach einem beliebigen der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jedes Register (25, 26) mehrere Bausteine in Parallelschaltung aufweist, um die Vergrößerung der Anzahl der Eingänge zu ermöglichen.