JPH01161915A - 少なくとも１つの高伝送速度二進データ列を遅延させる装置 - Google Patents
少なくとも１つの高伝送速度二進データ列を遅延させる装置Info
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- JPH01161915A JPH01161915A JP63292246A JP29224688A JPH01161915A JP H01161915 A JPH01161915 A JP H01161915A JP 63292246 A JP63292246 A JP 63292246A JP 29224688 A JP29224688 A JP 29224688A JP H01161915 A JPH01161915 A JP H01161915A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
夕刊を遅延させる装置に係わる。
本発明を１吏用すれば、１つ又はｍ個の高１云送速度（
例えば２５〜４０メガピッＩ−）二進データ列、をｎビ
ット遅延させるような、クロック！１個分同期したシフ
トレジスタを形成することができる。
例えば２５〜４０メガピッＩ−）二進データ列、をｎビ
ット遅延させるような、クロック！１個分同期したシフ
トレジスタを形成することができる。
先行技術の装置では前述のごとき遅延がＤ型フリップフ
ロップを介して実施される。その場合には、伝送速度が
低い場合と伝送速度が高い場合とを区別しなければなら
ない。
ロップを介して実施される。その場合には、伝送速度が
低い場合と伝送速度が高い場合とを区別しなければなら
ない。
−低伝ｊ″！、速度（≦２メガビット）の場合には、Ｍ
ＯＳ（ｍｅｔａｌ ｏｘ’）ｄｃｓｅｍｉｃｏｎｄｕｃ
Ｌｏｒ）技術を使用する。
ＯＳ（ｍｅｔａｌ ｏｘ’）ｄｃｓｅｍｉｃｏｎｄｕｃ
Ｌｏｒ）技術を使用する。
この場合は、ビンを１６個もつ単一ケース内に６４．１
２８、、．１０２４ビットのシフトレジスタを配置する
。
２８、、．１０２４ビットのシフトレジスタを配置する
。
− 高伝送速度の場合にはＭＯＳより速い技術、例えば
「１コ＾ＳＴＪ又はｒＥＣＬ １００ＯＪ、更にはｒＥ
ＣＬ １００ Ｋ」（ＥＣＬ−ＥｍｉＬｔｃｒ Ｃｏｕ
ｐｌｅｄ ＬｏＦＩｉｃ）を使用する。但し、速度及び
フリップフロップ数が増加すると消費旦も著しく増加す
るため、ケース当たりのＤフリップフロップ数は８個以
下に減らされる。従って、ケース数が著しく増加す０例
えば、１０２４ビットの遅延をｉフるためにはフリップ
フロップを８個含むケースが１２８ｆｌｌａ （１０２
４：８）必要になり、６つの二進データ列を６４ビット
遅延させるためには８ビットのケースが４８個（６ｘ８
）必要になる。
「１コ＾ＳＴＪ又はｒＥＣＬ １００ＯＪ、更にはｒＥ
ＣＬ １００ Ｋ」（ＥＣＬ−ＥｍｉＬｔｃｒ Ｃｏｕ
ｐｌｅｄ ＬｏＦＩｉｃ）を使用する。但し、速度及び
フリップフロップ数が増加すると消費旦も著しく増加す
るため、ケース当たりのＤフリップフロップ数は８個以
下に減らされる。従って、ケース数が著しく増加す０例
えば、１０２４ビットの遅延をｉフるためにはフリップ
フロップを８個含むケースが１２８ｆｌｌａ （１０２
４：８）必要になり、６つの二進データ列を６４ビット
遅延させるためには８ビットのケースが４８個（６ｘ８
）必要になる。
そのため先行技術の装置では、ｎ及びｍの値が大きい場
合には、２つの同じＲＡＭメモリ（ＲａｎＪｏｕ＋Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）を含むプログラム可能二進カ
ウンタに接続された回路を１吏用する。前記二進カウン
タは一方のＲＡＭメモリでデータのビットを連続して逐
次アドレス指定しく書込み）、それと同門に他方のＲＡ
Ｍメモリのアドレス指定も行って読取りを実施し、次い
で他方のＩＩＡＭＲＡＭメモリりを１′ｒう。
合には、２つの同じＲＡＭメモリ（ＲａｎＪｏｕ＋Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）を含むプログラム可能二進カ
ウンタに接続された回路を１吏用する。前記二進カウン
タは一方のＲＡＭメモリでデータのビットを連続して逐
次アドレス指定しく書込み）、それと同門に他方のＲＡ
Ｍメモリのアドレス指定も行って読取りを実施し、次い
で他方のＩＩＡＭＲＡＭメモリりを１′ｒう。
所望の遅延は前記カウンタの除算比ｎによって得られる
。
。
この種の装置は多くの欠点を有する。その主なものは下
記の通りである。
記の通りである。
−伝達すべきアドレスのバスを含む。
−容量が大きい場合にマルチプレクサを必要とする；そ
の場合はデータバスの入力及び出力が共通であるため、
補足的レジスタの使用が必要になる。
の場合はデータバスの入力及び出力が共通であるため、
補足的レジスタの使用が必要になる。
−通電した時にメモリにアＩ・ランダムな値が存在する
。従って、総てのアドレス位置に信号を送ることからな
る初期化ステップを設けなければならない。
。従って、総てのアドレス位置に信号を送ることからな
る初期化ステップを設けなければならない。
本発明はこれらの欠点を解消すべく、少なくとも１つの
高伝送速度二進データ列を遅延させる装置であって、 −ｍ個の入力とｒ１個の直列ワードとを有するＦＩＦＯ
（Ｆｉｒｓｔ−ｉｎ／Ｆｉｒｓｔ−ｏｕＬ）タイプの第
１及び第２レジスタと、 −ＨＳＢ（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ ｌ１ｉ
ｔ）信号を送出する二進カウンタと、 −前記レジスタの言込み／読取りを制御する回路 とを含み、前記書込み／読取り制御回路が−２つのレジ
スタのうち一方で害込みを行うと同時に他方で読取りを
行う操作を可逆的に実施すべく、クロック信号ＩＩを２
つのレジスタの各々に交互に送る切替え回路と、 −書込みステップの直前に前記レジスタの動的ゼロリセ
ットを行う回路と、 −予め入力されたデータを書込み・が開始されてからク
ロックｎ個分後に送出せしめるべく、前記レジスタを制
御する「出力イネーブル」信号を発生する回路 とを含むことを特徴とする装置を提携する。
高伝送速度二進データ列を遅延させる装置であって、 −ｍ個の入力とｒ１個の直列ワードとを有するＦＩＦＯ
（Ｆｉｒｓｔ−ｉｎ／Ｆｉｒｓｔ−ｏｕＬ）タイプの第
１及び第２レジスタと、 −ＨＳＢ（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ ｌ１ｉ
ｔ）信号を送出する二進カウンタと、 −前記レジスタの言込み／読取りを制御する回路 とを含み、前記書込み／読取り制御回路が−２つのレジ
スタのうち一方で害込みを行うと同時に他方で読取りを
行う操作を可逆的に実施すべく、クロック信号ＩＩを２
つのレジスタの各々に交互に送る切替え回路と、 −書込みステップの直前に前記レジスタの動的ゼロリセ
ットを行う回路と、 −予め入力されたデータを書込み・が開始されてからク
ロックｎ個分後に送出せしめるべく、前記レジスタを制
御する「出力イネーブル」信号を発生する回路 とを含むことを特徴とする装置を提携する。
この杜の装置は下記の主要利点を存する。
−使用が簡単である。
−経済的で消費量が少ない。
より正確には、前記クロック信号切替え回路は＝ ２で
割り算したＭＳ［ｌ信号（ＭＳ［ｌ／２）を得るための
除数２の分周器と、 −前記ＭＳ［ｌ／２信号を入力データＤｏ，．．．Ｄｍ
のリズムと同じリズムのクロック信号ＩＴに合わせて同
期するフリップフロップと、 二 夫１（第１及び第２ＦＩＦＯレジスタの言込み（又
は読取り）信号（又は夫々第２及び第１ＦＩＦＯレジス
タの読取り信号）である信号Ｓｉｌ（又は５ｏ２）及び
Ｓｉ２（又はＳｏ１）を発生する２つのＡＮＤゲートと
を含む。
割り算したＭＳ［ｌ信号（ＭＳ［ｌ／２）を得るための
除数２の分周器と、 −前記ＭＳ［ｌ／２信号を入力データＤｏ，．．．Ｄｍ
のリズムと同じリズムのクロック信号ＩＴに合わせて同
期するフリップフロップと、 二 夫１（第１及び第２ＦＩＦＯレジスタの言込み（又
は読取り）信号（又は夫々第２及び第１ＦＩＦＯレジス
タの読取り信号）である信号Ｓｉｌ（又は５ｏ２）及び
Ｓｉ２（又はＳｏ１）を発生する２つのＡＮＤゲートと
を含む。
レジスタをゼロにリセットする回路は、−ＦＩＦＯレジ
スタを夫々の書込みステップの直前に瞬間的に初期化す
るパルスＲＡＺＩ及びＲへＺ２を発生する２つの単安定
回路 を含む。
スタを夫々の書込みステップの直前に瞬間的に初期化す
るパルスＲＡＺＩ及びＲへＺ２を発生する２つの単安定
回路 を含む。
出力イネーブル信号を発生する回路は、−各ＦＩＦＯを
順次通過状態において記憶された債報を送出せしめるべ
く信号ＭＳ［ｌ／２を遅延させるのに使用される″Ｊ１
フリップフロップ を含む。
順次通過状態において記憶された債報を送出せしめるべ
く信号ＭＳ［ｌ／２を遅延させるのに使用される″Ｊ１
フリップフロップ を含む。
有利には、各ＦＩＦＯレジスタが複数のＦＩＦＯケース
を直列に３み得る。このようにすると、遅延を増加する
ことができる。また、各ＦＩＦＯレジスタは複数のケー
スを並列に含んでもよい。この場合は入力数を増加させ
ることができる。
を直列に３み得る。このようにすると、遅延を増加する
ことができる。また、各ＦＩＦＯレジスタは複数のケー
スを並列に含んでもよい。この場合は入力数を増加させ
ることができる。
以下、添付図面に基づき非限定的具体例を挙げて、本発
明の特徴及び利点をより明らかにする。
明の特徴及び利点をより明らかにする。
第１図に示した公知の装置は、
−第１及び第２マルチプレクサ１０及び１１と、−第１
及び第２ＲＡＭメモリ１２及び１３と、−容量が大きい
場合に必要な任意的デマルヂプレク°す９と、 −プログラム可（ｍなアドレスカウンタ１４ト、−ＲＡ
Ｍメモリ１２及び１３をゼロにリセットするカウンタ１
５ とを含む。
及び第２ＲＡＭメモリ１２及び１３と、−容量が大きい
場合に必要な任意的デマルヂプレク°す９と、 −プログラム可（ｍなアドレスカウンタ１４ト、−ＲＡ
Ｍメモリ１２及び１３をゼロにリセットするカウンタ１
５ とを含む。
これら種〕この回路は、
・−アドレスバス１７．１８及び１９、− データバス
１６．２０．２１．２２及び２３、− クロック信号ｔ
ｌ、 −切期化信号ｆｏｉｌ、 −言込み／読取り信号Ｗ／Ｉｔ、 −読取り／書込み信号＋ｔ／Ｗ、 −マルチプレクサ及びデマルチプレクサの制御に対応す
る複数の接続によって相互に接続される。
１６．２０．２１．２２及び２３、− クロック信号ｔ
ｌ、 −切期化信号ｆｏｉｌ、 −言込み／読取り信号Ｗ／Ｉｔ、 −読取り／書込み信号＋ｔ／Ｗ、 −マルチプレクサ及びデマルチプレクサの制御に対応す
る複数の接続によって相互に接続される。
て逐次的アクセスでＲＡＭタイプの第１メモリ１２に記
憶される。
憶される。
ＲＡＭタイプの第１メモリが情報で完全に満たされたら
、同じアクセスカウンタ１４によってＲＡＭタイプの第
２メモリ１３で情報のアドレス指定を行う。
、同じアクセスカウンタ１４によってＲＡＭタイプの第
２メモリ１３で情報のアドレス指定を行う。
これと同時に第１１ＡＭメモリ１２の読取りが行われる
。
。
この装置は、
−ｔＪＪ期化時にメモリをゼロにリセットするシステム
であって、ゼロリセッ１−カウンタ１５と２つのマルチ
プレクサ１０及び１１との使用を必要とするシステムと
、 −ＲＡＭメモリ１２及び１３の入力／出力が共通の場合
に必要な任意的デマルチプレクサ９と、− アドレスバ
ス１９を２つのＲＡＭメモリ１２及び１３に分配する手
段 とを必要とする１ｍ及びｎの値が大きい場合には、前記
分配を行うためにＰｉ雑なプリント回路への埋込みが必
要となる。これは場所をとるため、多重層の使用が必要
になり得る。
であって、ゼロリセッ１−カウンタ１５と２つのマルチ
プレクサ１０及び１１との使用を必要とするシステムと
、 −ＲＡＭメモリ１２及び１３の入力／出力が共通の場合
に必要な任意的デマルチプレクサ９と、− アドレスバ
ス１９を２つのＲＡＭメモリ１２及び１３に分配する手
段 とを必要とする１ｍ及びｎの値が大きい場合には、前記
分配を行うためにＰｉ雑なプリント回路への埋込みが必
要となる。これは場所をとるため、多重層の使用が必要
になり得る。
これに対し、第２図に示した本発明の装置では、前述の
諸口路を使用せずに同じ結果を得ることができる。この
装置は下記の特徴を有する。
諸口路を使用せずに同じ結果を得ることができる。この
装置は下記の特徴を有する。
−２つのＲＡＭメモリに代えて２つのＦＩＦＯ（Ｆｉｒ
ｓｔ−ｉｎ／Ｆｉｒｓｔ−ｏｕｔ）レジスタ２５及び２
６を含む。
ｓｔ−ｉｎ／Ｆｉｒｓｔ−ｏｕｔ）レジスタ２５及び２
６を含む。
−アドレスバスを含まない、所望の遅延τに関する大重
量ビットに対応するＭＳＢ（ＭｏｔＬ Ｓｉｌｎｉｒｉ
−ｃａｎＬ ｆｌｉｔ）信号のみが、Ｓ込みクロック及
び読取りクロックの切替えのために保持される（ＭＳｒ
ｌ信号の周期Ｔはτに等しい）。
量ビットに対応するＭＳＢ（ＭｏｔＬ Ｓｉｌｎｉｒｉ
−ｃａｎＬ ｆｌｉｔ）信号のみが、Ｓ込みクロック及
び読取りクロックの切替えのために保持される（ＭＳｒ
ｌ信号の周期Ｔはτに等しい）。
−マルチプレクサを含まない。
一゛入力／出力デマルチプレクサを３まない。その代わ
りにＦＩＦＯのトライステート機１止をｆＬ川する。
りにＦＩＦＯのトライステート機１止をｆＬ川する。
−初期化カウンタ及び対応マルチプレクサを含まない、
その代わりに、２つのゼロリセット用！１１安定回路を
用いてＦＩＦＯレジスタの動的初期化を書込みの直前に
行う。
その代わりに、２つのゼロリセット用！１１安定回路を
用いてＦＩＦＯレジスタの動的初期化を書込みの直前に
行う。
−ｎビットの遅延及びｍ ＵＪのデータ対に合わせて、
簡単にカスケード接続し且つ拡張することができる。
簡単にカスケード接続し且つ拡張することができる。
従って本発明の装置は、
−第１及び第２ＦＩＦＯレジスタ２５及び２６と、−Ｍ
ＳＢ（ＭｏｓＬ ５１ｇｎ１ｒｉｃａｎＬ Ｂｉｔ）信
号を得るためのプログラム可能なアドレスカウンタ２７
と、−２つのレジスタ２５及び２６の書込み及び読取り
を制御する回路２８ とを含み、前記書込み／読取り制御回路が主に、−レジ
スタ２５及び２６における言込み時間及び読取り時間を
同等にずべく２で割り算したＭｓｎｔ３すＭＳＢ／２を
得るための除数２の分周器２９と、−前記信号ＭＳＩＩ
／２を入力データＤｏ、、、、Ｄ＋ｎと同じリズムのク
ロック１こ号＋１に合わせて同期するフリップフロップ
３０と、 −夫１１第１及び第２ＦＩＦＯレジスタ２５及び２６の
３込み（又は読取り）信号（又は夫）ｌ第２及び第ｔ
＋： １＋： ｏレジスタ２６及び２５の読取り信号）
である信号Ｓｉｌ（又は５０２）及びＳｉ２（又は５ａ
ｔ）を発生ずる２つのＡＮＤゲート３１及び３２と、 −ＦＩＦＯレジスタ２５及び２６を夫々の書込みスデッ
プの直前に瞬間的に初期化するパルスＲＡＺＩ及びＲＡ
ｚ２を発生ずる２つの単安定回路３３及び３４と、−記
憶された情報が送出されるように各ＦＩＦＯを順次通過
状悪く出力イネーブル信号ＯＥが低レベルにある）にお
くべく信号ＭＳＩＩ／２を遅延させるのに１吏用される
、例えばＤタイプのユＩ整フリップフロップ３５ とを含む。
ＳＢ（ＭｏｓＬ ５１ｇｎ１ｒｉｃａｎＬ Ｂｉｔ）信
号を得るためのプログラム可能なアドレスカウンタ２７
と、−２つのレジスタ２５及び２６の書込み及び読取り
を制御する回路２８ とを含み、前記書込み／読取り制御回路が主に、−レジ
スタ２５及び２６における言込み時間及び読取り時間を
同等にずべく２で割り算したＭｓｎｔ３すＭＳＢ／２を
得るための除数２の分周器２９と、−前記信号ＭＳＩＩ
／２を入力データＤｏ、、、、Ｄ＋ｎと同じリズムのク
ロック１こ号＋１に合わせて同期するフリップフロップ
３０と、 −夫１１第１及び第２ＦＩＦＯレジスタ２５及び２６の
３込み（又は読取り）信号（又は夫）ｌ第２及び第ｔ
＋： １＋： ｏレジスタ２６及び２５の読取り信号）
である信号Ｓｉｌ（又は５０２）及びＳｉ２（又は５ａ
ｔ）を発生ずる２つのＡＮＤゲート３１及び３２と、 −ＦＩＦＯレジスタ２５及び２６を夫々の書込みスデッ
プの直前に瞬間的に初期化するパルスＲＡＺＩ及びＲＡ
ｚ２を発生ずる２つの単安定回路３３及び３４と、−記
憶された情報が送出されるように各ＦＩＦＯを順次通過
状悪く出力イネーブル信号ＯＥが低レベルにある）にお
くべく信号ＭＳＩＩ／２を遅延させるのに１吏用される
、例えばＤタイプのユＩ整フリップフロップ３５ とを含む。
各ＦＩＦＯレジスタ２Ｓ及び２６は複数のＦｒＦＯ（Ｆ
ｉｒ！＋Ｌ−ｉｎ／Ｆｉｒｓｔ−ｏｕｔ）セルを直列状
及び並列状に含み１１′ｒる。直列ＦＩＦＯセルの個数
を増加すればデータＤｏ、、。
ｉｒ！＋Ｌ−ｉｎ／Ｆｉｒｓｔ−ｏｕｔ）セルを直列状
及び並列状に含み１１′ｒる。直列ＦＩＦＯセルの個数
を増加すればデータＤｏ、、。
、Ｄ＋ｌＩの入力と遅延されたデータＤｏＲ，，，，Ｄ
ｍＲの出力との間の遅延を増加させることができる。ま
た、並列ＦＩＦＯセルのＩｌ！Ｊ数を増加すれば入力Ｄ
ｏ、、、、Ｄ＋ｎの数を増加させることができる。
ｍＲの出力との間の遅延を増加させることができる。ま
た、並列ＦＩＦＯセルのＩｌ！Ｊ数を増加すれば入力Ｄ
ｏ、、、、Ｄ＋ｎの数を増加させることができる。
この装置を操作する時は、先ず入力データｎｏ、、。
、Ｄｎ＋を第１ＦＩＦＯレジスタ２５に書込む（♂込み
クロッりを送る）。
クロッりを送る）。
次いで、第２ＦＩＦＯレジスタ２６への入力データの言
込みと、先に書込みを行った第ルジスタ２５の読取りと
を同時に行う。
込みと、先に書込みを行った第ルジスタ２５の読取りと
を同時に行う。
その後、逆に、第１ＦＩＦＯレジスタ２５の書込みを行
うと同時に第２ＦＩＦＯレジスタ２６の読取りを行い、
以下同様の操作を縁り返す。
うと同時に第２ＦＩＦＯレジスタ２６の読取りを行い、
以下同様の操作を縁り返す。
第３図は前述の種々の信号の変化を時間の関数として示
している。これらの信号は連続して、−第１位相３８で
は、初期化（パルスＲΔＺｌ）後の第１０ＦＯレジスタ
２５へのデータＤｏ（１〜６４）の書込みに対応し、 −第２位相３９では、初期化（パルスＲＡＺ２）後の第
２ＦＩＦＯレジスタ２６へのデータＤｏ（０５〜１２８
）の♂込み及びこれと同時に行われる第１ＦＩＦＯレジ
スタ２５の遅延τだけ遅延したデータＤｏＲ（１〜６４
）の読取りとに対応し、 −第３１α相４０では、初期化（Ｒ肩ｌ）後の第１ＰＩ
ＦＯレジスタ２５へのデータＤＯ（１２９〜１９２）の
書込み及びこれと同時に行われる第２ＦＩＦＯレジスタ
２６の遅延τだけ遅延したデータＤｏＲ（６５〜１２８
）の読取りに対応する。
している。これらの信号は連続して、−第１位相３８で
は、初期化（パルスＲΔＺｌ）後の第１０ＦＯレジスタ
２５へのデータＤｏ（１〜６４）の書込みに対応し、 −第２位相３９では、初期化（パルスＲＡＺ２）後の第
２ＦＩＦＯレジスタ２６へのデータＤｏ（０５〜１２８
）の♂込み及びこれと同時に行われる第１ＦＩＦＯレジ
スタ２５の遅延τだけ遅延したデータＤｏＲ（１〜６４
）の読取りとに対応し、 −第３１α相４０では、初期化（Ｒ肩ｌ）後の第１ＰＩ
ＦＯレジスタ２５へのデータＤＯ（１２９〜１９２）の
書込み及びこれと同時に行われる第２ＦＩＦＯレジスタ
２６の遅延τだけ遅延したデータＤｏＲ（６５〜１２８
）の読取りに対応する。
信号０Ｅ（ｏｕＬｐｕＬ ｅｎａｂｌｅ）はレベルが低
い時にＦＩＦＯレジスタ２６からデータＤｏＲ，，，，
ＤｕＲ（１〜（３４及び１２９〜１９２）を送出させる
。
い時にＦＩＦＯレジスタ２６からデータＤｏＲ，，，，
ＤｕＲ（１〜（３４及び１２９〜１９２）を送出させる
。
信号ＯＥ （ｏｕＬｐｕｔ ｃ＋＋ａｂｌｃ ｂｕｒｒ
ｅ）はレベルが低い時にＦＩＦＯレジスタ２６からデー
タＤｏＲ、、、、Ｏｎ＋Ｒ（６５〜１２８、、、及び１
９３〜２５６）を送出させる。
ｅ）はレベルが低い時にＦＩＦＯレジスタ２６からデー
タＤｏＲ、、、、Ｏｎ＋Ｒ（６５〜１２８、、、及び１
９３〜２５６）を送出させる。
−具体例として、伝送速度２５Ｍｌ１ｚの６つの二進列
を最大６４ビツト遅延させる場合には７つのケース、即
ち −２つの二進カウンタ（例えばＦａｉｒｃｂｉｌｄ又は
ＭｏＬｏｒｏｌａのＦ１６３タイプ）、−９ピッ１−ｘ
６４の２つのＦＩＦＯレジスタ（例えばＩＩＴＣ及びＲ
ＣΔのＩＩＣＭｏ５）０３０タイプ）、−１つのＤフリ
ップフロップケース（例えばＦａｉｒｃｂｉｌｄ及びＭ
ｏＬｏｒｏｌａのＦ１１２タイプ）、−２つのＡＮＤ（
又はＮＡＮＤ）ケース（例えばＦａｉｒｃｂｉｌｄ及び
ＭｏＬｏｒｏｌａのＦＯＯタイプ）。
を最大６４ビツト遅延させる場合には７つのケース、即
ち −２つの二進カウンタ（例えばＦａｉｒｃｂｉｌｄ又は
ＭｏＬｏｒｏｌａのＦ１６３タイプ）、−９ピッ１−ｘ
６４の２つのＦＩＦＯレジスタ（例えばＩＩＴＣ及びＲ
ＣΔのＩＩＣＭｏ５）０３０タイプ）、−１つのＤフリ
ップフロップケース（例えばＦａｉｒｃｂｉｌｄ及びＭ
ｏＬｏｒｏｌａのＦ１１２タイプ）、−２つのＡＮＤ（
又はＮＡＮＤ）ケース（例えばＦａｉｒｃｂｉｌｄ及び
ＭｏＬｏｒｏｌａのＦＯＯタイプ）。
を１吏川する。
尚、本発明は以上説明してきた具体例には限定されず、
その範囲内で別の等価紫子を使用するなど種ノ？の変形
が可能であると理解されたい。
その範囲内で別の等価紫子を使用するなど種ノ？の変形
が可能であると理解されたい。
第１図は先行技術の装置の一具体例を示す簡略二見明図
、第２図は本発明の装置の左明図、第３図は第２図の装
置の種々の点における信号の形状を時間の関数として示
す説明図である。 ２５．２６・・・・・・ＦＩＦＯレジスタ、２７・・・
・・・アドレスカウンタ、２８・・・・・・言込み／読
取り制御回路。 図面の浄占０’：’、−ｒ二ｊ！：汀なし）ＦＩＧ、１
、第２図は本発明の装置の左明図、第３図は第２図の装
置の種々の点における信号の形状を時間の関数として示
す説明図である。 ２５．２６・・・・・・ＦＩＦＯレジスタ、２７・・・
・・・アドレスカウンタ、２８・・・・・・言込み／読
取り制御回路。 図面の浄占０’：’、−ｒ二ｊ！：汀なし）ＦＩＧ、１
Claims (6)
- （１）少なくとも１つの高伝送速度二進データ列を遅延
させる装置であって、 −ｍ個の入力とｎ個の直列ワードとを有するＦＩＦＯ（
Ｆｉｒｓｔ−ｉｎ／Ｆｉｒｓｔ−ｏｕｔ）タイプの第１
及び第２レジスタと、 −ＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）信
号を送出する二進カウンタと、 −前記レジスタの書込み／読取りを制御する回路 とを含み、 前記書込み／読取り制御回路が、 −２つのレジスタのうち一方で書込みを行うと同時に他
方で読取りを行う操作を可逆的に実施すべく、クロック
信号Ｈを２つのレジスタの各々に交互に送る切替え回路
と、 −書込みステップの直前に前記レジスタの動的ゼロリセ
ットを行う回路と、 −予め入力されたデータを書込みが開始されてからクロ
ックｎ個分後に送出せしめるべく、前記レジスタを制御
する「出力イネーブル」信号を発生する回路 とを含むことを特徴とする装置。 - （２）前記クロック信号切替え回路が、 −２で割り算したＭＳＢ信号を得るための除数２の分周
器と、 −前記ＭＳＢ／２信号を入力データＤｏ，．．．Ｄｍの
リズムと同じリズムのクロック信号Ｈに合わせて同期す
るフリップフロップと、 −夫々第１及び第２ＦＩＦＯレジスタの書込み（又は読
取り）信号（又は夫々第２及び第１ＦＩＦＯレジスタの
読取り信号）である信号Ｓｉ１（又はＳｏ２）及びＳｉ
２（又はＳｏ１）を発生する２つのＡＮＤゲート とを含むことを特徴とする請求項１に記載の装置。 - （３）レジスタをゼロにリセットする回路が、−ＦＩＦ
Ｏレジスタを夫々の書込みステップの直前に瞬間的に初
期化するパルス２を発生する２つの単安定回路 を含むことを特徴とする請求項１に記載の装置。 - （４）出力イネーブル信号を発生する回路が、−記憶さ
れた情報が送出されるように各ＦＩＦＯを順次通過状態
即ち出力イネーブル状態におくべく信号ＭＳＢ／２を遅
延させるのに使用される調整フリップフロップ を含むことを特徴とする請求項１に記載の装置。 - （５）各ＦＩＦＯレジスタが複数のＦＩＦＯケースを直
列に含み得、そのために遅延を増加することができるこ
とを特徴とする請求項１から４のいずれか一項に記載の
装置。 - （６）各ＦＩＦＯレジスタが複数のケースを並列に含み
得る、そのために入力数を増加させることができること
を特徴とする請求項１から５のいずれか一項に記載の装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8715945A FR2623349A1 (fr) | 1987-11-18 | 1987-11-18 | Dispositif de retard d'au moins un train de donnees binaires a haut debit |
| FR8715945 | 1987-11-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161915A true JPH01161915A (ja) | 1989-06-26 |
Family
ID=9356911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63292246A Pending JPH01161915A (ja) | 1987-11-18 | 1988-11-18 | 少なくとも１つの高伝送速度二進データ列を遅延させる装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5113368A (ja) |
| EP (1) | EP0317863B1 (ja) |
| JP (1) | JPH01161915A (ja) |
| CA (1) | CA1308449C (ja) |
| DE (1) | DE3881486T2 (ja) |
| FR (1) | FR2623349A1 (ja) |
Families Citing this family (11)
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|---|---|---|---|---|
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| US5224213A (en) * | 1989-09-05 | 1993-06-29 | International Business Machines Corporation | Ping-pong data buffer for transferring data from one data bus to another data bus |
| EP0483441B1 (en) * | 1990-11-02 | 1998-01-14 | STMicroelectronics S.r.l. | System arrangement for storing data on a FIFO basis |
| JPH087715B2 (ja) * | 1990-11-15 | 1996-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ処理装置及びアクセス制御方法 |
| FR2682192B1 (fr) * | 1991-10-03 | 1993-11-12 | Etat Francais Delegue Armement | Dispositif pour generer un retard sur un signal numerique. |
| US5282271A (en) * | 1991-10-30 | 1994-01-25 | I-Cube Design Systems, Inc. | I/O buffering system to a programmable switching apparatus |
| USH1507H (en) * | 1993-04-23 | 1995-12-05 | The United States Of America As Represented By The Secretary Of The Navy | Demand assigned multiple access (DAMA) device controller interface |
| CN1295685A (zh) * | 1998-06-17 | 2001-05-16 | 诺基亚网络有限公司 | 连接以不同时钟速度速率工作的设备的接口装置,和操作该接口的方法 |
| JP4547198B2 (ja) * | 2004-06-30 | 2010-09-22 | 富士通株式会社 | 演算装置、演算装置の制御方法、プログラム及びコンピュータ読取り可能記録媒体 |
| US8037337B2 (en) * | 2007-11-28 | 2011-10-11 | International Business Machines Corporation | Structures including circuits for noise reduction in digital systems |
| JP6015514B2 (ja) * | 2013-03-25 | 2016-10-26 | 富士通株式会社 | データ記憶装置及びデータ記憶方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4298954A (en) * | 1979-04-30 | 1981-11-03 | International Business Machines Corporation | Alternating data buffers when one buffer is empty and another buffer is variably full of data |
| JPS6057090B2 (ja) * | 1980-09-19 | 1985-12-13 | 株式会社日立製作所 | データ記憶装置およびそれを用いた処理装置 |
| US4546444A (en) * | 1983-03-15 | 1985-10-08 | E. I. Du Pont De Nemours And Company | Data compression interface having parallel memory architecture |
| JPS6059433A (ja) * | 1983-09-10 | 1985-04-05 | Fujitsu Ltd | バツフア制御回路 |
-
1987
- 1987-11-18 FR FR8715945A patent/FR2623349A1/fr active Pending
-
1988
- 1988-11-14 DE DE8888118949T patent/DE3881486T2/de not_active Expired - Fee Related
- 1988-11-14 EP EP88118949A patent/EP0317863B1/fr not_active Expired - Lifetime
- 1988-11-17 US US07/273,469 patent/US5113368A/en not_active Expired - Fee Related
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- 1988-11-18 JP JP63292246A patent/JPH01161915A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE3881486T2 (de) | 1993-09-16 |
| FR2623349A1 (fr) | 1989-05-19 |
| US5113368A (en) | 1992-05-12 |
| EP0317863A1 (fr) | 1989-05-31 |
| DE3881486D1 (de) | 1993-07-08 |
| CA1308449C (fr) | 1992-10-06 |
| EP0317863B1 (fr) | 1993-06-02 |
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