CN1295685A - 连接以不同时钟速度速率工作的设备的接口装置,和操作该接口的方法 - Google Patents
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Abstract
本发明提出了一种用于在系统中的第一设备(1)与第二设备(3)的存储装置(3a;F－REG)的存储区之间传送数据(DATA)的装置,存储区由地址(ADDR)确定,该系统包括至少一个系统时钟(CLK),并且在该系统中,第一设备(1)至少提供一个指示数据传送的信号(ENA)和一个指示数据传送方向的信号(RWN),该装置包括:一些缓冲寄存器,用于暂存所要发送的数据(DATA)和要送入数据和/或发出数据的存储区的地址(ADDR);和一个控制装置(EL,CTRL),用于根据指示数据传送激活的信号(ENA)和指示第一设备(1)与第二设备(3)之间数据传送方向的信号(RWN),控制所述缓冲寄存器暂存所要发送的所述数据和地址,因此,这些信号(ENA,RWN)不是指示写操作就是指示读操作,其特征在于:至少两组缓冲寄存器([DATA－REG1,ADD－REG1],[DATA－REG2,ADD－REG2]),用于存储连续的数据传送操作中发送的数据和相关的地址,还在于:所述控制装置(CTRL)用来产生控制信号(ENABLE),用于每当连续的数据传送操作中的每一操作之后在所述至少两组缓冲寄存器的第一组缓冲寄存器([DATA－REG1,ADD－REG1])与第二组缓冲寄存器([DATA－REG2,ADD－REG2])之间交替转换。本发明还提出了一种相应的传送数据的方法。
Description
本发明涉及一种用于连接以不同时钟速率工作的设备的接口装置，尤其涉及一种用于将配有异步总线的时钟控制的设备与配有同步总线的时钟控制的外围设备连接的接口装置。此外，本发明还涉及一种操作这种接口装置的方法
许多诸如数字信号处理器(以下称为DSP)的数字处理器设备都配有由时序控制信号控制的异步数据总线。对于这种异步总线，在有严格时序要求的应用情况下，可能会有某些困难。例如，当DSP装置的数字总线必须与只采用由时钟信号控制的同步存储装置的专用集成电路设备(以下称为ASIC设备)连接时，可能发生时序和/或连接问题。
根据一种对各生产商的DSP处理器(比如，AT&T生产的DSP 16XX系列的处理器，还比如Texas Instruments提供的DSP处理器)通用的原理接口，DSP的异步数据总线由下列信号控制：信号ADDRESS：指示写入和/或读出数据信号DATA的存储装置(存储器或寄存器)的地址；信号RWN(读/写)：指示DSP处理器根据该信号当前所置的值(“0”或“1”)完成数据传送操作，即不是写入外围电路设备(如ASIC设备)和其中的存储装置的写操作就是从中读出的读操作；和信号ENA：指示DSP处理器根据该信号的二进制值是否执行读/写操作，即指示DSP设备是激活的(ENA=0)还是不激活的(ENA=1)。
DSP处理器还提供时钟信号CKO，该信号用于控制ASIC操作的时钟，还用于控制接口。不过，也可以在别处产生用于控制ASIC设备的时钟的时钟信号CLK，这样，提供给ASIC设备的时钟信号(CLK)和提供给DSP设备的时钟信号(CKO)分别来源于不同的信源。于是，可以单独控制DSP设备和ASIC设备的时钟，甚至可以以不同的时钟速率来控制时钟。然而，在这种情况下，这两种设备(DSP和ASIC)可能以相同的时钟工作并且甚至可能彼此同步。鉴于此，必须注意，为了便于描述，以下将用于控制ASIC设备的时钟的信号CLK描述为好象是由DSP设备所提供的，尽管不能将本发明局限于这种配置。
图1中示出了ASIC设备3的示意图，装有同步存储装置3a的该ASIC设备通过接口装置(I/F)2与配有异步数据总线(未示出)的DSP装置1连接。
以前，提出用多个接口装置来将DSP设备与ASIC设备互连。
例如，EP-A1-0 649 097叙述了一种同步方法，并公开了一种非同步设备之间的接口，这种接口包括一个延时装置，用于使第一设备的写选通与第二设备的系统时钟同步。
再者，在本申请人的WO-A-96/38793中，提出了另一个同步方法。根据其中所公开的使异步总线适应同步电路的方法和装置，采用一种触发器配置使DSP数据总线的时序控制信号与系统时钟信号CLK同步。
另外，除了同步接口外，本申请人还提出了一种基于异步方法的接口。在同一申请人的最近的芬兰专利申请(1997年5月15日申请的FI 972091)中，详细描述了这种异步接口，本发明人是该专利申请的共同发明人。正如其中所公开，根据所提供的信号ENA和RWN，异步状态机产生一些附加信号，供接口装置和/或ASIC设备内部使用。具体地说，产生一种可用于读存储器的脉冲串式读操作的信号，就象例如自动递增计数器的时钟信号一样。
然而，上述现有的方案只解决了提供异步接口的问题，而如果DSP设备的时钟速率比ASIC设备的时钟速率快得多，则这些方案将不再能可靠地工作。也就是说，这些接口装置无法避免因DSP设备与ASIC设备之间不同时钟速率所引起的问题。
例如，假定DSP设备时钟频率为90MHz，而假定ASIC设备时钟频率为50MHz。由于与ASIC设备的读速度相比，DSP设备可以以近两倍的速度来写数据，因此，这意味着，对于每一写操作期，都需要一个附加的空操作期或“空操作”指令(以下称NOP期/指令)。
今后，当所使用的DSP设备的处理能力超载并在不可能提高所使用的ASIC设备的时钟频率的情况下要求提高DSP设备的时钟频率时，这一问题将越来越严重。
换句话说，DSP设备与要与它连接的ASIC设备之间的时钟频率差值越大，时序问题越严重。
附图中的图2表示根据以前所提出的和如WO-A-96/38793中所公开的上述信号的时序图。具体地说，图2示出了这样一种情况：如果ASIC设备的时钟频率大大低于DSP设备的时钟频率，那么一旦将数字ASIC设备与DSP设备的数据总线连接，就会发生问题。正如较早前所简述，信号ENA是DSP设备使能信号，指示DSP设备是激活的还是与数据传送操作(即写入ASIC设备/从ASIC设备读出的写/读操作)无关；信号RWN是当DSP设备被启动时指示写/读操作的信号；ADDRESS表示DSP设备的地址总线上发送的信号；DATA表示DSP设备的数据总线上发送的信号；CLK是ASIC设备的系统时钟(如上所述，可以由DSP设备提供或可以来自一个独立的外部时钟信号产生装置)。这些信号由DSP设备提供和/或发送。信号ADDRESS1、ADDRESS2和DATA1、DATA2分别表示地址和数据值，在要将特定数据写入存储装置的相应特定地址中和/或从中读出特定数据期间，它们分别被施加到ADDRESS和DATA信号线上。
另一所示的信号WR ENABLE是一个由接口装置所产生的只在ASIC设备和接口设备内部使用的内部信号。实际上，信号WR ENABLE是在同步后启动将所发送的数据写入到ASIC设备的存储装置。
如时序图中所示，要执行两个连续的写操作：将DATA1写入ADDRESS1，随后将DATA2写入ADDRESS2。当信号ENA假定为低值(“0”)从而启动DSP设备同时当信号RWN假定为低值(“0”)从而指示将数据写入存储装置时，指示写。另一方面，一对信号值(ENA,RWN)=(0,1)表示读存储装置的读操作，而信号值(ENA,RWN)=(1,X)表示DSP设备处于非激活的状态(失能或无效的状态，其中“X”是信号RWN的所谓“随意”值，在DSP设备不激活情况下，信号RWN并不重要)。
显然，根据以前所提出的方法，一旦信号ENA、RWN至少之一变为高电平即值(“1”),DATA1和ADDRESS1就被锁存在各自的数据寄存器和地址寄存器中。因此，在图2中标为t1的时刻(在写指令末端)，信号ADDRESS1和DATA1可假定分别被暂时存储或锁存。然而，针对第一写操作的内部信号WR_ENABLE的产生因其产生所用的时钟控制的触发安排而被延时，以便与时钟信号CLK同步。因此，信号WR_ENABLE在锁存后续(第二)写操作的一对数据ADDRESS2、DATA2之前不久的标为t3的时刻出现。
因此，当ADDRESS2、DATA2被锁存时，有效使能写(即能将锁存的数据传送到ASIC设备方的存储装置)的信号WR_ENABLE是激活的。从而，在地址ADDRESS1写DATA1失败，而在地址ADDRESS2写DATA2又太早。
这正是那些现有方案所要求的也是例如WO-A-96/38793中所公开的配置所要求的在写操作之前要预备至少一段附加的空操作指令周期(NOP)的原因。
因此，当DSP处理器操作速率提高而与它连接的ASIC设备的处理速度在ASIC的使用期限内保持不变时，DSP设备时钟频率提高所带的利益和好处会因到ASIC设备的接口在连续的读和/或写操作之间需要一些NOP指令而丧失。此外，假使要从其中读数据的设备提供数据的速率比读数据设备读取该数据的速率快得多，类似的问题也是很显然的。
因此，本发明的目的在于，提供一种用于将配有异步总线的设备与配有同步总线的外围设备连接的接口装置以及一种操作这种接口装置的方法，利用这种方法，象DSP设备的异步设备的时钟频率的提高所带的利益和好处不会因到ASIC设备的接口装置在连续的数据传送操作即读和/或写操作之间需要一些NOP指令而丧失。
可利用一种用于在系统中的第一设备与第二设备的存储装置的存储区之间传送数据的装置达到这一目的，存储区由地址确定，该系统包括至少一个系统时钟，并且在该系统中，第一设备至少提供一个指示数据传送的信号和一个指示数据传送方向的信号，该装置包括：一些缓冲寄存器，用于暂存所要发送的数据和要送入数据和/或发出数据的存储区的地址；和一个控制装置，用于根据指示数据传送激活的信号和指示第一设备与第二设备之间数据传送方向的信号，控制所述缓冲寄存器暂存所要发送的所述数据和地址，因此，这些信号不是指示写操作就是指示读操作，其特征在于：至少两组缓冲寄存器，用于存储连续的数据传送操作中发送的数据和相关的地址，还在于：所述控制装置用来产生控制信号，用于每当连续的数据传送操作中的每一操作之后在所述至少两组缓冲寄存器的第一组缓冲寄存器与第二组缓冲寄存器之间交替转换。
再者，可利用一种用于在系统中的第一设备与第二设备的存储装置的存储区之间传送数据的方法达到这一目的，存储区由地址确定，该系统包括至少一个系统时钟，并且在该系统中，第一设备至少提供一个指示数据传送的信号和一个指示数据传送方向的信号，该方法包括以下步骤：在缓冲寄存器中，暂存所要发送的数据和要送入数据和/或发出数据的存储区的地址；和利用控制装置，根据指示数据传送激活的信号和指示第一设备与第二设备之间数据传送方向的信号，控制所述缓冲寄存器暂存所要发送的所述数据和地址，因此，这些信号不是指示写操作就是指示读操作，其特征在于还包括以下步骤：提供至少两组缓冲寄存器，用于存储连续的数据传送操作中发送的数据和相关的地址；利用所述控制装置产生控制信号，用于每当连续的数据传送操作中的每一操作之后在所述至少两组缓冲寄存器的第一组缓冲寄存器与第二组缓冲寄存器之间交替转换。
本发明还有一些很好的改进如各相应的权利要求中所述。
具体地说，根据本发明的接口装置和根据本发明操作这种接口装置的方法提供了可以简单可靠地控制数据传送操作(读/写)的优点。
再者，对比现有的对DSP设备与到ASIC设备的接口的时钟频率比有很高要求的方案，根据本发明，这一要求不再高。
如果DSP设备使用不同于与它连接的ASIC设备的时钟频率，则这一优点可能更突出。因此，可以规划出这样一种系统，它使得便于快速处理器设备的升级，而无需过多地考虑ASIC设备的速度升级，同时在DSP设备的速度提高后，也无需预备附加的NOP指令。
此外，通过利用所提出的根据本发明的方法和根据本发明的装置的电路系统，以前所需要的执行NOP的周期即执行空操作期间所浪费的和/或失去的处理器时间周期现在又可被DSP设备用于计算，这样，不必因为NOP指令周期而丧失高时钟频率所带来的好处。
再者，在写数据传送情况下，由于在DSP设备的每一写操作的末端迫使附加的内部产生的ENABLE信号改变其值，因此，总是可以将合适的数据连接到合适的地址所指定的存储装置，而无需连续的写操作之间的任何附加的NOP周期。
下面，参照附图举例详述本发明，其中：
图1示出了一个说明一种用于将配有异步数据总线的设备如DSP设备与配有同步存储装置以及所发送的信号的设备如ASIC设备连接的接口装置的原理的示意图；
图2示出了根据以前所提出的和如WO-A-96/38793中所公开的方法和装置的时序信号的波形图；
图3示出了根据本发明的装置中出现的说明所提出的方法的时序信号的波形图；
图4(包括图4A和图4B)以框图形式描述了根据本发明的接口装置的实施方式；和
图5是一个状态图，说明了在如图4A中所示的被实现为异步状态机的控制电路CTRL中所实现的控制逻辑的一个例子。
下面，参照附图详述本发明的优选实施方式。
具体地说，根据本发明，由于预备了至少两个暂时地址和数据寄存器，因此，很好地避免了DSP设备所要执行的两个连续的写操作之间的NOP。在这些数据和地址寄存器中，在第一数据传送操作(即第一写操作)期间，将第一数据和地址锁存在第一数据和地址寄存器中，而在后续第二数据传送操作(即第二写操作)期间，将第二数据和地址锁存在第二数据和地址寄存器中。根据这一方法，无需连续的写操作之间的附加的NOP，就能可靠地完成写操作。而同样，这也适用于连续的读操作，或适用于在连续的写操作之间执行读操作的情况。
图3示出了一个举例说明所涉及的控制信号的时序关系的时序图。与先前结合图2所说明的信号相应的那些信号其名称相同。差别在于，根据本发明，产生了一个新的附加信号ENABLE。这一信号ENABLE使得可选择各自的暂时数据和地址寄存器，因为在各数据传送操作期间它可以控制各自的复用器和去复用器电路从而选择合适的一个暂存寄存器。例如，如果ENABLE信号假定为高值(逻辑“1”电平)，那么数据和地址总线值被锁存在特定的暂时数据和地址寄存器中，而如果ENABLE信号假定为低值(逻辑“0”电平)，那么数据和地址总线值被锁存在特定的不同的暂时数据和地址寄存器中。
图3说明了本发明的原理。如图3中所示，在第一(Ⅰ)写操作(RWN=0,ENA=0)期间，信号ENABLE为高(逻辑“1”电平)。在信号WR的上升沿，加到DATA和ADDRESS信号线上的数据和地址值分别被锁存在暂存寄存器DATA_REG2、ADD_REG2中。接着，在信号WR的随后的上升沿，随后写操作(Ⅱ)期间所加的地址和数据值被缓存在不同的地址和数据寄存器(ADD_REG1、DATA_REG1)中。
当信号WR_ENABLE1或WR_ENABLE2分别为低(“0”电平)时，在外围设备比如ASIC设备的系统时钟CLK的上升沿，将各自缓存的数据有效写入该ASIC设备的存储器或寄存器F_REG的相应指定的(缓存的)地址中。换言之，当WR_ENABLE2为低并当CLK的上升沿出现时，缓存在DATA_REG2中的数据被写入缓存在ADD_REG2中的值所指定的存储器F_REG的地址中。同样，当WR_ENABLE1为低并当CLK的上升沿出现时，缓存在DATA_REG1中的数据被写入由缓存在ADD_REG1中的值所指定的存储器F_REG的地址中。
显然，在来自DATA_REG2的前一数据被写入由缓存在ADD_REG2中的地址值所指定的F_REG的存储区中之前，新的数据和地址已被锁存在寄存器DATA_REG1和ADD_REG1中。
这正是本发明的基本思想。因此，即使ASIC设备时钟CLK比DSP设备的时钟信号CKO慢，写操作也不会出问题。尤其，如上所述，即使内部写操作与外部写操作之间有重叠时，也可以避免失败。
因此，根据所提出的方法和以该方法工作的接口装置，在完成内部写即写入所指定的存储装置之前，不会叠写前一数据和地址值。具体地说，由于在DSP设备所指令的每一写操作开始时，将迫使ENABLE信号改变其值，因此，可以将合适的数据连接到合适的地址，而无需在连续的写操作之间提供附加的NOP。
参照图4，图中举例描述了根据本发明的实施方式的结构。图4以框图形式详述了根据本发明的接口装置。
来自DSP设备(未示出)的信号ADDR、DATA、ENA、RWN从外部输入到接口装置2。信号CLK可以由DSP设备提供，但也可以由任何外部设备或由ASIC设备自己提供。所提供的数据信号DATA准备写入装在例如ASIC设备中的同步存储装置3a的特定地址中，该地址由信号ADDR指定。
图4中，存储装置3a用多个功能寄存器F_REG来表示，它们可能与ASIC设备有关，尽管它们被示为好象装在接口装置中。各寄存器都有几k比特数据的数据存储容量。寄存器的数量由地址总线的有效宽度决定。这意味着，如果采用x比特宽的地址总线，则可以编码2x个地址，因此需要2x个单独的寄存器F_REG，每个寄存器均用时钟信号CLK(CLK的上升沿)来控制时钟，该时钟信号例如由DSP设备或外部时钟信号发生器提供。
n比特宽的信号ADDR分别被分放到用于寻址有效存储器地址或功能寄存器F_REG的m比特宽的第一地址中，而剩余部分n-m=p比特(最高有效比特)的地址输入到使能逻辑电路EL中。根据最高p比特，产生一个片选CS。这一片选信号CS判断是否选定各同步存储器和/或ASIC设备本身(假如有一个以上与DSP设备连接的ASIC设备)。使能逻辑电路EL适合于提供假定为CS=“0”的电平的输出信号(假如地址总线上发送的地址信号ADDR的p个最高有效比特等于电路EL中所安排的相同比特宽度的参考地址)。显然，电路EL可以由比较器电路构成，这些比较器电路根据所提供的地址信号和参考地址的每一比特进行比较。
信号CS输入到触发装置FF1、FF7、FF4和FF10的数据输入端1D。信号CS还分别输入到暂时地址和数据寄存器ADD_REG1、ADD_REG2、DATA_REG1和DATA_REG2的门端(选通端)G1。
k比特宽的数据信号DATA从DSP设备输入到双向缓冲器BD_BUF，以便通过接口装置2及其内部暂存寄存器写入ASIC设备方提供的同步存储装置3a如功能寄存器F_REG。或者，在读存储装置的读操作情况下，数据信号通过所述双向缓冲器和所述数据端被发送到DSP设备。图4中，所示的双向缓冲器的未被连接的端可以连接到要从其中读数据的存储装置或寄存器。然而，对于本描述，为简化电路描述，省略了这一连接。
双向缓冲器由指令读操作的信号RD控制，这一信号由接口装置内部产生。
具体地说，根据外部提供的信号ENA和RWN，控制电路CTRL产生各种控制信号供接口装置内部使用。除了读指令信号RD外，电路CTRL还可产生自动递增信号AUTOINC、写指令信号WR和上述使能信号ENABLE。
根据最近的专利申请FI 972091，产生了信号AUTOINC，作为被实现成异步状态机的CTRL电路的一个输出信号。AUTOINC信号可用于读存储器的脉冲串式读操作，就象例如自动递增计数器的时钟一样。为此，信号AUTOINC通过逻辑门AND3、AND4分别与反相和非反相信号ENABLE逻辑合成。从“与”门AND3、AND4输出的各自结果分别输入到触发装置FF4、FF10的时钟端。触发装置FF4与FF5、FF6互连，而触发装置FF10与FF11、FF12互连。触发装置FF6和FF12的输出信号AUTOINC_ENABLE1和AUTOINC-ENABLE2分别有选择地通过复用器装置MUX4输出，作为一个可用于脉冲串式读操作的AUTOINC_ENABLE信号。该复用器由信号ENABLE控制。这一电路部分的详细电路结构如图4B中所示。
然而，本发明的这一描述主要着重于作为数据传送操作的一个例子的写操作的描述。因此，在此省略了有关AUTOINC信号使用的进一步描述。不过，应当注意，信号AUTOINC加到复位输入端(未示出)时，它可用来(直接或间接地)分别复位状态寄存器或功能寄存器F_REG。
再者，还可以产生写指令信号WR，作为CTRL电路的另一输出信号。CTRL电路可以被实现为如后面所述的异步状态机。
CTRL电路由此产生的信号WR输入到各个数据和地址寄存器DATA_REG1、DATA_REG2、ADD_REG1和ADD_REG2的时钟输入端1C2。此外，信号WR还分别输入到“与”门AND1和AND2，通过这些门分别与非反相和反相信号ENABLE逻辑合成。门AND1的输出(AND1_OUT)输入到触发装置FF7的时钟端C1，门AND2的输出(AND2_OUT)输入到触发装置FF1的时钟端C1。
在信号AND2_OUT、AND1_OUT的时钟控制下，触发装置FF1、FF7的输入数据(1D端的CS)成为相应触发装置的输出并输入到相应的触发装置FF2、FF8。在随后的时钟信号CLK的上升沿，这一信号输出给各自后续的触发装置FF3、FF9，而在CLK的随后的下降沿(由于触发装置FF3、FF9的反相时钟输入端)，信号在触发装置FF3、FF9各自的输出端输出，作为相应的内部写使能信号WR_ENABLE1、WR_ENABLE2。信号WR_ENABLE1、WR_ENABLE2每个都分别反馈到触发装置FF1、FF2和FF7、FF8的复位端，用于复位这些装置。信号WR_ENABLE1、WR_ENABLE2还输入到由信号ENABLE控制的复用器MUX3，以便被输出，作为信号WR_ENABLE。这一信号WR_ENABLE输入到地址解码器ADD_DEC(将在后面描述)的V1端。
应当注意，用于提供WR_ENABLE信号的触发器配置(FF1-FF3,FF7-FF9)(以及相应的用于提供AUTOINC_ENABLE信号的触发器配置)有一式两份，这是因为，否则WR_ENABLE和/或AUTOINC_ENABLE会在这些触发器被前一写/读操作复位期间产生。
再者，电路CTRL还产生上述信号ENABLE，控制接口装置中所具有的多个至少两组数据和地址寄存器。寄存器的控制可以这样进行：在第一(图3中的Ⅰ)写操作(ENA,RWN)=(0,0)期间，ENABLE=1，第一提供的数据和地址值分别被锁存在一个数据和地址寄存器(DATA_REG2、ADD_REG2)中，而在后续的第二(图3中的Ⅱ)写操作(ENA,RWN)=(0,0)期间，ENABLE=0，随后提供的数据和地址值分别被锁存在另一数据和地址寄存器(DATA_REG1、ADD_REG1)中。具体地说，每当有新的写操作时，ENABLE信号迫使改变其值。也就是说，ENABLE信号将由信号WARU的下降沿来控制时钟，这一信号WARU是作为信号WR与AUTOINC之间的逻辑“或”运算的结果所得到的。因此，信号WARU每过一个周期ENABLE信号都将改变其值(因此表示一种从信号WR与AUTOINC的合成中分离出的时钟)。
ENABLE信号是不会误操作的，因为它是从非误操作信号WR与AUTOINC得出的。因此，ENABLE信号可作为一个控制信号，用于时钟控制触发装置(FF1、FF7以及FF4、FF10)，以便产生相应的WR_ENABLE和AUTOINC_ENABLE信号。
这种功能性可以通过将电路CTRL实现为异步状态机来实现，或用其他适合的逻辑电路来实现。
例如，将电路CTRL实现为异步状态机的一种可能性可以基于随后的卡诺图。ENA、RWN是前面所述的由DSP设备提供的信号，而A、B和C是表示电路CTRL中出现的状态的内部状态变量。
| ABC,ENA,RWN | 000 | 001 | 011 | 010 | 110 | 111 | 101 | 100 |
| 00 | 010 | 001 | 001 | 011 | 010 | 110 | 110 | 110 |
| 01 | 010 | 001 | 001 | 010 | 010 | 110 | 110 | 110 |
| 11 | 000 | 000 | 001 | 110 | 110 | 110 | 110 | 110 |
| 10 | 000 | 000 | 001 | 110 | 110 | 110 | 110 | 110 |
表1：CTRL电路的卡诺图
各个状态变换例如由下列逻辑方程确定(“！”表示逻辑“非”功能，“*”表示逻辑“与”功能，而“+”表示逻辑“或”功能)：
NEXT_A＜=(A*C+A*！B+ENA*A+ENA*B*！C)*XRESET
NEXT_B＜=(A+B*！C+！ENA*！B*！C)*XRESET
NEXT_C＜=(！ENA*！A*C+！A*B*C+！ENA*！RWN*！A*B)*XRESET
其中，XRESET是输入到电路CTRL的复位端(图4中未示出)的复位信号，以便在信号XRESET的下降沿将该电路复位。于是，电路CTRL输出的信号RD、WR和AUTOINC由下式给出：
RD＜=！A*B*！C,
WR＜=！(A+B+C),and
AUTOINC＜=A*B*！C(或刚好直接为A)
图5示出了当被实现为异步状态机时的电路CTRL的相应的状态图。图5中，四个状态是稳定的(IDLE WRITE,WRITE,READ,IDLE READ)，而可由状态变量A、B、C确定的所有其他状态是中间状态。利用各自改变的信号(或信号合成)标记相应的变换，来指示状态变换(上箭头分别对应于上升沿或高信号电平，而下箭头分别对应于下降沿或低信号电平)。
电路CTRL中所实现的控制逻辑的上述例子只是一种可能的例子，可想而知，还可以采用异步状态机的其他实现方式。
为了在一组数据和地址寄存器DATA_REG1、ADD_REG1与另一组数据和地址寄存器DATA_REG2、ADD_REG2之间交替转换，信号ENABLE用作转换装置或去复用装置DEMUX1、DEMUX2的控制信号。转换装置DEMUX1与数据寄存器DATA_REG1、DATA_REG2有关，并根据信号ENABLE的值，有选择地将输入的k比特数据信号DATA输入到寄存器DATA_REG1的数据输入端2D(ENABLE=0)或输入到寄存器DATA_REG2的数据输入端2D(ENABLE=1)。转换装置DEMUX2与地址寄存器ADD_REG1、ADD_REG2有关，并根据信号ENABLE的值，有选择地将m比特输入地址信号ADDRESS(m=n-p)输入到寄存器ADD_REG1(输入端2D)(ENABLE=0)或输入到寄存器ADD_REG2(输入端2D)(ENABLE=1)。应当注意，数据寄存器DATA_REG1总是与地址寄存器ADD_REG1一同被选择，同样DATA_REG2总是与ADD_REG2一同被选择，以便正确地锁存一对数据和地址值。图4中，用于控制转换装置DEMUX1、DEMUX2的信号ENABLE的各自的电平在各自的连接通路上分别用“0”或“1”来表示。
再者，信号ENABLE也可以用作转换装置或复用装置MUX1、MUX2和MUX3的控制信号。转换装置MUX1与数据寄存器DATA_REG1、DATA_REG2有关，并根据信号ENABLE的值，有选择地将k比特数据信号DATA从寄存器DATA_REG1(ENABLE=1)或从寄存器DATA_REG2(ENABLE=0)输出。转换装置MUX2与地址寄存器ADD_REG1、ADD_REG2有关，并根据信号ENABLE的值，有选择地将m比特地址值从寄存器ADDR_REG1(ENABLE=1)或从寄存器ADDR_REG2(ENABLE=0)输出。
尤其应当注意，复用装置MUX1、MUX2和去复用装置DEMUX1、DEMUX2是以互为相反的方式被驱动的。也就是说，例如在数据值被锁存在数据和地址寄存器DATA_REG1、ADD_REG1(ENABLE=“0”)中而去复用装置DEMUX1、DEMUX2被驱动以相应地连接各自的信号线期间，复用装置MUX1、MUX2这样被驱动：数据和地址寄存器DATA_REG2、ADD_REG2(ENABLE=0)的输出被选定，因此数据值可被写入相应所选定和所寻址的寄存器。
当某一对寄存器DATA_REG、ADD_REG被选定以便读出其中所锁存或缓存的数据值时，当前到达的新数据和地址值缓存在另一对寄存器中。从分别选定的寄存器中读出的数据值(k比特数据)输入到该地址所指定的功能寄存器F_REG的数据输入端2D。从分别选定的寄存器中读出的m比特地址值输入到地址解码器ADD_DEC的输入端。
接口装置中的地址解码器ADD_DEC为所发送的地址信号ADDRESS的最高p比特所确定的电路部分分配(或传播)信号WR_ENABLE。信号WR_ENABLE可以是前面所述的信号WR_ENABLE1(如果ENABLE=1)或是WR_ENABLE2(如果ENABLE=0)，并可以根据信号ENABLE的值利用转换装置(复用器)MUX3来选定。
假如要针对诸如RAM存储器(未示出)的存储装置来执行写操作，那么解码器ADD_DEC还产生另一个内部信号，用于启动该存储器。在这种情况下，解码器的输出宽度为x比特(x大于m)。不过，为了简化所述例子，可以假定m=x，因为只寻址功能寄存器。
再者，在所述的例子中，由于只有两组数据和地址寄存器，因此ENABLE信号是1比特信号。然而，假如有两个以上的寄存器组，那么，ENABLE信号必须有相应增加的比特数，用于控制复用/去复用装置。通常，ENABLE信号被实现成z比特宽的信号，以便暂时数据和地址寄存器的2z个寄存器组可以被控制并可以在当中交替转换。在这种有两个以上的寄存器组的情况下，写允许信号WR_ENABLE1、WR_ENABLE2的个数也必须相应的增加。
以上针对作为数据传送操作的写操作详述了本发明。不过，对熟练技术人员而言，显然，根据本发明所提出的结构可以适用于连续读操作的情况，或者在连续写操作之间有一个读操作的情况。在这种情况下，例如，缓冲寄存器DATA_REG、ADD_REG必须实现成双向寄存器。其中数据输入和数据输出的方向根据信号读RD和写WR来控制。显然，这些双向寄存器、复用和去复用装置的各输入/输出端必须根据信号RD、WR，按照寄存器的具体数据传输方向来选定。再者，在读操作中，双向缓冲器BD_BUF的端(为图4中所示的图简明起见，未被连接)也必须连接到寄存器的复用装置的输出端。
在遇到作为数据传送操作的读操作时，连续写操作之间出现的读可以分别设置或复位状态寄存器或功能寄存器F_REG中的状态信息。在这种读操作中，要从中读数据的地址必须暂存在暂存寄存器(ADD_REG1或ADD_REG2)中。这样，信号AUTOINC就可以用于设置/复位状态信息，而锁存的地址将作为相应的状态寄存器的指针。当在结果寄存器中有操作结果可供使用时，可执行这一过程，以防万一ASIC设备执行某些操作并设置状态比特。接着，ASIC设备在DSP设备读取期间进行等待(同时新结果可写入结果寄存器)。当DSP设备读出结果时，读操作将复位相应的状态比特而ASIC设备可继续操作。
尽管以上描述是在假定有效信号为低电平的负有效逻辑情况下进行的，然而，对熟练技术人员而言，显然，利用有效信号为高电平的正有效逻辑，同样可以实现一种适当修改的系统。再者，尽管以上结合片选信号CS(见图4)的描述是参照从提供的地址信号所得到的片选信号CS的例子进行的，然而，也可以采用别的实现方式。例如，信号CS可利用DSP设备所施加的逻辑“0”或逻辑“1”的信号用硬件布线(接口中的附加信号线)来实现。当然，所得到的硬件布线信号CS可以有1比特以上的宽度，这取决于有多少ASIC设备要被寻址。再者，地址解码装置(如WR_ENABLE所启动的ADD_DEC)也可以由AUTOINC_ENABLE信号来启动。如前面所述，这在AUTOINC_ENABLE信号在可能的读操作之后用来复位某些状态存储器的情况下是很有必要的。
最后，为了便于图3中所示的时序图与图4A和图4B中所示的相应的电路之间的互相参照，参照下表，列出了信号名称并指出它们在原理图中的事件。
| 信号名称(图3) | 电路中的事件(图4) |
| RWN | 来自DSP的读/写信号 |
| ENA | 来自DSP的使能信号 |
| WARU | (WR+AUTOINC)[未示出]，用于时钟控制ENABLE |
| WR | 写脉冲，CTRL的输出 |
| ENABLE | 选择信号，CTRL的输出 |
| AUTOINC | 自动递增，可用于脉冲串式读 |
| AND2_OUT | 门AND2的输出，用于时钟控制FF1 |
| FF1_OUT | FF1的输出 |
| FF2_OUT | FF2的输出 |
| WR_ENABLE1 | 写使能信号1,FF3的输出 |
| AND1_OUT | 门AND1的输出，用于时钟控制FF7 |
| FF7_OUT | FF7的输出 |
| FF8_OUT | FF8的输出 |
| WR_ENABLE2 | 写使能信号2,FF9的输出 |
| CLK | ASIC系统时钟 |
| CKO | DSP时钟(未示出) |
| DATA_REG1 | 暂时数据寄存器DATA_REG1 |
| ADD_REG1 | 暂时地址寄存器ADD_REG1 |
| DATA_REG2 | 暂时数据寄存器DATA_REG2 |
| ADD_REG2 | 暂时地址寄存器ADD_REG2 |
| DATA | 来自DSP的数据总线 |
| ADDR | 来自DSP的地址总线 |
表2：图3中所列的与图4中所示的电路图相应的信号
应当理解，以上描述及附图仅旨在举例说明本发明。因此，本方法和接口装置的优选实施方式可以在附属权利要求书的范围内变化。
Claims (12)
1．一种用于在系统中的第一设备(1)与第二设备(3)的存储装置(3a；F REG)的存储区之间传送数据(DATA)的装置，存储区由地址(ADDR)确定，该系统包括至少一个系统时钟(CLK)，并且在该系统中，第一设备(1)至少提供一个指示数据传送的信号(ENA)和一个指示数据传送方向的信号(RWN)，该装置包括：
缓冲寄存器，用于暂存所要发送的数据(DATA)和要送入数据和/或发出数据的存储区的地址(ADDR)；和
一个控制装置(EL,CTRL)，用于根据指示数据传送激活的信号(ENA)和指示第一设备(1)与第二设备(3)之间数据传送方向的信号(RWN)，控制所述缓冲寄存器暂存所要发送的所述数据和地址，从而，这些信号(ENA,RWN)不是指示写操作就是指示读操作，其特征在于：
至少两组缓冲寄存器([DATA_REG1,ADD_REG1],[DATA_REG2,ADD_REG2])，用于存储连续的数据传送操作中发送的数据和相关的地址，还在于：
所述控制装置(CTRL)用来产生控制信号(ENABLE)，用于每当连续的数据传送操作中的每一操作之后在所述至少两组缓冲寄存器的第一组缓冲寄存器([DATA_EG1,ADD_REG1])与第二组缓冲寄存器([DATA_REG2,ADD_REG2])之间交替转换。
2．如权利要求1所述的装置，其特征在于：
所述控制装置(CTRL)用来在信号(ENA)或信号(RWN)的变换时迫使改变所述控制信号(ENABLE)，从而，这些信号(ENA,RWN)不是指示无数据传送就是指示数据传送方向。
3．如权利要求1或2所述的装置，其特征在于：
所述控制信号(ENABLE)作为驱动信号输入到输入转换装置(DEMUX1,DEMUX2)，输入转换装置(DEMUX1)有选择地将所要发送的数据(DATA)输入到第一组缓冲寄存器中的缓冲寄存器(DATA_REG1)或输入到第二组缓冲寄存器中的缓冲寄存器(DATA_REG2)，而输入转换装置(DEMUX2)有选择地将所要发送的地址(ADDR)输入到第一组缓冲寄存器中的缓冲寄存器(ADD_REG1)或输入到第二组缓冲寄存器中的缓冲寄存器(ADD_REG2)。
4．如权利要求1-3任一所述的装置，其特征在于：
所述控制信号(ENABLE)作为驱动信号输入到输出转换装置(MUX1,MUX2)，输出转换装置(MUX1)用来有选择地将暂存在缓冲寄存器(DATA_REG1,DATA_REG2)中的数据(DATA)输出给存储装置(F_REG)，而输出转换装置(MUX2)用来有选择地将暂存在缓冲寄存器(ADD_REG1,ADD_REG2)中的地址(ADDR)输出给地址解码器(ADD_DEC)。
5．如权利要求4所述的装置，其特征在于：
输入和输出转换装置(DEMUX1,DEMUX2,MUX1,MUX2)可由信号(ENABLE)这样来控制：当启动将数据和地址输入到一组缓冲寄存器以便暂存在其中时，禁止所述这组缓冲寄存器的数据和地址的输出。
6．如权利要求5所述的装置，其特征在于：
输入和输出转换装置(DEMUX1,DEMUX2,MUX1,MUX2)可由信号(ENABLE)这样来控制：保证当使第一组缓冲寄存器能暂存所输入的数据和地址时，使第二组缓冲寄存器能输出先前在前一写操作期间存储在其中的数据和地址。
7．一种用于在系统中的第一设备(1)与第二设备(3)的存储装置(3a；F_REG)的存储区之间传送数据(DATA)的方法，存储区由地址(ADDR)确定，该系统包括至少一个系统时钟(CLK)，并且在该系统中，第一设备(1)至少提供一个指示数据传送的信号(ENA)和一个指示数据传送方向的信号(RWN)，该方法包括下列步骤：
在缓冲寄存器中，暂存所要发送的数据(DATA)和要送入数据和/或发出数据的存储区的地址(ADDR)；和
利用控制装置(EL,CTRL)，根据指示数据传送激活的信号(ENA)和指示第一设备(1)与第二设备(3)之间数据传送方向的信号(RWN)，控制所述缓冲寄存器暂存所要发送的所述数据和地址，从而，这些信号(ENA,RWN)不是指示写操作就是指示读操作，其特征在于还包括以下步骤：
提供至少两组缓冲寄存器([DATA_REG1,ADD_REG1],[DATA_REG2,ADD_REG2])，用于存储连续的数据传送操作中发送的数据和相关的地址；
利用所述控制装置(CTRL)产生控制信号(ENABLE)，用于每当连续的数据传送操作中的每一操作之后在所述至少两组缓冲寄存器的第一组缓冲寄存器([DATA_REG1,ADD_REG1])与第二组缓冲寄存器([DATA_REG2,ADD_REG2])之间交替转换。
8．如权利要求7所述的方法，其特征在于：
在信号(ENA)或信号(RWN)的变换时，迫使改变所述控制信号(ENABLE)，因此，这些信号(ENA,RWN)不是指示无数据传送就是指示数据传送方向。
9．如权利要求7或8所述的方法，其特征在于：
将所述控制信号(ENABLE)作为驱动信号输入到输入转换装置(DEMUX1,DEMUX2)，通过输入转换装置(DEMUX1)有选择地将所要发送的数据(DATA)输入到第一组缓冲寄存器中的缓冲寄存器(DATA_REG1)或输入到第二组缓冲寄存器中的缓冲寄存器(DATA_REG2)，和通过输入转换装置(DEMUX2)有选择地将所要发送的地址(ADDRESS)输入到第一组缓冲寄存器中的缓冲寄存器(ADD_REG1)或输入到第二组缓冲寄存器中的缓冲寄存器(ADD_REG2)。
10．如权利要求7-9任一所述的方法，其特征在于：
将所述控制信号(ENABLE)作为驱动信号输入到输出转换装置(MUX1,MUX2)，通过输出转换装置(MUX1)有选择地将暂存在缓冲寄存器(DATA_REG1,DATA_REG2)中的数据(DATA)输出给存储装置(F_REG)，和通过输出转换装置(MUX2)有选择地将暂存在缓冲寄存器(ADD_REG1,ADD_REG2)中的地址(ADDRESS)输出给地址解码器(ADD_DEC)。
11．如权利要求10所述的方法，其特征在于：
利用信号(ENABLE)这样来控制输入和输出转换装置(DEMUX1,DEMUX2,MUX1,MUX2)：当启动将数据和地址输入到一组缓冲寄存器以便暂存在其中时，禁止所述这组缓冲寄存器的数据和地址的输出。
12．如权利要求11所述的方法，其特征在于：
利用信号(ENABLE)这样来控制输入和输出转换装置(DEMUX1,DEMUX2,MUX1,MUX2)：使得当使第一组缓冲寄存器能暂存所输入的数据和地址时，使第二组缓冲寄存器能输出先前在前一数据传送操作期间存储在其中的数据和地址。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |