FI105727B - Menetelmä ja järjestely prosessorin liittämiseksi ASIC-piiriin - Google Patents
Menetelmä ja järjestely prosessorin liittämiseksi ASIC-piiriin Download PDFInfo
- Publication number
- FI105727B FI105727B FI972091A FI972091A FI105727B FI 105727 B FI105727 B FI 105727B FI 972091 A FI972091 A FI 972091A FI 972091 A FI972091 A FI 972091A FI 105727 B FI105727 B FI 105727B
- Authority
- FI
- Finland
- Prior art keywords
- asic
- processor
- read
- signal
- signals
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
- Multi Processors (AREA)
- Electrotherapy Devices (AREA)
- Diaphragms For Electromechanical Transducers (AREA)
- Small-Scale Networks (AREA)
- Hardware Redundancy (AREA)
Description
105727
Menetelmä ja järjestely prosessorin liittämiseksi ASIC-piiriin
Tekniikan ala 5 Keksinnön kohteena on menetelmä prosessorin liittä miseksi ASIC-piiriin, jossa menetelmässä prosessori muodostaa ohjaussignaaleja, joita käytetään apuna luettaessa dataa ASIC-piiriltä ja kirjoitettaessa dataa ASIC-piirille, ja jossa menetelmässä vastaanotetaan prosessorin 10 muodostamia ohjaussignaaleja ja muodostetaan vastaanotettujen ohjaussignaalien perusteella luku- ja kirjoitussig-naalit.
Keksinnön kohteena on lisäksi järjestely prosessorin liittämiseksi ASIC-piiriin, joka prosessori muodostaa 15 ohjaussignaaleja, joita käytetään apuna prosessorin lukiessa dataa ASIC-piiriltä ja prosessorin kirjoitettaessa dataa ASIC-piirille, joka järjestely käsittää välineet vastaanottaa prosessorilta ohjaussignaaleja ja muodostaa vastaanotettujen ' ohjaussignaalien perusteella luku- ja 20 kirjoitussignaalit.
Tekniikan taso ; . Elektroniikkalaitteissa käytetään prosessoriympä- ristöä, jossa prosessori liitetään johonkin ulkopuoliseen • · · ’·’ 1 prosessiin tai komponenttiin, esimerkiksi ASIC-piiriin * · '··.· 25 (ASIC = Application Specific Integrated Circuit) . Liittä- • # - .
·.1·· minen on tehty erilaisten tulo- ja lähtöpiirien, kuten • m • 1·. Flip-Floppien avulla.. Lisäksi liittämisessä käytetään eri- laisia väylärakenteita, joiden kautta siirretään signaaleja. Siirrettävät signaalit voivat olla esimerkiksi data-, .·2. 3 0 ohjaus- tai tilasignaaleja.
’ .···. Prosessoriympäristössä signaaleja prosessoidaan • ------ *·1 yleensä useissa eri komponenteissa, jotka voivat toimia : ·1 synkronissa tai asynkronissa. Eri komponenteissa tapahtuva • · · prosessointi vaatii komponenttien yhdistämistä. Komponent- 35 tien yhdistäminen ei Jcuitenkaan ole yksinkertaista, koska • « •mi 2 • · 2 105727 signaalit tarvitsevat yleensä tarkkaa ajoitusta. Esimerkiksi ASIC-piirin yhdistäminen digitaalisen DPS-prosessorin dataväylään tuo mukanaan ajoitusongelmia, jotka vaikeuttavat signaalien siirtämistä ja prosessointia.
5 Komponentteja yhdistettäessä on otettava huomioon muun muassa komponenttien kommunikointitaajuus, ohjaussignaalit, väylärakenne ja erilaiset signaalitasot. Etenkin komponenttien suuri toimintataajuus aiheuttaa ongelmia signaalien ajoitukseen.
10 Prosessorin dataväylää ohjataan erilaisten ohjaus signaalien avulla. Dataväylälle kirjoitetaan ja dataväy-lältä luetaan tietoa mainittujen ohjaussignaalien avulla. Ohjaussignaaleilta vaaditaan erittäin tarkkaa ajoitusta, jotta toiminnot tapahtuisivat halutulla hetkellä. Ohjaus-15 signaalien muodostaminen ja ajoitus aiheuttaa kuitenkin ongelmia. Ajoitusongelmia on poistettu käyttämällä erilaisia liitäntärakenteita yhdistettävien piirien välillä. Liitäntärakenteet ovat olleet synkronisia. Tunnetun tekniikan mukaiset liitäntärakenteet ovat vain osaksi poista-20 neet kirjoitus- ja lukuvaiheessa syntyviä ajoitusongelmia.
DSP-prosessorin ja ASIC-piirin välillä on käytetty erilaisia synkronisia kiikkuja eli FF-ratkaisuja (FF = ,,, Flip-Flop) . Lisäksi prosessorilta ja ASIC-piirille tule- • * i • * * ' vista signaaleista on muodostettu OR-elimen signaali, jota * 25 on käytetty ASIC-piirin data- ja osoiterekisterien kello- • · ·.*·: signaalina. Ratkaisussa käytetyt kiikut on synkronoitu ·· • *·. prosessorilta saatavaan kellosignaaliin. Mikäli synkro- nointi on jonkin syyn takia menetetty, niin signaalit ovat menneet ainakin jossakin vaiheessa metastabiiliin tilaan.
.··*. 30 Metastabiilissa tilassa signaalit ovat epämääräisessä ti- • · · * ,···. lassa, joka on aiheuttanut ennalta arvaamattomia ja ei- toivottuja toimintoja.
• · • « f • ♦ · • * • t • « · • · « · 3 105727
Keksinnön tunnusmerkit
Esillä olevan keksinnön tarkoituksena onkin toteuttaa järjestely, jota käytetään DSP-prosessorin ja ASIC-piirin välillä ja joka mahdollistaa kirjoitus- ja lukuvai-5 heen aikana esiintyvien ajoitusongelmien poistamisen.
Tämä saavutetaan johdannossa esitetyn tyyppisellä menetelmällä, jolle on tunnusomaista, että ohjaussignaalit vastaanotetaan ja luku- ja kirjoitussignaalit muodostetaan asynkronisella tilakoneella, joka muuttaa tilaansa vas-10 taanottamiensa ohjaussignaalien perusteella ilman, että tilakoneelle tuodaan synkronoivaa kellosignaalia.
Tämä saavutetaan lisäksi johdannossa esitetyn tyyppisellä järjestelyllä, jolle on tunnusomaista, että välineet on toteutettu asynkronisella tilakoneella, joka muut-15 taa tilaansa vastaariöttamiensa ohjaussignaalien perusteella, ja että välineet muuttavat tilaansa ilman synkronoivaa kellosignaalia.
Keksinnön mukaisella järjestelyllä saavutetaan huomattavia etuja. Järjestelyssä käytetään asynkronista tila-20 konetta, joka muodostaa ohjaussignaalien avulla kirjoitus-ja lukusignaalit ilman ajoitusongelmia. Ajoitusongelmien t>j. poistuminen mahdollistaa datan kirjoittamisen ja lukemisen ... onnistumisen aina haluttuun osoitepaikkaan. Keksinnön mu- kainen järjestely mahdollistaa eri kellosig-naalien käyt- '···' 25 tämisen prosessorilla ja ASIC-piirillä. Eri kellosignaalit • · l *· ” mahdollistavat esimerkiksi prosessorin päivittämisen ai- • · : 1·· heuttamatta ongelmia ASIC-piirin toimintaan.
Kuvioiden selitys
Seuraavassa keksintöä selitetään tarkemmin viitaten 30 oheisten piirustusten mukaisiin esimerkkeihin, joissa ··· '.1··. kuvio 1 esittääT keksinnön mukaisen järjestelyn en- ··· , • simmäisen edullisen toteutusmuodon, • · : ” kuvio 2 esittää keksinnön mukaisessa järjestelyssä '...· käytettävän tilakoneen tilakaaviota, * • · · φ · ‘- ~ • · « 4 105727 kuvio 3 esittää tarkemmin keksinnön mukaista järjestelyä, kuvio 4 esittää tarkemmin tilakoneen rakennetta.
Edullisten toimintamuotojen kuvaus 5 Kuviossa 1 esitetään keksinnön mukaisen järjestelyn ensimmäinen edullinen toteutusmuoto. Järjestelyä käytetään kahden digitaalisen piirin välillä. Kuvion mukaisessa ratkaisussa mainitut piirit ovat DSP-prosessori ja ASIC-piiri. Piirien välillä käytetään ajoitussignaaleja, joiden 10 ei välttämättä tarvitse olla niin tarkkoja kuin tunnetussa tekniikassa käytettyjen ajoitussignaalien. Järjestely käsittää välineet 20, joihin kirjoitetaan ja joista luetaan dataa. Käytännössä välineet 20 on sijoitettu ASIC-piiriin ja välineet 20 toimivat muistina. Lisäksi järjestely kä-15 sittää välineet 30, jotka on sovitettu muodostamaan lukemisessa ja kirjoittamisessa tarvittava osoite. Datan kirjoittaminen ja lukeminen tehdään mainitun osoitteen perusteella. Keksintö soveltuu erityisen hyvin käytettäväksi esimerkiksi AT&T:n 16XX DSP-prosessoriperheen kanssa. Vä-20 lineet 10 sijaitsevat käytännössä ASIC-piirissä.
DSP-prosessori muodostaa ENA- (ENA = Enable) ja , RWN-ohjaussignaalit (RWN = Read/Write not) . ENA-signaali · · toimii käytännössä piirin valintasignaalina eli chip se- • · « '·* ’ lect -signaalina. ENA-signaali mahdollistaa ASIC-piiriin • · · « · 25 kohdistuvat lukemis- ja kirjoittamistoiminnot. RWN- • » ·.*·· signaalin tilasta riippuen ASIC-piirille kirjoitetaan tai • · • siltä luetaan dataa. Edelleen järjestely käsittää välineet 10, jotka muokkaavat prosessorin muodostamia ohjaussignaaleja. Välineet 10 muokkaavat signaaleja siten, että muis- .*··. 30 tiin kirjoittaminen ja muistista lukeminen tapahtuu halli- • · ,···, tusti. Välineiden 10 muodostamat ajoitussignaalit mahdol- *1* listavat prosessorin kirjoittaa ASIC-piirille ja lukea • · : ’·· ASIC-piiriltä ilman ajoitusongelmia. Välineet 10 on käy- • tännössä toteutettu asynkronisella tilakoneella (AFSM = 35 Asynchronous Finite State Machine) . Välineet 10 muodosta- • t · 5 105727 vat ENA- ja RWN-signaaleista RD- (Read) , WR- (Write) ja AUTOINC-signaalit. Välineet 10 muuttavat tilaansa ilman välineille 10 tulevaa synkronoivaa kellosignaalia.
Edelleen järjestely käsittää välineet 40, jotka 5 toimivat laskurina. Välineiden 10 muodostamaa AUTOINC-signaalia käytetään ilmaisemaan tapahtunut lukuoperaatio. Lukuoperaation ilmaiseminen mahdollistaa kasvattaa esimerkiksi purskemuotöisessä lukuoperaatiossa edellä mainitun I laskurin arvoa. Prosessorille on ennalta määritelty osoi- i 10 teavaruus, ja prosessori kohdistaa yleensä toimintonsa jonkin tietyn osoitteen 'perusteella. Prosessori voi tarvittaessa osoittaa esimerkiksi osoitteeseen, johon on mää-ritelty rekistereitä. ÄOTÖINC-signaalin avulla pidetään I * * • huolta siitä, että prosessorin toiminnot kohdistuvat ha- ! 15 luttuun osoitteeseen. Välineet 10 muodostamat luku- ja kirjoitussignaalit kohdennetaan haluttuun osoitepaikkaan erillisten osoitesignaalien avulla. Välineiden 10 muodostamia AUTOINC- ja kirjoitussignaaleja käytetään ohjaamaan välineitä 40 etenkin FIFO-tyyppisissä operaatioissa.
20 Välineet 10 vaihtavat tilaansa vastaanottamiensa ohjaussignaalien perusteella. Kuviossa 2 esitetään väli-. neiden 10 tilakaavio, josta nähdään välineiden siirtyminen mi • i 7Π------------ ,,, eri tiloihin. Erityisen tärkeää on huomata tilan siirtymi-
• · I
' seen vaikuttavat siirtymisehdot. Siirtymiseen tilasta toi- 25 seen käytetään vain kahta ohjaussignaalia. Välineille 10 • · viedään aluksi XRESET-jsignaali. XRESET-signaalin mennessä • · ________________ ; *·· alas eli tilaan '0' tapahtuu välineiden alustus ja välisi’: neet 10 siirtyvät idle write -tilaan. Kuviossa idle write -tilalle on annettu arvo '000'. Välineet 10 pysyvät tässä .*·*. 30 tilassa niin kauan, että ENA-signaali menee alas. ENA- ·· ...
* .···. signaalin mennessä alas siirrytään read-tilaan, jonka arvo on esimerkiksi '010'. Välineet 10 pysyvät read-tilassa « ' ' " niin kauan, kuin RWN-signaali on ylhäällä ja ENA-signaali :...· on alhaalla. _r====m_________ 35 Read-tilasta on mahdollista mennä kahteen eri ti- * · 6 105727 laan: idle read- ja write -tilaan. Read-tilasta siirrytään idle read -tilaan, kun ENA-signaali menee ylös. Idle read -tila saa arvon '110'. Idle read -tilassa ollaan niin kauan, että ENA-signaali menee alas. Idle read -tilassa ENA-5 signaalin arvo pysyy siis ylhäällä. ENA-signaalin mennessä alas siirrytään takaisin read-tilaan.
Read-tilasta siirrytään write-tilaan ENA-signaalien pysyessä alhaalla ja RWN-signaalin saavuttaessa '0'-tilan. Write-tilasta siirrytään jälleen idle write-tilaan ENA-10 signaalin mennessä jälleen ylös. Käytännössä välineet 10 vaihtavat tilaansa edellä selostettujen tilasiirtymäehto-jen mukaisesti. Tilasiirtymäehdoissa käy-tettävien signaalien aktiivisuustasoa on mahdollista muuttaa tulevien signaalien aktivisuustasojen mukaisesti. Tuolloin siirtymis-15 ehto tilasta toiseen voi mahdollisesti muuttua siten, että tilaa muutetaan esimerkiksi signaalin mennessä alas eikä signaalin mennessä ylös. Kuviossa pisteviivojen avulla esitetään ne tilat, joiden avulla varmistetaan, että tilaa vaihdettaessa vain yhden bitin tila muuttuu.
20 Kuviossa 3 esitetään tarkemmin prosessorin ja ASIC- piirin välinen järjestely. Järjestely käsittää edel-lä . mainittujen välineiden lisäksi välineet 50. Välineet 50
1**1 J « I
... käsittävät joukon kiikkuja 51, 52, 53. Kiikkuja 52, 53 * · · kellotetaan ASIC-piirin kellolla, johon synkronoidaan lu- • | '···' 25 ku- ja kirjoitussignaalit. Sen sijaan kiikkua 51 kellote- ·. *: taan välineiden 10 muodostamalla lukusignaalilla. Kiikku- • · • ’·· ja 52, 53 kellotetaan kellosignaalilla (CLK) , joka on mah- • · · !#I : dollista generoida vapaasti. Kuvion mukaisessa ratkaisussa edellä mainittu kellosignaali generoidaan ASIC-piirillä.
.*··. 30 Tässä tapauksessa vapaalla generoimisella tarkoitetaan si- · · .···. tä, että kellosignaali on mahdollista generoida muuallakin kuin prosessorissa.
ί *· Lisäksi järjestely käsittää osoiterekisterin 60, • · · datarekisterin 70, puskurin 80, välineet 90 ja välineet 35 95. Kuvion mukaisessa järjestelyssä olevat välineet 20 on
« I
7 105727 toteutettu rekistereillä. Esimerkiksi prosessorin on mahdollista muodostaa ENA-signaali, jonka mennessä alas eli '0'- tilaan prosessori suorittaa ASIC-piirille kohdistuvan luku- tai kirjoitusoperaation. Kirjoitus- ja lukuoperaati-5 ot kohdistuvat tarkemmin sanottuna esimerkiksi välineiden 20 rekistereihin. Lukuoperaation suorittamiseen vaaditaan lisäksi, että RWN-signaali on ylhäällä eli '1'-tilassa. Välineet 60, 70 ovat käytännössä rekistereitä, joita kel lotetaan kuvion mukaisessa ratkaisussa tilakoneen muodos-10 tamilia kirjoitussignaaleilla.
Kirjoitusoperaation suorittamiseen vaaditaan, että RWN-signaali on alhaalla eli '0'-tilassa samanaikaisesti ENA-signaalin kanssa. Prosessori tekee lukuoperaatiot edullisesti puskurin 80 kautta. Kuvion mukaisessa järjes-15 telyssä käytetty puskuri 80 on kaksisuuntainen. Välineiden 10 toiminta estää puskuria 80 menemästä kiinni väärään aikaan. Lisäksi välineet 10 estävät puskurin 80 vääräaikai-sen aukeamisen. Puskurin vääräaikainen toiminta voi aiheuttaa esimerkiksi sen, että kirjoitus- tai lukuoperaatio 20 kohdistuu kokonaan väärään paikkaan, jolloin haluttu toiminto epäonnistuu.
tf<; Välineet 90 vastaanottavat välineiden 10 muodosta-
• I
... man AUTOINC-signaalin. Välineet 90 käyttävät vastaanotta-
• i I
maansa signaalia kellosignaalina ja muodostavat vastaanot- • · ........
'···1 25 tamastaan signaalista Autoincrement Enable -signaalin. Vä- ’· ” lineet 90 käsittävät joukon kiikkuja 91, 92, 93. Ensim- ·· : *·· mäistä kiikkua 91 kellotetaan muodostetulla AUTOINC- ··· V · signaalilla. Kiikkuja 92, 93 kellotetaan sen sijaan ASIC- piirin kellosignaalilla. Järjestelyssä synkronoidaan väli- :***; 30 neiden 10 muodostama AUTOINC-signaali ASIC-piirin kello- ··· .***. signaaliin (CLK) .
··♦ _________.....
• Kuviossa 4 esitetään tarkemmin ASFM-tilakoneen si- • · • · “ säistä rakennetta. Kuvion mukainen tilakone on toteutettu ’...· edullisesti takaisinkytketyllä kombinaatiologiikalla. Ti- ···.: 35 lakone on kuitenkin mahdollista toteuttaa muullakin taval- • · · 8 105727 la. Kuvion mukaisessa ratkaisussa tilakoneen tuloon tuotavista RWN-, ENA- ja XRESET-signaalista muodostetaan AU-TOINC-, WR- ja RD-signaalit siten, että ratkaisu toteuttaa edellä selostetun tilakaavion ehdot. Muodostetuilla AU-5 TOINC-, WR- ja RD-signaaleilla ohjataan järjestelyn muiden lohkojen toimintaa siten, että kirjoitus- ja lukutoiminto-jen aikaiset ajoitusongelmat estetään. Tilakoneeseen on merkitty kohdat A, B ja C. Oletetaan, että A-kohdassa vaikuttaa A-signaali, B-kohdassa B-signaali ja C-kohdassa C-10 signaali. A-, B- ja C-signaalit kytketään takaisin tilakoneen tulopuolelle. Kuvion 4 mukainen tilakone toteuttaa kuviossa 2 esitetyn tilankaavion.
Seuraavassa esitetään tilakoneen kohdissa A, B ja C vaikuttavat signaalit. Lisäksi esitetään RD-, WR- ja AU-15 TOINC-signaalit, jotka perustuvat Karnaugh'n karttaan. Mikäli kohdassa A vaikuttaa A-signaali, niin vastaavassa kohdassa seuraavaksi vaikuttava signaali, NEXT_A, on mahdollista laskea. Käytännössä AUTOINC-signaali voidaan esittää myös pelkän A-signaalin avulla.
20
NEXT_ A = (A*C+ A* B+ ΕΝΑ* A + ENA* B*C)* XRESET
• • · I ·
I I
1 i r • · i
NEXT_B = (A+B*C+ ENA* B*C)* XRESET
• « .*!: 25
NEXT C = (ENA*A*C+A*B*C+ENA*RWN*A*B)*XRESET
• ·
M
··· • · · • · ·
RD = Ä* B*C
·♦· • · *:*.· 30 WR = (A + B + C) m m m • · • ··
AUTOINC = A* B*C
• I
« · · « m • · « 9 105727
Vaikka keksintöä on edellä selostettu viitaten oheisten piirustusten mukaisiin esimerkkeihin, on selvää, ettei keksintö ole rajoittunut niihin, vaan sitä voidaan muunnella monin tavoin oheisten patenttivaatimusten esit-5 tämän keksinnöllisen^ajatuksen puitteissa.
• · · · a ·- - · ♦ « i • · · * • tl • ·
• I
• · · — - • · • · · ----------- « ·· —- . - · ·· • · · · • .......
·*· • · · • · · ........
* • #M» — • · ---------------- ·«· ------ · · --------- • · ··# _ «· • · - · · · ——-------- « ....
» · * • ( ------.
• ------.... _ .. .
III
m • · m • · « · ·
Claims (25)
1. Menetelmä prosessorin liittämiseksi ASIC-piiriin, jossa menetelmässä prosessori muodostaa ohjaus-5 signaaleja, joita käytetään apuna luettaessa dataa ASIC-piiriltä ja kirjoitettaessa dataa ASIC-piirille, ja jossa menetelmässä vastaanotetaan prosessorin muodostamia ohjaussignaaleja ja muodostetaan vastaanotettujen ohjaussignaalien perusteella luku- ja kirjoitussignaalit, 10 tunnettu siitä, että ohjaussignaalit vastaanotetaan ja luku- ja kirjoitussignaalit muodostetaan asynkronisella tilakoneella, joka muuttaa tilaansa vastaanottami-ensa ohjaussignaalien perusteella ilman, että tilakoneelle tuodaan synkronoivaa kellosignaalia.
2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että menetelmässä käytetään DSP-prosessoria, joka yhdistetään ASIC-piiriin dataväylällä, jonka toimintaa ohjataan muodostettujen ohjaussignaalien avulla.
3. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että menetelmässä muodostetaan AU-t(<. TOINC-signaali, jonka avulla ilmaistaan tapahtunut lu- • i ... kuoperaatio. I
· · • 4. Patenttivaatimuksen 3 mukainen menetelmä, • · 4 * « 4 *···' 25 tunnettu siitä, että menetelmässä käytetään lasku- • * i • '1 ria, jonka arvoa kasvatetaan lukuoperaation tapahduttua m « : *·· AUTOINC-signaalilla siten, että lukuoperaatiot kohdistuvat • · · i.I ί haluttuun paikkaan.
5 TOINC-signaalin, jonka avulla ilmaistaan tapahtunut lu-kuoperaatio.
5. Patenttivaatimuksen 4 mukainen menetelmä, ;***· 30 tunnettu siitä, että AUTOINC- ja kir joitussignaa- • * · .*·*. leiliä ohjataan laskuria FIFO-tyyppisissä operaatioissa.
···' • 6. Patenttivaatimuksen 3 mukainen menetelmä, • f • V ·' '* tunnettu siitä, että muodostettuun AUTOINC-sig- • · · naaliin synkronoidaan ASIC-piirillä käytettävä kellosig-·...: 35 naali. 4 < · lcfÖ#2 7 11
7. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että tilamuutosten avulla estetään luku- ja kirjoitusoperaatio sekoittumasta keskenään prosessorin kirjoittaessa dataa ASIC-piirille ja/tai proses-5 sorin lukiessa dataa ASIC-piiriltä.
8. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että luku- ja kirjoitussignaalit muodostetaan vähintään kahden vastaanotetun ohjaussignaalin perusteella. ___
9. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että menetelmässä käytetään ASIC-piiriä, joka käsittää rekistereitä (60, 70) , joita kellotetaan tilakoneen muodostamilla kirjoitussignaaleilla.
10 AUTOINC-signaalilla siten, että lukuoperaation tapahduttua lukuoperaatiot kohdistuvat haluttuun paikkaan.
10. Patenttivaatimuksen 1 mukainen menetelmä, 15 tunnettu siitä, että luku- ja kirjoitussignaalit synkronoidaan ASlC-piirillä käytettyyn kellosignaaliin.
10 105727
11. Järjestely prosessorin liittämiseksi ASIC-piiriin, joka prosessori muodostaa ohjaussignaaleja, joita käytetään apuna prosessorin lukiessa dataa ASIC-piiriltä 20 ja prosessorin kirjoitettaessa dataa ASIC-piirille, joka järjestely käsittää välineet (10) vastaanottaa prosessori riita ohjaussignaaleja ja muodostaa vastaanotettujen oh- • · ,,, jaussignaalien perusteella luku- ja kirjoitussignaalit, • · « tunnettu siitä, että välineet (10) on toteutettu • · ’···’ 25 asynkronisella tilakoneella, joka muuttaa tilaansa vas- * I · _____ _ *· 1J taanottamiensa ohjaussignaalien perusteella, ja että väli- ·· ..... : 2·♦ neet (10) muuttavat Tilaansa ilman synkronoivaa kellosig- • · » ... .. i naalia.
12. Patenttivaatimuksen 11 mukainen järjestely, ·3· 30 tunnettu siitä", että välineet (10) sijaitsevat • •t _______ ' .1·». ASIC-piirissä ja välineet (10) toteutettu takaisinkytke- tyllä kombinaatiologiikalla. 2 • « ' J 2
13. Patenttivaatimuksen 11 mukainen järjestely, ..._______ tunnettu siitä, että järjestelyssä käytettävä pro-35 sessori on DSP-prosessori, joka yhdistetään ASIC-piiriin f I M | 3 • · 12 105727 dataväylällä, jonka toimintaa prosessori ohjaa muodostamillaan ohjaussignaaleilla.
14. Patenttivaatimuksen 11 mukainen järjestely, tunnettu siitä, että välineet (10) muodostavat AU-
15. Patenttivaatimuksen 14 mukainen järjestely, tunnettu siitä, että järjestely käsittää välineet (40) , jotka toimivat laskurina, jonka arvoa kasvatetaan
16. Patenttivaatimuksen 15 mukainen järjestely, tunnettu siitä, että välineiden (10) muodostamat AUTOINC- ja kirjoitussignaalit ohjaavat laskuria FIFO- 15 tyyppisissä operaatioissa.
17. Patenttivaatimuksen 15 mukainen järjestely, tunnettu siitä, että välineet (40) estävät lukuja kirjoitusoperaation sekoittumasta keskenään prosessorin kirjoittaessa dataa ASIC-piirille ja/tai prosessorin luki- 20 essa dataa ASIC-piiriltä.
18. Patenttivaatimuksen 11 mukainen järjestely, tunnettu siitä, että järjestely käsittää välineet « (90), jotka ovat toiminnallisesti yhteydessä välineisiin * < « (10) , jotka muodostavat AUTOINC-signaalin, joka synkronoi-25 daan ASIC-piirin kelloon (CLK) .
19. Patenttivaatimuksen 18 mukainen järjestely, • · · ' tunnettu siitä, että välineet (90) käsittävät joukon kiikkuja (91, 92, 93), joista ainakin kiikkua (91) ***· ···* kellotetaan muodostetulla AUTOINC-signaalilla. ...· 30
20. Patenttivaatimuksen 11 mukainen järjestely, • *.>t tunnettu siitä, että järjestely käsittää välineet .···, (50) synkronoida prosessorin muodostamat ohjaussignaalit · ·" ASIC-piirissä käytettävään kelloon.
' · 21. Patenttivaatimuksen 11 mukainen järjestely, t '·"* 35 tunnettu siitä, että välineet (50) käsittävät jou- 13 105727 kon kiikkuja (51, 52, 53), joista ainakin kiikkuja (52, 53. kellotetaan ASIC-piirissä käytettävällä kellolla.
22. Patenttivaatimuksen 11 mukainen järjestely, tunnettu siitä, että prosessorin muodostamat oh- 5 jaussignaalit ovat ENA-signaali, jonka avulla prosessori valitsee ASIC-piirin kohteekseen, ja RWN-signaali, jonka avulla valitaan luku-..tai kirjoitusoperaatio.
23. Patenttivaatimuksen 11 mukainen järjestely, tunnettu siitä, että järjestelyyn tuodaan kello- 10 signaali (CLK), joka on mahdollista generoida vapaasti siten, että kellosignaali generoidaan muualla kuin prosessorissa.
24. Patenttivaatimuksen 11 mukainen järjestely, tunnettu siitä, että välineet (10) muuttavat ti- 15 laansa ja muodostavat luku- ja kirjoitussignaalit vähintään kahden vastaanottamansa signaalin (ENA ja RWN) perusteella.
25. Patenttivaatimuksen 11 mukainen järjestely, tunnettu siitä, että järjestely käsittää joukon 20 rekistereitä (60, 70), joita kellotetaan tilakoneen muo- ·'" dostamilla kirjoitus- ja lukusignaaleilla. « · I ..... • t I
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI972091A FI105727B (fi) | 1997-05-15 | 1997-05-15 | Menetelmä ja järjestely prosessorin liittämiseksi ASIC-piiriin |
| PCT/FI1998/000402 WO1998052123A2 (en) | 1997-05-15 | 1998-05-12 | Method and arrangement for connecting processor to asic |
| EP98921512A EP0988603B1 (en) | 1997-05-15 | 1998-05-12 | Method and arrangement for connecting processor to asic |
| JP54884098A JP2001526810A (ja) | 1997-05-15 | 1998-05-12 | プロセッサをａｓｉｃに接続する方法及び構成体 |
| CN98805140A CN1256769A (zh) | 1997-05-15 | 1998-05-12 | 将处理器连接到asic的方法和装置 |
| AU74338/98A AU736765B2 (en) | 1997-05-15 | 1998-05-12 | Method and arrangement for connecting processor to ASIC |
| AT98921512T ATE231256T1 (de) | 1997-05-15 | 1998-05-12 | Verfahren und vorrichtung zur verbindung eines prozessors mit einer anwendungsspezifischen integrierten schaltung (asic) |
| US09/423,134 US6654844B1 (en) | 1997-05-15 | 1998-05-12 | Method and arrangement for connecting processor to ASIC |
| DE69810769T DE69810769T2 (de) | 1997-05-15 | 1998-05-12 | Verfahren und vorrichtung zur verbindung eines prozessors mit einer anwendungsspezifischen integrierten schaltung (asic) |
| NO995556A NO995556D0 (no) | 1997-05-15 | 1999-11-12 | Fremgangsmåte og anordning for å forbinde en prosessor med en ASIC |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI972091A FI105727B (fi) | 1997-05-15 | 1997-05-15 | Menetelmä ja järjestely prosessorin liittämiseksi ASIC-piiriin |
| FI972091 | 1997-05-15 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| FI972091A0 FI972091A0 (fi) | 1997-05-15 |
| FI972091A FI972091A (fi) | 1998-11-16 |
| FI105727B true FI105727B (fi) | 2000-09-29 |
Family
ID=8548861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI972091A FI105727B (fi) | 1997-05-15 | 1997-05-15 | Menetelmä ja järjestely prosessorin liittämiseksi ASIC-piiriin |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US6654844B1 (fi) |
| EP (1) | EP0988603B1 (fi) |
| JP (1) | JP2001526810A (fi) |
| CN (1) | CN1256769A (fi) |
| AT (1) | ATE231256T1 (fi) |
| AU (1) | AU736765B2 (fi) |
| DE (1) | DE69810769T2 (fi) |
| FI (1) | FI105727B (fi) |
| NO (1) | NO995556D0 (fi) |
| WO (1) | WO1998052123A2 (fi) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999066392A1 (en) | 1998-06-17 | 1999-12-23 | Nokia Networks Oy | An interface apparatus for connecting devices operating at different clock rates, and a method of operating the interface |
| US6789153B1 (en) * | 2001-02-20 | 2004-09-07 | Lsi Logic Corporation | Bridge for coupling digital signal processor to on-chip bus as slave |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0340901A3 (en) | 1988-03-23 | 1992-12-30 | Du Pont Pixel Systems Limited | Access system for dual port memory |
| GB2217064A (en) | 1988-03-23 | 1989-10-18 | Benchmark Technologies | Interfacing asynchronous processors |
| US5335338A (en) | 1991-05-31 | 1994-08-02 | Micro Solutions, Inc. | General purpose parallel port interface |
| US5255375A (en) * | 1992-01-10 | 1993-10-19 | Digital Equipment Corporation | High performance interface between an asynchronous bus and one or more processors or the like |
| US5339395A (en) * | 1992-09-17 | 1994-08-16 | Delco Electronics Corporation | Interface circuit for interfacing a peripheral device with a microprocessor operating in either a synchronous or an asynchronous mode |
| US5325491A (en) * | 1993-04-13 | 1994-06-28 | International Business Machines Corporation | Method and apparatus for extending a computer bus |
| US5428623A (en) * | 1993-07-01 | 1995-06-27 | Tandem Computers Incorporated | Scannable interface to nonscannable microprocessor |
| US5758107A (en) * | 1994-02-14 | 1998-05-26 | Motorola Inc. | System for offloading external bus by coupling peripheral device to data processor through interface logic that emulate the characteristics of the external bus |
| US5680594A (en) | 1995-05-24 | 1997-10-21 | Eastman Kodak Company | Asic bus interface having a master state machine and a plurality of synchronizing state machines for controlling subsystems operating at different clock frequencies |
| US5987590A (en) * | 1996-04-02 | 1999-11-16 | Texas Instruments Incorporated | PC circuits, systems and methods |
-
1997
- 1997-05-15 FI FI972091A patent/FI105727B/fi active
-
1998
- 1998-05-12 CN CN98805140A patent/CN1256769A/zh active Pending
- 1998-05-12 DE DE69810769T patent/DE69810769T2/de not_active Expired - Lifetime
- 1998-05-12 WO PCT/FI1998/000402 patent/WO1998052123A2/en active IP Right Grant
- 1998-05-12 US US09/423,134 patent/US6654844B1/en not_active Expired - Fee Related
- 1998-05-12 AT AT98921512T patent/ATE231256T1/de not_active IP Right Cessation
- 1998-05-12 EP EP98921512A patent/EP0988603B1/en not_active Expired - Lifetime
- 1998-05-12 AU AU74338/98A patent/AU736765B2/en not_active Ceased
- 1998-05-12 JP JP54884098A patent/JP2001526810A/ja active Pending
-
1999
- 1999-11-12 NO NO995556A patent/NO995556D0/no not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1256769A (zh) | 2000-06-14 |
| WO1998052123A3 (en) | 1999-02-04 |
| JP2001526810A (ja) | 2001-12-18 |
| AU736765B2 (en) | 2001-08-02 |
| NO995556L (no) | 1999-11-12 |
| AU7433898A (en) | 1998-12-08 |
| DE69810769D1 (de) | 2003-02-20 |
| FI972091A0 (fi) | 1997-05-15 |
| EP0988603A2 (en) | 2000-03-29 |
| ATE231256T1 (de) | 2003-02-15 |
| EP0988603B1 (en) | 2003-01-15 |
| DE69810769T2 (de) | 2003-09-25 |
| WO1998052123A2 (en) | 1998-11-19 |
| FI972091A (fi) | 1998-11-16 |
| NO995556D0 (no) | 1999-11-12 |
| US6654844B1 (en) | 2003-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100337052B1 (ko) | 동기화된 독출 포인터 및 기록 포인터를 갖는 2 중 포트 ｆｉｆｏ | |
| KR100694440B1 (ko) | 반도체기억장치 | |
| US7154327B2 (en) | Self-timed multiple blanking for noise suppression during flag generation in a multi-queue first-in first-out memory system | |
| USRE46754E1 (en) | Integrated circuit for clock generation for memory devices | |
| US7586337B2 (en) | Circuit for switching between two clock signals independently of the frequency of the clock signals | |
| KR100498473B1 (ko) | 제어신호 발생회로 및 상기 제어신호 발생회로를 구비하는데이터 전송회로 | |
| US7461186B2 (en) | Data handover unit for transferring data between different clock domains by parallelly reading out data bits from a plurality of storage elements | |
| FI105727B (fi) | Menetelmä ja järjestely prosessorin liittämiseksi ASIC-piiriin | |
| US6377071B1 (en) | Composite flag generation for DDR FIFOs | |
| US6906558B2 (en) | Data latch circuit and method for improving operating speed in a data latch circuit | |
| Wasif et al. | Energy efficient synchronous-asynchronous circuit-switched NoC | |
| US5793672A (en) | Low power register memory element circuits | |
| US6643793B1 (en) | Apparatus for transferring and holding data based on a selected clock rate | |
| US20040223374A1 (en) | Synchronous up/down address generator for burst mode read | |
| KR20130069350A (ko) | 듀얼 포트 메모리 및 그 방법 | |
| KR100381024B1 (ko) | 마이크로프로세서 개발 시스템의 기능을 효율적으로 지원하기위한 회로 | |
| US7894278B2 (en) | Semiconductor memory device and method for operating the same | |
| US20200312383A1 (en) | Semiconductor device | |
| JP3917736B2 (ja) | 集積回路 | |
| US20060203564A1 (en) | Memory device having off-chip driver enable circuit and method for reducing delays during read operations | |
| US20040160845A1 (en) | Method and apparatus to reduce access time in synchronous FIFOS with zero latency overhead | |
| KR100233843B1 (ko) | 영상 데이터 저장 장치 | |
| CN116400882A (zh) | 一种深度可拓展的先进先出存储装置 | |
| KR0120220Y1 (ko) | 시분할 메모리의 억세스 제어회로 | |
| JP2004158166A (ja) | 集積回路装置、データを供給するための方法およびメモリアレイにデータを書込むための方法 |