JP2001526810A - プロセッサをａｓｉｃに接続する方法及び構成体 - Google Patents

Abstract

(57)【要約】 本発明は、プロセッサをＡＳＩＣに接続するための方法及び構成体に係る。この構成体において、プロセッサは、それがＡＳＩＣからデータを読み取るか又はそこにデータを書き込むときに使用される制御信号を発生する。この構成体は、プロセッサから制御信号を受け取って、その受け取った信号に基づいて読み取り及び書き込み信号を発生する手段(10)を備えている。この手段(10)は、受け取った信号に基づいて状態を変化させる非同期状態マシンによって実施される。この手段(10)は、同期クロック信号を伴わずに状態を変化する。

Description

【発明の詳細な説明】 プロセッサをＡＳＩＣに接続する方法及び構成体発明の分野 本発明は、プロセッサをＡＳＩＣに接続する方法であって、データがＡＳＩＣ から読み取られ及びそこに書きこまれるときに使用される制御信号をプロセッサ が発生し、そしてプロセッサにより発生された制御信号を受け取り、その受け取 った制御信号に基づいて読み取り及び書き込み信号を発生する方法に係る。 又、本発明は、プロセッサをＡＳＩＣに接続する構成体であって、データがＡ ＳＩＣから読み取られ及びそこに書きこまれるときに使用される制御信号をプロ セッサが発生し、プロセッサからの制御信号を受け取って、その受け取った制御 信号に基づき読み取り及び書き込み信号を発生する手段を備えた構成体にも係る 。先行技術の説明 電子装置においては、プロセッサが外部プロセス又は要素、例えば、ＡＳＩＣ （アプリケーション特有の集積回路）に一体化されたプロセッサ環境が使用され る。この一体化は、異なる入力及び出力回路、例えば、フリップ-フロップによ って行なわれる。又、一体化は、信号を送信するための異なる形式のバスアーキ テクチャーも含む。送信されるべき信号は、例えば、データ、制御又は状態信号 を含むことができる。 プロセッサ環境では、通常、同期又は非同期モードで動作する多数の異なる要 素において信号が処理される。異なる要素において処理するには、要素を相互接 続することが必要である。しかしながら、通常、信号が正確なタイミングを必要 とするので、要素の相互接続は簡単な作業ではない。例えば、ＡＳＩＣをデジタ ルＤＰＳプロセッサのデータバスに接続する場合に、タイミングの問題が発生し 、ひいては、信号の送信及び処理が複雑化する。例えば、要素を相互接続すると きには、通信周波数、制御信号、バスアーキテクチャー、及び異なる信号レベル を考慮しなければならない。特に、要素を高周波数で動作するときには、信号タ イミングの問題を引き起こす。 プロセッサのデータバスは、異なる制御信号によって制御される。データは、 上記制御信号によりデータバスに書き込まれ及びそこから読み取られる。オペレ ーションが所望の瞬間に行なわれるように制御信号のタイミングが非常に正確で あることが重要である。しかしながら、制御信号の発生及びタイミング取りは、 困難である。タイミング取りの問題は、相互接続されるべき回路間に異なる形式 のインターフェイスアーキテクチャーを使用することにより解決されている。イ ンターフェイスアーキテクチャーは、同期式となっている。公知のインターフェ イスアーキテクチャー解決策は、書き込み及び読み取りオペレーション中に発生 するタイミングの問題を部分的に解決するに過ぎない。 異なる形式の同期式フリップ-フロップ、即ちＦＦ解決策がＤＳＰプロセッサ とＡＳＩＣとの間に使用されている。更に、プロセッサからＡＳＩＣに到着する 信号からＯＲ素子信号が発生され、このＯＲ素子信号がＡＳＩＣデータ及びアド レスレジスタのクロック信号として使用される。この解決策に使用されるフリッ プ-フロップは、プロセッサにより供給されるクロック信号に同期される。何ら かの理由で、同期が失われた場合には、信号が準安定と称する状態に到達する。 準安定状態にある信号は、不安定であって、予想し得ない不所望なオペレーショ ンを生じる。 ＧＢ-Ａ-２２１７０６４号は、データを協働処理する少なくとも２つの非同期 のプロセッサを備えたマルチプロセッサシステムを開示している。このシステム では、プロセッサが、非同期状態マシンで実施されるハンドシェークを実行する 。しかしながら、プロセッサは、ハンドシェーク中に互いにある種の応答を期待 する。 ＵＳ５３３９３９５号は、周辺装置とプロセッサのデータバスとの間のデータ 送信に使用されるインターフェイス構成体を開示している。プロセッサは、アド レスに基づいてメモリからデータをフェッチすることにより検索オペレーション を実行する。インターフェイスは、同期及び非同期の両オペレーションモードを 含むことができる。しかしながら、公知文献に開示された解決策は、受け取った クロック信号に基づいてその状態を変化する状態マシンを使用している。 ＥＰ７４４６８４号は、ＡＳＩＣバスインターフェイスの解決策を開示してい る。バスインターフェイスは、ＡＳＩＣとプロセッサとの間にクロック信号をリ アルタイムで接続できるようにする。この解決策は、マスター状態マシンと、多 数の同期する状態マシンとを備えている。しかしながら、この構成体は、各々の 同期する状態マシンごとにクロック信号を発生するクロックジェネレータを備え ている。発明の要旨 本発明の目的は、ＤＳＰプロセッサとＡＳＩＣとの間に使用することができて 、書き込み及び読み取りオペレーション段階に含まれるタイミングの問題を解消 することのできる構成体を提供することである。 この目的は、冒頭で述べた方法において、制御信号を受け取り、そしてその受 け取った制御信号に基づき状態を変化する非同期状態マシンにより、その状態マ シンに同期クロック信号が供給されない状態で、読み取り及び書き込み信号を発 生することを特徴とする方法によって達成される。 又、この目的は、冒頭で述べた構成体において、上記手段は、受け取った制御 信号に基づき状態を変化する非同期状態マシンにより実施され、そして上記手段 は、同期クロック信号を必要とせずにその状態を変化させるという構成体により 達成される。 本発明の構成体は、著しい効果を発揮する。この構成体は、タイミングの問題 を伴うことなく制御信号により書き込み及び読み取り信号を発生する非同期状態 マシンを使用する。タイミングの問題が排除されたことによりデータは常に所望 の行先へ書き込むことができ及びそこから読み取ることができる。本発明の構成 体は、プロセッサ及びＡＳＩＣに異なるクロック信号を使用できるようにする。 異なるクロック信号は、例えば、ＡＳＩＣのオペレーションに問題を生じること なくプロセッサを更新できるようにする。図面の簡単な説明 以下、添付図面を参照して本発明を詳細に説明する。 図１は、本発明の第１の好ましい実施形態を示す図である。 図２は、本発明の構成体に使用される状態マシンの状態図である。 図３は、本発明の構成体を詳細に示す図である。 図４は、状態マシンの構造を詳細に示す図である。好ましい実施形態の詳細な説明 図１は、本発明による構成体の第１の好ましい実施形態を示す。この構成体は 、２つのデジタル回路間に使用される。これらの回路は、図示された解決策では 、ＤＳＰプロセッサ及びＡＳＩＣである。タイミング信号が回路間に付与され、 タイミング信号は、公知解決策に使用されたもののように必ずしも正確である必 要はない。この構成体は、データが書き込まれたり読み取られたりする手段２０ を備えている。実際に、手段２０はＡＳＩＣに配置され、そしてメモリとして使 用される。更に、この構成体は、読み取り及び書き込みに必要なアドレスを発生 するように構成された手段３０も備えている。データの書き込み及び読み取りは 、上記アドレスに基づいて実行される。本発明は、例えば、ＡＴ＆Ｔの１６ＸＸ ＤＳＰプロセッサファミリに使用するのに特に適している。実際に、手段３０ は、ＡＳＩＣに配置される。 ＤＳＰプロセッサは、ＥＮＡ（イネーブル）及びＲＷＮ（読み取り／書き込み 否定）制御信号を発生する。ＥＮＡ信号は、回路においてチップ選択信号として 使用される。ＡＳＩＣにアドレスされる読み取り及び書き込みオペレーションは 、ＥＮＡ信号によって実行される。ＲＷＮ信号状態に基づいて、データがＡＳＩ Ｃに書き込まれるか又はそこから読み取られる。更に、この構成体は、プロセッ サにより発生された制御信号を整形する手段１０も備えている。手段１０は、メ モリへの書き込み及びそこからの読み取りが制御されたやり方で行なわれるよう に信号を整形する。手段１０により発生されたタイミング信号は、プロセッサが タイミングの問題を伴うことなくＡＳＩＣへ書き込みを行い及びそこから読み取 りを行えるようにする。実際に、手段１０は非同期状態マシン（ＡＦＳＭ＝非同 期限定状態マシン）によって実施される。手段１０は、ＥＮＡ及びＲＷＮ信号か らＲＤ(読み取り)、ＷＲ（書き込み）及びＡＵＴＯＩＮＣ信号を発生する。手段 １０は、これに同期信号が到達しない状態でその状態を変化させる。 この構成体は、更に、カウンタとして使用される手段４０も備えている。手段 １０により発生されるＡＵＴＯＩＮＣ信号は、行なわれた読み取りオペレーショ ンを指示するのに使用される。読み取りオペレーションを指示することにより、 例えば、バースト読み取りオペレーション中に上記カウンタの値を増加すること ができる。プロセッサに対してアドレススペースが予め定められており、プロセ ッサは、通常、所与のアドレスに基づいてそのオペレーションを探索する。もし 必要ならば、プロセッサは、例えば、レジスタが定義された位置をアドレスする ことができる。ＡＵＴＯＩＮＣ信号は、プロセッサオペレーションが所望の位置 にアドレスされるよう確保する。手段１０により発生される読み取り及び書き込 み信号は、個別のアドレス信号により所望の位置にアドレスされる。手段１０に より発生されるＡＵＴＯＩＮＣ及び書き込み信号は、特にＦＩＦＯ型オペレーシ ョンにおいて手段４０を制御するのに使用される。 手段１０は、受け取った制御信号に基づいてその状態を変化させる。図２は、 この手段の状態移行を示す状態図である。状態移行に影響する状態移行条件に注 目するのが特に重要である。ある状態から他の状態への行こうが行なわれるとき には２つの信号のみが使用される。第１に、ＸＲＥＳＥＴ信号が手段１０に供給 される。ＸＲＥＳＥＴ信号が「０」に下がると、手段１０の初期化が行なわれ、手 段１０は、アイドル書き込み状態へと変化する。図中、アイドル書き込み状態に は、値「０００」が与えられている。手段１０は、ＥＮＡ信号が下降するまでこの 状態に保たれる。ＥＮＡ信号が下降すると、アイドル書き込み状態は、読み取り 状態へと変化し、その値は、例えば、「０１０」である。ＲＷＮ信号が高レベル でありそしてＥＮＡ信号が低レベルである限り、手段１０はこの状態に保持され る。 読み取り状態から２つの異なる状態、即ちアイドル読み取り状態及び書き込み 状態への移行を行うことができる。読み取り状態は、ＥＮＡ信号が上昇するとき にアイドル読み取り状態へと変化する。アイドル読み取り状態は、値「１１０」を 受け取る。アイドル読み取り状態は、ＥＮＡ信号が下降するまで維持される。従 って、アイドル読み取り状態においては、ＥＮＡ信号の値が高レベルのままであ る。ＥＮＡ信号が下降すると、アイドル読み取る状態は、読み取り状態へと変化 して戻る。 読み取り状態は、ＥＮＡ信号が低レベルに保持されそしてＲＷＮ信号が「０」に 到達したときに書き込み状態へと変化する。書き込み状態は、ＥＮＡ信号が上昇 するときにアイドル書き込み状態へと変化して戻る。実際に、手段１００は、上 記の状態移行条件に基づいてその状態を変化させる。状態移行条件に使用される 信号のアクティビティレベルは、到着する信号のアクティビティレベルに基づい て変化することができる。ある状態から他の状態への移行条件を変更することが でき、これにより、例えば、信号が上昇ではなく下降するときに状態を変化する ことができる。図中、点線は、ある状態から別の状態への移行中に１ビットの状 態のみが変化するよう確保するために使用される状態を示す。 図３は、プロセッサとＡＳＩＣとの間の構成体を詳細に示す。上記手段に加え て、この構成体は、手段５０も備えている。手段５０は、多数のフリップ-フロ ップ５１、５２及び５３を含む。フリップ-フロップ５２及び５３は、読み取り 及び書き込み信号が同期されるＡＳＩＣクロックにより調時され、一方、フリッ プ-フロップ５１は、手段１０により発生される読み取り信号により調時される 。フリップ-フロップ５２及び５３は、自由に発生することのできるクロック信 号（ＣＬＫ）により調時される。図示された解決策では、上記クロック信号は、 ＡＳＩＣにより発生される。自由な発生とは、ここでは、プロセッサ以外のどこ かでクロック信号を発生するオプションを意味するものとする。 更に、この構成体は、アドレスレジスタ６０と、データレジスタ７０と、バッ ファ８０と、手段９０と、手段９５とを備えている。手段２０は、図示された構 成では、レジスタにより実施される。プロセッサは、例えば、ＥＮＡ信号を発生 することができ、この信号は、これが「０」に下降したときに、ＡＳＩＣへアドレ スされる読み取り又は書きこみオペレーションを実行するのに使用される。特に 、書き込み及び読み取りオペレーションは、例えば、手段２０のレジスタにアド レスされる。読み取りオペレーションを実行するために、ＲＷＮ信号は、高レベ ル、即ち「１」でなければならない。手段６０及び７０は、実際に、図示された 解決策では、状態マシンにより発生される書き込み信号により調時されるレジス タである。 書き込みオペレーションを実行するには、ＲＷＮ信号がＥＮＡ信号と同時に低 レベル「０」であることが必要である。プロセッサは、好ましくはバッファ８０ を経て読み取りオペレーションを実行する。図示された構成体に使用されるバッ ファは、両方向性である。手段１０のオペレーションは、バッファ８０が誤った 時間にスイッチオフするのを防止する。又、手段１０は、バッファが誤った時間 にスイッチオンするのも防止する。バッファが誤った時間に動作する場合には、 書き込み又は読み取りオペレーションが全く誤った行先にアドレスされ、所望の オペレーションの欠陥を招く。 手段９０は、手段１０により発生されるＡＵＴＯＩＮＣ信号を受信する。手段 ９０は、その受信信号をクロック信号として使用して、その受信信号から「自動 増加イネーブル」信号を発生する。手段９０は、多数のフリップ-フロップ９１ 、９２及び９３を備えている。第１のフリップ-フロップ９１は、発生されたＡ ＵＴＯＩＮＣ信号によって調時され、一方、フリップ-フロップ９２及び９３は 、ＡＳＩＣクロック信号により調時される。この構成体では、手段１０により発 生されたＡＵＴＯＩＮＣ信号は、ＡＳＩＣクロック信号（ＣＬＫ）に同期される 。 図４は、ＡＳＦＭ状態マシンの内部構造を詳細に示す。図示された状態マシン は、フィードバック組合せロジックにより実施されるのが好ましい。しかしなが ら、状態マシンは、他の何らかの方法で実施することもできる。図示された解決 策では、この解決策が上記状態図の条件を満足するように、状態マシンの出力に 供給されるＲＷＮ、ＥＮＡ及びＸＲＥＳＥＴ信号からＡＵＴＯＩＮＣ、ＷＲ及び ＲＤ信号が発生される。発生されたＡＵＴＯＩＮＣ、ＷＲ及びＲＤ信号は、書き 込み及び読み取りオペレーション中にタイミング問題を防止するようにブロック のオペレーションを制御するのに使用される。ポイントＡ、Ｂ及びＣが状態マシ ンに指示されている。信号ＡはポイントＡに作用し、信号ＢはポイントＢに作用 し、そして信号ＣはポイントＣに作用するものと仮定する。信号Ａ、Ｂ及びＣは 、状態マシンの出力側に再接続される。図４の状態マシンは、図２の状態図の条 件を満足する。 状態マシンのポイントＡ、Ｂ及びＣに作用する信号を以下に示す。更に、カル ノ−図表に基づくＲＤ、ＷＲ及びＡＵＴＯＩＮＣ信号も示す。信号Ａがポイント Ａに作用する場合には、対応するポイントにおいて次に作用する信号ＮＥＸＴ＿ Ａを計算することができる。実際に、ＡＵＴＯＩＮＣ信号は、信号Ａのみによっ て表わすことができる。 以上、添付図面を参照して本発明を詳細に説明したが、本発明は、これに限定 されるものではなく、請求の範囲に記載した本発明の範囲内で多数の変更がなさ れ得ることが明らかであろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ， ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，Ｌ Ｓ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，Ｕ Ｚ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．プロセッサをＡＳＩＣに接続する方法であって、データがＡＳＩＣから読み 取られ及びそこに書きこまれるときに使用される制御信号をプロセッサが発生 し、そしてプロセッサにより発生された制御信号を受け取り、その受け取った 制御信号に基づいて読み取り及び書き込み信号を発生する方法において、上記 制御信号を受け取り、そしてその受け取った制御信号に基づき状態を変化する 非同期状態マシンにより、その状態マシンに同期クロック信号が供給されない 状態で、読み取り及び書き込み信号を発生することを特徴とする方法。 ２．ＤＳＰプロセッサを使用し、ＤＳＰプロセッサは、データバスによりＡＳＩ Ｃに接続され、データバスのオペレーションは、発生された信号により制御さ れる請求項１に記載の方法。 ３．行なわれた読み取りオペレーションを指示するのに使用されるＡＵＴＯＩＮ Ｃ信号を発生する請求項１に記載の方法。 ４．読み取りオペレーションを所望の位置にアドレスするために、読み取りオペ レーションが行なわれた後にＡＵＴＯＩＮＣ信号により値が増加されるカウン タを使用する請求項３に記載の方法。 ５．ＦＩＦＯ型オペレーションにおいてＡＵＴＯＩＮＣ及び書き込み信号により カウンタを制御する請求項４に記載の方法。 ６．ＡＳＩＣに使用されるクロック信号を、発生されたＡＵＴＯＩＮＣ信号に同 期させる請求項３に記載の方法。 ７．プロセッサがＡＳＩＣにデータを書き込み及び／又はそこからデータを読み 取るときに読み取り及び書き込みオペレーションが混同するのを状態変化によ って防止する請求項１に記載の方法。 ８．少なくとも２つの受信した制御信号に基づいて読み取り及び書き込み信号を 発生する請求項１に記載の方法。 ９．状態マシンにより発生される書き込み信号で調時されるレジスタ(60，70)を 含むＡＳＩＣを使用する請求項１に記載の方法。 10．読み取り及び書き込み信号を、ＡＳＩＣに使用されるクロック周波数に同期 する請求項１に記載の方法。 11．プロセッサをＡＳＩＣに接続する構成体であって、データがＡＳＩＣから読 み取られ及びそこに書きこまれるときに使用される制御信号をプロセッサが発 生し、プロセッサから制御信号を受け取って、その受け取った制御信号に基づ き読み取り及び書き込み信号を発生する手段(10)を備えた構成体において、上 記手段(10)は、受け取った制御信号に基づき状態を変化する非同期状態マシン により実施され、そして上記手段(10)は、同期クロック信号を必要とせずにそ の状態を変化させることを特徴とする構成体。 12．上記手段(10)は、ＡＳＩＣに配置され、そして上記手段(10)は、フィードバ ック組合せロジックにより実施される請求項１１に記載の構成体。 13．上記構成体に使用されるプロセッサは、データバスによってＡＳＩＣに接続 されたＤＳＰプロセッサであり、データバスのオペレーションは、プロセッサ が発生した制御信号によりプロセッサで制御される請求項１１に記載の構成体 。 14．上記手段(10)は、行なわれた読み取りオペレーションを指示するのに使用さ れるＡＵＴＯＩＮＣ信号を発生する請求項１１に記載の構成体。 15．上記構成体は、読み取りオペレーションが行なわれた後に読み取りオペレー ションを正しい位置にアドレスするために、ＡＵＴＯＩＮＣ信号により値が増 加されるカウンタとして使用される手段(40)を含む請求項14に記載の構成体。 16．上記手段(10)により発生されるＡＵＴＯＩＮＣ信号及び書き込み信号は、Ｆ ＩＦＯ型オペレーションにおいて上記カウンタを制御する請求項１５に記載の 構成体。 17．上記手段(40)は、プロセッサがＡＳＩＣにデータを書き込み及び／又はそこ からデータを読み取るときに読み取り及び書き込みオペレーションが混同する のを防止する請求項１５に記載の構成体。 18．土記構成体は、ＡＳＩＣクロック(CLK)に同期されたＡＵＴＯＩＮＣ信号を 発生する手段(10)に作動的に接続された手段(90)を含む請求項１１２記載の構 成体。 19．上記手段(90)は、多数のフリップ-フロップ(91,92,93)を含み、そのうちの 少なくともフリップ-フロップ(91)は、発生されたＡＵＴＯＩＮＣ信号により 調時される請求項１８に記載の構成体。 20．上記構成体は、プロセッサにより発生された制御信号をＡＳＩＣクロックに 同期する手段(50)を含む請求項１１に記載の構成体。 21．上記手段(50)は、多数のフリップ-フロップ(51,52,53)を含み、そのうちの 少なくともフリップ-フロップ(52,53)は、ＡＳＩＣクロックにより調時される 請求項１１に記載の構成体。 22．上記プロセッサは、ＡＳＩＣを選択するためにプロセッサにより使用される ＥＮＡ制御信号と、読み取り又は書き込みオペレーションを選択するために使 用されるＲＷＮ制御信号とを発生する請求項１１に記載の構成体。 23．上記構成体にクロック信号(CLK)が供給され、プロセッサ以外のどこかでク ロック信号を自由に発生できるようにする請求項１１に記載の構成体。 24．上記手段(10)は、その状態を変化し、そして少なくとも２つの受信信号(ENA ，RWN)に基づいて読み取り及び書き込み信号を発生する請求項１１に記載の構 成体。 25．上記構成体は、状態マシンにより発生される書き込み及び読み取り信号で調 時される多数のレジスタ(60,70)を含む請求項１１に記載の構成体。