JP3443215B2 - シリアル入力及び出力装置 - Google Patents
シリアル入力及び出力装置Info
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- JP3443215B2 JP3443215B2 JP26855095A JP26855095A JP3443215B2 JP 3443215 B2 JP3443215 B2 JP 3443215B2 JP 26855095 A JP26855095 A JP 26855095A JP 26855095 A JP26855095 A JP 26855095A JP 3443215 B2 JP3443215 B2 JP 3443215B2
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ等に用いて好適なシリアル入力及び出力装置に関す
る。
ータ等に用いて好適なシリアル入力及び出力装置に関す
る。
【０００２】
【従来の技術】図２は従来のシリアル入力装置を示すブ
ロック図である。図２において、（１）はｎビットのシ
リアルデータが印加されるシリアル入力端子である。
（２）はｎビットのシフトレジスタであり、クロックＣ
ＬＫに同期して前記シリアルデータをシリアル入力する
ものである。（３）はカウンタであり、前記クロックＣ
ＬＫをｎ周期計数した時にオーバーフロー信号を出力す
るものである。即ち、カウンタ（３）の値は前記オーバ
ーフロー信号を出力することにより初期値に戻る。
（４）は転送終了検出回路であり、前記オーバーフロー
信号が印加されることにより、前記シフトレジスタ
（２）がｎビット分のシリアルデータの入力を終了した
ことを表す転送終了信号を出力するものである。（５）
はｎビットの内部バスである。（７）はアキュムレータ
ＡＣＣ、（８）はＲＡＭである。また、（９）は割り込
み回路であり、前記転送終了信号が印加されることによ
り、以下に示す割り込み処理を実行する為の割り込み信
号を発生する。
ロック図である。図２において、（１）はｎビットのシ
リアルデータが印加されるシリアル入力端子である。
（２）はｎビットのシフトレジスタであり、クロックＣ
ＬＫに同期して前記シリアルデータをシリアル入力する
ものである。（３）はカウンタであり、前記クロックＣ
ＬＫをｎ周期計数した時にオーバーフロー信号を出力す
るものである。即ち、カウンタ（３）の値は前記オーバ
ーフロー信号を出力することにより初期値に戻る。
（４）は転送終了検出回路であり、前記オーバーフロー
信号が印加されることにより、前記シフトレジスタ
（２）がｎビット分のシリアルデータの入力を終了した
ことを表す転送終了信号を出力するものである。（５）
はｎビットの内部バスである。（７）はアキュムレータ
ＡＣＣ、（８）はＲＡＭである。また、（９）は割り込
み回路であり、前記転送終了信号が印加されることによ
り、以下に示す割り込み処理を実行する為の割り込み信
号を発生する。
【０００３】つまり、前記割り込み信号が発生すると、
プログラムＲＯＭ（図示せず）のアドレスが前記割り込
み処理を実行する為のアドレスにジャンプし、メインル
ーチンから割り込み処理実行の為のサブルーチンプログ
ラムとなる。まず、シフトレジスタ（２）の保持データ
を内部バス（５）にパラレル出力させ、内部バス（５）
に転送されたｎビットのシリアルデータをアキュムレー
タ（７）に一旦保持し、その後、ＲＡＭ（８）に書き込
む。そして再びメインルーチンに復帰する。こうして、
シリアル入力されたｎビットのシリアルデータをＲＡＭ
（８）に書き込んでいる。
プログラムＲＯＭ（図示せず）のアドレスが前記割り込
み処理を実行する為のアドレスにジャンプし、メインル
ーチンから割り込み処理実行の為のサブルーチンプログ
ラムとなる。まず、シフトレジスタ（２）の保持データ
を内部バス（５）にパラレル出力させ、内部バス（５）
に転送されたｎビットのシリアルデータをアキュムレー
タ（７）に一旦保持し、その後、ＲＡＭ（８）に書き込
む。そして再びメインルーチンに復帰する。こうして、
シリアル入力されたｎビットのシリアルデータをＲＡＭ
（８）に書き込んでいる。
【０００４】次に、図３は従来のシリアル出力装置を示
すブロック図であり、図２と異なるのは、内部バス
（５）がシフトレジスタ（２）のパラレル入力と接続さ
れている点とシリアル出力端子（６）が設けられている
点であり、その他は同一番号を記してある。図３におけ
る割り込み処理の内容は、ＲＡＭ（８）の所定アドレス
に書き込まれているｎビットデータが読み出して内部バ
ス（５）を介してアキュムレータ（７）に一旦保持し、
その後、内部バス（５）を介してシフトレジスタ（２）
にセットさせるというものである。こうして、シフトレ
ジスタ（２）の値がクロックＣＬＫに同期してシリアル
出力される。
すブロック図であり、図２と異なるのは、内部バス
（５）がシフトレジスタ（２）のパラレル入力と接続さ
れている点とシリアル出力端子（６）が設けられている
点であり、その他は同一番号を記してある。図３におけ
る割り込み処理の内容は、ＲＡＭ（８）の所定アドレス
に書き込まれているｎビットデータが読み出して内部バ
ス（５）を介してアキュムレータ（７）に一旦保持し、
その後、内部バス（５）を介してシフトレジスタ（２）
にセットさせるというものである。こうして、シフトレ
ジスタ（２）の値がクロックＣＬＫに同期してシリアル
出力される。
【０００５】
【発明が解決しようとする課題】図２のシリアル入力装
置において、シフトレジスタ（２）から内部バス（５）
へのデータ転送は割り込み処理により行われる。よっ
て、割り込み処理に基づきシフトレジスタ（２）の値を
内部バス（５）に出力する時点でクロックＣＬＫが新た
に発生していなければ、シフトレジスタ（２）にシリア
ル入力された正常なデータが最終的にＲＡＭ（８）に書
き込まれることになる。この場合は、クロックＣＬＫの
周波数は、シフトレジスタ（２）の値を内部バス（５）
に出力するまで新たに発生しない周波数に押さえ込まれ
てしまい、高速なシリアル入力はできない。例えば、ｎ
ビット単位のシリアルデータを連続してシリアル入力す
る場合などは、高速なシリアル入力を要求される。とこ
ろが、クロックＣＬＫの周波数を高くしてしまうと、割
り込み処理に基づき、シフトレジスタ（２）の値を内部
バス（５）に出力する間にクロックＣＬＫが発生してし
まい、本来、ＲＡＭ（８）に書き込むべきｎビットのシ
リアルデータの少なくとも１ビットが変化してしまい、
正しいシリアルデータをＲＡＭ（８）に書き込めない問
題があった。
置において、シフトレジスタ（２）から内部バス（５）
へのデータ転送は割り込み処理により行われる。よっ
て、割り込み処理に基づきシフトレジスタ（２）の値を
内部バス（５）に出力する時点でクロックＣＬＫが新た
に発生していなければ、シフトレジスタ（２）にシリア
ル入力された正常なデータが最終的にＲＡＭ（８）に書
き込まれることになる。この場合は、クロックＣＬＫの
周波数は、シフトレジスタ（２）の値を内部バス（５）
に出力するまで新たに発生しない周波数に押さえ込まれ
てしまい、高速なシリアル入力はできない。例えば、ｎ
ビット単位のシリアルデータを連続してシリアル入力す
る場合などは、高速なシリアル入力を要求される。とこ
ろが、クロックＣＬＫの周波数を高くしてしまうと、割
り込み処理に基づき、シフトレジスタ（２）の値を内部
バス（５）に出力する間にクロックＣＬＫが発生してし
まい、本来、ＲＡＭ（８）に書き込むべきｎビットのシ
リアルデータの少なくとも１ビットが変化してしまい、
正しいシリアルデータをＲＡＭ（８）に書き込めない問
題があった。
【０００６】次に、図３のシリアル出力装置において、
ＲＡＭ（８）からシフトレジスタ（２）にｎビットデー
タをセットする動作は、割り込み処理によって実行され
る。従って、クロックＣＬＫの高速化を図り、この間に
クロックＣＬＫが新たに発生してしまうと、シフトレジ
スタ（２）にＲＡＭ（８）のデータがセットされていな
いにも関わらず、シフトレジスタ（２）の少なくとも１
ビットがクロックＣＬＫに同期してシリアル出力されて
しまい、ＲＡＭ（８）のデータが正しくシリアル出力さ
れない問題があった。
ＲＡＭ（８）からシフトレジスタ（２）にｎビットデー
タをセットする動作は、割り込み処理によって実行され
る。従って、クロックＣＬＫの高速化を図り、この間に
クロックＣＬＫが新たに発生してしまうと、シフトレジ
スタ（２）にＲＡＭ（８）のデータがセットされていな
いにも関わらず、シフトレジスタ（２）の少なくとも１
ビットがクロックＣＬＫに同期してシリアル出力されて
しまい、ＲＡＭ（８）のデータが正しくシリアル出力さ
れない問題があった。
【０００７】そこで、本発明は、シリアル入出力の高速
化を可能とし、更に正しいシリアル入出力を実現できる
シリアル入力及び出力装置を提供することを目的とす
る。
化を可能とし、更に正しいシリアル入出力を実現できる
シリアル入力及び出力装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、ｎビット単位のシリアルデータの入力を行うシリ
アル入力装置において、前記シリアルデータをクロック
に同期してシリアル入力するｎビットのシフトレジスタ
と、前記クロックを計数し、ｎ周期の前記クロックを計
数した時にオーバーフロー信号を出力するカウンタと、
前記カウンタのオーバーフロー信号を受け取ることによ
り、前記シフトレジスタが前記シリアルデータを保持し
た状態であることを表す転送終了信号を出力する転送終
了検出回路と、前記転送終了信号に基づき、前記シフト
レジスタの保持データをラッチするｎビットのラッチ回
路と、前記転送終了信号を受け取ることにより、前記ラ
ッチ回路のラッチデータを記憶部に書き込む割り込み処
理を行う為の割り込み信号を発生する割り込み回路と、
を備え、前記シリアルデータを連続して前記シフトレジ
スタにシリアル入力する場合、前記シリアルデータのビ
ットレート及び前記クロックの周波数を大とでき、前記
シリアル入力動作を高速化できる点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、ｎビット単位のシリアルデータの入力を行うシリ
アル入力装置において、前記シリアルデータをクロック
に同期してシリアル入力するｎビットのシフトレジスタ
と、前記クロックを計数し、ｎ周期の前記クロックを計
数した時にオーバーフロー信号を出力するカウンタと、
前記カウンタのオーバーフロー信号を受け取ることによ
り、前記シフトレジスタが前記シリアルデータを保持し
た状態であることを表す転送終了信号を出力する転送終
了検出回路と、前記転送終了信号に基づき、前記シフト
レジスタの保持データをラッチするｎビットのラッチ回
路と、前記転送終了信号を受け取ることにより、前記ラ
ッチ回路のラッチデータを記憶部に書き込む割り込み処
理を行う為の割り込み信号を発生する割り込み回路と、
を備え、前記シリアルデータを連続して前記シフトレジ
スタにシリアル入力する場合、前記シリアルデータのビ
ットレート及び前記クロックの周波数を大とでき、前記
シリアル入力動作を高速化できる点である。
【０００９】また、ｎビット単位のシリアルデータの出
力を行うシリアル出力装置において、ｎビットのデータ
をラッチするｎビットのラッチ回路と、転送終了信号に
基づき前記ラッチ回路のラッチデータを保持し、クロッ
クに同期してシリアル出力を行うｎビットのシフトレジ
スタと、前記クロックを計数し、ｎ周期の前記クロック
を計数した時にオーバーフロー信号を出力するカウンタ
と、前記カウンタのオーバーフロー信号を受け取ること
により、前記シフトレジスタが前記ｎビットのデータを
シリアル出力したことを表す前記転送終了信号を出力す
る転送終了検出回路と、前記転送終了信号に基づき、記
憶部に予め記憶されたｎビットのデータを前記ラッチ回
路にラッチさせる割り込み処理を行う為の割り込み信号
を発生する割り込み回路と、を備え、前記ｎビットのデ
ータを連続して前記シフトレジスタからシリアル出力す
る場合、前記クロックの周波数を大とでき、前記シリア
ル出力動作を高速化できる点である。
力を行うシリアル出力装置において、ｎビットのデータ
をラッチするｎビットのラッチ回路と、転送終了信号に
基づき前記ラッチ回路のラッチデータを保持し、クロッ
クに同期してシリアル出力を行うｎビットのシフトレジ
スタと、前記クロックを計数し、ｎ周期の前記クロック
を計数した時にオーバーフロー信号を出力するカウンタ
と、前記カウンタのオーバーフロー信号を受け取ること
により、前記シフトレジスタが前記ｎビットのデータを
シリアル出力したことを表す前記転送終了信号を出力す
る転送終了検出回路と、前記転送終了信号に基づき、記
憶部に予め記憶されたｎビットのデータを前記ラッチ回
路にラッチさせる割り込み処理を行う為の割り込み信号
を発生する割り込み回路と、を備え、前記ｎビットのデ
ータを連続して前記シフトレジスタからシリアル出力す
る場合、前記クロックの周波数を大とでき、前記シリア
ル出力動作を高速化できる点である。
【００１０】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のシリアル入力及び出力装
置を示すブロック図である。尚、図１はマイクロコンピ
ュータに設けられているものとし、図２及び図３と同一
構成については同一番号を記し、その説明を省略するも
のとする。
的に説明する。図１は本発明のシリアル入力及び出力装
置を示すブロック図である。尚、図１はマイクロコンピ
ュータに設けられているものとし、図２及び図３と同一
構成については同一番号を記し、その説明を省略するも
のとする。
【００１１】図１において、（１０）はシリアルデータ
の入出力が行われるシリアル入出力端子である。（１
１）は受信用ラッチ回路であり、ｎビットで構成され、
その入力はｎ個のバッファ（１２）を介してシフトレジ
スタ（２）のパラレル出力と接続され、該受信用ラッチ
回路（１１）の出力は内部バス（５）と接続されてい
る。ｎ個のバッファ（１２）の動作は１個のＡＮＤゲー
ト（１３）の出力で共通に制御される。ＡＮＤゲート
（１３）の一方の入力に印加される信号ａは、シリアル
入出力端子（１０）を入力状態として使用する時に
「１」となる信号である。この信号ａにはフラグ等を用
いている。従って、シリアル入力時には、ｎビットのシ
リアルデータがシフトレジスタ（２）に保持された時点
で、「１」となる転送終了信号が発生してバッファ（１
２）を動作状態とする為、シフトレジスタ（２）の値は
パラレル出力され、バッファ（１２）を介して受信用ラ
ッチ回路（１１）にラッチされる。同時に、転送終了信
号は、割り込み回路（９）にも印加され、割り込み信号
が発生する。該割り込み信号が発生すると、これまで、
メインルーチンでマイクロコンピュータを動作させてい
たプログラムＲＯＭのアドレスは、前記割り込み信号に
基づく割り込み処理を実行する為のアドレスにジャンプ
する。そして、割り込み処理の為のサブルーチンが実行
される。その動作は、まず、受信用ラッチ回路（１１）
にラッチされているｎビットのシリアルデータを内部バ
ス（５）を介してアキュムレータ（７）に一旦保持さ
せ、その後、アキュムレータ（７）の内容を再び内部バ
ス（５）を介してＲＡＭ（８）の指定アドレスに書き込
ませる。従って、割り込み信号が発生すると同時にシフ
トレジスタ（２）の値は既に受信用ラッチ回路（１１）
に保持されている為、割り込み処理中に、クロックＣＬ
Ｋを発生させ、次のシリアルデータをシフトレジスタ
（２）にシリアル入力させることができる。つまり、ク
ロックＣＬＫの周波数を高くできると共にシリアル入出
力端子（１０）に入力されてくるシリアルデータのビッ
トレートを大とすることができる。即ち、シリアルデー
タの入力速度の高速化を実現できる。これは、ｎビット
のシリアルデータを連続して入力する場合に好適であ
り、シリアルデータをＲＡＭ（８）に書き込む時間を短
縮できることになる。次のシリアルデータがシフトレジ
スタ（２）にシリアル入力完了するまでに割り込み処理
が完了していればよく、この範囲でシリアル入力の高速
化を実現可能となる。
の入出力が行われるシリアル入出力端子である。（１
１）は受信用ラッチ回路であり、ｎビットで構成され、
その入力はｎ個のバッファ（１２）を介してシフトレジ
スタ（２）のパラレル出力と接続され、該受信用ラッチ
回路（１１）の出力は内部バス（５）と接続されてい
る。ｎ個のバッファ（１２）の動作は１個のＡＮＤゲー
ト（１３）の出力で共通に制御される。ＡＮＤゲート
（１３）の一方の入力に印加される信号ａは、シリアル
入出力端子（１０）を入力状態として使用する時に
「１」となる信号である。この信号ａにはフラグ等を用
いている。従って、シリアル入力時には、ｎビットのシ
リアルデータがシフトレジスタ（２）に保持された時点
で、「１」となる転送終了信号が発生してバッファ（１
２）を動作状態とする為、シフトレジスタ（２）の値は
パラレル出力され、バッファ（１２）を介して受信用ラ
ッチ回路（１１）にラッチされる。同時に、転送終了信
号は、割り込み回路（９）にも印加され、割り込み信号
が発生する。該割り込み信号が発生すると、これまで、
メインルーチンでマイクロコンピュータを動作させてい
たプログラムＲＯＭのアドレスは、前記割り込み信号に
基づく割り込み処理を実行する為のアドレスにジャンプ
する。そして、割り込み処理の為のサブルーチンが実行
される。その動作は、まず、受信用ラッチ回路（１１）
にラッチされているｎビットのシリアルデータを内部バ
ス（５）を介してアキュムレータ（７）に一旦保持さ
せ、その後、アキュムレータ（７）の内容を再び内部バ
ス（５）を介してＲＡＭ（８）の指定アドレスに書き込
ませる。従って、割り込み信号が発生すると同時にシフ
トレジスタ（２）の値は既に受信用ラッチ回路（１１）
に保持されている為、割り込み処理中に、クロックＣＬ
Ｋを発生させ、次のシリアルデータをシフトレジスタ
（２）にシリアル入力させることができる。つまり、ク
ロックＣＬＫの周波数を高くできると共にシリアル入出
力端子（１０）に入力されてくるシリアルデータのビッ
トレートを大とすることができる。即ち、シリアルデー
タの入力速度の高速化を実現できる。これは、ｎビット
のシリアルデータを連続して入力する場合に好適であ
り、シリアルデータをＲＡＭ（８）に書き込む時間を短
縮できることになる。次のシリアルデータがシフトレジ
スタ（２）にシリアル入力完了するまでに割り込み処理
が完了していればよく、この範囲でシリアル入力の高速
化を実現可能となる。
【００１２】さて、（１４）はｎビットの送信用ラッチ
回路であり、その入力は内部バス（５）と接続され、且
つ、その出力はｎ個のバッファ（１５）を介してシフト
レジスタ（２）のパラレル入力と接続される。ｎ個のバ
ッファ（１５）の動作は１個のＡＮＤゲート（１６）の
出力により共通に制御される。ＡＮＤゲート（１６）の
一方の入力には信号ｂが印加される。この信号ｂは、シ
リアル出力を行う時に「１」となる信号であり、フラグ
等を用いることにより実現できる。また、ＡＮＤゲート
（１６）の他方の入力には転送終了検出回路（４）の転
送終了信号が印加される。
回路であり、その入力は内部バス（５）と接続され、且
つ、その出力はｎ個のバッファ（１５）を介してシフト
レジスタ（２）のパラレル入力と接続される。ｎ個のバ
ッファ（１５）の動作は１個のＡＮＤゲート（１６）の
出力により共通に制御される。ＡＮＤゲート（１６）の
一方の入力には信号ｂが印加される。この信号ｂは、シ
リアル出力を行う時に「１」となる信号であり、フラグ
等を用いることにより実現できる。また、ＡＮＤゲート
（１６）の他方の入力には転送終了検出回路（４）の転
送終了信号が印加される。
【００１３】シリアル出力を行う場合は、初期状態とし
てＲＡＭ（８）の指定番地から読み出されたｎビットデ
ータを内部バス（５）を介して送信用ラッチ回路（１
４）に予めラッチしておく。そして、クロックＣＬＫが
ｎ周期だけカウンタ（３）で計数されると、カウンタ
（３）からオーバーフロー信号が発生し、このオーバー
フロー信号が印加されて転送終了検出回路（４）からは
「１」の転送終了信号が出力される。この転送終了信号
はＡＮＤゲート（１６）の他方の入力に印加され、これ
よりバッファ（１５）が動作して送信用ラッチ回路（１
４）にラッチされていたｎビットデータはシフトレジス
タ（２）にパラレル入力される。同時に、転送終了信号
は割り込み回路（９）に印加され、割り込み回路（９）
から割り込み信号を発生させる。
てＲＡＭ（８）の指定番地から読み出されたｎビットデ
ータを内部バス（５）を介して送信用ラッチ回路（１
４）に予めラッチしておく。そして、クロックＣＬＫが
ｎ周期だけカウンタ（３）で計数されると、カウンタ
（３）からオーバーフロー信号が発生し、このオーバー
フロー信号が印加されて転送終了検出回路（４）からは
「１」の転送終了信号が出力される。この転送終了信号
はＡＮＤゲート（１６）の他方の入力に印加され、これ
よりバッファ（１５）が動作して送信用ラッチ回路（１
４）にラッチされていたｎビットデータはシフトレジス
タ（２）にパラレル入力される。同時に、転送終了信号
は割り込み回路（９）に印加され、割り込み回路（９）
から割り込み信号を発生させる。
【００１４】この割り込み処理とは、ＲＡＭ（８）の別
の指定番地からｎビットデータを読み出して内部バス
（５）を介してアキュムレータ（７）に一旦保持し、そ
の後、アキュムレータ（７）の内容を再び内部バス
（５）を介して送信用ラッチ回路（１４）にラッチさせ
る動作である。この割り込み処理の開始時にはシフトレ
ジスタ（２）には送信用ラッチ回路（１４）の内容が保
持されている為、割り込み処理開始と共にクロックＣＬ
Ｋを発生させてシフトレジスタ（２）の内容をシリアル
入出力端子（１０）から出力させることができる。この
クロックＣＬＫの周波数は、ｎビットデータのシリアル
出力が終了してから割り込み処理が終了する範囲で高く
することができる。従って、送信用ラッチ回路（１４）
を設けることにより、シリアル出力の高速化を実現でき
る。これは、ｎビットデータの連続したシリアル出力を
する場合に時間短縮が可能となり、且つ正しいデータの
シリアル出力も可能となる。
の指定番地からｎビットデータを読み出して内部バス
（５）を介してアキュムレータ（７）に一旦保持し、そ
の後、アキュムレータ（７）の内容を再び内部バス
（５）を介して送信用ラッチ回路（１４）にラッチさせ
る動作である。この割り込み処理の開始時にはシフトレ
ジスタ（２）には送信用ラッチ回路（１４）の内容が保
持されている為、割り込み処理開始と共にクロックＣＬ
Ｋを発生させてシフトレジスタ（２）の内容をシリアル
入出力端子（１０）から出力させることができる。この
クロックＣＬＫの周波数は、ｎビットデータのシリアル
出力が終了してから割り込み処理が終了する範囲で高く
することができる。従って、送信用ラッチ回路（１４）
を設けることにより、シリアル出力の高速化を実現でき
る。これは、ｎビットデータの連続したシリアル出力を
する場合に時間短縮が可能となり、且つ正しいデータの
シリアル出力も可能となる。
【００１５】以上より、受信用ラッチ回路（１１）を設
けることによりシリアル入力速度を速くでき、また、送
信用ラッチ回路（１４）を設けることによりシリアル出
力速度を速くできる。
けることによりシリアル入力速度を速くでき、また、送
信用ラッチ回路（１４）を設けることによりシリアル出
力速度を速くできる。
【００１６】
【発明の効果】本発明によれば、シリアル入出力速度を
従来に比べて高速化でき、連続したシリアルデータの入
出力を行う場合に正しいデータを短時間でシリアル入出
力できる利点が得られる。
従来に比べて高速化でき、連続したシリアルデータの入
出力を行う場合に正しいデータを短時間でシリアル入出
力できる利点が得られる。
【図１】本発明のシリアル入力及び出力装置を示すブロ
ック図である。
ック図である。
【図２】従来のシリアル入力装置を示すブロック図であ
る。
る。
【図３】従来のシリアル出力装置を示すブロック図であ
る。
る。
（２） シフトレジスタ
（３） カウンタ
（４） 転送終了検出回路
（８） ＲＡＭ
（９） 割り込み回路
（１１） 受信用ラッチ回路
（１４） 送信用ラッチ回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/38 320
G06F 3/00
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (6)
- 【請求項１】 ｎビット単位のシリアルデータの入力を
行うシリアル入力装置において、 前記シリアルデータをクロックに同期してシリアル入力
するｎビットのシフトレジスタと、 前記クロックを計数し、ｎ周期の前記クロックを計数し
た時にオーバーフロー信号を出力するカウンタと、 前記カウンタのオーバーフロー信号を受け取ることによ
り、前記シフトレジスタが前記シリアルデータを保持し
た状態であることを表す転送終了信号を出力する転送終
了検出回路と、 前記転送終了信号に基づき、前記シフトレジスタの保持
データをラッチするｎビットのラッチ回路と、 前記転送終了信号を受け取ることにより、前記ラッチ回
路のラッチデータを記憶部に書き込む割り込み処理を行
う為の割り込み信号を発生する割り込み回路と、を備
え、前記割り込み処理中に、前記シフトレジスタの有する前
記保持データを前記ラッチ回路にラッチさせた後、前記
シフトレジスタに到来するクロックに基づき、次のシリ
アルデータを前記シフトレジスタにシリアル入力させる
ことを特徴とするシリアル入力装置。 - 【請求項２】 請求項１記載のシリアル入力装置におい
て、 割り込み信号を発生し、前記ラッチ回路にラッチされた
前記シリアルデータは、前記割り込み処理により、内部
バスを経由して、前記記憶部にパラレル出力されること
を特徴とするシリアル入力装置。 - 【請求項３】 前記ラッチ回路にラッチされた前記シリ
アルデータの次のシリアルデータが前記シフトレジスタ
に保持される時間は、前記割り込み処理時間より大であ
ることを特徴とする請求項１記載のシリアル入力装置。 - 【請求項４】 ｎビット単位のシリアルデータの出力を
行うシリアル出力装置において、 ｎビットのデータをラッチするｎビットのラッチ回路
と、 転送終了信号に基づき前記ラッチ回路のラッチデータを
保持し、クロックに同期してシリアル出力を行うｎビッ
トのシフトレジスタと、 前記クロックを計数し、ｎ周期の前記クロックを計数し
た時にオーバーフロー信号を出力するカウンタと、 前記カウンタのオーバーフロー信号を受け取ることによ
り、前記シフトレジスタが前記ｎビットのデータをシリ
アル出力したことを表す前記転送終了信号を出力する転
送終了検出回路と、 前記転送終了信号に基づき、記憶部に予め記憶されたｎ
ビットのデータを前記ラッチ回路にラッチさせる割り込
み処理を行う為の割り込み信号を発生する割り込み回路
と、を備え、 前記割り込み処理中に、前記ラッチ回路の有する前記保
持データを前記シリアルレジスタにラッチさせた後、前
記シフトレジスタに到来するクロックに基づき、次のシ
リアルデータを前記シフトレジスタからシリアル出力さ
せることを特徴とするシリアル出力装置。 - 【請求項５】 請求項４記載のシリアル出力装置におい
て、 割り込み信号を発生し、前記ラッチ回路にラッチされた
前記シリアルデータは、割り込み処理により、前記記憶
部から内部バスを経由して、前記ラッチ回路にパラレル
出力されることを特徴とするシリアル出力装置。 - 【請求項６】 前記シフトレジスタが前記ｎビットのデ
ータをシリアル出力する時間は、前記割り込み信号に基
づき前記記憶部のｎビットのデータが前記ラッチ回路に
ラッチされる時間より大であることを特徴とする請求項
４記載のシリアル出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26855095A JP3443215B2 (ja) | 1995-10-17 | 1995-10-17 | シリアル入力及び出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26855095A JP3443215B2 (ja) | 1995-10-17 | 1995-10-17 | シリアル入力及び出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09114778A JPH09114778A (ja) | 1997-05-02 |
| JP3443215B2 true JP3443215B2 (ja) | 2003-09-02 |
Family
ID=17460097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26855095A Expired - Fee Related JP3443215B2 (ja) | 1995-10-17 | 1995-10-17 | シリアル入力及び出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3443215B2 (ja) |
-
1995
- 1995-10-17 JP JP26855095A patent/JP3443215B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09114778A (ja) | 1997-05-02 |
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