KR950001586B1 - 64비트-32비트 데이타버스 인터페이스장치 - Google Patents

Abstract

내용없음.

Description

64비트-32비트 데이타버스 인터페이스장치

제1도는 본 발명에 따른 64비트-32비트 데이타버스 인터페이스장치의 블럭도.

제2도는 본 발명에 따른 64비트-32비트 데이타버스 인터페이스장치에 이루어지는 MTE-OE 및 ETM-LE 생성 회로도.

제3도는 본 발명에 따른 64비트-32비트 데이타버스 인터페이스장치에 이루어지는 SLBURST# 생성 회로도.

제4도는 본 발명에 따른 64비트-32비트 데이타버스 인터페이스장치에 이루어지는 유효신호 생성 회로도.

제5도는 본 발명에 따른 64비트-32비트 데이타버스 인터페이스장치의 독취동작시의 타이밍도.

제6도는 본 발명에 따른 64비트-32비트 데이타버스 인터페이스장치의 기록동작시의 타이밍도.

제7도는 본 발명에 따른 64비트-32비트 데이타버스 인터페이스장치의 기록동작시의 유효신호 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : EISA장치 20 : 데이타버스 제어회로

30 : 기록데이타 래치버퍼회로 40 : 독취데이타 래치버퍼회로

50 : 메모리 제어회로

본 발명은 데이타 전송장치에 관한 것으로서, 더욱 상세하게는 64비트 단위의 데이타 전송방식을 가지고 있는 메모리 제어기와 32비트 단위의 데이타 전송방식을 가지고 있는 EISA마스터(master)나 DMA(Direct Memort Access)간의 데이타버스 인터페이스를 가능하게 하는 64비트-32비트 데이타버스 인터페이스장치에 관한 것이다.

기존의 메모리 제어기는 대부분 32비트 단위의 데이타 전송방식을 가지고 있었고 이에 대한 인터페이스에도 큰 어려움이 없었다. 그러나, 근래에 와서는 메인(Main) CPU의 수행속도가 큰 폭으로 향상되고 데이타의 전송능력도 32비트에서 64비트로 확장됨에 따라 이러한 능력을 최대로 유지시키기 위하여 부가적으로 메모리의 데이타 전송능력에도 64비트로의 확장을 가져다 주었다. 따라서, 기존의 상용화되고 있는 32비트 EISA마스터나 DMA(이 둘을 데이타 전송장치라고도 본 명세서에서는 사용한다) 사용시 그에 대한 인터페이스 기술이 절실이 요구되고 있다.

본 발명은 이러한 요망에 부응하기 위하여 안출한 것으로서, 본 발명의 목적은 한 사이클에 최대 64비트까지의 데이타 전송능력을 가지고 있는 메모리 제어기와 기존의 32비트 EISA마스터나 DMA간의 데이타 전송시 메인 CPU의 지연시간을 최대로 줄이면서 인터페이스를 해야하는 64비트-32비트 데이타버스 인터페이스장치를 제공하는데 있다.

이러한 목적을 달성하기 위하여 본 발명은 버스클럭, CPU홀드 요청신호, 사이클 개시신호, 명령신호, 호스트기록 또는 독취신호 및 호스트 어드레스 비트 2신호를 선택적으로 출력하고, SLBURST#의 인가시 버스트 데이타의 전송을 위한 마스터 버스신호를 출력하는 데이타 전송장치와, 상기 데이타 전송장치의 신호들 및 EISA 준비신호를 조합하여 EISA에서 메모리로의 래치인에이블 0신호, EISA에서 메모리로의 래치인에이블 1신호, 메모리로부터 EISA로 출력인에이블 0신호, 메모리로부터 EISA로 인에이블 1신호, 하위 32비트 어드레스 데이타 유효신호, 상위 32비트 어드레스 데이타 유효신호, 64비트 어드레스 데이타 유효신호를 출력하고, DHOLD의 활성시 호스트 메모리의 영역이 검출되면 메모리칩 선택신호를 출력하는 데이타버스 제어회로와, 상기 ETM-LE0의 인가시 하위 32비트의 기록데이타를 래치하고, 64비트 출력인에이블 신호의 인가시 래치된 32비트 데이타를 출력하는 제1래치와, 상기 ETM-LEI의 인가시 상위 32비트의 기록데이타를 래치하고 64B-OE의 인가시 래치된 32비트 데이타를 출력하는 제2래치를 구비하는 기록데이타 래치버퍼회로와, 64비트 래치인에이블 신호의 인가시 32비트의 독취데이타를 래치하며, MTE-OE0의 인가시 래치된 32비트 데이타를 출력하는 제3래치와, 64비트 래치인에이블 신호의 인가시 32비트의 독취데이타를 래치하며, MTE-OE1의 인가시 래치된 32비트 데이타를 출력하는 제4래치를 구비하는 독취데이타 래치버퍼 회로와, 64비트 데이타의 입출력 기능상태에 따른 EXRDY를 출력하고 데이타의 출력시 64B-LE를 출력하며, 데이타의 입력시 64B-OE를 출력하는 메모리 제어회로로 구성된다.

이하 본 발명의 일실시예를 첨부된 도면에 따라 상세히 설명한다.

제1도는 본 발명에 따른 64비트-32비트 데이타버스 인터페이스의 블럭도로서 EISA장치(10) 데이타버스 제어회로(20), 기록데이타 래치버퍼회로(30), 독취데이타 래치버퍼회로(40) 및 메모리 제어회로(50)로 이루어진다.

이때, 상기 데이타버스 제어회로(20)는 상기 EISA장치(10)로부터 인가되는 각종 제어신호에 따라 상기 기록데이타 래치버퍼회로(30), 독취데이타 래치버퍼회로(40) 및 메모리 제어회로(50)의 구동을 제어하는바, 도면에 도시된 데이타버스 제어회로(20)에 인가되는 상기 EISA장치(10)의 제어신호들의 종류 및 작용은 다음과 같다.

버스클럭(Bus Clock : 이하 BCLK라함) : EISA버스상의 동작들을 동기시키기 위한 시스템클럭이다. 주파수는 8.33MHz로 동작하도록 되어 있다.

CPU홀드 요청신호(CPU Hold Reguest)신호(이하 DHOLD라함) : 마스타 혹은 DMA는 호스트버스(Host Bus) 또는 특별한 버스의 장악을 요청하기 위하여 이 신호를 출력한다. 상기 데이타버스 제어회로(20)에서는 이 신호와 어드레스를 디코드하여 얻어진 MEM-CS(Memor Chip Select) 신호를 샘플하여 EISA마스터나, DMA와 메모리간의 전송 사이클임을 인지한다.

사이클개시(Start of Cycle)신호(이하 START#라함) : EISA 사이클의 시작부를 가리키며 BCLK의 상승 에지에서 상기 데이타버스 제어회로(20)에서 샘플되어진다.

명령(Command)신호(이하 CMD#라함) : 이 신호는 START#의 반전과 함께 BCLK의 상승에지에서 능동(active)상태로 구동되어지고, 사이클의 끝까지 계속된다.

마스터버스트(Master Burst)신호(이하 MSBURST#) : EISA마스터나 DMA가 SLBURST#신호를 활성상태로 샘플하게되면 버스트 데이타(Burst Data) 전송을 수행하기 위하여 BCLK의 하강에지에서 활성상태로 상기 EISA장치(10)에 인가된다.

호스트기록 또는 독취(Host Write or Read)신호(이하 HW/R#이라한다) : 상기 데이타버스 제어회로(20)는 이 신호를 샘플하여 동작사이클이 기록인지, 독취인지를 구분한다.

호스트 어드레스 비트 2(Host address Bit 2)(이하 HA2라 한다) : 데이타버스 제어회로(20)는 EISA마스터나 DMA로부터 내보내지는 어드레스 비트 2의 값에 따라 상기 기록 또는 독취 버퍼회로(30)(40)에 하위 32비트(HA 2=0), 상위 32비트(HA 2=1)로 구분하여 래치하거나 출력을 제어한다.

상술한 제어신호들을 인가받는 상기 데이타버스 제어회로(20)는 이들 제어신호들을 조합하여 상기 메모리 제어회로(50), 기록데이타 래치버퍼회로(20) 및 독취데이타 래치버퍼회로(30)의 구동을 제어하기 위한 제어신호를 출력하는바 이들 제어신호 종류 및 작용과, 이들 제어신호를 생성하기 위한 회로를 이하에서 구체적으로 설명한다.

먼저 제어신호의 종류 및 작용은 다음과 같다. 메모리칩 선택(Memory Chip Select)신호(이하 MEM-CS라 한다) : DHOLD가 활성상태로 구동되는 동안 BCLK의 상승에지에 어드레스를 디코드하여 호스트메모리 영역이 검출되면 이 신호를 생성하여 로우레벨상태로 구동한다.

EISA에서 메모리로 래치인에이블 0(EISA To Memory Latch Enable0)신호(이하 ETM-LEO신호라함) : EISA마스터 또는 DMA기록사이클동안 인가된 어드레스의 비트 2가 0이면 ETM0버퍼(31)에 데이타를 래치할 수 있도록 제어한다.

EISA에서 메모리로 래치인에이블 1(EISA To Memory Latch Enable 1)신호(이하 ETM-LE1이라함) : EISA마스터 또는 DMA기록사이클동안 인가된 어드레스의 비트 2가 1이면 ETM1버퍼(32)에 데이타를 래치할 수 있도록 제어한다.

메모리로부터 EISA로 출력 인에이블 0(Memory To EISA Output Enable 0)신호(이하 MTE-OE0라함) : EISA마스터 또는 DMA독취사이클동안 인가된 어드레스의 비트 2가 1이면 MTE0 버퍼(41)의 데이타를 출력할 수 있도록 제어한다.

메모리로부터 EISA로 출력 인에이블 1(Memory To EISA Output Enable 1)신호(이하 MTE-OE1라함) : EISA마스터 또는 DMA독취사이클동안 인가된 어드레스의 비트 2가 1이면 MTE1 버퍼(42)의 데이타를 출력할 수 있도록 제어한다.

하위 32비트 어드레스 데이타 유효(Low 32bit Address Data Valid)신호(이하 32L-AD-V라함) : EISA마스터 혹은 DMA기록사이클동안 마지막으로 인가된 어드레스의 비트 2가 0이면서 사이클이 끝난다면 메모리 제어회로(50)에 인가하여 유효한 하위 32비트만 억세스해갈 수 있도록 그 정보를 제공한다.

상위 32비트 어드레스 데이타 유효(High 32bit Address Data Valid)신호(이하 32H-AD-V라함) : EISA마스터 혹은 DMA기록사이클동안 맨 처음으로 인가된 어드레스의 비트 2가 0이면 이 신호를 메모리 제어회로(60)에 인가하여 유효한 32비트만 억세스해갈 수 있도록 그 정보를 제공한다.

64비트 어드레스 데이타 유효(64bit Address Data Valid)신호(이하 64B-AD-V라함) : EISA마스터 또는 DMA기록사이클동안 연속적인 어드레스의 비트 2가 0에서 1로 인가되어 기록데이타 래치버퍼회로(40)가 64비트 모두 저장되어 있다면 이 신호를 메모리 제어회로(60)에 인가하여 64비트의 데이타를 모두 억세스할 수 있도록 그 정보를 제공한다.

이하에서는 상기 제어신호들을 형성시키기 위한 회로의 구성을 설명한다.

제2도는 MTE-OE 및 ETM-LE 신호를 생성하기 위한 회로도로서 EXRDY, CMD#, DHOLD, BCLK를 조합 및 딜레이시켜 출력하는 제1조합부(21)와, 상기 제1조합부(21) 및 P-BCLK신호를 조합하여, HWR# 신호에 따라 MTE-OE1# 및 ETM-LE1를 출력하는 제2조합부(22)와, 상기 제1조합부(21)의 출력 및 EISA마스터, DMA사이클 신호(E-MDCYC), HA2, BCLK 및 P-BCLK를 조합하여 HWR# 신호에 따라 MTE-OE0# 및 ETM-LE0를 출력하는 제3조합부(23)로 이루어진다.

이때, 상기 제1조합부(21)는 CMD#을 반전시키는 인버터(I1)와 상기 인버터(I1)의 출력과 DHOLD신호를 조합하는 앤드게이트(A1)로 이루어진다. 그리고, 상기 제1조합부(21)는 BCLK를 반전하는 인버터(I2)와, 상기 EXRDY를 입력단(D)으로 입력하는 D플립플롭(D1)으로 이루어진다. 상기 D플립플롭(D1)은 상기 앤드게이트(A1)의 출력을 프레세트(preset)단자(pr)에 입력하며, 상기 인버터(I2)의 출력을 클럭단자(CK)로 입력하게 구성한다. 그리고 플립플롭(D1)의 클리어단자(CR)에는 전원(VCC)이 연결된다. 그리고, 제1조합부(21)는 상기 D플립플롭(D1)의 단자(Q)출력과 BCLK는 낸드게이트(N1)에서 조합되도록 하고, 3상태버퍼(B1)를 통하여 상기 낸드게이트(N1)의 출력이 CMD#에 의하여 선택적으로 제2, 3조합부(22), (23)에 인가되도록 한다. 이때, 상기 EXRDY는 EISA준비신호이며 버퍼(B1)의 출력은 P-BCLK라고 명명한다.

그리고, 제2조합부(22)는 E-MD-CYC를 프리세트 신호로 사용하고, 상기 BCLK를 클럭으로 사용하며 HA 2를 입력단자(D)로 입력하는 D플립플롭(D2)을 구비한다. 상기 플립플롭(D2)의 클리어단자(CR)에는 전원(VCC)이 연결된다. 그리고, 제2조합부(22)는 상기 D플립플롭(D2)의 단자(Q) 출력은 D플립플롭(D3)의 입력단자(D)에 인가되도록 하며, 상기 D플립플롭(D3)은 상기 버퍼(B1)의 출력, 즉 P-BCLK를 클럭으로 사용하게 한다. 그리고 D플립플롭(D3)은 상기 E-MD-CYC를 프레세트신호를 사용하고, 클리어단자(CR)에는 전원(VCC)이 인가되도록 한다. 그리고, 제2조합부(22)는 상기 D플립플롭(D3)의 단자(Q) 출력은 HWR#에 의하여 선택적으로 구동하는 3상태 버퍼(B2)에 인가되도록 하며, 이러한 3상태 버퍼(B2)의 출력이 MTE-OE0#이 되는 것이다. 또한 D플립플롭(D3)의 반전출력은 HWR#의 반전된 신호에 따라 구동하는 3상태 버퍼(B3)에 의해 ETE-LE0으로 출력된다.

그리고, 상기 제3조합부(23)는 상기 버퍼(B1), 즉 P-BCLK를 클럭으로 사용하는 D플립플롭(D4)의 입력단자(D)에 상기 D플립플롭(D2)의 반전된 출력이 인가되도록 하며, 상기 E-MD-CYC가 프리세트 단자(PP)에 인가되도록 하고, 클리어단자(CR)에는 전원(VCC)이 인가되도록 한다.

그리고, 상기 제3조합부(23)는 상기 D플립플롭(D4)의 출력단자(Q)를 HWR#에 의해 구동되는 3상태 버퍼(B4)에 연결하고, 상기 버퍼(B4)의 출력을 MTE-OE1#으로 사용한다. 상기 제3조합부(23)는 HWR#을 반전시키는 인버터(I3)를 구비하며, 상기 인버터(I3)는 D플립플롭(D4)의 반전출력단자(Q바)의 축력을 입력하는 3상태 버퍼(B5)의 구동을 제어하도록 구성하여, 상기 3상태 버퍼(B5)의 출력을 ETM-LE1으로 사용한다.

제3도는 SLBURST#신호를 발생시키는 회로도로서, E-MD-CYC를 발생시키는 제4조합부(31)와 SLBURST#를 발생시키는 제5조합부(32)로 이루어진다.

더욱 구체적으로 설명하면, 상기 제4조합부(31)는 START#과 MEM-CS를 조합하는 오아게이트(01)와, 상기 오아게이트(01)의 출력과 BCLK를 조합하는 노아게이트(NR1)와, 리세트신호(RESET)를 DHOLD와 조합하는 앤드게이트(A2)를 구비하도록 한다. 그리고, 제4조합부(31)는 D플립플롭(D5)의 프레세트단자(PR)을 상기 앤드게이트(A2)에 연결하고, 클럭신호로서 상기 노아게이트(NR1)의 출력을 사용케하여, 플립플롭(D5)의 반전출력을 E-MD-CYC로 사용한다. 이때, 상기 D플립플롭(Q5)의 입력단자(D)는 접지되고, 클리어단자(CR)에는 전원(VCC)이 인가되도록 한다.

그리고, 상기 제5조합부(32)는 D플립플롭(D6), (D7)을 구비하며, 상기 D플립플롭(D6)의 프레세트단자(PR)에는 상기 리세트신호(RESET)가 인가되도록 하고, 입력단자(D)에는 CMD#이 인가되도록 한다. 그리고, D플립플롭(D6)의 클럭단자(CK)에는 BLCK가 인가되며, 클리어단자(CR)에는 전원(VCC)이 인가되도록 한다. 플립플롭(D7)의 프레세트단자(PR)에는, 엔드게이트(A7)에 의하여 상기 D플립플롭(D6)의 출력과 리세트(RESET)신호 및 E-MD-CYC가 조합된 신호가 인가되도록 하며, D플립플롭(D7)은 노아게이트(NR2)에 의해 START#와 BCLK가 조합된 신호를 클럭으로 사용하도록 구성한다. 그리고, 제5조합부(32)는 플립플롭(D7)의 출력과 MSBURST#를 앤드게이트(A4)에서 조합하여 SLBURST#로 사용한다.

제4도는 각종 유효신호들을 출력하는 회로도로서, BOF0-Val 및 32 L-AD-Val을 출력하는 제6조합부(41)와, 32 H-Val, 64-AD-Val 및 LE-CNT를 출력하는 제7조합부(42)로 이루어진다.

이때, 상기 제6조합부(41)는 리세트신호(RESET)를 프레세트단자(PR)로 입력하고, 클리어단자(CR)에 전원(VCC)을 입력하는 D플립플롭(D8,D9)을 구비하며, 상기 D플립플롭(D8)은 ETM-LE0 및 CMD#이 앤드게이트(A5)에서 조합된 신호를 입력단자(D)로 입력하며, 클럭신호로서 인버터(I4)에 의해 BCLK가 반전된 신호를 사용한다. 그리고 D플립플롭(D9)은 상기 BCLK를 클럭으로 사용하며, 상기 D플립플롭(D8)은 반전출력을 입력단자(D)에 입력하게 구성하여 D플립플롭(D9)의 출력을 BOF0-Val과 E-MD-CYC를 노아게이트(NR3)에서 조합하여 32 L-AD-Val로서 출력하도록 구성한다.

상기 제7조합부(42)는 반전출력을 입력단자(D)로 재입력하는 D플립플롭(D10)을 구비하며, D플립플롭(D10)의 프레세트단자(PR)에는 반전출력과 HA2-L을 오아게이트(02)에서 조합하여, 조합된 신호가 인가되도록 한다. 이때, D플립플롭(D10)의 클럭단자(CK)에는 P-BCLK가 인가되도록 하며, 클리어단자(CR)에는 앤드게이트(A6)에서 E-MD-CYC 및 리세트신호(RESET)가 조합된 신호를 입력하도록 하여 D플립플롭(D10)의 출력을 LE-CNT로 사용하도록 한다. 그리고, 제7조합부(42)는 LE-CNT와 ETM-LE1을 앤드게이트(A7)에서 조합하여 32H-AD-Val을 출력하게 하며, LE-CNT가 인버터(15)에서 반전된 신호와 ETM-LE1을 앤드게이트(A8)가 조합하여 64-V-AD-Val을 출력하도록 한다.

이때 미설명 부호 R1~R7은 저항이다.

그리고 상기 기록데이타 래치버퍼회로(30)는 상기 데이타버스 제어회로(20)로부터 ETM-LE0가 인가시 하위 32비트 데이타를 래치하는 ETM0 래치(31)와 ETM-LE1이 인가시 상위 32비트 데이타를 래치하는 ETM1 래치(32)으로 구성된다. 이때, 상기 ETM0, ETM1, 래치(31)(32)는 상기 메모리 제어회로(50)로부터 64-OE신호의 인가시 래치된 신호를 출력하도록 한다.

그리고, 상기 독취데이타 래치버퍼회로(40)는 상기 메모리 제어회로(50)로부터 64B-LE 신호의 인가시 하위 32비트의 데이타를 래치하는 MTE0래치(41)와 상위 32비트 데이타를 래치하는 MTE1래치(42)로 이루어진다. 이때, 상기 MTE0래치(41)는 MTE-OE0의 인가시 래치한 데이타를 출력하게 하며, MTE1버퍼(42)는 MTE-OE1의 인가시 래치한 데이타를 출력하게 한다.

그리고, 상기 메모리 제어회로(50)은 데이타를 입출력하지 못할때 EXRDY를 출력하며, 64비트의 데이타를 출력하고자 할때 래치인에이블 신호인 64B-LE를 출력하며, 데이타를 입력할때, 출력인에이블신호인 64B-OE를 출력하게 한다.

이와 같이 구성된 본 발명에 따른 64비트-32비트 데이타 버스 인터페이스장치가 독취모드로 구동하는 과정이 제5도의 타이밍도로 도시되어 있다. 즉, 상기 데이타버스 제어회로(20)에 하이레벨의 DHOLD가 인가되면 데이타버스 제어회로(20)는 이 신호와 어드레스를 디코딩하여 MEM-CS를 형성 출력한다.

이때, 제3도의 SEBURST# 형성회로는 상기 EISA장치(10)로부터 인가되는 DHOLD, BCLK 및 START#과 상술한 MEM-CS를 제4조합부(31)에서 조합하여 E-MD-CYC 신호를 출력하게 된다.

그리고, 제5조합부(32)는 상기 E-MD-CYC 및 상기 CMD#와 BCLK 및 START#과 EISA장치(10)의 MSBURST#을 조합하여 SLBURST#을 형성 출력하는 것이다.

이때, 상기 제1조합부(21)의 D플립플롭(D1)은 DHOLD, CMD#, BCL 및 상기 메모리 제어회로(50)의 EXRDY를 인버터(I1), (I2) 및 앤드게이트(A1)와 D플립플롭(D1)으로 조합하고, D플립플롭(D1)의 출력과 BCLK를 낸드게이트(N1)에서 조합하여, 이를 CMD#에 따라 3상태 버퍼(B1)에서 선택적으로 출력하므로 P-BCLK를 출력한다. 그리고, 상기 제2조합부(22)는 HA2를 BCLK에 따라 지연시켜 단자(Q)로 HA2-L을 출력하고 반전단자(Q바)는 NH2-L을 출력한다.

그리고, 상기 HA2-L은 D플립플롭(D3)에서 P-BCLK에 따라 지연되어 출력되므로 L-OE#과 같은 파형이 형성된다. 이때, MTE-OE0#는 상기 L-OE#이 HWR#에 의해 3상태 버퍼(B2)에서 출력이 제한된 신호이다.

그리고, 제3조합부(23)는 상기 NH2-L을 P-BCLK에 따라 D플립플롭(D4)에서 지연시켜 H-OE#을 출력하고, MTE-OE1#은 H-OE#가 3상태 버퍼(B4)에서 HWR#에 의해 출력이 제한된 신호이다. 이때, 상기 MTE0 래치(41) 및 MTE1 래치(42)에는 상기 메모리 제어회로(50)의 64비트 데이타를 64B-LE에 의해 래치하고 있는 상태이므로 상기 MTE1 래치(32)는 MTE-OE1#이 로우레벨로 되는 시점(t1)에서 래치하고 있는 32비트의 데이타를 출력하고 상기 MTE0 래치(31)은 MTE-OE0#이 로우레벨로 되는 시점(t2)에서 래치하고 있던 32비트의 데이타를 출력하는 것이다. 이때, 상기 메모리 제어회로(50)가 EXRDY를 시점(t3)에서 출력하면, 상기 D플립플롭(D1)은 EXRDY-L를 출력한다. 따라서, 상기 HA2-L과 P-BCLK는 각각 BCLK의 1클럭만큼 웨이트(weight)되므로, 상기 MTE-OE#과 MTE-OE1# 역시 각각 1P-BCLK클럭만큼 웨이트되므로 MTE1(32) 래치는 EXRDY-L이 종료되는 시점(t4)과 시점(t6)에서 각각 32비트의 데이타를 출력하며, 상기 MTE0(32)는 시점(t5), (t6)에서 각각 32비트의 데이타를 출력하는 것이다.

제6도는 기록모드의 동작 수행시의 타이밍도이다.

이때, 상기 HWR#은 기록모드임에 따라 로직하이로 변환될 것이다. 또한 상기 SLBURST#신호 생성회로는 상기 독취모드와 동일한 SLBURST#을 생성 출력하게 된다. 그리고, 상기 ETM-LE0은 인버터(I3)에 의해 반전된 HWR#에 의해 구동이 제한되는 3상태 버퍼(B3)의 출력이고, ETM-LE1은 인버터(I3)에 의해 반전된 HWR#에 의해 구동이 제한되는 3상태 버퍼(B5)의 출력이므로 시점(t8), (t9)에서 각각 하이 레벨상태가 된다. 따라서, 상기 ETM1 래치(32)는 시점(t8)에서 32비트의 데이타를 래치하고, 시점(t9)에서 ETM0 래치(31)는 32비트의 데이타를 래치하게 된다. 그러나, 상기 메모리 제어회로(50)로부터 EXRDY가 출력되면, 상기 HA2-L과 P-BCLK는 각각 1BCLK 클럭만큼 웨이트되므로, 시점(t10)에서 하이레벨로 변환되어, 하이레벨상태를 시점(t11)까지 계측 유지하게 된다. 따라서 상기 ETM1(32)는 상위 32비트의 데이타를 상기 시점(t10~t11)사이에서 래치하고 시점(t12)에서 상기 ETM0(31)는 하위 32비트 데이타를 래치하게 된다. 그리고, 상기 ETM1(32) 및 ETM0 래치(31)는 각각 시점(t13), (t14)에서 상위 32비트와 하위 2비트 데이타를 래치하게 될 것이다.

상술한 설명은 상기 ETM래치(32) 및 ETM0 래치(31)에 데이타를 래치하는 과정만을 설명한 것이다.

그러나 상기 ETM0 래치(31), 및 ETM1 래치(32)에 래치된 데이타는 상기 메모리 제어회로(50)에 인가되어야 할 것이다. 이러한 과정을 나타낸 타이밍도가 제6도에 도시되어 있다.

즉, 제4도의 유효신호 생성회로의 앤드게이트(A5)는 ETM-LE0와 CMD#를 조합하여 BOF0-V를 출력하고, BOF0-V가 D플립플롭(D8)에 의하여 지여된 신호가 BUF0-V-L이다. 그리고 상기 BUF0-V-L이 상기 D플립플롭(D9)에 의하여 지연된 신호가 BUF0-Val인 것이다. 이때 노아게이트(NR3)는 BUF0-Val과 E-MD-CYC를 조합하여 32-AD-Val을 출력하게 된다.

또한 제7조합부(42)는 상기 HA2-L과 P-BCLK, E-MD-CYC가 오아게이트(O2), 앤드게이트(A6) 및 D플립플롭(D10)에서 조합되어 출력된 LE-CNT신호와 ETM-LE1를 앤드게이트(A7)에서 조합하여 32 H-AD-Val을 출력한다. 그리고, 상기 LE-CNT가 인버터(I5)에 의해 반전된 신호와 ETM-LEI를 앤드게이트(A7)에서 조합하여 63-AD-Val을 출력하는 것이다. 즉 32H-Val은 시점(t15)에서 출력되므로 상기 ETM1 래치(32)는 64B-OE신호에 의해 저장하고 있던 상위 32비트의 데이타를 상기 메모리 제어회로(50)에 인가하나, 시점(t16)에서는 64-Val이 출력되므로 상기 ETM0 래치(31) 및 ETM1 래치(32)는 래치하고 있던 하위 및 상위 32비트의 데이타를 64B-OE에 의해 상기 메모리 제어회로(50)에 인가하는 것이다. 마찬가지로 시점(t17)에서 64-Val이 출력되므로 ETM0 래치(31) 및 ETM1 래치(32)는 래치하고 있던 하위 및 상위 32비트의 데이타를 상기 메모리 제어회로(50)에 인가되나, 시점(t18)에는 상기 ETM0 래치(31)에 래치하고 있던 32비트의 데이타만을 메모리 제어회로(50)에 인가하게 된다.

이와 같이 본 발명은 한 사이클에 최대 64비트까지의 데이타 전송능력을 가지고 있는 메모리 제어회로와 32비트 EISA마스터나 DMA간의 데이타버스를 인터페이스할때 주 CPU의 홀드스간을 최대로 줄이면서 쌍방의 프로토콜(Protocol)에 맞추어 동작을 수행할 수 있어 시스템 성능향상에 큰 효과가 있다.

Claims (7)

1. 버스클럭(BCLK), CPU홀드 요청신호(DHOLD), 사이클 개시신호(START#), 명령신호(CMD#), 호스트기록 또는 독취신호(HW/R#) 및 호스트 어드레스 비트 2신호를 선택적으로 출력하고, SLBURST#의 인가시 버스트 데이타의 전송을 위한 마스터버스신호(MSBURS#)를 출력하는 데이타 전송장치와; 상기 데이타 전송장치의 신호들 및 EISA 준비신호(EXRDY)를 조합하여 EISA에서 메모리로의 래치인에이블 0신호(ETM-LE0), EISA에서 메모리로의 래치인에이블 1신호(ETM-LE0), 메모리로부터 EISA로 출력인에이블 0신호(MTE-OE0), 메모리로부터 EISA로 인에이블 1신호(MTE-OE1), 하위 32비트 어드레스 데이타 유효신호(32L-AD-Val), 상위 32비트 어드레스 데이타 유효신호(32H-ADV), 64비트 어드레스 데이타 유효신호(64B-AD-Val)를 출력하고 DHOLD의 활성시 호스트메모리의 영역이 검출되면 메모리칩 선택신호(MEM-CS)를 출력하는 데이타버스 제어수단과; 상기 ETM-LE0의 인가시 하위 32비트의 기록 데이타를 래치하고 64비트 출력인에이블 신호(64B-OE)의 인가시 래치된 32비트 데이타를 출력하는 제1래치와, 상기 ETM-LEI의 인가시 상위 32비트의 기록데이타를 래치하고, 64B-OE의 인가시 래치된 32비트 데이타를 출력하는 제2래치를 구비하는 기록데이타 래치버퍼 수단과; 64비트 래치인에이블 신호의 인가시 32비트의 독취데이타를 래치하며, MTE-OE0의 인가시 래치된 32비트 데이타를 출력하는 제3래치와, 64비트 래치인에이블 신호의 인가시 32비트의 독취데이타를 래치하며, MTE-OE1의 인가시 래치된 32비트 데이타를 출력하는 제4래치를 구비하는 독취데이타 래치버퍼 수단과; 64비트 데이타의 입출력 기능 상태에 따른 EXRDY를 출력하고 데이타의 출력시 64B-LE를 출력하며, 데이타의 입력시 64B-OE를 출력하는 메모리 제어수단을 포함하는 64비트-32비트 데이타 버스 인터페이스장치.
2. 제1항에 있어서, 상기 데이타 전송장치는, EISA인 64비트-32비트 데이타 버스 인터페이스장치.
3. 제1항에 있어서, 상기 데이타 전송장치는, DMA(Direct Memory Access)인 64비트-32비트 데이타 버스 인터페이스장치.
4. 제1항에 있어서, 상기 데이타 버스 제어수단은, E-MD-CYC, HA2, BCLK, DHOLD, EXRDY, HWR#를 조합하여 MTE-OE0#, ETM-LE0, MTE-OE# 및 ETM-LE1를 출력하는 MTE-OE 및 ETM-LE 신호생성 수단과; DHOLD, BCLK, START#, MEM-CS, 리세트신호(RESET), MSBURST#를 조합하여 E-MD-CYCP 및 SLBURST#를 출력하는 SLBURST# 신호생성 수단과; 상기 RESET, ETE-LE0, CMD#, BCLK, HA2 L, P-BCLK, E-MD-CYC 및 ETM-LE1을 조합하여 BOF0-AD-Val, 32L-AD-Val, 32H-AD-Val, 64B-AD-V 및 LE-CNT를 출력하는 유효신호 생성수단을 구비하는 64비트-32비트 데이타 버스 인터페이스장치.
5. 제2항에 있어서, 상기 MTE-OE 및 ETE-LE 신호생성 수단은, DHOLD, CMD#, EXRDY BCLK를 조합하여 P-BCLK를 출력하는 제1조합수단과; 상기 P-BCLK, E-MD-CYC, HA2, 및 BCLK 및 HWR#을 조합하여 MTE-OE0# 및 ETM-LE0를 출력하는 제2조합수단과; 상기 P-BCLK, HWR#를 조합하여 MTE-OE1# 및 ETM-LE1를 출력하는 제3조합수단을 구비하는 64비트-32비트 데이타 버스 인터페이스장치.
6. 제2항에 있어서, 상기 SLBURST# 생성수단은, DHOLD, BCLK, START# 및 MEM-CS를 조합하여 E-MD-CYC를 출력하는 제4조합수단과; CMD#, BCLK, START#, MSBURST#을 조합하여 SLBURST#을 출력하는 제5조합수단을 구비하는 64비트-32비트 데이타 버스 인터페이스장치.
7. 제2항에 있어서, 상기 유효신호 생성수단은, RESET, ETM-LE0, BCLK 및 E-MD-CYC를 조합하여 BOF0-Val 및 32L-AD-Val을 출력하는 제6조합수단과; P-BCLK, E-MD-CYC, RESET 및 ETM-LE1를 조합하여 32H-AD-Val, 64-AD-Val 및 LE-CNT를 출력하는 제7조합수단을 구비하는 64비트-32비트 데이타 버스 인터페이스장치.