JPS6020261A - マイクロプロセツサの出力ポ−ト - Google Patents
マイクロプロセツサの出力ポ−トInfo
- Publication number
- JPS6020261A JPS6020261A JP12893083A JP12893083A JPS6020261A JP S6020261 A JPS6020261 A JP S6020261A JP 12893083 A JP12893083 A JP 12893083A JP 12893083 A JP12893083 A JP 12893083A JP S6020261 A JPS6020261 A JP S6020261A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- microprocessor
- output port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マイクロプロセッサ（ＭＰＵ）の高速動作可
能出力ボートに関する。
能出力ボートに関する。
従来技術と問題点
第１図はマイクロプロセッサ・の出力ポートの一般的な
構成を示し、１ｏばＭＰＵ、 ２０？！Ｐ Ｉ ０（Ｐ
ｅｒｉｐｈｅｒａｌ １ｎｐｕｔ１０ｕｔｐｕｔ）とも
呼ばれる入出カポ−１−ＬＳ Ｉである。ＭＰＵｌ０と
人出カボートＬＳＩ２０はハスラインで接続され、これ
はアドレスバスＡＤＲ３（カッコ内は本数、以下間し）
、データバスＤＡＴＡ、及びタイミング（コントロール
）信号ハスＴＩＭからなる。ＬＳＩ２０における従来の
出方ボートの構成は第２図に示すように遅延型のフリッ
プフロップＤ−ＦＦ２１０，２１１、・・・・・・をデ
ータバスＤＯ，ＤＩ、・・・・・・の１因数（例えば８
ビツト）だけ設げ、その内容をアンドゲート２２の出力
（書込みタイミング）で変更するものが一般的である。
構成を示し、１ｏばＭＰＵ、 ２０？！Ｐ Ｉ ０（Ｐ
ｅｒｉｐｈｅｒａｌ １ｎｐｕｔ１０ｕｔｐｕｔ）とも
呼ばれる入出カポ−１−ＬＳ Ｉである。ＭＰＵｌ０と
人出カボートＬＳＩ２０はハスラインで接続され、これ
はアドレスバスＡＤＲ３（カッコ内は本数、以下間し）
、データバスＤＡＴＡ、及びタイミング（コントロール
）信号ハスＴＩＭからなる。ＬＳＩ２０における従来の
出方ボートの構成は第２図に示すように遅延型のフリッ
プフロップＤ−ＦＦ２１０，２１１、・・・・・・をデ
ータバスＤＯ，ＤＩ、・・・・・・の１因数（例えば８
ビツト）だけ設げ、その内容をアンドゲート２２の出力
（書込みタイミング）で変更するものが一般的である。
このアンドゲート２２の入力の１つは、アドレスバスＡ
Ｏ〜Ａ１５をデコードしたアドレスデコーダ２３の出力
である。他の入力にはリード／ノットライト信号Ｒ／Ｗ
をインパーク２４で反転したもの（書込み時にハイレベ
ル）・クロックφ２、アドレス確定を示ずＶＭＡ （Ｖ
ａｌｉｄ Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ）がある。ア
ンドゲート２２が書込みタイミングＷＴを発生ずる条件
は、デコーダ２３が一致出力を生じ（出力ポートに割当
てられたアドレスが発生し）、・且つＲ／ＷがＬ（ロー
）レベルであり、さらにＶＭＡがＨ（）＼イ）で有効を
示している場合に、システムクロ・ツクφ２が生じたと
きである。そして、この書込みタイミングＷＴがクロッ
クとしてＤ−ＦＦ２１０．２１１・・・・・・に入ると
データバスＤｏ、Ｄｉ、・・・・・・の内容（データ）
がランチされ、出力ポートの状態が変わる。
Ｏ〜Ａ１５をデコードしたアドレスデコーダ２３の出力
である。他の入力にはリード／ノットライト信号Ｒ／Ｗ
をインパーク２４で反転したもの（書込み時にハイレベ
ル）・クロックφ２、アドレス確定を示ずＶＭＡ （Ｖ
ａｌｉｄ Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ）がある。ア
ンドゲート２２が書込みタイミングＷＴを発生ずる条件
は、デコーダ２３が一致出力を生じ（出力ポートに割当
てられたアドレスが発生し）、・且つＲ／ＷがＬ（ロー
）レベルであり、さらにＶＭＡがＨ（）＼イ）で有効を
示している場合に、システムクロ・ツクφ２が生じたと
きである。そして、この書込みタイミングＷＴがクロッ
クとしてＤ−ＦＦ２１０．２１１・・・・・・に入ると
データバスＤｏ、Ｄｉ、・・・・・・の内容（データ）
がランチされ、出力ポートの状態が変わる。
かかる出力ポートの状態を変更（セ・ノド、リセット、
反転）するには複数命令が必要である。例えば反転を行
うには、先ず現在の出力ポートの内容を読むために （命令１） ＬＤＡＡ ０ＴＰＯＲＴ が必要となる。ＬＤＡはＬＯＡＤ ＴＣＩ ＡＣＣＵＭ
ＵＬＡＴＯＲの略で、０ＴＰＯＲＴと名付けるられた出
力ポートの内容を７キユムレータＡヘロードせよという
意味である。次に （命令２） ＥＯＲＡ ＃＄ＦＦ でアキュムレータＡの内容とデータＦＦ（オール１）と
の排他的論理和（ＥＯＲ）をとり、アキュムレータＡの
内容を反転する。周知のように排他オアゲートの一方の
入力を１にすると該ゲートの出力は他方の入力を反転し
たものになるから、この原理で上記反転を行なう。次に （命令３） ５ＴＡＡ ０ＴＰＯＲＴ でこれを出力ポートにストアする。Ｓ ＴＡば５ＴＯＲ
Ｅ ＡＣＣＵＭＵＬＡＴＯＲの略である。
反転）するには複数命令が必要である。例えば反転を行
うには、先ず現在の出力ポートの内容を読むために （命令１） ＬＤＡＡ ０ＴＰＯＲＴ が必要となる。ＬＤＡはＬＯＡＤ ＴＣＩ ＡＣＣＵＭ
ＵＬＡＴＯＲの略で、０ＴＰＯＲＴと名付けるられた出
力ポートの内容を７キユムレータＡヘロードせよという
意味である。次に （命令２） ＥＯＲＡ ＃＄ＦＦ でアキュムレータＡの内容とデータＦＦ（オール１）と
の排他的論理和（ＥＯＲ）をとり、アキュムレータＡの
内容を反転する。周知のように排他オアゲートの一方の
入力を１にすると該ゲートの出力は他方の入力を反転し
たものになるから、この原理で上記反転を行なう。次に （命令３） ５ＴＡＡ ０ＴＰＯＲＴ でこれを出力ポートにストアする。Ｓ ＴＡば５ＴＯＲ
Ｅ ＡＣＣＵＭＵＬＡＴＯＲの略である。
このように３命令で出力ポートの状態を反転するが、こ
れには命令１の実行に４（３）す・イクル、命令２に２
サイクル、命令３に５（４）サイクル、全体で１１ （
９）サイクル要するので（カッコ内はダイレクトアドレ
スの場合）、モータ制御等（回転方向の反転等）を行う
場合には時間がかかりすぎ、リアルタイム制御を高精度
に行うことができない欠点がある。
れには命令１の実行に４（３）す・イクル、命令２に２
サイクル、命令３に５（４）サイクル、全体で１１ （
９）サイクル要するので（カッコ内はダイレクトアドレ
スの場合）、モータ制御等（回転方向の反転等）を行う
場合には時間がかかりすぎ、リアルタイム制御を高精度
に行うことができない欠点がある。
発明の目的
本発明は、出力ポートの構成等を変えてその状態変更を
１命令で高速に行なおうとするものである。
１命令で高速に行なおうとするものである。
発明の構成
本発明は、マイクロプロセッサのアドレスラインの２ビ
ツトをＪ−にフリップフロップのＪ入力とに入力に接続
し、また該フリップフロップのクロツク入力端子にはシ
ステムクロック、書込み信号、およびアドレスラインの
残部のビットを入力されるアンド回路の出力端を接続し
、マイクロプロセッサが出力する命令により、該Ｊ−に
フリップフロップのセント、リセットまたは反転を行う
ようにしてなることを特徴とするが、以下図示の実施例
を参照しながらこれを詳細に説明する。
ツトをＪ−にフリップフロップのＪ入力とに入力に接続
し、また該フリップフロップのクロツク入力端子にはシ
ステムクロック、書込み信号、およびアドレスラインの
残部のビットを入力されるアンド回路の出力端を接続し
、マイクロプロセッサが出力する命令により、該Ｊ−に
フリップフロップのセント、リセットまたは反転を行う
ようにしてなることを特徴とするが、以下図示の実施例
を参照しながらこれを詳細に説明する。
発明の実施例
第３図は本発明の一実施例を示す要部ブロック図で、２
５はＪ−にフリップフロップである。このフリップフロ
ップ２５は第２図のＤ−ＦＦ２１０゜２１１、・・・・
・・の１ビツトに相当する。このフリップフロップ２５
のに端子にはアドレスの最下位ビット（ＬＳＢ）ＡＯを
、またＪ端子には次のＡ１を接続する。ＲＥＳＥＴはイ
ニシャルリセットで、電源投入時の初期リセットを行な
う。２６はデコード機能を有するアンドゲートで、ここ
には前記インバータ２４の出力とシステムクロックφ２
、信号ＶＭＡの他にアドレスラインの残部Ａ２〜Ａ１５
が入力する。
５はＪ−にフリップフロップである。このフリップフロ
ップ２５は第２図のＤ−ＦＦ２１０゜２１１、・・・・
・・の１ビツトに相当する。このフリップフロップ２５
のに端子にはアドレスの最下位ビット（ＬＳＢ）ＡＯを
、またＪ端子には次のＡ１を接続する。ＲＥＳＥＴはイ
ニシャルリセットで、電源投入時の初期リセットを行な
う。２６はデコード機能を有するアンドゲートで、ここ
には前記インバータ２４の出力とシステムクロックφ２
、信号ＶＭＡの他にアドレスラインの残部Ａ２〜Ａ１５
が入力する。
第２図との顕著な差はフリップフロップ２５ Ｉ！１１
ち出力ポートにはデータバスを全く入力していない点で
ある。代りにフリップフロップ２５はＪ−に型にし、そ
のＪ端子とに端子にアドレスの下位２ビツトＡＯ９Ａ１
を転送する２本のアドレスラインを接続し、そεてアド
レスラインの残りの１４ビツト に−ではアドレスは１
６ビソトとする）Ａ２−Ａ１５で該フリップフロップつ
まり出力ポートを指定し、それを該ＡＯ，Ａ１．２ビッ
トで４通りの状態に指示できるようにしている。換言す
れば、１つの出力ポートに下位２ピッｌ−Ａ Ｏ。
ち出力ポートにはデータバスを全く入力していない点で
ある。代りにフリップフロップ２５はＪ−に型にし、そ
のＪ端子とに端子にアドレスの下位２ビツトＡＯ９Ａ１
を転送する２本のアドレスラインを接続し、そεてアド
レスラインの残りの１４ビツト に−ではアドレスは１
６ビソトとする）Ａ２−Ａ１５で該フリップフロップつ
まり出力ポートを指定し、それを該ＡＯ，Ａ１．２ビッ
トで４通りの状態に指示できるようにしている。換言す
れば、１つの出力ポートに下位２ピッｌ−Ａ Ｏ。
Ａ１が異なる４通りのアドレスを割当てたものである。
このようにすると、その状態変更は、「何番地に、書込
む」という１命令だけで済む。この場合「何を」書込む
かを指示する必要はない。それはＡＯ，Ａｌが「何を」
の意味を有しているからである。
む」という１命令だけで済む。この場合「何を」書込む
かを指示する必要はない。それはＡＯ，Ａｌが「何を」
の意味を有しているからである。
具体例を説明する。４個のボートアドレスＦＤ０４〜Ｆ
ＤＯ７を１つの出力ボートに割当てるとすると、下表の
ようにＡ２−Ａ１５は不変で下位２ビットＡＯ，ＡＩの
み００．Ｏｆ、１０．１１の４通りの組合せをとる。言
うまでもないが最初の４ビツト群１１１１が１６進のＦ
、次の４ビツト群１１０１が同Ｄ１次（Ｄ４ビｙトＲ￥
ｏｏｏｏが同０であり、最後の４ビツト群０１００−０
１１１が同４〜７となる。
ＤＯ７を１つの出力ボートに割当てるとすると、下表の
ようにＡ２−Ａ１５は不変で下位２ビットＡＯ，ＡＩの
み００．Ｏｆ、１０．１１の４通りの組合せをとる。言
うまでもないが最初の４ビツト群１１１１が１６進のＦ
、次の４ビツト群１１０１が同Ｄ１次（Ｄ４ビｙトＲ￥
ｏｏｏｏが同０であり、最後の４ビツト群０１００−０
１１１が同４〜７となる。
表・Ｉ
Ｊ−にフリップフロップ２５はＪ＝ＡＩ＝Ｏ，に＝ＡＯ
＝Ｏであればクロックが入っても出力に変化なしである
が、Ｊ＝ＡＩ＝０．に＝ＡＯ＝１であるとリセットされ
、またＪ＝Ａ１＝１．に＝Ａ０＝０であるとセントされ
、更にＪ＝ＡＩ＝Ｉ。
＝Ｏであればクロックが入っても出力に変化なしである
が、Ｊ＝ＡＩ＝０．に＝ＡＯ＝１であるとリセットされ
、またＪ＝Ａ１＝１．に＝Ａ０＝０であるとセントされ
、更にＪ＝ＡＩ＝Ｉ。
Ｋ＝ＡｏＬｔであると出力を反転するので、マイクロプ
ロセツサがアドレスを発生ずる際にこの点を留意すれば
、ストア命令だけで出力ボートの状態を変更できる。具
体例を示す。
ロセツサがアドレスを発生ずる際にこの点を留意すれば
、ストア命令だけで出力ボートの状態を変更できる。具
体例を示す。
（反転） ＳＴＡ、Ａ ０ＴＰＯＲＴ＋３（セット）
５ＴＡＡ ０ＴＰＯＲＴ−１−２（リセット）ＳＴＡＡ
０ＴＰＯＲＴ＋ １ＳＴＡは５ＴＯＲＥ ＡＣＣＵＭ
ＵＬＡＴＯＲｌその次のＡはアキュムレータＡを示す。
５ＴＡＡ ０ＴＰＯＲＴ−１−２（リセット）ＳＴＡＡ
０ＴＰＯＲＴ＋ １ＳＴＡは５ＴＯＲＥ ＡＣＣＵＭ
ＵＬＡＴＯＲｌその次のＡはアキュムレータＡを示す。
０ＴＲＣＲＴに続く＋３は表１でＡＩ、ＡＯが１１（＝
３）を示す。同様に＋２はＡＩ、ＡＯが１０．＋１は０
１で、これらにより反転、セソ１−、リセットが行なわ
れる。
３）を示す。同様に＋２はＡＩ、ＡＯが１０．＋１は０
１で、これらにより反転、セソ１−、リセットが行なわ
れる。
上述した命令の実ｊテザイクルは５で、ダイレクトアド
レスとすれば４になり、いずれも従来の半分以下の時間
で命令の実行が完了する。尚、Ｒ／Ｗ信号をインバータ
２４を通さず直接アンド回路２６に入力すると（Ｒ／Ｗ
信号は読取りでＨ１書込みでＬになる信号であるからそ
の逆のＲ／Ｗ信号を使うなどの変更をして）、ＬＤＡＡ
命令で出力ボートの状態を変更でき、この場合には更に
１サイクル短縮される。また、フリップフロップ２５の
Ｊ、に端子に入力する状態指示ビットはＡ Ｏ’。
レスとすれば４になり、いずれも従来の半分以下の時間
で命令の実行が完了する。尚、Ｒ／Ｗ信号をインバータ
２４を通さず直接アンド回路２６に入力すると（Ｒ／Ｗ
信号は読取りでＨ１書込みでＬになる信号であるからそ
の逆のＲ／Ｗ信号を使うなどの変更をして）、ＬＤＡＡ
命令で出力ボートの状態を変更でき、この場合には更に
１サイクル短縮される。また、フリップフロップ２５の
Ｊ、に端子に入力する状態指示ビットはＡ Ｏ’。
Ａ１以外のＡ１５．Ａ１４等、他のビットでもよい。
本発明の出力ボートは、全出力ボート中の一部、例えば
モータ制御等の高速性が要求される部分に適用し、他は
データバスＤｏ、Ｄｉ、・・・・・・を用いて状態を変
更する従来構成としてお（のが適当であろう。
モータ制御等の高速性が要求される部分に適用し、他は
データバスＤｏ、Ｄｉ、・・・・・・を用いて状態を変
更する従来構成としてお（のが適当であろう。
発明の効果
以上述べたように本発明によれば、出力ボートを高速で
変化させることができるので、例えばモータ等のリアル
タイム制御を行う出力ボートに最適である。
変化させることができるので、例えばモータ等のリアル
タイム制御を行う出力ボートに最適である。
第１図はマイクロプロセ、すと入出力ボートの概略ブロ
ック図、第２図は従来の出力ボートの一例を示す構成図
、第３図は本発明の一実施例を示す構成図である。 図中、２５はＪ−にフリップフロップ、２６は書込みタ
イミング発生用の論理回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
ック図、第２図は従来の出力ボートの一例を示す構成図
、第３図は本発明の一実施例を示す構成図である。 図中、２５はＪ−にフリップフロップ、２６は書込みタ
イミング発生用の論理回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- マイクロプロセッサのアドレスラインの２ビツトをＪ−
にフリップフロップのＪ入力とに入力に接続し、また該
フリップフロップのクロック入力端子にはシステムクロ
ック、書込み信号、およびアドレスラインの残部のビッ
トを入力されるアンド回路の出力端を接続し、マイクロ
プロセッサが出力する命令により、該Ｊ−にフリップフ
ロップのセント、リセットまたは反転を行うようにして
なることを特徴とする、マイクロプロセッサの出力ポー
ト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12893083A JPS6020261A (ja) | 1983-07-15 | 1983-07-15 | マイクロプロセツサの出力ポ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12893083A JPS6020261A (ja) | 1983-07-15 | 1983-07-15 | マイクロプロセツサの出力ポ−ト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020261A true JPS6020261A (ja) | 1985-02-01 |
Family
ID=14996909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12893083A Pending JPS6020261A (ja) | 1983-07-15 | 1983-07-15 | マイクロプロセツサの出力ポ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8133129B2 (en) | 2008-05-21 | 2012-03-13 | Nike, Inc. | Golf club and golf club head with interchangeable body component |
| US8715105B2 (en) | 2003-09-19 | 2014-05-06 | Nike, Inc. | Golf club head having an interchangeable bridge member |
-
1983
- 1983-07-15 JP JP12893083A patent/JPS6020261A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8715105B2 (en) | 2003-09-19 | 2014-05-06 | Nike, Inc. | Golf club head having an interchangeable bridge member |
| US8133129B2 (en) | 2008-05-21 | 2012-03-13 | Nike, Inc. | Golf club and golf club head with interchangeable body component |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0355560B1 (en) | Conditional write ram | |
| US4870562A (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| JPH0676566A (ja) | 半導体メモリ装置 | |
| JP2661222B2 (ja) | パルス出力装置 | |
| CN116844596B (zh) | 一种信号采样电路以及半导体存储器 | |
| JPS6217783B2 (ja) | ||
| US4999807A (en) | Data input circuit having latch circuit | |
| JPS6020261A (ja) | マイクロプロセツサの出力ポ−ト | |
| JPH057738B2 (ja) | ||
| EP0256134B1 (en) | Central processing unit | |
| JPS63226735A (ja) | レジスタ回路 | |
| JPH06204810A (ja) | 集積回路 | |
| KR950001586B1 (ko) | 64비트-32비트 데이타버스 인터페이스장치 | |
| JP2806849B2 (ja) | メモリアドレス制御装置 | |
| JP3305975B2 (ja) | アドレスカウンタ回路及び半導体メモリ装置 | |
| JPS6383844A (ja) | マイクロプロセツサシステム | |
| JP3242474B2 (ja) | データ処理装置 | |
| JP3255429B2 (ja) | メモリ・インタフェース回路 | |
| JPH0573703A (ja) | 半導体集積回路装置 | |
| KR900005798B1 (ko) | Cpu 공유회로 | |
| KR910006684Y1 (ko) | 중앙처리장치 신호 제어회로 | |
| JP2716284B2 (ja) | 半導体集積回路 | |
| JPS6241438Y2 (ja) | ||
| JPS63234495A (ja) | 書込み制御回路 | |
| JPH01109425A (ja) | Ｆｉｆｏメモリ |