JPH01109425A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
- Publication number
- JPH01109425A JPH01109425A JP62267795A JP26779587A JPH01109425A JP H01109425 A JPH01109425 A JP H01109425A JP 62267795 A JP62267795 A JP 62267795A JP 26779587 A JP26779587 A JP 26779587A JP H01109425 A JPH01109425 A JP H01109425A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- signal
- data
- fifo memory
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はアクセス許可信号を出力するＦＩＦＯメモリに
関する。 〔従来の技術〕 従来、ＦＩＦＯメモリのアクセス許可信号はＦＩＦＯメ
モリの入力端を例にとると、ＦＩＦＯメモリの入力段の
データラッチの有効データの有無で作られていた。 第４図はその具体例を示すブロック図である。 この例においては、ＦＩＦＯメモリは３段のデータラッ
チ２０１．２０２．２０３から構成されている。 フリップフロップ２０４．２０５．２０６はそれぞれデ
ータラッチ２０１．２０２．２０３に有効データがラッ
チされているか否かを示すフリップフロップである。初
期状態においてフリップフロップ２０４．２０５．２０
６は全て０の状態にある。この状態においてデータラッ
チ２０１にデータが書込まれると同時にフリップフロッ
プ２０４が”１”となる０次のタイミングにおいてはデ
ータラッチ２０１のデータはデータラッチ２０２にラッ
チされ、同時にフリップフロップ２０５が“ｌ”となる
とともにフリップフロップ２０４が“０”にクリアされ
る。その次のタイミングではデータラッチ２０２のデー
タはデータラッチ２０３にラッチされ、フリップフロッ
プ２０６が”１”にセットされると同時にフリップフロ
ップ２０５が”０”にクリアされる。フリップフロップ
２０４は入力段のデータラッチ２０１にデータがあるか
否かを示しているが、同時にその逆相の信号２０１がＦ
ＩＦＯメモリの外部に対するアクセスの許可信号となる
。 すなわち、この信号２０７が“０“の場合はアクセス要
求を示す。 〔発明が解決しようとする問題点〕 しかしながら、上述したＦＩＦＯメモリは、外部にＤＭ
ＡＣを接続した場合にＤＭＡが連続しないという欠点が
ある。 以下、第５図、第６図のタイミング図により説明する。 第５図は既存のＤＭＡの一般的な動作タイミングを示し
ている。一般にＤＭＡの１回のバスアクセスはＳｌ、Ｓ
２＋ Ｓ３．Ｓ４と呼ばれる４クロツクを単位として行
なわれる。ＤＭＡのライトパルスはクロックＳ２の立ち
上がりからクロックＳ４の立ち上がりまでアクティブで
ある。１回のバスアクセスの中で次のバスアクセスを連
続するか否かを判断するのはクロックＳ４の立ちあがり
でＤＭＡリクエスト信号がアクティブであるか否かで判
断される。もし、ＤＭＡリクエスト信号がアクティブで
ない場合はクロックＳ４の次にＳｔというサイクルに入
り、再びＤＭＡリクエスト信号がアクティブになるのを
待つ。 通常ＤＭＡとＦＩＦＯメモリをつなぐ場合、ＤＭＡＣに
対するＤＭＡリクエスト信号としてはＦＩＦＯメモリの
アクセス許可信号を用いる。この場合のタイミング図を
第６図に示す。 第６図においてＤＭＡリクエスト信号はＦＩＦＯメモリ
のアクセス許可信号に相当する。この信号はＦＩＦＯメ
モリのアクセス許可信号に相当する。この信号はＦＩＦ
Ｏメモリの入力段のデータ有無を示しているため、ＤＭ
Ａのライト信号により自動的にインアクティブになる。 ＤＭＡのライト信号はクロックＳ４の立ち上がりまでア
クティブであるため、ＤＭＡリクエスト信号はクロック
Ｓ４の立ち上がりまではアクナイブにならない。 したがって、クロックＳ４の立ち上がりで次のＤＭＡを
連続実行するか否かの判断はつねに連続実行しないとい
う判断となる。このため、ＤＭＡの副書では必ずＳｔと
いう無駄なサイクルが挿入され、速度性能が落ちるとい
う欠点がある。 〔問題点を解決するための手段〕 本発明のＦＩＦＯメモリは、データラッチと、各段のデ
ータラッチに対応して設けられ、当該データラッチに有
効データがラッチされているかどうかを示すフリップフ
ロップと、入力段と次段のフリップフロップの各出力と
、外部からＦＩＦＯメモリに対してアクセス中か否かを
示すビジー信号を入力し、入力段のデータラッチに有効
データがラッチされていないことを示し、かつビジー信
号がインアクティブのとき、および次段のデータラッチ
のフリップフロップの出力が次段のデータラッチに有効
データがラッチされていないことを示し、かつビジー信
号がアクティブのときＦＩＦＯメモリアクセス許可信号
を出力するアクセス許可信号発生回路とを有している。 〔作 用〕 ビジー信号がアクティブな間はアクセス許可信号は外部
より二度アクセス可能なことを示し、ビジー信号がアク
ティブでない間はアクセス許可信号が外部より一度アク
セス可能なことを示す。
関する。 〔従来の技術〕 従来、ＦＩＦＯメモリのアクセス許可信号はＦＩＦＯメ
モリの入力端を例にとると、ＦＩＦＯメモリの入力段の
データラッチの有効データの有無で作られていた。 第４図はその具体例を示すブロック図である。 この例においては、ＦＩＦＯメモリは３段のデータラッ
チ２０１．２０２．２０３から構成されている。 フリップフロップ２０４．２０５．２０６はそれぞれデ
ータラッチ２０１．２０２．２０３に有効データがラッ
チされているか否かを示すフリップフロップである。初
期状態においてフリップフロップ２０４．２０５．２０
６は全て０の状態にある。この状態においてデータラッ
チ２０１にデータが書込まれると同時にフリップフロッ
プ２０４が”１”となる０次のタイミングにおいてはデ
ータラッチ２０１のデータはデータラッチ２０２にラッ
チされ、同時にフリップフロップ２０５が“ｌ”となる
とともにフリップフロップ２０４が“０”にクリアされ
る。その次のタイミングではデータラッチ２０２のデー
タはデータラッチ２０３にラッチされ、フリップフロッ
プ２０６が”１”にセットされると同時にフリップフロ
ップ２０５が”０”にクリアされる。フリップフロップ
２０４は入力段のデータラッチ２０１にデータがあるか
否かを示しているが、同時にその逆相の信号２０１がＦ
ＩＦＯメモリの外部に対するアクセスの許可信号となる
。 すなわち、この信号２０７が“０“の場合はアクセス要
求を示す。 〔発明が解決しようとする問題点〕 しかしながら、上述したＦＩＦＯメモリは、外部にＤＭ
ＡＣを接続した場合にＤＭＡが連続しないという欠点が
ある。 以下、第５図、第６図のタイミング図により説明する。 第５図は既存のＤＭＡの一般的な動作タイミングを示し
ている。一般にＤＭＡの１回のバスアクセスはＳｌ、Ｓ
２＋ Ｓ３．Ｓ４と呼ばれる４クロツクを単位として行
なわれる。ＤＭＡのライトパルスはクロックＳ２の立ち
上がりからクロックＳ４の立ち上がりまでアクティブで
ある。１回のバスアクセスの中で次のバスアクセスを連
続するか否かを判断するのはクロックＳ４の立ちあがり
でＤＭＡリクエスト信号がアクティブであるか否かで判
断される。もし、ＤＭＡリクエスト信号がアクティブで
ない場合はクロックＳ４の次にＳｔというサイクルに入
り、再びＤＭＡリクエスト信号がアクティブになるのを
待つ。 通常ＤＭＡとＦＩＦＯメモリをつなぐ場合、ＤＭＡＣに
対するＤＭＡリクエスト信号としてはＦＩＦＯメモリの
アクセス許可信号を用いる。この場合のタイミング図を
第６図に示す。 第６図においてＤＭＡリクエスト信号はＦＩＦＯメモリ
のアクセス許可信号に相当する。この信号はＦＩＦＯメ
モリのアクセス許可信号に相当する。この信号はＦＩＦ
Ｏメモリの入力段のデータ有無を示しているため、ＤＭ
Ａのライト信号により自動的にインアクティブになる。 ＤＭＡのライト信号はクロックＳ４の立ち上がりまでア
クティブであるため、ＤＭＡリクエスト信号はクロック
Ｓ４の立ち上がりまではアクナイブにならない。 したがって、クロックＳ４の立ち上がりで次のＤＭＡを
連続実行するか否かの判断はつねに連続実行しないとい
う判断となる。このため、ＤＭＡの副書では必ずＳｔと
いう無駄なサイクルが挿入され、速度性能が落ちるとい
う欠点がある。 〔問題点を解決するための手段〕 本発明のＦＩＦＯメモリは、データラッチと、各段のデ
ータラッチに対応して設けられ、当該データラッチに有
効データがラッチされているかどうかを示すフリップフ
ロップと、入力段と次段のフリップフロップの各出力と
、外部からＦＩＦＯメモリに対してアクセス中か否かを
示すビジー信号を入力し、入力段のデータラッチに有効
データがラッチされていないことを示し、かつビジー信
号がインアクティブのとき、および次段のデータラッチ
のフリップフロップの出力が次段のデータラッチに有効
データがラッチされていないことを示し、かつビジー信
号がアクティブのときＦＩＦＯメモリアクセス許可信号
を出力するアクセス許可信号発生回路とを有している。 〔作 用〕 ビジー信号がアクティブな間はアクセス許可信号は外部
より二度アクセス可能なことを示し、ビジー信号がアク
ティブでない間はアクセス許可信号が外部より一度アク
セス可能なことを示す。
次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明のＦＩＦＯメモリの第１の実施例のブｄ
ツク図、第２図はそのタイミング図である。 本実施例は、３段のデータラッチ１０１．１０２．１０
３゜と、各データラッチ１０１．１０２．１０３に有効
データがラッチされているか否かを示すフリップフロッ
プ１０４、１０５．１０６と、アクセス許可信号発生回
路１０７とから構成されている。フリップフロップ１０
４〜１０６の出力が”０”の場合は有効データが無いこ
とを示し、”１”であれば有効データがあることを示す
、アクセス許可信号発生回路１０７はフリップフロップ
１０４．１０５の出力と、ビジー信号１０８（”ｌ”が
ビジーであること、すなわち外部からＦＩＦＯメモリに
対してアクセス中であることを示し、”０”であれば外
部からアクセス中でないことを示す）を入力し、ＦＩＦ
Ｏメモリに対するアクセス許可信号１０９（”ｌ”がア
クセス許可を示し、”０”がアクセス不可を示す）を出
力する。 次に、本実施例の動作を第２図のタイミング図により説
明する。初期状態においてフリップフロップ１０４．１
０５の出力は”０“である。さらにビジー信号１０８も
インアクティブである。このため、アクセス許可信号発
生回路１０７はアクティブとなり、アクセス許可信号１
０９として”ｌ”を出力する。この後ＤＭＡＣからビジ
ー信号１０８が入力され、ＤＭＡのライトに伴い、デー
タラッチ１０１に有効データが書込まれると同時にフリ
ップフロップ１０４の出力は”ｌ”となるが、アクセス
許可信号発生回路１０７はビジー信号１０８がアクティ
ブであるのでフリップフロップ１０５の出力が”０”で
あることより依然としてアクセス許可信号１０９をアク
ティブに保つ。このため、ＤＭＡＣはクロックＳ４の立
ち上がりでアクセス許可信号１０９をサンプルし、アク
ティブであることからひきつづきＤＭＡを連続させる。 次のＤＭＡサイクルにおいてはデータラッチ１０１のデ
ータはデータラッチ１０２にラッチされ、それと同時に
フリップフロップ１０５の出力が“１”となり、フリッ
プフロップ１０４の出力が”０”となる。このタイミン
グにおいてアクセス許可信号１０９はインアクティブと
なる。次のＤＭＡサイクルにおいてＤＭＡＣはクロック
Ｓ、の立ち上がりにおいてアクセス許可信号１０９がイ
ンアクティブであることをサンプルし、ＤＭＡを終了す
る。このように１回目のバスサイクルにおいては、アク
セス許可信号１０９が”ｌ”を保ちつづけるため、ＤＭ
ＡＣは次のＤＭＡサイクルにおいてバスをあけわたすこ
となくＤＭＡを連続させるので高速なデータ転送が可能
となる。 第３図は本発明のＦＩＦＯメモリの第２の実施例のブロ
ック図である。 本実施例では、ＦＩＦＯメモリからの読出しアクセスに
対してのアクセス許可信号１１２をアクセス許可信号発
生回路１１０で作っている。すなわち、ビジー信号１１
１がアクティブでない場合は出力段のデータラッチ１０
３にデータが有れば、アクセス許可信号１１２をアクテ
ィブとし、ビジー信号１１１がアクティブであると、出
力段より１つ前の段のデータが有効であるときアクセス
許可信号１１２をアクティブとしている。この場合のＤ
ＭＡＣによる読出し動作は第１の実施例と同じであり、
１回目のＤＭＡサイクルではアクセス許可信号１１２が
“ｌ”を保つので、２回目のＤＭＡサイクルと連続する
ため、ＦＩＦＯメモリのデータ読出し動作が高速になる
。 〔発明の効果〕 以上説明したように本発明は、外部よりアクセス中であ
ることを示すビジー信号を入力とし、ビジー信号がアク
ティブな間、アクセス許可信号が外部より二度アクセス
可能なことを示すことにより、ＦＩＦＯメモリとＤＭＡ
Ｃを用いてデータ転送を行なう場合のＤＭＡのサイクル
が連続するのでデータ転送が高速に行なわれるという効
果がある。
。 第１図は本発明のＦＩＦＯメモリの第１の実施例のブｄ
ツク図、第２図はそのタイミング図である。 本実施例は、３段のデータラッチ１０１．１０２．１０
３゜と、各データラッチ１０１．１０２．１０３に有効
データがラッチされているか否かを示すフリップフロッ
プ１０４、１０５．１０６と、アクセス許可信号発生回
路１０７とから構成されている。フリップフロップ１０
４〜１０６の出力が”０”の場合は有効データが無いこ
とを示し、”１”であれば有効データがあることを示す
、アクセス許可信号発生回路１０７はフリップフロップ
１０４．１０５の出力と、ビジー信号１０８（”ｌ”が
ビジーであること、すなわち外部からＦＩＦＯメモリに
対してアクセス中であることを示し、”０”であれば外
部からアクセス中でないことを示す）を入力し、ＦＩＦ
Ｏメモリに対するアクセス許可信号１０９（”ｌ”がア
クセス許可を示し、”０”がアクセス不可を示す）を出
力する。 次に、本実施例の動作を第２図のタイミング図により説
明する。初期状態においてフリップフロップ１０４．１
０５の出力は”０“である。さらにビジー信号１０８も
インアクティブである。このため、アクセス許可信号発
生回路１０７はアクティブとなり、アクセス許可信号１
０９として”ｌ”を出力する。この後ＤＭＡＣからビジ
ー信号１０８が入力され、ＤＭＡのライトに伴い、デー
タラッチ１０１に有効データが書込まれると同時にフリ
ップフロップ１０４の出力は”ｌ”となるが、アクセス
許可信号発生回路１０７はビジー信号１０８がアクティ
ブであるのでフリップフロップ１０５の出力が”０”で
あることより依然としてアクセス許可信号１０９をアク
ティブに保つ。このため、ＤＭＡＣはクロックＳ４の立
ち上がりでアクセス許可信号１０９をサンプルし、アク
ティブであることからひきつづきＤＭＡを連続させる。 次のＤＭＡサイクルにおいてはデータラッチ１０１のデ
ータはデータラッチ１０２にラッチされ、それと同時に
フリップフロップ１０５の出力が“１”となり、フリッ
プフロップ１０４の出力が”０”となる。このタイミン
グにおいてアクセス許可信号１０９はインアクティブと
なる。次のＤＭＡサイクルにおいてＤＭＡＣはクロック
Ｓ、の立ち上がりにおいてアクセス許可信号１０９がイ
ンアクティブであることをサンプルし、ＤＭＡを終了す
る。このように１回目のバスサイクルにおいては、アク
セス許可信号１０９が”ｌ”を保ちつづけるため、ＤＭ
ＡＣは次のＤＭＡサイクルにおいてバスをあけわたすこ
となくＤＭＡを連続させるので高速なデータ転送が可能
となる。 第３図は本発明のＦＩＦＯメモリの第２の実施例のブロ
ック図である。 本実施例では、ＦＩＦＯメモリからの読出しアクセスに
対してのアクセス許可信号１１２をアクセス許可信号発
生回路１１０で作っている。すなわち、ビジー信号１１
１がアクティブでない場合は出力段のデータラッチ１０
３にデータが有れば、アクセス許可信号１１２をアクテ
ィブとし、ビジー信号１１１がアクティブであると、出
力段より１つ前の段のデータが有効であるときアクセス
許可信号１１２をアクティブとしている。この場合のＤ
ＭＡＣによる読出し動作は第１の実施例と同じであり、
１回目のＤＭＡサイクルではアクセス許可信号１１２が
“ｌ”を保つので、２回目のＤＭＡサイクルと連続する
ため、ＦＩＦＯメモリのデータ読出し動作が高速になる
。 〔発明の効果〕 以上説明したように本発明は、外部よりアクセス中であ
ることを示すビジー信号を入力とし、ビジー信号がアク
ティブな間、アクセス許可信号が外部より二度アクセス
可能なことを示すことにより、ＦＩＦＯメモリとＤＭＡ
Ｃを用いてデータ転送を行なう場合のＤＭＡのサイクル
が連続するのでデータ転送が高速に行なわれるという効
果がある。
第１図、第３図はそれぞれ本発明のＦＩＦＯメモリの第
１、第２の実施例のブロック図、第２図は第１の実施例
のタイミング図、第４図は従来例のブロック図、第５図
はＤＭＡの一般的な動作タイミング図、第６図は従来の
ＦＩＦＯメモリアクセス信号によるＤＭＡのタイミング
図である。 １０１、１０２．１０３・・・・・・データラッチ、１
０４、１０５．１０６・・・・・・フリップフロップ、
１０７、１１０・・・・・・・・・・・・アクセス許可
信号発生回路、１０８、１１１・・・・・・・・・・・
・ビジー信号、１０９、１１２・・・・・・・・・・・
・アクセス許可信号。
１、第２の実施例のブロック図、第２図は第１の実施例
のタイミング図、第４図は従来例のブロック図、第５図
はＤＭＡの一般的な動作タイミング図、第６図は従来の
ＦＩＦＯメモリアクセス信号によるＤＭＡのタイミング
図である。 １０１、１０２．１０３・・・・・・データラッチ、１
０４、１０５．１０６・・・・・・フリップフロップ、
１０７、１１０・・・・・・・・・・・・アクセス許可
信号発生回路、１０８、１１１・・・・・・・・・・・
・ビジー信号、１０９、１１２・・・・・・・・・・・
・アクセス許可信号。
Claims (1)
- 【特許請求の範囲】 ＦＩＦＯメモリであって、 データラッチと、 各段のデータラッチに対応して設けられ、当該データラ
ッチに有効データがラッチされているかどうかを示すフ
リップフロップと、 入力段と次段のフリップフロップの各出力と、外部から
ＦＩＦＯメモリに対してアクセス中か否かを示すビジー
信号を入力し、入力段のデータラッチに有効データがラ
ッチされていないことを示し、かつビジー信号がインア
クティブのとき、および次段のデータラッチのフリップ
フロップの出力が次段のデータラッチに有効データがラ
ッチされていないことを示し、かつビジー信号がアクテ
ィブのときＦＩＦＯメモリアクセス許可信号を出力する
アクセス許可信号発生回路とを有するＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267795A JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267795A JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Ｆｉｆｏメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109425A true JPH01109425A (ja) | 1989-04-26 |
| JPH0551931B2 JPH0551931B2 (ja) | 1993-08-04 |
Family
ID=17449699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267795A Granted JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04309148A (ja) * | 1991-04-08 | 1992-10-30 | Nec Ibaraki Ltd | メモリ制御回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4769020B2 (ja) * | 2005-05-20 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | インターフェース回路及び光ディスク装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
-
1987
- 1987-10-22 JP JP62267795A patent/JPH01109425A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04309148A (ja) * | 1991-04-08 | 1992-10-30 | Nec Ibaraki Ltd | メモリ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551931B2 (ja) | 1993-08-04 |
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