JPH04228183A - 有効ビット出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 有効ビット出力装置に関し、 非同期での読み出しを行なった場合でも有効な情報を出
力する有効ビット出力装置を提供することを目的とし、 基準タイミングに基づいて所定の情報を記憶保持する記
憶手段と、該記憶手段に記憶保持された情報を所定の制
御命令に基づいて出力する出力手段と、該出力手段によ
り出力される情報が有効か無効かを判定する判定手段と
を備え、前記判定手段に前記基準タイミングより所定時
間だけ早い開始タイミングと、所定時間だけ遅い終了タ
イミングとを設定し、該判定手段は、前記出力手段から
該開始タイミングと終了タイミングとの間に出力される
情報を無効と判定するとともに、該開始タイミングと終
了タイミングとの間以外に読み出された情報を有効と判
定し、前記出力手段は、該有効と判定された情報のみを
出力するように構成する。

〔産業上の利用分野〕

本発明は、有効ビット出力装置に係り、詳しくは、例え
ば、半導体集積回路の分野に用いて好適な、ステータス
レジスタ等の記憶手段から出力される情報が有効な場合
のみ、情報の出力を行なう有効ビット出力装置に関する
。

近年、所定の情報を記憶保持する、例えば、半導体集積
回路内のレジスタ等には、ステータスレジスタと呼ばれ
るものがあり、ステータスレジスタは、複数ビットの記
憶部の組み合せによって１つのステータスを示す。

しかし、ビットの内容が変化するビット変化点での複数
ビットの記憶部の組み合せは、常に有効であるとは限ら
ず、例えば、第７図に示すように、データ１と、データ
１の反転出力であるデータ２とのビット変化点でステー
タスレジスタの値を読み出すために出力要求（リード）
を行なった場合、本来存在しない値を出力して、リード
値が誤った情報となる場合がある。

なお、時間軸に示された時間は短かい期間を拡大して示
している。

そこで、ビット変化点での情報の出力を避ける手段が必
要となる。

〔従来の技術〕

従来のこの種の有効ビット出力装置としては、例えば、
第８図に示すようなものがある。

この有効ビット出力装置は、大別して、同期化回路２１
、データ保持回路２２、データ出力回路２３から構成さ
れており、同期化回路２１は、インバータＩＮＶ１、…
、ＩＮＶ４、トランスファゲートＴＧ１、ＴＧ２からな
り、データ保持回路２２は、複数のレジスタ２４からな
り、レジスタ２４は、インバータＩＮＶ５、ＩＮＶ６、
ＩＮＶ７、トランスファゲートＴＧ３、ＴＧ４から構成
されている。

データ出力回路２３は、各レジスタ２４にそれぞれ対応
するＤフリップフロップ２５から構成されている。

なお、ＡＮＤ０はアンドゲート、ＩＮＶ０はインバータ
、ＢＤはバスドライバ、ＲＤは読出制御信号、ＤＩ０、
ＤＩ１、…は内部データ、ＤＯ０、ＤＯ１、…は出力デ
ータ、ＣＫ１、ＣＫ２は内部クロックである。

以上の構成において、読出制御信号ＲＤに基づいて各レ
ジスタ２４の値の読み出しを行なう場合、読出制御信号
ＲＤと比較して十分に高速である内部クロックＣＫ２に
よって読出制御信号ＲＤと内部クロックＣＫ２との同期
化が行なわれ、読出制御信号ＲＤが出力される際には内
部データＤＩ０、ＤＩ１、…による各レジスタ２４の内
容の更新が禁止され、読出制御信号ＲＤに基づいてデー
タ出力回路２３からの出力データＤＯ０、ＤＯ１、…が
記憶保持された各レジスタ２４の値が出力される。

すなわち、各レジスタ２４の内容が更新されるビット変
化点での読み出しが禁止されるので、有効な情報のみが
出力され、読み出される。

〔発明が解決しようとする課題〕

しかしながら、このような従来の有効ビット出力装置に
あっては、同期化回路２１によって読出制御信号ＲＤの
同期化を図るという構成となっていたため、同期化回路
２１により装置の回路構成が複雑になるという問題点が
あった。

また、同期化を図るために、同期化回路２１に用いられ
る内部クロックＣＫ２と、データ出力回路２３における
内部データＤＩ０、ＤＩ１、…をレジスタ２４に出力す
るタイミングとなる内部クロックＣＫ１とのノンオーバ
ラップ期間がアクセスタイムに影響し、処理速度に関し
て制約を受けるという問題点があった。

これらの問題点は、同期化回路２１を無くし、非同期で
の読み出しを行なうことで解決されるが、そうすると、
ビット変化点での情報の出力を避けることができず、信
頼性の面で実用的ではなくなってしまう。

そこで本発明は、非同期での読み出しを行なった場合で
も有効な情報を出力する有効ビット出力装置を提供する
ことを目的としている。

〔課題を解決するための手段〕

本発明による有効ビット出力装置は上記目的達成のため
、その原理説明図を第１図、そのタイミングチャートを
第２図に示すように、基準タイミングである動作クロッ
クＣＫ１に基づいて所定の情報（データ１、データ２）
を記憶保持する記憶手段１と、該記憶手段１に記憶保持
された情報（データ１、データ２）を所定の制御命令で
あるリード信号に基づいて出力する出力手段２と、該出
力手段２により出力される情報が有効か無効かを判定す
る判定手段３とを備え、前記判定手段３に前記基準タイ
ミングより所定時間だけ早い開始タイミングである無効
信号と、所定時間だけ遅い終了タイミングである有効信
号とを設定し、該判定手段３は、前記出力手段２により
該無効信号と有効信号との間に出力される情報（データ
１、データ２）を無効と判定するとともに、該無効信号
と有効信号との間以外に読み出された情報（データ１、
データ２）を有効と判定し、前記出力手段２は、該有効
と判定された情報（データ１、データ２）のみを出力す
るように構成されている。

〔作用〕

本発明では、開始タイミングと終了タイミングとの間に
出力される情報が無効と判定され、開始タイミングと終
了タイミングとの間以外に読み出された情報が有効と判
定されて、有効と判定された情報のみが出力される。

すなわち、記憶手段の内容が更新されるビット変化点で
の情報の出力が抑えられ、非同期での読み出しを行なっ
た場合でも有効な情報のみが出力される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第３〜５図は本発明に係る有効ビット出力装置の第１実
施例を示す図であり、第３、４図は本実施例の要部の概
略構成を示すブロック図、および回路図である。

なお、第３、４図において、第１図に示した原理説明図
に付された番号と同一番号は同一部分を示す。

本実施例の記憶手段１は図示しない複数のレジスタ（ス
テータスレジスタ）で構成され、第３図に示すように、
判定手段３はデータ変化検出回路４、有効／無効判定タ
イミング発生回路５、アンドゲート６、ＲＳフリップフ
ロップ７から構成されている。

第４図に示すように、データ変化検出回路４は、ラッチ
８、９、エクスクルーシブオアゲートＸＯＲ１、ＸＯＲ
２、オアゲートＯＲ１、ＲＳフリップフロップ１０から
構成されており、有効／無効判定タイミング発生回路５
は、４ビットカウンタ１１、デコーダ１２から構成され
ている。

なお、ＣＫ１は内部の動作クロックであり、クロックＣ
Ｋ１の立ち下がりのタイミングで記憶手段１の内部デー
タが変化し、立ち上がりのタイミングで出力データが変
化する。ＣＫ１′はＣＫ１を１／４周期遅らせたラッチ
クロックであり、ラッチクロックＣＫ１′の立ち下がり
のタイミングで内部データ１および２をラッチしてデー
タの変化点の検出を行なっている。ＣＫ２は有効／無効
の判定タイミングを決定するための判定クロックであり
、本実施例においては動作クロックＣＫ１の１／３２周
期で、４ビットカウンタ１２のカウントアップに用いて
いる。

そして、判定手段３での開始タイミングは、４ビットカ
ウンタのカウント値が“４”になったときに設定されて
おり、終了タイミングは、４ビットカウンタのカウント
値が“１５”になったときに設定されている。

次に作用を説明する。

まず、第５図に示すように、データ変化検出回路４にお
いて、内部データ１、および内部データ２がそれぞれラ
ッチ８、９を介して所定時間保持された後、エクスクル
ーシブオアゲートＸＯＲ１、ＸＯＲ２の一方端子に入力
されるとともに、内部データ１、および内部データ２が
直接エクスクルーシブオアゲートＸＯＲ１、ＸＯＲ２の
他方端子に入力されることによって、ラッチ８、９での
保持期間中にデータが変化した場合、エクスクルーシブ
オアゲートＸＯＲ１、ＸＯＲ２からそれぞれ“Ｈ”が出
力され、この出力がオアゲートＯＲ１に入力される。

すなわち、内部データ１、または内部データ２のデータ
変化が検出された場合、オアゲートＯＲ１からの出力が
“Ｈ”となってＲＳフリップフロップ１０のセットＳに
入力され、動作クロックＣＫ１の立ち上がりタイミング
でＲＳフリップフロップ１０のリセットＲに“Ｈ”が入
力されてリセットされる。

一方、有効／無効判定タイミング発生回路５において、
判定クロックＣＫ２により動作クロックＣＫ１に同期し
た４ビットカウンタ１２がカウントアップされ、４ビッ
トカウンタ１２のカウント値が“４”となるタイミング
でＲＳフリップフロップ７のセットＳにデータの出力が
有効であるという判定となる有効ビットが出力され、以
後、ＲＳフリップフロップ７のリセットＲに無効ビット
が出力されるまで、外部からの読出制御信号に対して有
効と判定されたデータが出力される。

ここで、動作クロックの反転出力■■■が“Ｈ”の状態
で、データ変化検出回路４でデータの変化が検出され、
かつ、４ビットカウンタ１１のカウント値が“１５”に
なると、ＲＳフリップフロップ７のリセットＲに無効ビ
ットが出力され、以後、ＲＳフリップフロップ７のセッ
トＳに有効ビットが出力されるまで、外部から読出制御
信号が入力されてもデータ出力が行なわれず、ビット変
化点での情報の出力が停止される。

すなわち、出力データの変化点前後にそれぞれ判定クロ
ックＣＫ２の１周期分のデータ無効化範囲が設定され、
各レジスタの内容が更新されるビット変化点での読み出
しが禁止されるので、有効な情報のみが出力され、読み
出される。

次に、本発明の第２実施例を第６図のタイミングチャー
トに基づいて説明する。

前述の第１実施例では、データ変化検出回路４により出
力データを内部データよりも動作クロックＣＫ１の半周
期分遅らせて出力してデータの変化を検出していたが、
本実施例では、データの変化するタイミング（この場合
、動作ロックＣＫ１の立ち上がり）が常に一定の場合、
このデータが変化するタイミングでデータの無効化範囲
を設定することで、データ変化検出回路を必要とせずに
有効と判定された情報のみを出力することができる。

すなわち、本実施例では、データの変化するタイミング
が常に一定の場合という条件を満たせば、第１実施例と
比較して装置をより小型化できる。

このように本実施例では、開始タイミングと終了タイミ
ングとの間に出力される情報を無効と判定するとともに
、開始タイミングと終了タイミングとの間以外に読み出
された情報を有効と判定し、有効と判定された情報のみ
を出力することができる。

したがって、記憶手段の内容が更新されるビット変化点
での情報の出力を抑えることができ、非同期での読み出
しを行なった場合でも有効な情報のみを出力することが
できる。

なお、上記実施例は開始タイミングと終了タイミングと
をそれぞれ“４”、“１５”に設定しているが、これに
限らず、値は任意に設定してもよく、タイミング発生回
路は同等の機能を有する回路で置き換えても構わない。

また、有効／無効の判定はレジスタに限らず、端子によ
って判定するものでもよいことはいうまでもない。

〔発明の効果〕

本発明では、開始タイミングと終了タイミングとの間に
出力される情報を無効と判定するとともに、開始タイミ
ングと終了タイミングとの間以外に読み出された情報を
有効と判定し、有効と判定された情報のみを出力するこ
とができる。

したがって、記憶手段の内容が更新されるビット変化点
での情報の出力を抑えることができ、非同期での読み出
しを行なった場合でも有効な情報のみを出力することが
できる。

【図面の簡単な説明】

第１図は本発明の有効ビット出力装置の原理説明図、 第２は本発明の有効ビット出力装置のタイミングチャー
ト、 第３〜５図は本発明に係る有効ビット出力装置の第１実
施例を示し、 第３図はその要部の概略構成を示すブロック図、第４図
はその要部の概略構成を示す回路図、第５図はその動作
例を説明するためのタイミングチャート、 第６図は本発明に係る有効ビット出力装置の第２実施例
を示し、その動作例を説明するためのタイミングチャー
ト、 第７図は誤った出力を行なう場合を説明するためのタイ
ミングチャート、 第８図は従来例の有効ビット出力装置を示し、その全体
構成を示す回路図である。 １……記憶手段、 ２……出力手段、 ３……判定手段、 ４……データ変化検出回路、 ５……有効／無効判定タイミング発生回路、６……アン
ドゲート、 ７……ＲＳフリップフロップ、 ８、９……ラッチ、 １０……ＲＳフリップフロップ、 １１……４ビットカウンタ、 １２……デコーダ、 ＸＯＲ１、ＸＯＲ２……エクスクルーシブオアゲート、
ＯＲ１……オアゲート、 ＣＫ１……動作クロック、 ＣＫ１′……ラッチクロック、 ＣＫ２……判定クロック。

Claims (1)

1. 【特許請求の範囲】 基準タイミングに基づいて所定の情報を記憶保持する記
   憶手段と、 該記憶手段に記憶保持された情報を所定の制御命令に基
   づいて出力する出力手段と、 該出力手段により出力される情報が有効か無効かを判定
   する判定手段と、 を備え、 前記判定手段に前記基準タイミングより所定時間だけ早
   い開始タイミングと、所定時間だけ遅い終了タイミング
   とを設定し、 該判定手段は、前記出力手段から該開始タイミングと終
   了タイミングとの間に出力される情報を無効と判定する
   とともに、該開始タイミングと終了タイミングとの間以
   外に出力される情報を有効と判定し、 前記出力手段は、該有効と判定された情報のみを出力す
   ることを特徴とする有効ビット出力装置。