JPH08335162A - 入力インターフェース回路 - Google Patents
入力インターフェース回路Info
- Publication number
- JPH08335162A JPH08335162A JP7140657A JP14065795A JPH08335162A JP H08335162 A JPH08335162 A JP H08335162A JP 7140657 A JP7140657 A JP 7140657A JP 14065795 A JP14065795 A JP 14065795A JP H08335162 A JPH08335162 A JP H08335162A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- read pulse
- output
- clock
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 非同期演算回路からのＣＰＵへのデータ取り
込みを安定かつ確実に行う。 【構成】 バッファ１１はデータｄ１をそのまま書き込
み、バッファ１２へはインバータ１４、レジスタ１３に
より反転したデータｄ３を書き込む。一方Ｄ型フリップ
フロップ１５、インバータ１６、ゲート１７、１８から
成る読み出しパルス生成回路により、リードパルスＲ開
始が演算クロックＣＬの前半サイクルにあるときはゲー
ト１７出力でバッファ１１を読み出し、後半サイクルに
あるときはゲート１８出力でバッファ１２を読み出す。
込みを安定かつ確実に行う。 【構成】 バッファ１１はデータｄ１をそのまま書き込
み、バッファ１２へはインバータ１４、レジスタ１３に
より反転したデータｄ３を書き込む。一方Ｄ型フリップ
フロップ１５、インバータ１６、ゲート１７、１８から
成る読み出しパルス生成回路により、リードパルスＲ開
始が演算クロックＣＬの前半サイクルにあるときはゲー
ト１７出力でバッファ１１を読み出し、後半サイクルに
あるときはゲート１８出力でバッファ１２を読み出す。
Description
【０００１】
【産業上の利用分野】本発明は入力インターフェース回
路に係り、特にＣＰＵが、ＣＰＵとは非同期で動作する
外部演算回路からビットパラレルでデータを取り込むの
に適した入力インターフェース回路に関する。
路に係り、特にＣＰＵが、ＣＰＵとは非同期で動作する
外部演算回路からビットパラレルでデータを取り込むの
に適した入力インターフェース回路に関する。
【０００２】
【従来の技術】図３は、非同期で動作する外部演算回路
からＣＰＵへデータを取り込むための従来のインターフ
ェース回路を示すもので、演算回路３１からの出力デー
タｄ１（パラレルデータ）は一旦バッファ３２へ書き込
まれる。バッファ３２は例えばスリーステートバッファ
であり、このバッファの出力イネーブル端子ＯＥにＣＰ
ＵからのリードパルスＲを印加してＣＰＵデータバス
（パラレルバス）へデータｄ２として読み出す。
からＣＰＵへデータを取り込むための従来のインターフ
ェース回路を示すもので、演算回路３１からの出力デー
タｄ１（パラレルデータ）は一旦バッファ３２へ書き込
まれる。バッファ３２は例えばスリーステートバッファ
であり、このバッファの出力イネーブル端子ＯＥにＣＰ
ＵからのリードパルスＲを印加してＣＰＵデータバス
（パラレルバス）へデータｄ２として読み出す。
【０００３】
【発明が解決しようとする課題】図４は、図３のインタ
ーフェースの動作を示すタイムトャートである。演算回
路３１からのデータｄ１は、演算クロックの立上りに同
期してバッファ３２へ書き込まれ、これがＣＰＵからの
リードパルスＲにより読み出される。この場合、図４の
リードパルスＲ１のように、読み出している期間が演算
クロックＣＬの立上りにかかっていなければ問題はな
い。しかし、図４のリードパルスＲ２のように、その読
み出し中に演算クロックの立上りタイミングが入ると、
演算回路出力が変化してＣＰＵデータバスのビット状態
も変わるため、読み出しが不安定になったり、誤ったデ
ータが読み出される可能性がある。
ーフェースの動作を示すタイムトャートである。演算回
路３１からのデータｄ１は、演算クロックの立上りに同
期してバッファ３２へ書き込まれ、これがＣＰＵからの
リードパルスＲにより読み出される。この場合、図４の
リードパルスＲ１のように、読み出している期間が演算
クロックＣＬの立上りにかかっていなければ問題はな
い。しかし、図４のリードパルスＲ２のように、その読
み出し中に演算クロックの立上りタイミングが入ると、
演算回路出力が変化してＣＰＵデータバスのビット状態
も変わるため、読み出しが不安定になったり、誤ったデ
ータが読み出される可能性がある。
【０００４】本発明の目的は、常に安定かつ確実に非同
期演算回路からのデータを取り込むことのできる入力イ
ンターフェース回路を提供するにある。
期演算回路からのデータを取り込むことのできる入力イ
ンターフェース回路を提供するにある。
【０００５】
【課題を解決するための手段】本発明は、演算回路から
の出力データが演算回路の演算クロックと同位相で書き
込まれる第１のバッファと、上記演算クロックを反転さ
せるための第１のインバータと、該第１のインバータか
ら出力されるクロックにより上記出力データがラッチさ
れるレジスタと、該レジスタにラッチされたデータが書
き込まれる第２のバッファと、ＣＰＵからのリードパル
スの開始時点が、上記演算クロックの前半サイクルにあ
るときは上記第１のバッファに読み出しパルスを与え、
上記演算クロックの後半サイクルにあるときは上記第２
のバッファに読み出しパルスを与えるための読み出しパ
ルス生成回路と、を備えたことを特徴とする入力インタ
ーフェース回路を開示する。
の出力データが演算回路の演算クロックと同位相で書き
込まれる第１のバッファと、上記演算クロックを反転さ
せるための第１のインバータと、該第１のインバータか
ら出力されるクロックにより上記出力データがラッチさ
れるレジスタと、該レジスタにラッチされたデータが書
き込まれる第２のバッファと、ＣＰＵからのリードパル
スの開始時点が、上記演算クロックの前半サイクルにあ
るときは上記第１のバッファに読み出しパルスを与え、
上記演算クロックの後半サイクルにあるときは上記第２
のバッファに読み出しパルスを与えるための読み出しパ
ルス生成回路と、を備えたことを特徴とする入力インタ
ーフェース回路を開示する。
【０００６】
【作用】一般に、ＣＰＵからのリードパルスのパルス幅
は演算クロック周期に比べて十分短い。第１のバッファ
のデータの書き込みタイミングは演算クロックのスター
ト（例えば立上り）に一致しているから、演算クロック
の前半サイクルにリードパルスの開始時点があるとき
は、十分短いリードパルスが終わるまでに第１のバッフ
ァの次の書き込みタイミングがくることはない。同様
に、第２のバッファの書き込みタイミングは第１のバッ
ファとは１８０゜ずれているので、リードパルス開始時
点が演算クロックの後半サイクルにあれば、十分短いリ
ードパルスが終了までに第２のバッファの次の書き込み
タイミングがくることはない。こうして常に安定且つ正
確な読み出しが可能になる。
は演算クロック周期に比べて十分短い。第１のバッファ
のデータの書き込みタイミングは演算クロックのスター
ト（例えば立上り）に一致しているから、演算クロック
の前半サイクルにリードパルスの開始時点があるとき
は、十分短いリードパルスが終わるまでに第１のバッフ
ァの次の書き込みタイミングがくることはない。同様
に、第２のバッファの書き込みタイミングは第１のバッ
ファとは１８０゜ずれているので、リードパルス開始時
点が演算クロックの後半サイクルにあれば、十分短いリ
ードパルスが終了までに第２のバッファの次の書き込み
タイミングがくることはない。こうして常に安定且つ正
確な読み出しが可能になる。
【０００７】
【実施例】以下、本発明を実施例によって説明する。図
１は本発明になる入力インターフェース回路の一実施例
を示す図である。入力インターフェース回路１００は、
点線枠で囲まれた部分であり、バッファ１１、１２はス
リーステートバッファである。インバータ１４及びレジ
スタ１３はバッファ１２へ書き込まれる演算回路１０か
らのパラレルデータのタイミングを演算クロックＣＬの
１８０゜分遅らせるものである。Ｄ型フリップフロップ
１５、インバータ１６、及びゲート１７、１８は、ＣＰ
ＵからのリードパルスＲにより、バッファ１１、１２の
どちらのデータを読み出すかを制御するための回路であ
る。
１は本発明になる入力インターフェース回路の一実施例
を示す図である。入力インターフェース回路１００は、
点線枠で囲まれた部分であり、バッファ１１、１２はス
リーステートバッファである。インバータ１４及びレジ
スタ１３はバッファ１２へ書き込まれる演算回路１０か
らのパラレルデータのタイミングを演算クロックＣＬの
１８０゜分遅らせるものである。Ｄ型フリップフロップ
１５、インバータ１６、及びゲート１７、１８は、ＣＰ
ＵからのリードパルスＲにより、バッファ１１、１２の
どちらのデータを読み出すかを制御するための回路であ
る。
【０００８】図２は上記実施例の動作を示すタイムトャ
ートで、以下この図１、図２を用いて動作を説明する。
まず、演算回路１０からのパラレルデータｄ１はそのま
まの位相でバッファ１１へ書き込まれる。一方、レジス
タ１３には演算クロックＣＬをインバータ１４で反転し
たクロックがラッチのタイミングを与えるので、パラレ
ルデータｄ１が１８０゜遅れた位相で図２のデータｄ３
のようにラッチされ、これがバッファ１２へ書き込まれ
る。従ってバッファ１１、１２のデータは、同じ内容で
あるが、演算クロックＣＬの１８０゜分位相がずれたタ
イミングで書き込みが行われている。
ートで、以下この図１、図２を用いて動作を説明する。
まず、演算回路１０からのパラレルデータｄ１はそのま
まの位相でバッファ１１へ書き込まれる。一方、レジス
タ１３には演算クロックＣＬをインバータ１４で反転し
たクロックがラッチのタイミングを与えるので、パラレ
ルデータｄ１が１８０゜遅れた位相で図２のデータｄ３
のようにラッチされ、これがバッファ１２へ書き込まれ
る。従ってバッファ１１、１２のデータは、同じ内容で
あるが、演算クロックＣＬの１８０゜分位相がずれたタ
イミングで書き込みが行われている。
【０００９】Ｄ型フリップフロップ１５のＱ出力は、ク
ロック端子Ｃに与えられるクロックの立上り時点にＤ入
力端子に与えられている入力の値と等しい値になる。Ｃ
ＰＵからのリードパルスＲはインバータ１６で反転され
てＤ型フリップフロップ１６のクロック端子Ｃに与えら
れているから、図２のようにリードパルスＲの立下り時
点にＣ端子入力は立上る。従って、この時演算クロック
ＣＬがハイレベル“Ｈ”（以下単に“Ｈ”とかく）であ
ればＱ出力も“Ｈ”となり、演算クロックＣＬがローレ
ベル“Ｌ”（以下単に“Ｌ”とかく）であればＱ出力も
“Ｌ”となる。Ｐ出力はＱの反転である。従って、リー
ドパルス立下り時点に演算クロックＣＬが“Ｈ”であれ
ばＱ出力＝“Ｈ”で、このときゲート１７出力ＨＢは
“Ｌ”となり、ゲート１８出力は“Ｈ”レベルになる。
一方、リードパルス立下り時点に演算クロックＣＬが
“Ｌ”であればＱ出力＝“Ｌ”で、このときはゲート１
７出力ＨＢ＝“Ｈ”、ゲート１８出力ＨＬ＝“Ｌ”にな
る。
ロック端子Ｃに与えられるクロックの立上り時点にＤ入
力端子に与えられている入力の値と等しい値になる。Ｃ
ＰＵからのリードパルスＲはインバータ１６で反転され
てＤ型フリップフロップ１６のクロック端子Ｃに与えら
れているから、図２のようにリードパルスＲの立下り時
点にＣ端子入力は立上る。従って、この時演算クロック
ＣＬがハイレベル“Ｈ”（以下単に“Ｈ”とかく）であ
ればＱ出力も“Ｈ”となり、演算クロックＣＬがローレ
ベル“Ｌ”（以下単に“Ｌ”とかく）であればＱ出力も
“Ｌ”となる。Ｐ出力はＱの反転である。従って、リー
ドパルス立下り時点に演算クロックＣＬが“Ｈ”であれ
ばＱ出力＝“Ｈ”で、このときゲート１７出力ＨＢは
“Ｌ”となり、ゲート１８出力は“Ｈ”レベルになる。
一方、リードパルス立下り時点に演算クロックＣＬが
“Ｌ”であればＱ出力＝“Ｌ”で、このときはゲート１
７出力ＨＢ＝“Ｈ”、ゲート１８出力ＨＬ＝“Ｌ”にな
る。
【００１０】バッファ１１、１２は、その出力イネーブ
ル端子ＯＥが“Ｌ”のとき格納しているデータがパラレ
ルデータとして読み出されるから、上述の動作は次のよ
うに要約できる。即ち、リードパルス立下り時点に演算
クロックＣＬが“Ｈ”であればゲート１７出力ＨＢが
“Ｌ”となってバッファ１１が読み出され、逆にリード
パルス立下り時点に演算クロックＣＬが“Ｌ”であれば
ゲート１８出力ＬＢが“Ｌ”になってバッファ１２が読
み出される。
ル端子ＯＥが“Ｌ”のとき格納しているデータがパラレ
ルデータとして読み出されるから、上述の動作は次のよ
うに要約できる。即ち、リードパルス立下り時点に演算
クロックＣＬが“Ｈ”であればゲート１７出力ＨＢが
“Ｌ”となってバッファ１１が読み出され、逆にリード
パルス立下り時点に演算クロックＣＬが“Ｌ”であれば
ゲート１８出力ＬＢが“Ｌ”になってバッファ１２が読
み出される。
【００１１】ここでＣＰＵのリードパルスＲのパルス幅
は演算クロックＣＬのパルス幅の１／２以下であり、か
つ演算クロックＣＬは５０％デューテイのパルスである
とすると、リードパルス立下り時点で演算クロックＣＬ
が“Ｈ”であれば、このリードパルスＲの終り（立上
り）時点までに演算クロックＣＬの次の立上りがくるこ
とはない。従ってこのとき、演算クロックＣＬの立上り
に同期してデータｄ１が書き込まれるバッファ１１から
の読み出しを行うことで、読み出しが不安定になった
り、失敗することはない。また、リードパルス立下り時
点で演算クロックＣＬが“Ｌ”のときは、リードパルス
Ｒの終り（立上り）時点までに演算クロックＣＬの次の
立下りがくることはない。従ってこのとき、演算クロッ
クＣＬの立下りに同期してデータｄ３が書き込まれるバ
ッファ１２から読み出しを行うことで、やはり読み出し
が不安定になったり、失敗することはない。
は演算クロックＣＬのパルス幅の１／２以下であり、か
つ演算クロックＣＬは５０％デューテイのパルスである
とすると、リードパルス立下り時点で演算クロックＣＬ
が“Ｈ”であれば、このリードパルスＲの終り（立上
り）時点までに演算クロックＣＬの次の立上りがくるこ
とはない。従ってこのとき、演算クロックＣＬの立上り
に同期してデータｄ１が書き込まれるバッファ１１から
の読み出しを行うことで、読み出しが不安定になった
り、失敗することはない。また、リードパルス立下り時
点で演算クロックＣＬが“Ｌ”のときは、リードパルス
Ｒの終り（立上り）時点までに演算クロックＣＬの次の
立下りがくることはない。従ってこのとき、演算クロッ
クＣＬの立下りに同期してデータｄ３が書き込まれるバ
ッファ１２から読み出しを行うことで、やはり読み出し
が不安定になったり、失敗することはない。
【００１２】一般に、ＣＰＵのリードパルスは外部の演
算回路よりもパルス幅は十分小さいので、本実施例によ
ると、非同期で動作する外部の演算回路から常に安定し
て、確実にデータを取り込むことができる。しかも本実
施例のために付加した回路は、小規模のものでかつ汎用
的なＩＣにより実現可能であるから、安価に構成できる
利点がある。
算回路よりもパルス幅は十分小さいので、本実施例によ
ると、非同期で動作する外部の演算回路から常に安定し
て、確実にデータを取り込むことができる。しかも本実
施例のために付加した回路は、小規模のものでかつ汎用
的なＩＣにより実現可能であるから、安価に構成できる
利点がある。
【００１３】
【発明の効果】本発明によれば、非同期クロックで動作
する演算回路からのＣＰＵへのデータ取り込みを安定か
つ確実に行え、そのうえ小型で安価な入力インターフェ
ース回路を実現できる。
する演算回路からのＣＰＵへのデータ取り込みを安定か
つ確実に行え、そのうえ小型で安価な入力インターフェ
ース回路を実現できる。
【図１】本発明になる入力インターフェース回路の一実
施例を示す図である。
施例を示す図である。
【図２】図１の実施例の動作を示すタイムトャートであ
る。
る。
【図３】従来の入力インターフェース回路の構成を示す
図である。
図である。
【図４】図３の回路の動作を示すタイムトャートであ
る。
る。
１１、１２ バッファ １３ レジスタ １４、１６ インバータ １５ Ｄ型フリップフロップ １７、１８ ゲート
Claims (2)
- 【請求項１】 演算回路からの出力データが演算回路の
演算クロックと同位相で書き込まれる第１のバッファ
と、 上記演算クロックを反転させるための第１のインバータ
と、 該第１のインバータから出力されるクロックにより上記
出力データがラッチされるレジスタと、 該レジスタにラッチされたデータが書き込まれる第２の
バッファと、 ＣＰＵからのリードパルスの開始時点が、上記演算クロ
ックの前半サイクルにあるときは上記第１のバッファに
読み出しパルスを与え、上記演算クロックの後半サイク
ルにあるときは上記第２のバッファに読み出しパルスを
与えるための読み出しパルス生成回路と、 を備えたことを特徴とする入力インターフェース回路。 - 【請求項２】 前記読み出しパルス生成回路は、 前記ＣＰＵからのリードパルスを反転する第２のインバ
ータと、 該第２のインバータ出力をクロック端子入力とし、前記
演算クロックをＤ端子入力とするＤ型フリップフロップ
と、 該Ｄ型フリップフロップの正転出力を正転入力とし、上
記リードパルスを反転入力とし、かつその出力を前記第
１のバッファの読み出しパルスとする第１のナンドゲー
トと、 上記Ｄ型フリップフロップの反転出力を正転入力とし、
上記リードパルスを反転入力とし、かつその出力を前記
第２のバッファの読み出しパルスとする第２のナンドゲ
ートと、 から構成したことを特徴とする請求項１記載の入力イン
ターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140657A JPH08335162A (ja) | 1995-06-07 | 1995-06-07 | 入力インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140657A JPH08335162A (ja) | 1995-06-07 | 1995-06-07 | 入力インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335162A true JPH08335162A (ja) | 1996-12-17 |
Family
ID=15273745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7140657A Pending JPH08335162A (ja) | 1995-06-07 | 1995-06-07 | 入力インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791953B2 (en) | 2002-03-08 | 2004-09-14 | Nec Electronics Corporation | Interface apparatus |
-
1995
- 1995-06-07 JP JP7140657A patent/JPH08335162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791953B2 (en) | 2002-03-08 | 2004-09-14 | Nec Electronics Corporation | Interface apparatus |
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