JP3246487B2 - 半導体集積回路とその制御信号の生成方法 - Google Patents
半導体集積回路とその制御信号の生成方法Info
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- JP3246487B2 JP3246487B2 JP20756999A JP20756999A JP3246487B2 JP 3246487 B2 JP3246487 B2 JP 3246487B2 JP 20756999 A JP20756999 A JP 20756999A JP 20756999 A JP20756999 A JP 20756999A JP 3246487 B2 JP3246487 B2 JP 3246487B2
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- H03K—PULSE TECHNIQUE
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路と
その制御信号の生成方法に関する。
その制御信号の生成方法に関する。
【０００２】
【従来の技術】図２（ａ）は、従来技術を示す回路図で
ある。この回路では、図２（ｂ）に示すように、タイマ
カウンタ１０は、カウントクロック信号ＣＫに同期して
カウント動作し、リードバッファ２０は、リードクロッ
ク信号ＲＣＫに同期してタイマカウンタ１０の値を取り
込むようになっている。また、カウントクロック信号Ｃ
Ｋの立ち上がりで、タイマカウンタ１０はカウント動作
するようになっている。
ある。この回路では、図２（ｂ）に示すように、タイマ
カウンタ１０は、カウントクロック信号ＣＫに同期して
カウント動作し、リードバッファ２０は、リードクロッ
ク信号ＲＣＫに同期してタイマカウンタ１０の値を取り
込むようになっている。また、カウントクロック信号Ｃ
Ｋの立ち上がりで、タイマカウンタ１０はカウント動作
するようになっている。
【０００３】フリップフロップ９は、カウントクロック
信号ＣＫに同期してリードストローブ信号ＲＤＳＴを反
転した信号を取り込む。フリップフロップ９とカウント
クロック信号ＣＫをＡＮＤ回路３０に入力し、その出力
であるリードクロック信号ＲＣＫの立ち上がりで、リー
ドバッファ２０は、タイマカウンタ１０の値を取り込
む。つまり、リードストローブ信号ＲＤＳＴが”０”の
時は、リードバッファ２０は、常に、タイマカウンタ１
０の値を取り込み、リードストローブ信号ＲＤＳＴが”
１”の時は、リードバッファ２０の値は更新されないよ
うに構成している。
信号ＣＫに同期してリードストローブ信号ＲＤＳＴを反
転した信号を取り込む。フリップフロップ９とカウント
クロック信号ＣＫをＡＮＤ回路３０に入力し、その出力
であるリードクロック信号ＲＣＫの立ち上がりで、リー
ドバッファ２０は、タイマカウンタ１０の値を取り込
む。つまり、リードストローブ信号ＲＤＳＴが”０”の
時は、リードバッファ２０は、常に、タイマカウンタ１
０の値を取り込み、リードストローブ信号ＲＤＳＴが”
１”の時は、リードバッファ２０の値は更新されないよ
うに構成している。
【０００４】そして、カウントクロック信号ＣＫに対し
て、フリップフロップＡの出力が、図２（ｂ）に示すよ
うに、遅延する場合、ディレイ回路がない状態では、リ
ードストローブ信号ＲＤＳＴが”１”の時に、リードク
ロック信号ＲＣＫが立ち上がってしまい、この為、デー
タが取り込まれて所定の動作をしなくなってしまう。こ
の為、ディレイ回路４０を挿入することにより、カウン
トクロック信号ＣＫを遅延させてから、リードクロック
信号ＲＣＫを生成し、確定したリードバッファ２０の値
をリードデータバス５０に出力させている。
て、フリップフロップＡの出力が、図２（ｂ）に示すよ
うに、遅延する場合、ディレイ回路がない状態では、リ
ードストローブ信号ＲＤＳＴが”１”の時に、リードク
ロック信号ＲＣＫが立ち上がってしまい、この為、デー
タが取り込まれて所定の動作をしなくなってしまう。こ
の為、ディレイ回路４０を挿入することにより、カウン
トクロック信号ＣＫを遅延させてから、リードクロック
信号ＲＣＫを生成し、確定したリードバッファ２０の値
をリードデータバス５０に出力させている。
【０００５】しかし、この場合、ディレイ回路４０が挿
入されている為に、スタティックな解析ツールでの解析
が困難となっていた。
入されている為に、スタティックな解析ツールでの解析
が困難となっていた。
【０００６】図３（ａ）は、従来の他の回路例であり、
特開平２−７２８４号公報に記載されているものであ
る。
特開平２−７２８４号公報に記載されているものであ
る。
【０００７】この回路の場合、図３（ｂ）に示すよう
に、リードストローブ信号が、クロックの１周期より短
いとき、ヒゲ５０が出るために、このヒゲ５０がリード
クロックとして働き、この為、矢印のタイミングで、デ
ータを取り込んでしまい、その結果、誤動作するという
欠点があった。
に、リードストローブ信号が、クロックの１周期より短
いとき、ヒゲ５０が出るために、このヒゲ５０がリード
クロックとして働き、この為、矢印のタイミングで、デ
ータを取り込んでしまい、その結果、誤動作するという
欠点があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、スタティックな解
析が可能であり、しかも、リードストローブ信号が、ク
ロックの１周期より短いような場合でも誤動作のない新
規な半導体集積回路とその制御信号の生成方法を提供す
るものである。
した従来技術の欠点を改良し、特に、スタティックな解
析が可能であり、しかも、リードストローブ信号が、ク
ロックの１周期より短いような場合でも誤動作のない新
規な半導体集積回路とその制御信号の生成方法を提供す
るものである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００１０】即ち、本発明に係わる半導体集積回路の第
１態様は、内部クロック信号で動作する論理回路と、前
記内部クロック信号と同期していない読出し信号で、前
記論理回路のデータをリードバッファに読み出すように
した半導体集積回路において、前記論理回路のデータを
リードバッファに読み出す指示をするリードストローブ
信号の状態に基づき、信号を反転させて出力するか又は
そのまま出力するかを選択するセレクタと、前記セレク
タの選択した信号を前記内部クロック信号のタイミング
でラッチすると共に、このラッチした信号を前記セレク
タに導くように構成した第１のフリップフロップ回路
と、前記第１のフリップフロップ回路の出力信号を前記
内部クロック信号のタイミングでシフトする第２のフリ
ップフロップ回路と、前記第１のフリップフロップ回路
の出力信号と前記第２のフリップフロップ回路の出力信
号との排他的論理和をとる排他的論理和回路とからな
り、前記排他的論理和回路の出力を前記リードバッファ
の読出し用のクロック信号としたことを特徴とするもの
であり、叉、第２態様は、前記第１のフリップフロップ
回路の出力信号は、反転した状態で前記セレクタの一方
の端子に入力され、前記セレクタの他方の端子には、前
記第１のフリップフロップ回路の出力信号がそのまま入
力されるように構成したことを特徴とするものである。
１態様は、内部クロック信号で動作する論理回路と、前
記内部クロック信号と同期していない読出し信号で、前
記論理回路のデータをリードバッファに読み出すように
した半導体集積回路において、前記論理回路のデータを
リードバッファに読み出す指示をするリードストローブ
信号の状態に基づき、信号を反転させて出力するか又は
そのまま出力するかを選択するセレクタと、前記セレク
タの選択した信号を前記内部クロック信号のタイミング
でラッチすると共に、このラッチした信号を前記セレク
タに導くように構成した第１のフリップフロップ回路
と、前記第１のフリップフロップ回路の出力信号を前記
内部クロック信号のタイミングでシフトする第２のフリ
ップフロップ回路と、前記第１のフリップフロップ回路
の出力信号と前記第２のフリップフロップ回路の出力信
号との排他的論理和をとる排他的論理和回路とからな
り、前記排他的論理和回路の出力を前記リードバッファ
の読出し用のクロック信号としたことを特徴とするもの
であり、叉、第２態様は、前記第１のフリップフロップ
回路の出力信号は、反転した状態で前記セレクタの一方
の端子に入力され、前記セレクタの他方の端子には、前
記第１のフリップフロップ回路の出力信号がそのまま入
力されるように構成したことを特徴とするものである。
【００１１】叉、本発明に係わる半導体集積回路の制御
信号の生成方法の態様は、内部クロック信号で動作する
論理回路と、前記内部クロック信号と同期していない読
出し信号で、前記論理回路のデータをリードバッファに
読み出すようにした半導体集積回路の制御信号の生成方
法であって、前記リードバッファへの読出しを指示する
リードストローブ信号が、読出しを指示している時、前
記クロック信号に同期して反転する第１のパルス信号を
生成し、前記リードストローブ信号が、読出しを指示し
ていない時、前記反転動作を停止して、ハイレベル又は
ローレベルの一定の信号を継続して出力する第１の工程
と、前記第１の工程で生成された信号を前記内部クロッ
ク信号に同期させて１クロック分シフトせしめる第２の
工程と、前記第１の工程で生成された信号と前記第２の
工程で生成された信号との排他的論理和をとり、その結
果得られた信号を読出し用のクロック信号にする第３の
工程と、で構成したことを特徴とするものである。
信号の生成方法の態様は、内部クロック信号で動作する
論理回路と、前記内部クロック信号と同期していない読
出し信号で、前記論理回路のデータをリードバッファに
読み出すようにした半導体集積回路の制御信号の生成方
法であって、前記リードバッファへの読出しを指示する
リードストローブ信号が、読出しを指示している時、前
記クロック信号に同期して反転する第１のパルス信号を
生成し、前記リードストローブ信号が、読出しを指示し
ていない時、前記反転動作を停止して、ハイレベル又は
ローレベルの一定の信号を継続して出力する第１の工程
と、前記第１の工程で生成された信号を前記内部クロッ
ク信号に同期させて１クロック分シフトせしめる第２の
工程と、前記第１の工程で生成された信号と前記第２の
工程で生成された信号との排他的論理和をとり、その結
果得られた信号を読出し用のクロック信号にする第３の
工程と、で構成したことを特徴とするものである。
【００１２】
【発明の実施の形態】本発明に係わる半導体集積回路
は、内部クロック信号で動作する論理回路と、前記内部
クロック信号と同期していない読出し信号で、前記論理
回路のデータをリードバッファに読み出すようにした半
導体集積回路において、前記論理回路のデータをリード
バッファに読み出す指示をするリードストローブ信号の
状態に基づき、信号を反転させて出力するか又はそのま
ま出力するかを選択するセレクタと、前記セレクタの選
択した信号を前記内部クロック信号のタイミングでラッ
チすると共に、このラッチした信号を前記セレクタに導
くように構成した第１のフリップフロップ回路と、前記
第１のフリップフロップ回路の出力信号を前記内部クロ
ック信号のタイミングでシフトする第２のフリップフロ
ップ回路と、前記第１のフリップフロップ回路の出力信
号と前記第２のフリップフロップ回路の出力信号との排
他的論理和をとる排他的論理和回路とからなり、前記排
他的論理和回路の出力を前記リードバッファの読出し用
のクロック信号としたことを特徴とするものである。
は、内部クロック信号で動作する論理回路と、前記内部
クロック信号と同期していない読出し信号で、前記論理
回路のデータをリードバッファに読み出すようにした半
導体集積回路において、前記論理回路のデータをリード
バッファに読み出す指示をするリードストローブ信号の
状態に基づき、信号を反転させて出力するか又はそのま
ま出力するかを選択するセレクタと、前記セレクタの選
択した信号を前記内部クロック信号のタイミングでラッ
チすると共に、このラッチした信号を前記セレクタに導
くように構成した第１のフリップフロップ回路と、前記
第１のフリップフロップ回路の出力信号を前記内部クロ
ック信号のタイミングでシフトする第２のフリップフロ
ップ回路と、前記第１のフリップフロップ回路の出力信
号と前記第２のフリップフロップ回路の出力信号との排
他的論理和をとる排他的論理和回路とからなり、前記排
他的論理和回路の出力を前記リードバッファの読出し用
のクロック信号としたことを特徴とするものである。
【００１３】
【実施例】以下に、本発明に係わる半導体集積回路とそ
の制御信号の生成方法の具体例を図面を参照しながら詳
細に説明する。
の制御信号の生成方法の具体例を図面を参照しながら詳
細に説明する。
【００１４】図１（ａ）は本発明の半導体集積回路の回
路図、図１（ｂ）はそのタイミング図であって、これら
の図には、内部クロック信号ＣＫで動作する論理回路１
０と、前記内部クロック信号ＣＫと同期していない読出
し信号ＲＤＳＴで、前記論理回路１０のデータをリード
バッファ２０に読み出すようにした半導体集積回路にお
いて、前記論理回路１０のデータをリードバッファ２０
に読み出す指示をするリードストローブ信号ＲＤＳＴの
状態に基づき、信号２Ａを反転させて出力するか又はそ
のまま出力するかを選択するセレクタ１と、前記セレク
タ１の選択した信号を前記内部クロック信号ＣＫのタイ
ミングでラッチすると共に、このラッチした信号２Ａを
前記セレクタ１に導くように構成した第１のフリップフ
ロップ回路２と、前記第１のフリップフロップ回路２の
出力信号２Ａを前記内部クロック信号ＣＫのタイミング
でシフトする第２のフリップフロップ回路３と、前記第
１のフリップフロップ回路２の出力信号２Ａと前記第２
のフリップフロップ回路３の出力信号３Ａとの排他的論
理和をとる排他的論理和回路４とからなり、前記排他的
論理和回路４の出力を前記リードバッファ２０の読出し
用のクロック信号ＲＣＫとしたことを特徴とする半導体
集積回路が示され、又、前記第１のフリップフロップ回
路２の出力信号２Ａは、反転した状態で前記セレクタ１
の一方の端子に入力され、前記セレクタ１の他方の端子
には、前記第１のフリップフロップ回路２の出力信号２
Ａがそのまま入力されるように構成したことを特徴とす
る半導体集積回路が示されている。
路図、図１（ｂ）はそのタイミング図であって、これら
の図には、内部クロック信号ＣＫで動作する論理回路１
０と、前記内部クロック信号ＣＫと同期していない読出
し信号ＲＤＳＴで、前記論理回路１０のデータをリード
バッファ２０に読み出すようにした半導体集積回路にお
いて、前記論理回路１０のデータをリードバッファ２０
に読み出す指示をするリードストローブ信号ＲＤＳＴの
状態に基づき、信号２Ａを反転させて出力するか又はそ
のまま出力するかを選択するセレクタ１と、前記セレク
タ１の選択した信号を前記内部クロック信号ＣＫのタイ
ミングでラッチすると共に、このラッチした信号２Ａを
前記セレクタ１に導くように構成した第１のフリップフ
ロップ回路２と、前記第１のフリップフロップ回路２の
出力信号２Ａを前記内部クロック信号ＣＫのタイミング
でシフトする第２のフリップフロップ回路３と、前記第
１のフリップフロップ回路２の出力信号２Ａと前記第２
のフリップフロップ回路３の出力信号３Ａとの排他的論
理和をとる排他的論理和回路４とからなり、前記排他的
論理和回路４の出力を前記リードバッファ２０の読出し
用のクロック信号ＲＣＫとしたことを特徴とする半導体
集積回路が示され、又、前記第１のフリップフロップ回
路２の出力信号２Ａは、反転した状態で前記セレクタ１
の一方の端子に入力され、前記セレクタ１の他方の端子
には、前記第１のフリップフロップ回路２の出力信号２
Ａがそのまま入力されるように構成したことを特徴とす
る半導体集積回路が示されている。
【００１５】以下に、第１の具体例を更に詳細に説明す
る。
る。
【００１６】なお、従来例と同一部分には、同一符号を
付して、その説明を省略する。
付して、その説明を省略する。
【００１７】図１において、タイマカウンタ１０はカウ
ントクロック信号ＣＫに同期してカウント動作し、リー
ドバッファ２０はリードクロック信号ＲＣＫに同期して
タイマカウンタ１０の値を取り込む。また、カウントク
ロック信号ＣＫとリードストローブ信号ＲＤＳＴは非同
期である。
ントクロック信号ＣＫに同期してカウント動作し、リー
ドバッファ２０はリードクロック信号ＲＣＫに同期して
タイマカウンタ１０の値を取り込む。また、カウントク
ロック信号ＣＫとリードストローブ信号ＲＤＳＴは非同
期である。
【００１８】図１（ｂ）に示すように、カウントクロッ
ク信号ＣＫの立ち上がりに同期してタイマカウンタ１０
は、カウント動作を行う。リードストローブ信号ＲＤＳ
Ｔが”０”の時、つまりＣＰＵからのリード信号が発生
していない場合は、カウントクロック信号ＣＫの立ち上
がりに同期して、フリップフロップ２は、フリップフロ
ップ２の出力信号２Ａの反転データを取り込むように構
成している。そして、カウントクロック信号ＣＫの次の
立上がりでは、フリップフロップ３は、フリップフロッ
プ２の出力信号２Ａをシフトすると共に、ＥＸＯＲ（排
他的論理和）回路４では、フリップフロップ２の出力信
号２Ａとフリップフロップ３の出力信号３Ａとの排他的
論理和をとるように構成しているから、リードストロー
ブ信号ＲＤＳＴが”０”の時に、リードクロック信号Ｒ
ＣＫに同期して、タイマカウンタ１０のデータをリード
バッファ２０に取り込む。なお、ＥＸＯＲ回路４の出力
信号とカウントクロック信号とを入力し、リードクロッ
ク信号ＲＣＫを出力しているＡＮＤ回路５は、シュミレ
ーションのために挿入したものであり、本発明の動作に
関係していない。
ク信号ＣＫの立ち上がりに同期してタイマカウンタ１０
は、カウント動作を行う。リードストローブ信号ＲＤＳ
Ｔが”０”の時、つまりＣＰＵからのリード信号が発生
していない場合は、カウントクロック信号ＣＫの立ち上
がりに同期して、フリップフロップ２は、フリップフロ
ップ２の出力信号２Ａの反転データを取り込むように構
成している。そして、カウントクロック信号ＣＫの次の
立上がりでは、フリップフロップ３は、フリップフロッ
プ２の出力信号２Ａをシフトすると共に、ＥＸＯＲ（排
他的論理和）回路４では、フリップフロップ２の出力信
号２Ａとフリップフロップ３の出力信号３Ａとの排他的
論理和をとるように構成しているから、リードストロー
ブ信号ＲＤＳＴが”０”の時に、リードクロック信号Ｒ
ＣＫに同期して、タイマカウンタ１０のデータをリード
バッファ２０に取り込む。なお、ＥＸＯＲ回路４の出力
信号とカウントクロック信号とを入力し、リードクロッ
ク信号ＲＣＫを出力しているＡＮＤ回路５は、シュミレ
ーションのために挿入したものであり、本発明の動作に
関係していない。
【００１９】一方、リードストローブ信号が”１”の時
には、リードクロックＲＣＫが、立上がらないように構
成されている。即ち、リードストローブ信号が”１”の
時、つまりＣＰＵからのリードが発生している場合に
は、フリップフロップ２は、カウントクロック信号ＣＫ
の立ち上がりに同期してフリップフロップ２の出力信号
２Ａをそのまま取り込む。従って、フリップフロップ
２、３の出力信号は、共に”０”又は”１”となり（図
１のタイミングでは、”０”）、従って、ＥＸＯＲ回路
４の出力は”０”となるから、リードクロック信号ＲＣ
Ｋは生成されない。その結果、リードバッファ２０の値
は更新されず、リードバッファ２０は、リードストロー
ブ信号ＲＤＳＴが”０”の時にタイマカウンタ１０から
取り込んだデータを保持する。
には、リードクロックＲＣＫが、立上がらないように構
成されている。即ち、リードストローブ信号が”１”の
時、つまりＣＰＵからのリードが発生している場合に
は、フリップフロップ２は、カウントクロック信号ＣＫ
の立ち上がりに同期してフリップフロップ２の出力信号
２Ａをそのまま取り込む。従って、フリップフロップ
２、３の出力信号は、共に”０”又は”１”となり（図
１のタイミングでは、”０”）、従って、ＥＸＯＲ回路
４の出力は”０”となるから、リードクロック信号ＲＣ
Ｋは生成されない。その結果、リードバッファ２０の値
は更新されず、リードバッファ２０は、リードストロー
ブ信号ＲＤＳＴが”０”の時にタイマカウンタ１０から
取り込んだデータを保持する。
【００２０】
【発明の効果】本発明に係わる半導体集積回路とその制
御信号の生成方法は、上述のように構成したので、タイ
マカウンタのクロックと非同期にタイマカウント値をリ
ードする場合に、リード側のバスを待たせることなく、
且つ、確定したリードバッファ値をリードデータバスに
出力させることができる。特に、リードストローブ信号
が、クロックの１周期より短いような場合でも誤動作が
発生しない。
御信号の生成方法は、上述のように構成したので、タイ
マカウンタのクロックと非同期にタイマカウント値をリ
ードする場合に、リード側のバスを待たせることなく、
且つ、確定したリードバッファ値をリードデータバスに
出力させることができる。特に、リードストローブ信号
が、クロックの１周期より短いような場合でも誤動作が
発生しない。
【００２１】更に、スタティックな解析ツールでの解析
も可能になった。
も可能になった。
【図面の簡単な説明】
【図１】（ａ）は本発明の半導体集積回路の回路図、
（ｂ）はそのタイミング図である。
（ｂ）はそのタイミング図である。
【図２】（ａ）は従来の半導体集積回路の回路図、
（ｂ）はそのタイミング図である。
（ｂ）はそのタイミング図である。
【図３】（ａ）は他の従来の半導体集積回路の回路図、
（ｂ）はそのタイミング図である。
（ｂ）はそのタイミング図である。
１ セレクタ ２、３ フリップフロップ回路 ４ 排他的論理和回路 ５ ＡＮＤ回路 １０ タイマカウンタ ２０ リードバッファ ３０ ＡＮＤ回路 ４０ ディレイ回路 ５０ データバス ＣＫ カウントクロック ＲＣＫ リードクロック ＲＤＳＴ リードストローブ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/027 G11C 7/00
Claims (3)
- 【請求項１】 内部クロック信号で動作する論理回路
と、前記内部クロック信号と同期していない読出し信号
で、前記論理回路のデータをリードバッファに読み出す
ようにした半導体集積回路において、 前記論理回路のデータをリードバッファに読み出す指示
をするリードストローブ信号の状態に基づき、信号を反
転させて出力するか又はそのまま出力するかを選択する
セレクタと、 前記セレクタの選択した信号を前記内部クロック信号の
タイミングでラッチすると共に、このラッチした信号を
前記セレクタに導くように構成した第１のフリップフロ
ップ回路と、 前記第１のフリップフロップ回路の出力信号を前記内部
クロック信号のタイミングでシフトする第２のフリップ
フロップ回路と、 前記第１のフリップフロップ回路の出力信号と前記第２
のフリップフロップ回路の出力信号との排他的論理和を
とる排他的論理和回路とからなり、前記排他的論理和回
路の出力を前記リードバッファの読出し用のクロック信
号としたことを特徴とする半導体集積回路。 - 【請求項２】 前記第１のフリップフロップ回路の出力
信号は、反転した状態で前記セレクタの一方の端子に入
力され、前記セレクタの他方の端子には、前記第１のフ
リップフロップ回路の出力信号がそのまま入力されるよ
うに構成したことを特徴とする請求項１記載の半導体集
積回路。 - 【請求項３】 内部クロック信号で動作する論理回路
と、前記内部クロック信号と同期していない読出し信号
で、前記論理回路のデータをリードバッファに読み出す
ようにした半導体集積回路の制御信号の生成方法であっ
て、 前記リードバッファへの読出しを指示するリードストロ
ーブ信号が、読出しを指示している時、前記クロック信
号に同期して反転する第１のパルス信号を生成し、前記
リードストローブ信号が、読出しを指示していない時、
前記反転動作を停止して、ハイレベル又はローレベルの
一定の信号を継続して出力する第１の工程と、 前記第１の工程で生成された信号を前記内部クロック信
号に同期させて１クロック分シフトせしめる第２の工程
と、 前記第１の工程で生成された信号と前記第２の工程で生
成された信号との排他的論理和をとり、その結果得られ
た信号を読出し用のクロック信号にする第３の工程と、 で構成したことを特徴とする半導体集積回路の制御信号
の生成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20756999A JP3246487B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路とその制御信号の生成方法 |
| US09/618,928 US6492858B1 (en) | 1999-07-22 | 2000-07-18 | Semiconductor integrated circuit and method for generating a control signal therefor |
| DE10035136A DE10035136B4 (de) | 1999-07-22 | 2000-07-19 | Integrierte Halbleiterschaltung und Verfahren zum Erzeugen eines Steuersignals dafür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20756999A JP3246487B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路とその制御信号の生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036512A JP2001036512A (ja) | 2001-02-09 |
| JP3246487B2 true JP3246487B2 (ja) | 2002-01-15 |
Family
ID=16541932
Family Applications (1)
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