JP2001057078A - パケットコマンド駆動型メモリ素子のロード信号発生回路 - Google Patents
パケットコマンド駆動型メモリ素子のロード信号発生回路Info
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Abstract
(57)【要約】
【課題】 コアブロックから読み出したデータを出力パ
ッドに転送するロード信号をクロック信号に正確に同期
して発生するデータ読み出し用ロード信号発生回路を提
供する。 【解決手段】第１入力信号が入力されて第１内部信号を
発生する第１信号発生手段と、クロック信号に応答し第
２入力信号が入力され第２内部信号を発生する第２信号
発生手段と、第３入力信号が入力され第３内部信号を発
生する第３信号発生手段と、第１信号発生手段から発生
した第１内部信号と第２信号発生手段から発生した第２
内部信号とを第３信号発生手段から発生した第３内部信
号によって第１内部信号を選択して出力或いは第２内部
信号を選択し、クロック信号に同期したロード信号を発
生する第４信号発生手段を含む。
ッドに転送するロード信号をクロック信号に正確に同期
して発生するデータ読み出し用ロード信号発生回路を提
供する。 【解決手段】第１入力信号が入力されて第１内部信号を
発生する第１信号発生手段と、クロック信号に応答し第
２入力信号が入力され第２内部信号を発生する第２信号
発生手段と、第３入力信号が入力され第３内部信号を発
生する第３信号発生手段と、第１信号発生手段から発生
した第１内部信号と第２信号発生手段から発生した第２
内部信号とを第３信号発生手段から発生した第３内部信
号によって第１内部信号を選択して出力或いは第２内部
信号を選択し、クロック信号に同期したロード信号を発
生する第４信号発生手段を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、パケットコマンド
（ｐａｃｋｅｔ ｃａｍｍａｎｄ）駆動型メモリ素子の
ロード信号発生回路に関し、特にコアブロックから読み
出したデータを出力パッドに転送するロード信号をクロ
ック信号に正確に同期して発生するデータ読み出し用ロ
ード信号発生回路に関する。
（ｐａｃｋｅｔ ｃａｍｍａｎｄ）駆動型メモリ素子の
ロード信号発生回路に関し、特にコアブロックから読み
出したデータを出力パッドに転送するロード信号をクロ
ック信号に正確に同期して発生するデータ読み出し用ロ
ード信号発生回路に関する。
【０００２】
【従来の技術】図１は一般のパケットコマンド駆動型メ
モリ素子、例えばＲＤＲＡＭの様なメモリ素子における
チャンネル構造を示すブロック図である。図１において
は、ロングバス（Ｌｏｎｇｂｕｓ）チャンネル上に多数
の各ＲＤＲＡＭが連結しているが、各ＲＤＲＡＭ毎にＣ
ＴＭとＣＦＭの位相差が異なる。コントローラーから遠
く離れるば離れるほどＣＦＭとＣＴＭの位相差は一層大
きくなる。位相差が“０”の地点からその値が増加して
“１”の地点までの領域を一つのレイテンシードメイン
（ｌａｔｅｎｃｙ ｄｏｍａｉｎ）という。
モリ素子、例えばＲＤＲＡＭの様なメモリ素子における
チャンネル構造を示すブロック図である。図１において
は、ロングバス（Ｌｏｎｇｂｕｓ）チャンネル上に多数
の各ＲＤＲＡＭが連結しているが、各ＲＤＲＡＭ毎にＣ
ＴＭとＣＦＭの位相差が異なる。コントローラーから遠
く離れるば離れるほどＣＦＭとＣＴＭの位相差は一層大
きくなる。位相差が“０”の地点からその値が増加して
“１”の地点までの領域を一つのレイテンシードメイン
（ｌａｔｅｎｃｙ ｄｏｍａｉｎ）という。
【０００３】前記ロングバスチャンネルの場合、コント
ローラーから遠く離れたレイテンシードメインのデバイ
スはデータを速く読み出し、コントローラーから近いレ
イテンシードメインのデバイスはデータを遅く読み出す
ことで、コントローラーは全てのデバイスから同時点に
おいてデータを認識できることになる。
ローラーから遠く離れたレイテンシードメインのデバイ
スはデータを速く読み出し、コントローラーから近いレ
イテンシードメインのデバイスはデータを遅く読み出す
ことで、コントローラーは全てのデバイスから同時点に
おいてデータを認識できることになる。
【０００４】図２乃至図４は従来のｔｄａｃ＿ｅｎ信号
に従う読み出しデータとロード信号ｌｏａｄＲＤｐｉｐ
ｅの波形図である。図２において、ｔｄａｃ＿ｅｎ＜３
＞＝１の場合、ロード信号ｌｏａｄＲＤｐｉｐｅが１サ
イクルの幅を持つが、図３において、ｔｄａｃ＿ｅｎ＜
４＞＝１の場合、信号ｌｏａｄＲＤｐｉｐｅがｔｄａｃ
＿ｅｎ＜３＞＝１の場合より１サイクル遅延される。Ｒ
ＤＲＡＭは、４００ＭＨｚ（２．５ｎｓ周期）だけでな
く、３００ＭＨｚ（３．３ｎｓ）でも動作可能とする必
要があるが、ｔｄａｃ＿ｅｎ＜４＞＝１の時はホールド
時間（ｈｏｌｄｔｉｍｅ）ｔＤＯＨが正確に２．５ｎｓ
（＝４００ＭＨｚでの１サイクル幅）となる。もし、３
００ＭＨｚで動作すれば、読み出しデータの幅はそのま
まであるが、信号ｌｏａｄＲＤｐｉｐｅ＿ｂの幅が広く
なるので、ｔＤＯＨは２．５ｎｓより小さくなる。すな
わち、３００ＭＨｚでもｔＤＯＨ＝２．５ｎｓを維持さ
せるためには信号ｌｏａｄＲＤｐｉｐｅを１／２サイク
ルパルスにする必要がある。
に従う読み出しデータとロード信号ｌｏａｄＲＤｐｉｐ
ｅの波形図である。図２において、ｔｄａｃ＿ｅｎ＜３
＞＝１の場合、ロード信号ｌｏａｄＲＤｐｉｐｅが１サ
イクルの幅を持つが、図３において、ｔｄａｃ＿ｅｎ＜
４＞＝１の場合、信号ｌｏａｄＲＤｐｉｐｅがｔｄａｃ
＿ｅｎ＜３＞＝１の場合より１サイクル遅延される。Ｒ
ＤＲＡＭは、４００ＭＨｚ（２．５ｎｓ周期）だけでな
く、３００ＭＨｚ（３．３ｎｓ）でも動作可能とする必
要があるが、ｔｄａｃ＿ｅｎ＜４＞＝１の時はホールド
時間（ｈｏｌｄｔｉｍｅ）ｔＤＯＨが正確に２．５ｎｓ
（＝４００ＭＨｚでの１サイクル幅）となる。もし、３
００ＭＨｚで動作すれば、読み出しデータの幅はそのま
まであるが、信号ｌｏａｄＲＤｐｉｐｅ＿ｂの幅が広く
なるので、ｔＤＯＨは２．５ｎｓより小さくなる。すな
わち、３００ＭＨｚでもｔＤＯＨ＝２．５ｎｓを維持さ
せるためには信号ｌｏａｄＲＤｐｉｐｅを１／２サイク
ルパルスにする必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、従来は
ロード信号ｌｏａｄＲＤｐｉｐｅの幅が１／２サイクル
である場合、３段のゲートを介して遅延されて出力され
る。これにより、図４に示すようにロード信号が全体的
に右側に遅延されるため、３００ＭＨｚや４００ＭＨｚ
の動作でスペックに規定したデータホールド時間を満た
さない問題点があった。
ロード信号ｌｏａｄＲＤｐｉｐｅの幅が１／２サイクル
である場合、３段のゲートを介して遅延されて出力され
る。これにより、図４に示すようにロード信号が全体的
に右側に遅延されるため、３００ＭＨｚや４００ＭＨｚ
の動作でスペックに規定したデータホールド時間を満た
さない問題点があった。
【０００６】上記のように、コアブロックから読み出し
たデータｒｅａｄ＿ｄａｔａと、この読み出したデータ
を出力パッドにロードするロード信号ｌｏａｄＲＤｐｉ
ｐｅ＿ｂとの間にはスペックに規定したホールド時間を
必ず守る必要がある。
たデータｒｅａｄ＿ｄａｔａと、この読み出したデータ
を出力パッドにロードするロード信号ｌｏａｄＲＤｐｉ
ｐｅ＿ｂとの間にはスペックに規定したホールド時間を
必ず守る必要がある。
【０００７】図５は従来のパケットコマンド駆動型メモ
リ素子におけるデータ読み出し用ロード信号発生回路を
示す図である。図５において、従来のデータ読み出し用
ロード信号発生回路は、テストロード信号ｔｅｓｔＬｏ
ａｄＲＤｐｉｐｅ＿ｂを反転させる第１反転ゲート２１
と、この第１反転ゲート２１の出力信号とＤＡテストモ
ード信号ＤＡＭＯＤＥを入力される第１ＮＡＮＤゲート
２２と、入力信号ｃｘｆｆ３が入力されてクロック信号
ｒｃｌｋに同期され、信号ｃａｓ＿ｉｎ＿ｆｆ４を発生
する第１フリップフロップ２３と、この第１フリップフ
ロップ２３の出力ｃａｓ＿ｉｎ＿ｆｆ４と信号ｔｄａｃ
＿ｅｎ＜３＞が入力される第２ＮＡＮＤゲート２４と、
この第２ＮＡＮＤゲート２４の出力信号ｌｄａｔ＿ｄａ
ｃ３＿ｂと反転信号ｌｄａｔ＿ｄａｃ４＿ｂを二入力と
して入力される第１ＯＲゲート２５と、第１フリップフ
ロップ２３の出力をバッファリングするバッファ２６
と、このバッファ２６の出力信号ｃｘｆｆ４が入力さ
れ、クロック信号ｒｃｌｋに同期されて信号ｃａｓ＿ｏ
ｕｔ＿ｆｆ４を出力信号として発生する第２フリップフ
ロップ２７と、ＤＡテストモード信号ＤＡＭＯＤＥを反
転させる第２反転ゲート２８と、この第２反転ゲート２
８の出力信号、第２フリップフロップ２７の出力信号ｃ
ａｓ＿ｏｕｔ＿ｆｆ４及び信号ｔｄａｃ＿ｅｎ＜４＞が
入力される第３ＮＡＮＤゲート２９と、第２フリップフ
ロップ２７の出力信号ｃａｓ＿ｏｕｔ＿ｆｆ４が入力さ
れてクロック信号ｒｃｌｋがイネーブル信号ＥＮＢとし
て印加され、出力信号ｘ１ｂを発生する第３フリップフ
ロップ３１と、第３ＮＡＮＤゲート２９の出力信号ｔｄ
ａｔ ｄａｃ４＿ｂが入力されてクロック信号ｒｃｌｋ
に同期されて出力信号ｘ２ｂを発生する第４フリップフ
ロップ３２と、第３フリップフロップ３１の出力信号ｘ
１ｂと第４フリップフロップ３２の出力信号ｘ２ｂの反
転信号が入力される第１ＡＮＤゲート３３と、第１ＮＡ
ＮＤゲート２２の反転出力信号と第１ＡＮＤゲート３３
の出力信号とが入力される第２ＯＲゲート３４と、この
第２ＯＲゲート３４の出力信号をＤＡｄａｔａ入力信号
とし、第１ＯＲゲート２５の出力信号を入力信号とし、
第２ＮＯＲゲート３０の出力信号をイネーブル信号ＤＡ
Ｂとし、クロック信号ｒｃｌｋに同期されてロード信号
ＬＤＲＤｐｉｐｅを発生する第５フリップフロップ３５
と、この第５フリップフロップ３５の出力を反転させて
反転ロード信号ｌｏａｄＲＤｐｉｐｅ＿ｂを発生する第
３反転ゲート３６とからなる。
リ素子におけるデータ読み出し用ロード信号発生回路を
示す図である。図５において、従来のデータ読み出し用
ロード信号発生回路は、テストロード信号ｔｅｓｔＬｏ
ａｄＲＤｐｉｐｅ＿ｂを反転させる第１反転ゲート２１
と、この第１反転ゲート２１の出力信号とＤＡテストモ
ード信号ＤＡＭＯＤＥを入力される第１ＮＡＮＤゲート
２２と、入力信号ｃｘｆｆ３が入力されてクロック信号
ｒｃｌｋに同期され、信号ｃａｓ＿ｉｎ＿ｆｆ４を発生
する第１フリップフロップ２３と、この第１フリップフ
ロップ２３の出力ｃａｓ＿ｉｎ＿ｆｆ４と信号ｔｄａｃ
＿ｅｎ＜３＞が入力される第２ＮＡＮＤゲート２４と、
この第２ＮＡＮＤゲート２４の出力信号ｌｄａｔ＿ｄａ
ｃ３＿ｂと反転信号ｌｄａｔ＿ｄａｃ４＿ｂを二入力と
して入力される第１ＯＲゲート２５と、第１フリップフ
ロップ２３の出力をバッファリングするバッファ２６
と、このバッファ２６の出力信号ｃｘｆｆ４が入力さ
れ、クロック信号ｒｃｌｋに同期されて信号ｃａｓ＿ｏ
ｕｔ＿ｆｆ４を出力信号として発生する第２フリップフ
ロップ２７と、ＤＡテストモード信号ＤＡＭＯＤＥを反
転させる第２反転ゲート２８と、この第２反転ゲート２
８の出力信号、第２フリップフロップ２７の出力信号ｃ
ａｓ＿ｏｕｔ＿ｆｆ４及び信号ｔｄａｃ＿ｅｎ＜４＞が
入力される第３ＮＡＮＤゲート２９と、第２フリップフ
ロップ２７の出力信号ｃａｓ＿ｏｕｔ＿ｆｆ４が入力さ
れてクロック信号ｒｃｌｋがイネーブル信号ＥＮＢとし
て印加され、出力信号ｘ１ｂを発生する第３フリップフ
ロップ３１と、第３ＮＡＮＤゲート２９の出力信号ｔｄ
ａｔ ｄａｃ４＿ｂが入力されてクロック信号ｒｃｌｋ
に同期されて出力信号ｘ２ｂを発生する第４フリップフ
ロップ３２と、第３フリップフロップ３１の出力信号ｘ
１ｂと第４フリップフロップ３２の出力信号ｘ２ｂの反
転信号が入力される第１ＡＮＤゲート３３と、第１ＮＡ
ＮＤゲート２２の反転出力信号と第１ＡＮＤゲート３３
の出力信号とが入力される第２ＯＲゲート３４と、この
第２ＯＲゲート３４の出力信号をＤＡｄａｔａ入力信号
とし、第１ＯＲゲート２５の出力信号を入力信号とし、
第２ＮＯＲゲート３０の出力信号をイネーブル信号ＤＡ
Ｂとし、クロック信号ｒｃｌｋに同期されてロード信号
ＬＤＲＤｐｉｐｅを発生する第５フリップフロップ３５
と、この第５フリップフロップ３５の出力を反転させて
反転ロード信号ｌｏａｄＲＤｐｉｐｅ＿ｂを発生する第
３反転ゲート３６とからなる。
【０００８】このような従来のメモリ素子のロード信号
発生回路の動作を、図９の波形図を参照して以下に説明
する。
発生回路の動作を、図９の波形図を参照して以下に説明
する。
【０００９】第５フリップフロップ３５は、イネーブル
信号ＤＡＢがハイ状態の場合、クロック信号ｒｃｌｋに
同期されてＤ入力端子に入力される信号をラッチし、イ
ネーブル信号ＤＡＢがロー状態の場合、クロック信号ｒ
ｃｌｋとは無関係にＤＡｄａｔａ入力端子の信号をラッ
チし、その出力信号としてロード信号ＬＤＲＤｐｉｐｅ
を発生する。
信号ＤＡＢがハイ状態の場合、クロック信号ｒｃｌｋに
同期されてＤ入力端子に入力される信号をラッチし、イ
ネーブル信号ＤＡＢがロー状態の場合、クロック信号ｒ
ｃｌｋとは無関係にＤＡｄａｔａ入力端子の信号をラッ
チし、その出力信号としてロード信号ＬＤＲＤｐｉｐｅ
を発生する。
【００１０】ｔｄａｃ＿３＜３＞＝１の場合、第１フリ
ップフロップ２３はクロック信号ｒｃｌｋの立ち上がり
エッジで信号ｃｘｆｆ３が入力されて１クロック遅延さ
れたｃａｓ＿ｉｎ＿ｆｆ４信号を発生し、第１フリップ
フロップ２３の出力信号ｃａｓ＿ｉｎ＿ｆｆ４は論理ゲ
ートである第２ＮＡＮＤゲート２４、第１ＯＲゲート２
５を介して第５フリップフロップ３５の入力Ｄに印加さ
れる。よって、第５フリップフロップ３５はクロック信
号ｒｃｌｋの次の立ち上がりエッジで出力信号ＬｄＲＤ
ｐｉｐｅを正確に出力し、この第５フリップフロップ３
５の出力信号は反転ゲート３６を通して反転されて信号
ｌｏａｄＲＤｐｉｐｅを発生することになる。
ップフロップ２３はクロック信号ｒｃｌｋの立ち上がり
エッジで信号ｃｘｆｆ３が入力されて１クロック遅延さ
れたｃａｓ＿ｉｎ＿ｆｆ４信号を発生し、第１フリップ
フロップ２３の出力信号ｃａｓ＿ｉｎ＿ｆｆ４は論理ゲ
ートである第２ＮＡＮＤゲート２４、第１ＯＲゲート２
５を介して第５フリップフロップ３５の入力Ｄに印加さ
れる。よって、第５フリップフロップ３５はクロック信
号ｒｃｌｋの次の立ち上がりエッジで出力信号ＬｄＲＤ
ｐｉｐｅを正確に出力し、この第５フリップフロップ３
５の出力信号は反転ゲート３６を通して反転されて信号
ｌｏａｄＲＤｐｉｐｅを発生することになる。
【００１１】一方、ｔｄａｃ＿ｅｎ＜４＞＝１の場合、
第１フリップフロップ２３はクロック信号ｒｃｌｋの立
ち上がりエッジで信号ｃｘｆｆ３が入力されて１クロッ
ク遅延された信号ｃａｓ＿ｉｎ＿ｆｆ４を発生し、第２
フリップフロップ２７はバッファ２６を介して第１フリ
ップフロップ２３の出力信号ｃａｓ＿ｉｎ＿ｆｆ４が入
力されて、次のクロック信号ｒｃｌｋの立ち上がりエッ
ジで更に１クロック遅延された信号、すなわち信号ｃｘ
ｆｆ３より２クロック遅延された信号ｃａｓ＿ｏｕｔ＿
ｆｆ４を発生することになる。
第１フリップフロップ２３はクロック信号ｒｃｌｋの立
ち上がりエッジで信号ｃｘｆｆ３が入力されて１クロッ
ク遅延された信号ｃａｓ＿ｉｎ＿ｆｆ４を発生し、第２
フリップフロップ２７はバッファ２６を介して第１フリ
ップフロップ２３の出力信号ｃａｓ＿ｉｎ＿ｆｆ４が入
力されて、次のクロック信号ｒｃｌｋの立ち上がりエッ
ジで更に１クロック遅延された信号、すなわち信号ｃｘ
ｆｆ３より２クロック遅延された信号ｃａｓ＿ｏｕｔ＿
ｆｆ４を発生することになる。
【００１２】この第２フリップフロップ２７の出力信号
ｃａｓ＿ｏｕｔ＿ｆｆ４は、第３フリップフロップ３１
の入力Ｄに印加され、クロック信号ｒｃｌｋの立ち下が
りエッジでイネーブルされて、その反転出力段ＱＢを介
して出力信号ｘ１ｂを発生することになる。
ｃａｓ＿ｏｕｔ＿ｆｆ４は、第３フリップフロップ３１
の入力Ｄに印加され、クロック信号ｒｃｌｋの立ち下が
りエッジでイネーブルされて、その反転出力段ＱＢを介
して出力信号ｘ１ｂを発生することになる。
【００１３】また、第２フリップフロップ２７の出力信
号ｃａｓ＿ｏｕｔ＿ｆｆ４は、第４フリップフロップ３
２の入力Ｄに印加され、クロック信号ｒｃｌｋの立ち上
がりエッジで同期されて、その出力手段Ｑを介して出力
信号ｘ２ｂを発生することになる。
号ｃａｓ＿ｏｕｔ＿ｆｆ４は、第４フリップフロップ３
２の入力Ｄに印加され、クロック信号ｒｃｌｋの立ち上
がりエッジで同期されて、その出力手段Ｑを介して出力
信号ｘ２ｂを発生することになる。
【００１４】第３及び第４フリップフロップ３１及び３
２の出力信号ｘ１ｂ及びｘ２ｂは、第１ＡＮＤゲート３
３及び第２ＯＲゲート３４に印加されて第５フリップフ
ロップ３５に１／２サイクルを持つ信号ｒｄｐｉｐｅを
発生する。このとき、第３及び第４フリップフロップ３
１、３２の出力信号ｘ１ｂ、ｘ２ｂが論理ゲート３３、
３４に印加されて信号ｒｄｐｉｐｅを発生するので、信
号ｒｄｐｉｐｅは１／２サイクルの幅を持つと同時に、
遅延を持つことになる。
２の出力信号ｘ１ｂ及びｘ２ｂは、第１ＡＮＤゲート３
３及び第２ＯＲゲート３４に印加されて第５フリップフ
ロップ３５に１／２サイクルを持つ信号ｒｄｐｉｐｅを
発生する。このとき、第３及び第４フリップフロップ３
１、３２の出力信号ｘ１ｂ、ｘ２ｂが論理ゲート３３、
３４に印加されて信号ｒｄｐｉｐｅを発生するので、信
号ｒｄｐｉｐｅは１／２サイクルの幅を持つと同時に、
遅延を持つことになる。
【００１５】第２ＯＲゲート３４を介して発生する信号
ｒｄｐｉｐｅは第５フリップフロップ３５の入力信号Ｄ
Ａｄａｔａに印加される。このとき、第５フリップフロ
ップ３５はクロック信号ｒｃｌｋと無関係に前記入力信
号ＤＡｄａｔａがラッチされ遅延されて最終的に信号ｌ
ｏａｄＲＤｐｉｐｅを出力信号として発生する。第５フ
リップフロップ３５から発生した信号ｌｏａｄＲＤｐｉ
ｐｅはインバータ３６を介して反転されて信号ｌｏａｄ
ＲＤｐｉｐｅ＿ｂを発生することになる。
ｒｄｐｉｐｅは第５フリップフロップ３５の入力信号Ｄ
Ａｄａｔａに印加される。このとき、第５フリップフロ
ップ３５はクロック信号ｒｃｌｋと無関係に前記入力信
号ＤＡｄａｔａがラッチされ遅延されて最終的に信号ｌ
ｏａｄＲＤｐｉｐｅを出力信号として発生する。第５フ
リップフロップ３５から発生した信号ｌｏａｄＲＤｐｉ
ｐｅはインバータ３６を介して反転されて信号ｌｏａｄ
ＲＤｐｉｐｅ＿ｂを発生することになる。
【００１６】図６は図５の第５フリップフロップ３５の
詳細図である。図６を参照すれば、ＤＡモードではデー
タイネーブル信号ＤＡＢにより伝達ゲート３６１がター
ンオンされて入力段ＤＡｄａｔａに印加される信号ｒｄ
ｐｉｐｅを直ちにロード信号ＬｄＲｄｐｉｐｅに出力す
る。定常動作時にはクロック端子ＣＬＫに印加されるク
ロック信号ｒｃｌｋを用いて論理ゲート３５１−３５４
を介して伝達ゲート３５５、３５８の制御信号（ｓｃ
ｋ、ｓｃｋｂ）、（ｍｃｋ、ｍｃｋｂ）を発生し、この
制御信号（ｓｃｋ、ｓｃｋｂ）、（ｍｃｋ、ｍｃｋｂ）
により伝達ゲート３５５、３５８を駆動し、伝達ゲート
３５５、３５８を介して入力Ｄに印加される信号ｒｄｐ
ｉｐｅＥｎ＿ｄｌｙをロード信号ＬｄＲｄｐｉｐｅに発
生することになる。
詳細図である。図６を参照すれば、ＤＡモードではデー
タイネーブル信号ＤＡＢにより伝達ゲート３６１がター
ンオンされて入力段ＤＡｄａｔａに印加される信号ｒｄ
ｐｉｐｅを直ちにロード信号ＬｄＲｄｐｉｐｅに出力す
る。定常動作時にはクロック端子ＣＬＫに印加されるク
ロック信号ｒｃｌｋを用いて論理ゲート３５１−３５４
を介して伝達ゲート３５５、３５８の制御信号（ｓｃ
ｋ、ｓｃｋｂ）、（ｍｃｋ、ｍｃｋｂ）を発生し、この
制御信号（ｓｃｋ、ｓｃｋｂ）、（ｍｃｋ、ｍｃｋｂ）
により伝達ゲート３５５、３５８を駆動し、伝達ゲート
３５５、３５８を介して入力Ｄに印加される信号ｒｄｐ
ｉｐｅＥｎ＿ｄｌｙをロード信号ＬｄＲｄｐｉｐｅに発
生することになる。
【００１７】上記の様な従来のロード信号発生回路は、
ｔｄａｃ＿ｅｎ＜４＞の場合、クロック信号と無関係に
フリップフロップの入力ＤＡｄａｔａに印加される信号
ｒｄｐｉｐｅをロード信号ＬｄＲｄｐｉｐｅに発生して
いた。このとき、信号ｃａｓ＿ｏｕｔ＿ｆｆ４が２個の
論理ゲートを介して遅延されて信号ｒｄｐｉｐｅを発生
するため、遅延しすぎることになる。
ｔｄａｃ＿ｅｎ＜４＞の場合、クロック信号と無関係に
フリップフロップの入力ＤＡｄａｔａに印加される信号
ｒｄｐｉｐｅをロード信号ＬｄＲｄｐｉｐｅに発生して
いた。このとき、信号ｃａｓ＿ｏｕｔ＿ｆｆ４が２個の
論理ゲートを介して遅延されて信号ｒｄｐｉｐｅを発生
するため、遅延しすぎることになる。
【００１８】よって、ｔｄａｃ＿ｅｎ＜４＞で１／２サ
イクルを持つ信号ｌｏａｄＲＤｐｉｐｅを発生すること
になるが、遅延しすぎるため、充分なデータホールド時
間を確保できない。すなわち、信号ｌｏａｄＲＤｐｉｐ
ｅが１／２サイクルを持つことになるが、図９に示すよ
うに、論理ゲートを介して全体的に共に右側に遅延され
て、図４に示すようにデータホールド時間がスペックに
規定した２．５ｎｓを満たさない問題があった。
イクルを持つ信号ｌｏａｄＲＤｐｉｐｅを発生すること
になるが、遅延しすぎるため、充分なデータホールド時
間を確保できない。すなわち、信号ｌｏａｄＲＤｐｉｐ
ｅが１／２サイクルを持つことになるが、図９に示すよ
うに、論理ゲートを介して全体的に共に右側に遅延され
て、図４に示すようにデータホールド時間がスペックに
規定した２．５ｎｓを満たさない問題があった。
【００１９】本発明は、上記の問題に鑑みてなされたも
ので、その目的は、クロック信号に同期された１／２サ
イクルを持ち、充分なデータ保有時間を持つロード信号
を発生するためのパケットコマンド駆動型メモリ素子の
ロード信号発生回路を提供することにある。
ので、その目的は、クロック信号に同期された１／２サ
イクルを持ち、充分なデータ保有時間を持つロード信号
を発生するためのパケットコマンド駆動型メモリ素子の
ロード信号発生回路を提供することにある。
【００２０】本発明の他の目的は、回路構成が簡単でチ
ップサイズが小さなパケットコマンド駆動型メモリ素子
のロード信号発生回路を提供することにある。
ップサイズが小さなパケットコマンド駆動型メモリ素子
のロード信号発生回路を提供することにある。
【００２１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、コアブロックからデータをロードする
ロード信号を発生するパケットコマンド駆動型メモリ素
子において、第１入力信号が入力されて第１内部信号を
発生する第１信号発生手段と；クロック信号に応答して
第２入力信号が入力されて第２内部信号を発生する第２
信号発生手段と；第３入力信号が入力されて第３内部信
号を発生する第３信号発生手段と；前記第１信号発生手
段から発生した第１内部信号と前記第２信号発生手段か
ら発生した第２内部信号とを二入力とし、前記第３信号
発生手段から発生した第３内部信号によって第１内部信
号を選択して出力したり或いは第２内部信号を選択し
て、クロック信号に同期したロード信号を発生する第４
信号発生手段とを含むことを特徴とする。
めに、本発明は、コアブロックからデータをロードする
ロード信号を発生するパケットコマンド駆動型メモリ素
子において、第１入力信号が入力されて第１内部信号を
発生する第１信号発生手段と；クロック信号に応答して
第２入力信号が入力されて第２内部信号を発生する第２
信号発生手段と；第３入力信号が入力されて第３内部信
号を発生する第３信号発生手段と；前記第１信号発生手
段から発生した第１内部信号と前記第２信号発生手段か
ら発生した第２内部信号とを二入力とし、前記第３信号
発生手段から発生した第３内部信号によって第１内部信
号を選択して出力したり或いは第２内部信号を選択し
て、クロック信号に同期したロード信号を発生する第４
信号発生手段とを含むことを特徴とする。
【００２２】前記第１信号発生手段は、入力された第１
入力信号を反転させて第１内部信号を発生するインバー
タからなり、前記第３信号発生手段は、入力された第３
入力信号を反転させて第３内部信号を発生するインバー
タからなることを特徴とする。
入力信号を反転させて第１内部信号を発生するインバー
タからなり、前記第３信号発生手段は、入力された第３
入力信号を反転させて第３内部信号を発生するインバー
タからなることを特徴とする。
【００２３】前記第２信号発生手段は、クロック信号の
立ち上がりエッジに同期して第２入力信号を１サイクル
遅延させて出力信号を発生する第１フリップフロップ
と；入力された第１フリップフロップの出力信号と第４
入力信号とを論理組合せする第１ＮＡＮＤゲートと；ク
ロック信号の立ち下がりエッジによりイネーブルされて
第１フリップフロップの出力信号をラッチする第２フリ
ップフロップと；第１フリップフロップの出力信号をバ
ッファリングするバッファ手段と；クロック信号の立ち
上がりエッジに同期してバッファ手段の出力信号を１サ
イクル遅延させた出力信号を発生する第３フリップフロ
ップと；第２及び第３フリップフロップの出力信号と第
４入力信号とを入力される第２ＮＡＮＤゲートと；第１
及び第２ＮＡＮＤゲートの出力信号の反転信号を入力さ
れて第２内部信号を発生するＯＲゲートとを含むことを
特徴とする。
立ち上がりエッジに同期して第２入力信号を１サイクル
遅延させて出力信号を発生する第１フリップフロップ
と；入力された第１フリップフロップの出力信号と第４
入力信号とを論理組合せする第１ＮＡＮＤゲートと；ク
ロック信号の立ち下がりエッジによりイネーブルされて
第１フリップフロップの出力信号をラッチする第２フリ
ップフロップと；第１フリップフロップの出力信号をバ
ッファリングするバッファ手段と；クロック信号の立ち
上がりエッジに同期してバッファ手段の出力信号を１サ
イクル遅延させた出力信号を発生する第３フリップフロ
ップと；第２及び第３フリップフロップの出力信号と第
４入力信号とを入力される第２ＮＡＮＤゲートと；第１
及び第２ＮＡＮＤゲートの出力信号の反転信号を入力さ
れて第２内部信号を発生するＯＲゲートとを含むことを
特徴とする。
【００２４】前記第４信号発生手段は、第１信号発生手
段から発生する第１内部信号を第１入力信号として入力
され、前記第２信号発生手段から発生する第２内部信号
を第２入力信号として入力され、前記第３信号発生手段
から発生する第３内部信号をイネーブル信号として入力
され、前記イネーブル信号がロー状態（ｌｏｗ ｓｔａ
ｔｅ）の場合には前記第１入力信号を選択してロード信
号として発生し、前記イネーブル信号がハイ状態（ｈｉ
ｇｈ ｓｔａｔｅ）の場合には前記第２入力信号を選択
して第５入力信号がハイ状態か或いはロー状態かによっ
てクロック信号の立ち上がり及び立ち下がりエッジに同
期させ或いはクロックの立ち上がりエッジのみに同期さ
せてロード信号を発生する第４フリップフロップからな
ることを特徴とする。
段から発生する第１内部信号を第１入力信号として入力
され、前記第２信号発生手段から発生する第２内部信号
を第２入力信号として入力され、前記第３信号発生手段
から発生する第３内部信号をイネーブル信号として入力
され、前記イネーブル信号がロー状態（ｌｏｗ ｓｔａ
ｔｅ）の場合には前記第１入力信号を選択してロード信
号として発生し、前記イネーブル信号がハイ状態（ｈｉ
ｇｈ ｓｔａｔｅ）の場合には前記第２入力信号を選択
して第５入力信号がハイ状態か或いはロー状態かによっ
てクロック信号の立ち上がり及び立ち下がりエッジに同
期させ或いはクロックの立ち上がりエッジのみに同期さ
せてロード信号を発生する第４フリップフロップからな
ることを特徴とする。
【００２５】前記第４フリップフロップは、第１制御信
号及び第２制御信号によって第２入力信号を伝達した
り、或いは第３制御信号及び第４制御信号によって第２
入力信号を伝達する第１伝達手段と；第５制御信号によ
って第１入力信号を伝達する第２伝達手段と；第１及び
第２伝達手段を介して伝達された信号をラッチ及び出力
する出力手段と；第５制御信号を発生する第１制御信号
発生手段と；第１制御信号及び第２制御信号を発生する
第２制御信号発生手段と；第３制御信号及び第４制御信
号を発生する第３制御信号発生手段とを備えることを特
徴とする。
号及び第２制御信号によって第２入力信号を伝達した
り、或いは第３制御信号及び第４制御信号によって第２
入力信号を伝達する第１伝達手段と；第５制御信号によ
って第１入力信号を伝達する第２伝達手段と；第１及び
第２伝達手段を介して伝達された信号をラッチ及び出力
する出力手段と；第５制御信号を発生する第１制御信号
発生手段と；第１制御信号及び第２制御信号を発生する
第２制御信号発生手段と；第３制御信号及び第４制御信
号を発生する第３制御信号発生手段とを備えることを特
徴とする。
【００２６】前記第１伝達手段は、第１制御信号によっ
て第２入力信号を伝達する第１伝達ゲートと；第１伝達
ゲートを通過した第２入力信号をラッチする第１ラッチ
手段と；第１ラッチ手段を介してラッチした第２入力信
号を第２制御信号によって伝達する第２伝達ゲートとを
含むことを特徴とする。
て第２入力信号を伝達する第１伝達ゲートと；第１伝達
ゲートを通過した第２入力信号をラッチする第１ラッチ
手段と；第１ラッチ手段を介してラッチした第２入力信
号を第２制御信号によって伝達する第２伝達ゲートとを
含むことを特徴とする。
【００２７】前記第１伝達手段は、第３制御信号によっ
て前記第２入力信号を伝達する第３伝達ゲートと；第３
伝達ゲートを通過した信号をラッチする第２ラッチ手段
と；第２ラッチ手段を通過した第２入力信号を第４制御
信号によって伝達する第４伝達ゲートとを含むことを特
徴とする。
て前記第２入力信号を伝達する第３伝達ゲートと；第３
伝達ゲートを通過した信号をラッチする第２ラッチ手段
と；第２ラッチ手段を通過した第２入力信号を第４制御
信号によって伝達する第４伝達ゲートとを含むことを特
徴とする。
【００２８】前記第２伝達手段は、第１入力信号を反転
させる第１インバータと、前記第５制御信号によって前
記第１インバータを介して反転された前記第１入力信号
を伝達する第５伝達ゲートとを含むことを特徴とする。
させる第１インバータと、前記第５制御信号によって前
記第１インバータを介して反転された前記第１入力信号
を伝達する第５伝達ゲートとを含むことを特徴とする。
【００２９】前記出力手段は、第１伝達手段の第２伝達
ゲートを通過した信号または第４伝達ゲートを通過した
信号と、第５伝達ゲートを通過した信号とをラッチする
第３ラッチ手段と；第３ラッチ手段を介してラッチされ
た信号を反転させて出力信号のロード信号として出力す
る第２インバータとを含むことを特徴とする。
ゲートを通過した信号または第４伝達ゲートを通過した
信号と、第５伝達ゲートを通過した信号とをラッチする
第３ラッチ手段と；第３ラッチ手段を介してラッチされ
た信号を反転させて出力信号のロード信号として出力す
る第２インバータとを含むことを特徴とする。
【００３０】前記第１制御信号発生手段は、入力された
前記イネーブル信号を反転させて第５制御信号として発
生する第３インバータからなることを特徴とする。
前記イネーブル信号を反転させて第５制御信号として発
生する第３インバータからなることを特徴とする。
【００３１】前記第２制御信号発生手段は、イネーブル
信号とクロック信号を否定論理積して第４反転制御信号
を発生する第１ＮＡＮＤゲートと；第１ＮＡＮＤゲート
の出力を反転させて第４制御信号を発生する第４反転ゲ
ートと；第４反転ゲートの出力を反転させて第３反転制
御信号を発生する第５反転ゲートと；第５反転ゲートの
出力を反転させて第３制御信号を発生する第６反転ゲー
トとを含むことを特徴とする。
信号とクロック信号を否定論理積して第４反転制御信号
を発生する第１ＮＡＮＤゲートと；第１ＮＡＮＤゲート
の出力を反転させて第４制御信号を発生する第４反転ゲ
ートと；第４反転ゲートの出力を反転させて第３反転制
御信号を発生する第５反転ゲートと；第５反転ゲートの
出力を反転させて第３制御信号を発生する第６反転ゲー
トとを含むことを特徴とする。
【００３２】前記第３制御信号発生手段は、入力された
前記イネーブル信号と第４入力信号とを否定論理積する
第２ＮＡＮＤゲートと；第２ＮＡＮＤゲートの出力と前
記クロック信号を二入力とし、否定論理和して第２反転
制御信号を発生する第１ＮＯＲゲートと；第１ＮＯＲゲ
ートの出力を反転させて第２制御信号を発生する第７反
転ゲートと；第７反転ゲートの出力信号を反転させて第
１反転制御信号を発生する第８反転ゲートと；第８反転
ゲートの出力信号を反転させて第１制御信号を発生する
第９反転ゲートとを含むことを特徴とする。
前記イネーブル信号と第４入力信号とを否定論理積する
第２ＮＡＮＤゲートと；第２ＮＡＮＤゲートの出力と前
記クロック信号を二入力とし、否定論理和して第２反転
制御信号を発生する第１ＮＯＲゲートと；第１ＮＯＲゲ
ートの出力を反転させて第２制御信号を発生する第７反
転ゲートと；第７反転ゲートの出力信号を反転させて第
１反転制御信号を発生する第８反転ゲートと；第８反転
ゲートの出力信号を反転させて第１制御信号を発生する
第９反転ゲートとを含むことを特徴とする。
【００３３】
【発明の実施の形態】以下、添付図面に基づき、本発明
における好適な実施の形態について詳細に説明する。図
７は本発明によるパケットコマンド駆動型メモリ素子の
ロード信号発生回路を示す回路図である。図７に示すと
おり、本発明のロード信号発生回路は、ｔｅｓｔＬｏａ
ｄＲＤｐｉｐｅ＿ｂ信号が入力されて第１内部信号ｔｅ
ｓｔＬｏａｄＲＤｐｉｐｅを発生する第１信号発生手段
５２と、クロック信号ｒｃｌｋに応答し、信号ｃｘｆｆ
３が入力されて第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙ
を発生する第２信号発生手段５３と、テストモード信号
ＤＡＭＯＤＥが入力されて第３内部信号ＤＡＭＯＤＥ＿
ｂを発生する第３信号発生手段５４と、前記第１信号発
生手段５２から発生した第１内部信号ｔｅｓｔＬｏａｄ
ＲＤｐｉｐｅと前記第２信号発生手段５３から発生した
第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙとを二入力とし
て入力され、前記第３信号発生手段５４から発生した第
３内部信号ＤＡＭＯＤＥ＿ｂによって第１内部信号を選
択して出力したり或いは第２内部信号を選択して、クロ
ック信号に同期されたロード信号ｌｏａｄＲＤｐｉｐｅ
＿ｂを発生する第４信号発生手段５５とを含む。
における好適な実施の形態について詳細に説明する。図
７は本発明によるパケットコマンド駆動型メモリ素子の
ロード信号発生回路を示す回路図である。図７に示すと
おり、本発明のロード信号発生回路は、ｔｅｓｔＬｏａ
ｄＲＤｐｉｐｅ＿ｂ信号が入力されて第１内部信号ｔｅ
ｓｔＬｏａｄＲＤｐｉｐｅを発生する第１信号発生手段
５２と、クロック信号ｒｃｌｋに応答し、信号ｃｘｆｆ
３が入力されて第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙ
を発生する第２信号発生手段５３と、テストモード信号
ＤＡＭＯＤＥが入力されて第３内部信号ＤＡＭＯＤＥ＿
ｂを発生する第３信号発生手段５４と、前記第１信号発
生手段５２から発生した第１内部信号ｔｅｓｔＬｏａｄ
ＲＤｐｉｐｅと前記第２信号発生手段５３から発生した
第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙとを二入力とし
て入力され、前記第３信号発生手段５４から発生した第
３内部信号ＤＡＭＯＤＥ＿ｂによって第１内部信号を選
択して出力したり或いは第２内部信号を選択して、クロ
ック信号に同期されたロード信号ｌｏａｄＲＤｐｉｐｅ
＿ｂを発生する第４信号発生手段５５とを含む。
【００３４】第１信号発生手段５２はｔｅｓｔＬｏａｄ
ＲＤｐｉｐｅ＿ｂ信号が入力され、反転させて第１内部
信号ｔｅｓｔＬｏａｄＲＤｐｉｐｅを発生させる第１イ
ンバータ４１からなり、第３信号発生手段５４はテスト
モード信号ＤＡＭＯＤＥが入力され、反転させて第３内
部信号ＤＡＭＯＤＥ＿ｂとして発生する第２インバータ
４９からなる。
ＲＤｐｉｐｅ＿ｂ信号が入力され、反転させて第１内部
信号ｔｅｓｔＬｏａｄＲＤｐｉｐｅを発生させる第１イ
ンバータ４１からなり、第３信号発生手段５４はテスト
モード信号ＤＡＭＯＤＥが入力され、反転させて第３内
部信号ＤＡＭＯＤＥ＿ｂとして発生する第２インバータ
４９からなる。
【００３５】第２信号発生手段５３は、前記クロック信
号ｒｃｌｋの立ち上がりエッジで同期されて入力信号ｃ
ｘｆｆ３を１サイクル遅延させて出力信号ｃａｓ＿ｉｎ
＿ｆｆ４を発生する第１フリップフロップ４２と、この
第１フリップフロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆ
ｆ４と信号ｔｄａｃ＿ｅｎ＜３＞が入力されて論理組合
せして信号ｌｄａｔ＿ｄａｃ３＿ｂを発生する第１ＮＡ
ＮＤゲート４３と、前記クロック信号ｒｃｌｋがイネー
ブル信号ＥＮＢとして第１フリップフロップ４２の出力
信号ｃａｓ＿ｉｎ＿ｆｆ４をラッチして信号ｘ１ｂを発
生する第２フリップフロップ４４と、前記第１フリップ
フロップ４２の出力信号をバッファリングするバッファ
手段４５と、クロック信号ｒｃｌｋの立ち上がりエッジ
で同期されてバッファ手段の出力を入力として出力信号
ｘ２ｂを発生する第３フリップフロップ４６と、第２及
び第３フリップフロップ４４及び４６の出力信号ｘ１
ｂ、ｘ２ｂと信号ｔｄａｃ＿ｅｎ＜４＞が入力されて否
定論理積して信号ｌｄａｔ＿ｄａｃ４＿ｂ＜４＞を発生
する第２ＮＡＮＤゲート４７と、第１及び第２ＮＡＮＤ
ゲート４３及び４７の出力信号の反転信号が入力されて
第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙを発生する第１
ＯＲゲート４８とからなる。
号ｒｃｌｋの立ち上がりエッジで同期されて入力信号ｃ
ｘｆｆ３を１サイクル遅延させて出力信号ｃａｓ＿ｉｎ
＿ｆｆ４を発生する第１フリップフロップ４２と、この
第１フリップフロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆ
ｆ４と信号ｔｄａｃ＿ｅｎ＜３＞が入力されて論理組合
せして信号ｌｄａｔ＿ｄａｃ３＿ｂを発生する第１ＮＡ
ＮＤゲート４３と、前記クロック信号ｒｃｌｋがイネー
ブル信号ＥＮＢとして第１フリップフロップ４２の出力
信号ｃａｓ＿ｉｎ＿ｆｆ４をラッチして信号ｘ１ｂを発
生する第２フリップフロップ４４と、前記第１フリップ
フロップ４２の出力信号をバッファリングするバッファ
手段４５と、クロック信号ｒｃｌｋの立ち上がりエッジ
で同期されてバッファ手段の出力を入力として出力信号
ｘ２ｂを発生する第３フリップフロップ４６と、第２及
び第３フリップフロップ４４及び４６の出力信号ｘ１
ｂ、ｘ２ｂと信号ｔｄａｃ＿ｅｎ＜４＞が入力されて否
定論理積して信号ｌｄａｔ＿ｄａｃ４＿ｂ＜４＞を発生
する第２ＮＡＮＤゲート４７と、第１及び第２ＮＡＮＤ
ゲート４３及び４７の出力信号の反転信号が入力されて
第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙを発生する第１
ＯＲゲート４８とからなる。
【００３６】第４信号発生手段５５は、第１信号発生手
段５２から発生する第１内部信号ｔｅｓｔＬｏａｄＲＤ
ｐｉｐｅが第１入力信号ＤＡｄａｔａとして入力され、
第２信号発生手段５３から発生する第２内部信号ｒｄｐ
ｉｐｅＥｎ＿ｄｌｙが第２入力信号として入力され、入
力信号のｔｄａｃ＿ｅｎ＜４＞を入力信号ｎｄ＿ｅｎと
して用い、第３信号発生手段５４から発生する信号ＤＡ
ＭＯＤＥ＿ｂがイネーブル信号ＤＡＢとして入力され、
このイネーブル信号ＤＡＢがロー状態（ｌｏｗｓｔａｔ
ｅ）の場合、第１入力信号ＤＡｄａｔａを選択してロー
ド信号ＬｄＲｄｐｉｐｅとして発生し、イネーブル信号
ＤＡＢがハイ状態（ｈｉｇｈ ｓｔａｔｅ）の場合、更
に信号ｎｄ＿ｅｎがロー状態の時はＤ入力信号をｒｃｌ
ｋの立ち上がりエッジでだけ同期させて出力し、信号ｎ
ｄ＿ｅｎがハイ状態の時はＤ入力信号をｒｃｌｋの立ち
上がりエッジと立ち下がりエッジの両エッジとも同期さ
せて出力する第４フリップフロップ５０と、この第４フ
リップフロップ５０から発生したロード信号ＬｄＲｄｐ
ｉｐｅを反転させて反転ロード信号ｌｏａｄＲＤｐｉｐ
ｅ ｂを発生する第３インバータ５１とからなる。
段５２から発生する第１内部信号ｔｅｓｔＬｏａｄＲＤ
ｐｉｐｅが第１入力信号ＤＡｄａｔａとして入力され、
第２信号発生手段５３から発生する第２内部信号ｒｄｐ
ｉｐｅＥｎ＿ｄｌｙが第２入力信号として入力され、入
力信号のｔｄａｃ＿ｅｎ＜４＞を入力信号ｎｄ＿ｅｎと
して用い、第３信号発生手段５４から発生する信号ＤＡ
ＭＯＤＥ＿ｂがイネーブル信号ＤＡＢとして入力され、
このイネーブル信号ＤＡＢがロー状態（ｌｏｗｓｔａｔ
ｅ）の場合、第１入力信号ＤＡｄａｔａを選択してロー
ド信号ＬｄＲｄｐｉｐｅとして発生し、イネーブル信号
ＤＡＢがハイ状態（ｈｉｇｈ ｓｔａｔｅ）の場合、更
に信号ｎｄ＿ｅｎがロー状態の時はＤ入力信号をｒｃｌ
ｋの立ち上がりエッジでだけ同期させて出力し、信号ｎ
ｄ＿ｅｎがハイ状態の時はＤ入力信号をｒｃｌｋの立ち
上がりエッジと立ち下がりエッジの両エッジとも同期さ
せて出力する第４フリップフロップ５０と、この第４フ
リップフロップ５０から発生したロード信号ＬｄＲｄｐ
ｉｐｅを反転させて反転ロード信号ｌｏａｄＲＤｐｉｐ
ｅ ｂを発生する第３インバータ５１とからなる。
【００３７】図８は図７のロード信号発生回路における
第４フリップフロップ５０の詳細図である。図８におい
て、第４フリップフロップ５０は、第１制御信号ｃｃｋ
とｃｃｋｂ及び第２制御信号ｃｋとｃｋｂによって第２
入力信号Ｄを伝達したり、或いは第３制御信号ｍｃｋと
ｍｃｋｂ及び第４制御信号ｓｃｋとｓｃｋｂによって第
２入力信号Ｄを伝達する第１伝達手段と、第５制御信号
ｄａ及び信号ＤＡＢによって第１入力信号ＤＡｄａｔａ
を伝達する第２伝達手段と、第１及び第２伝達手段を介
して伝達された信号をラッチ及び出力する出力手段とを
備える。
第４フリップフロップ５０の詳細図である。図８におい
て、第４フリップフロップ５０は、第１制御信号ｃｃｋ
とｃｃｋｂ及び第２制御信号ｃｋとｃｋｂによって第２
入力信号Ｄを伝達したり、或いは第３制御信号ｍｃｋと
ｍｃｋｂ及び第４制御信号ｓｃｋとｓｃｋｂによって第
２入力信号Ｄを伝達する第１伝達手段と、第５制御信号
ｄａ及び信号ＤＡＢによって第１入力信号ＤＡｄａｔａ
を伝達する第２伝達手段と、第１及び第２伝達手段を介
して伝達された信号をラッチ及び出力する出力手段とを
備える。
【００３８】前記第１伝達手段は、第１制御信号ｃｃｋ
及びｃｃｋｂによって第２入力信号Ｄを伝達する第１伝
達ゲート５１０と、この第１伝達ゲート５１０を通過し
た第２入力信号をラッチする１対のインバータ５１１、
５１２からなる第１ラッチ手段と、この第１ラッチ手段
を介してラッチされた第２入力信号を第２制御信号ｃｋ
とｃｋｂによって伝達する第２伝達ゲートとを含む。
及びｃｃｋｂによって第２入力信号Ｄを伝達する第１伝
達ゲート５１０と、この第１伝達ゲート５１０を通過し
た第２入力信号をラッチする１対のインバータ５１１、
５１２からなる第１ラッチ手段と、この第１ラッチ手段
を介してラッチされた第２入力信号を第２制御信号ｃｋ
とｃｋｂによって伝達する第２伝達ゲートとを含む。
【００３９】また、前記第１伝達手段は、第３制御信号
ｍｃｋとｍｃｋｂとによって第２入力信号Ｄを伝達する
第３伝達ゲート５１４と、この第３伝達ゲート５１４を
通過した信号をラッチする１対のインバータ５１５、５
１６からなる第２ラッチ手段と、この第２ラッチ手段を
通過した第２入力信号を第４制御信号ｓｃｋとｓｃｋｂ
とによって伝達する第４伝達ゲート５１７とを含む。
ｍｃｋとｍｃｋｂとによって第２入力信号Ｄを伝達する
第３伝達ゲート５１４と、この第３伝達ゲート５１４を
通過した信号をラッチする１対のインバータ５１５、５
１６からなる第２ラッチ手段と、この第２ラッチ手段を
通過した第２入力信号を第４制御信号ｓｃｋとｓｃｋｂ
とによって伝達する第４伝達ゲート５１７とを含む。
【００４０】前記第２伝達手段は、第１入力信号ＤＡｄ
ａｔａを反転させる第１インバータ５１８と、第５制御
信号ｄａと信号ＤＡＢによって第１インバータ５１８を
介して反転された第１入力信号ＤＡｄａｔａを伝達する
第５伝達ゲート５２０とを含む。
ａｔａを反転させる第１インバータ５１８と、第５制御
信号ｄａと信号ＤＡＢによって第１インバータ５１８を
介して反転された第１入力信号ＤＡｄａｔａを伝達する
第５伝達ゲート５２０とを含む。
【００４１】前記出力手段は、第１伝達手段の第２伝達
ゲート５１３を通過した信号または第４伝達ゲート５１
７を通過した信号をラッチする１対のインバータ５２
１、５２２からなる第３ラッチ手段と、この第３ラッチ
手段を介してラッチされた信号を反転させて出力信号の
ロード信号ＬｄＲｄｐｉｐｅとして出力する第２インバ
ータ５２３とを含む。
ゲート５１３を通過した信号または第４伝達ゲート５１
７を通過した信号をラッチする１対のインバータ５２
１、５２２からなる第３ラッチ手段と、この第３ラッチ
手段を介してラッチされた信号を反転させて出力信号の
ロード信号ＬｄＲｄｐｉｐｅとして出力する第２インバ
ータ５２３とを含む。
【００４２】さらに、前記第４フリップフロップ５０
は、第５制御信号ｄａを発生する第１制御信号発生手段
５２６と、第１制御信号ｃｃｋとｃｃｋｂ及び第２制御
信号ｃｋとｃｋｂを発生する第２制御信号発生手段５２
８と、第３制御信号ｍｃｋとｍｃｋｂ及び第４制御信号
ｓｃｋとｓｃｋｂを発生する第３制御信号発生手段５２
７とを備える。
は、第５制御信号ｄａを発生する第１制御信号発生手段
５２６と、第１制御信号ｃｃｋとｃｃｋｂ及び第２制御
信号ｃｋとｃｋｂを発生する第２制御信号発生手段５２
８と、第３制御信号ｍｃｋとｍｃｋｂ及び第４制御信号
ｓｃｋとｓｃｋｂを発生する第３制御信号発生手段５２
７とを備える。
【００４３】前記第１制御信号発生手段５２６は、イネ
ーブル信号ＤＡＢが入力されて反転させ、第５制御信号
ｄａとして発生する第３インバータ５１９を備える。
ーブル信号ＤＡＢが入力されて反転させ、第５制御信号
ｄａとして発生する第３インバータ５１９を備える。
【００４４】前記第３制御信号発生手段５２７は、イネ
ーブル信号ＤＡＢとクロック信号ＣＬＫを否定論理積し
て第４反転制御信号ｓｃｋｂを発生する第１ＮＡＮＤゲ
ート５０１と、この第１ＮＡＮＤゲート５０１の出力を
反転させて第４制御信号ｓｃｋを発生する第４反転ゲー
ト５０２と、この第４反転ゲート５０２の出力を反転さ
せて第３反転制御信号ｍｃｋｂを発生する第５反転ゲー
ト５０３と、この第５反転ゲート５０３の出力を反転さ
せて第３制御信号ｍｃｋを発生する第６反転ゲート５０
４とを備える。
ーブル信号ＤＡＢとクロック信号ＣＬＫを否定論理積し
て第４反転制御信号ｓｃｋｂを発生する第１ＮＡＮＤゲ
ート５０１と、この第１ＮＡＮＤゲート５０１の出力を
反転させて第４制御信号ｓｃｋを発生する第４反転ゲー
ト５０２と、この第４反転ゲート５０２の出力を反転さ
せて第３反転制御信号ｍｃｋｂを発生する第５反転ゲー
ト５０３と、この第５反転ゲート５０３の出力を反転さ
せて第３制御信号ｍｃｋを発生する第６反転ゲート５０
４とを備える。
【００４５】前記第２制御信号発生手段５２８は、イネ
ーブル信号ＤＡＢと信号ｎｄ＿ｅｎが入力されて否定論
理積する第２ＮＡＮＤゲート５０５と、この第２ＮＡＮ
Ｄゲート５０５の出力とクロック信号ＣＬＫを二入力と
して入力されて否定論理和して第２反転制御信号ｃｋｂ
を発生する第１ＮＯＲゲート５０６と、この第１ＮＯＲ
ゲート５０６の出力を反転させて第２制御信号ｃｋを発
生する第７反転ゲート５０７と、この第７反転ゲート５
０７の出力信号を反転させて第１反転制御信号ｃｃｋｂ
を発生する第８反転ゲート５０８と、この第８反転ゲー
ト５０８の出力信号を反転させて第１制御信号ｃｃｋを
発生する第９反転ゲート５０９とを備える。
ーブル信号ＤＡＢと信号ｎｄ＿ｅｎが入力されて否定論
理積する第２ＮＡＮＤゲート５０５と、この第２ＮＡＮ
Ｄゲート５０５の出力とクロック信号ＣＬＫを二入力と
して入力されて否定論理和して第２反転制御信号ｃｋｂ
を発生する第１ＮＯＲゲート５０６と、この第１ＮＯＲ
ゲート５０６の出力を反転させて第２制御信号ｃｋを発
生する第７反転ゲート５０７と、この第７反転ゲート５
０７の出力信号を反転させて第１反転制御信号ｃｃｋｂ
を発生する第８反転ゲート５０８と、この第８反転ゲー
ト５０８の出力信号を反転させて第１制御信号ｃｃｋを
発生する第９反転ゲート５０９とを備える。
【００４６】以上の様な構成を持つ本発明のロード信号
発生回路の動作を、図１０の動作波形図を参照して説明
する。第４フリップフロップ５０は、イネーブル信号Ｄ
ＡＢがハイ状態の場合であって、更に信号ｎｄ＿ｅｎが
ロー状態の時はＤ入力端子をクロック信号ｒｃｌｋの立
ち上がりエッジのみに同期させ、信号ｎｄ＿ｅｎがハイ
状態の時は信号ｒｃｌｋの立ち上がり及び立ち下がりエ
ッジの両エッジとも同期させてラッチし、イネーブル信
号ＤＡＢがロー状態の場合には、クロック信号ｒｃｌｋ
と無関係に入力信号ＤＡｄａｔａ入力端子をラッチし、
その出力信号としてロード信号ＬＤＲＤｐｉｐｅを発生
する。
発生回路の動作を、図１０の動作波形図を参照して説明
する。第４フリップフロップ５０は、イネーブル信号Ｄ
ＡＢがハイ状態の場合であって、更に信号ｎｄ＿ｅｎが
ロー状態の時はＤ入力端子をクロック信号ｒｃｌｋの立
ち上がりエッジのみに同期させ、信号ｎｄ＿ｅｎがハイ
状態の時は信号ｒｃｌｋの立ち上がり及び立ち下がりエ
ッジの両エッジとも同期させてラッチし、イネーブル信
号ＤＡＢがロー状態の場合には、クロック信号ｒｃｌｋ
と無関係に入力信号ＤＡｄａｔａ入力端子をラッチし、
その出力信号としてロード信号ＬＤＲＤｐｉｐｅを発生
する。
【００４７】ｔｄａｃ＿３＜３＞＝１の場合、第１フリ
ップフロップ４２はクロック信号ｒｃｌｋの立ち上がり
エッジで信号ｃｘｆｆ３が入力されて１クロック遅延さ
れた信号ｃａｓ＿ｉｎ＿ｆｆ４を発生し、第１フリップ
フロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆｆ４は論理ゲ
ートである第１ＮＡＮＤゲート４３及び第１ＯＲゲート
４８を介して第４フリップフロップ５０の入力端子Ｄに
印加される。よって、第４フリップフロップ５０はクロ
ック信号ｒｃｌｋの次の立ち上がりエッジで出力信号Ｌ
ＤＲＤｐｉｐｅを正確に出力し、この第４フリップフロ
ップ５０の出力信号は反転ゲート５１を介して反転され
て信号ｌｏａｄＲＤｐｉｐｅを発生することになる。
ップフロップ４２はクロック信号ｒｃｌｋの立ち上がり
エッジで信号ｃｘｆｆ３が入力されて１クロック遅延さ
れた信号ｃａｓ＿ｉｎ＿ｆｆ４を発生し、第１フリップ
フロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆｆ４は論理ゲ
ートである第１ＮＡＮＤゲート４３及び第１ＯＲゲート
４８を介して第４フリップフロップ５０の入力端子Ｄに
印加される。よって、第４フリップフロップ５０はクロ
ック信号ｒｃｌｋの次の立ち上がりエッジで出力信号Ｌ
ＤＲＤｐｉｐｅを正確に出力し、この第４フリップフロ
ップ５０の出力信号は反転ゲート５１を介して反転され
て信号ｌｏａｄＲＤｐｉｐｅを発生することになる。
【００４８】一方、ｔｄａｃ＿ｅｎ＜４＞＝１の場合、
第１フリップフロップ４２はクロック信号ｒｃｌｋの立
ち上がりエッジで信号ｃｘｆｆ３が入力されて１クロッ
ク遅延された信号ｃａｓ＿ｉｎ＿ｆｆ４を発生し、第３
フリップフロップ４６はバッファ４５を介して前記第１
フリップフロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆｆ４
が入力された後、クロック信号ｒｃｌｋの立ち上がりエ
ッジで更に１クロック遅延された信号すなわちｃｘｆｆ
３より２クロック遅延されたｘ２ｂ信号を発生すること
になる。
第１フリップフロップ４２はクロック信号ｒｃｌｋの立
ち上がりエッジで信号ｃｘｆｆ３が入力されて１クロッ
ク遅延された信号ｃａｓ＿ｉｎ＿ｆｆ４を発生し、第３
フリップフロップ４６はバッファ４５を介して前記第１
フリップフロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆｆ４
が入力された後、クロック信号ｒｃｌｋの立ち上がりエ
ッジで更に１クロック遅延された信号すなわちｃｘｆｆ
３より２クロック遅延されたｘ２ｂ信号を発生すること
になる。
【００４９】又、前記第１フリップフロップ４２の出力
信号ｃａｓ＿ｉｎ＿ｆｆ４は、第２フリップフロップ４
４の入力端子Ｄに印加され、クロック信号ｒｃｌｋの立
ち下がりエッジでイネーブルされて、その反転出力手段
Ｑを介して出力信号ｘ１ｂを出力することになる。
信号ｃａｓ＿ｉｎ＿ｆｆ４は、第２フリップフロップ４
４の入力端子Ｄに印加され、クロック信号ｒｃｌｋの立
ち下がりエッジでイネーブルされて、その反転出力手段
Ｑを介して出力信号ｘ１ｂを出力することになる。
【００５０】また、前記第２及び第３フリップフロップ
４４及び４６の出力信号ｘ１ｂ、ｘ２ｂと信号ｔｄａｃ
＿ｅｎ＜４＞が、第２ＮＡＮＤゲート４７に印加され、
信号ｌｄａｔ＿ｄａｃ４＿ｂを発生して信号ｒｄｐｉｐ
ｅＥｎ−Ｄｌｙを第４フリップフロップ５０の入力Ｄに
出力する。
４４及び４６の出力信号ｘ１ｂ、ｘ２ｂと信号ｔｄａｃ
＿ｅｎ＜４＞が、第２ＮＡＮＤゲート４７に印加され、
信号ｌｄａｔ＿ｄａｃ４＿ｂを発生して信号ｒｄｐｉｐ
ｅＥｎ−Ｄｌｙを第４フリップフロップ５０の入力Ｄに
出力する。
【００５１】上記のような本発明のロード信号発生回路
は、ｔｄａｃ＿ｅｎ＜４＞＝１の場合、第２及び第３フ
リップフロップ４４及び４６を介して出力信号ｘ１ｂ、
ｘ２ｂを発生して第２ＮＡＮＤゲート４７を介して１／
２サイクルの幅を持つ信号ｌｄａｔ＿ｄａｃ４＿ｂを発
生させ、これが更に第１ＯＲゲート４８を介して信号ｒ
ｄｐｉｐｅＥｎ＿Ｄｌｙを発生し、第４フリップフロッ
プはこの１／２サイクルの幅の信号ｒｄｐｉｐｅＥｎ＿
ｄｌｙをクロック信号ｒｃｌｋの立ち上がり及び立ち下
がりエッジで伝達されるので、図１０に示すように、遅
延なしに正確に１／２サイクルの幅を持つ信号ＬｄＲｄ
ｐｉｐｅを発生することになる。
は、ｔｄａｃ＿ｅｎ＜４＞＝１の場合、第２及び第３フ
リップフロップ４４及び４６を介して出力信号ｘ１ｂ、
ｘ２ｂを発生して第２ＮＡＮＤゲート４７を介して１／
２サイクルの幅を持つ信号ｌｄａｔ＿ｄａｃ４＿ｂを発
生させ、これが更に第１ＯＲゲート４８を介して信号ｒ
ｄｐｉｐｅＥｎ＿Ｄｌｙを発生し、第４フリップフロッ
プはこの１／２サイクルの幅の信号ｒｄｐｉｐｅＥｎ＿
ｄｌｙをクロック信号ｒｃｌｋの立ち上がり及び立ち下
がりエッジで伝達されるので、図１０に示すように、遅
延なしに正確に１／２サイクルの幅を持つ信号ＬｄＲｄ
ｐｉｐｅを発生することになる。
【００５２】このように、第４フリップフロップ５０
は、ｔｄａｃ＿ｅｎ＜３＞＝１の場合はクロックの立ち
上がりエッジのみで動作し、ｔｄａｃ＿ｅｎ＜４＞＝１
の場合はクロックの立ち上がりエッジ及び立ち下がりエ
ッジとも動作することになる。
は、ｔｄａｃ＿ｅｎ＜３＞＝１の場合はクロックの立ち
上がりエッジのみで動作し、ｔｄａｃ＿ｅｎ＜４＞＝１
の場合はクロックの立ち上がりエッジ及び立ち下がりエ
ッジとも動作することになる。
【００５３】すなわち、本発明のロード信号は、信号ｃ
ａｓ＿ｉｎ＿ｆｆ４を従来のようにフリップフロップ２
７を介して１サイクル遅延させて１／２サイクルを持つ
信号ｌｄａｔ＿ｄａｃ４＿ｂを発生するものでなく、信
号ｃａｓ＿ｉｎ＿ｆｆ４をフリップフロップ４４を介し
て遅延させて１／２サイクルを持つ信号ｌｄａｔ＿ｄａ
ｃ＿４を予め発生することになる。
ａｓ＿ｉｎ＿ｆｆ４を従来のようにフリップフロップ２
７を介して１サイクル遅延させて１／２サイクルを持つ
信号ｌｄａｔ＿ｄａｃ４＿ｂを発生するものでなく、信
号ｃａｓ＿ｉｎ＿ｆｆ４をフリップフロップ４４を介し
て遅延させて１／２サイクルを持つ信号ｌｄａｔ＿ｄａ
ｃ＿４を予め発生することになる。
【００５４】図８に示すとおり、第４フリップフロップ
５０は、第２制御信号発生手段５２８の論理ゲートであ
る第２ＮＡＮＤゲート５０５の一入力として信号ｔｄａ
ｃ＿ｅｎ＜４＞が印加される。このため、ｔｄａｃ＿ｅ
ｎ＜４＞＝１の場合は第２制御信号発生手段５２８を介
して制御信号（ｃｋ、ｃｋｂ）、（ｃｃｋ、ｃｃｋｂ）
が発生するので、クロックの立ち下がりエッジで信号ｒ
ｄｐｉｐｅＥｎ＿ｄｌｙが入力されてロード信号ＬｄＲ
ｄｐｉｐｅを発生する第１伝達手段の伝達ゲート５１
０、５１３が駆動されることで、クロックの立ち下がり
エッジでも動作して正確にクロック信号に同期された１
／２サイクルを持つロード信号ＬｄＲｄｐｉｐｅを発生
することになる。
５０は、第２制御信号発生手段５２８の論理ゲートであ
る第２ＮＡＮＤゲート５０５の一入力として信号ｔｄａ
ｃ＿ｅｎ＜４＞が印加される。このため、ｔｄａｃ＿ｅ
ｎ＜４＞＝１の場合は第２制御信号発生手段５２８を介
して制御信号（ｃｋ、ｃｋｂ）、（ｃｃｋ、ｃｃｋｂ）
が発生するので、クロックの立ち下がりエッジで信号ｒ
ｄｐｉｐｅＥｎ＿ｄｌｙが入力されてロード信号ＬｄＲ
ｄｐｉｐｅを発生する第１伝達手段の伝達ゲート５１
０、５１３が駆動されることで、クロックの立ち下がり
エッジでも動作して正確にクロック信号に同期された１
／２サイクルを持つロード信号ＬｄＲｄｐｉｐｅを発生
することになる。
【００５５】一方、ｔｄａｃ＿ｅｎ＜３＞＝１の場合は
第２制御信号発生手段５２８は動作しなくなる。
第２制御信号発生手段５２８は動作しなくなる。
【００５６】第３制御信号発生手段５２７は、クロック
の立ち上がりエッジで第１伝達手段の伝達ゲート５１
４、５１７を駆動するため、ｔｄａｃ＿ｅｎ＜３＞＝
１、ｔｄａｃ＿ｅｎ＜４＞＝１の場合とも制御信号（ｍ
ｃｋ、ｍｃｋｂ）、（ｓｃｋ、ｓｃｋｂ）を発生するこ
とになる。
の立ち上がりエッジで第１伝達手段の伝達ゲート５１
４、５１７を駆動するため、ｔｄａｃ＿ｅｎ＜３＞＝
１、ｔｄａｃ＿ｅｎ＜４＞＝１の場合とも制御信号（ｍ
ｃｋ、ｍｃｋｂ）、（ｓｃｋ、ｓｃｋｂ）を発生するこ
とになる。
【００５７】一方、ＤＡテストモードの場合は、第１制
御信号発生手段５２６により発生する第１制御信号ｄａ
により端子ＤＡｄａｔａに印加される信号ｔｅｓｔｌｏ
ａｄＲｄｐｉｐｅが入力されてロード信号を発生するこ
とになる。
御信号発生手段５２６により発生する第１制御信号ｄａ
により端子ＤＡｄａｔａに印加される信号ｔｅｓｔｌｏ
ａｄＲｄｐｉｐｅが入力されてロード信号を発生するこ
とになる。
【００５８】
【発明の効果】以上、詳細に説明したように、本発明の
データ読み出し用ロード信号発生回路は、ｔｄａｃ＿ｅ
ｎ＜４＞＝１の場合、フリップフロップがクロックの立
ち上がり及び立ち下がりエッジとも動作して、その前段
で発生した１／２サイクルの幅を持つ信号を用いてクロ
ック信号に正確に同期されて１／２サイクルの幅を持つ
ロード信号を発生できる。これにより、周辺状況に無関
係に所望のデータホールド時間を維持するロード信号を
発生できることになる。
データ読み出し用ロード信号発生回路は、ｔｄａｃ＿ｅ
ｎ＜４＞＝１の場合、フリップフロップがクロックの立
ち上がり及び立ち下がりエッジとも動作して、その前段
で発生した１／２サイクルの幅を持つ信号を用いてクロ
ック信号に正確に同期されて１／２サイクルの幅を持つ
ロード信号を発生できる。これにより、周辺状況に無関
係に所望のデータホールド時間を維持するロード信号を
発生できることになる。
【００５９】また、本発明のロード信号発生回路は、従
来の回路に比較して、その構成が簡単でかつチップサイ
ズを低減できる。
来の回路に比較して、その構成が簡単でかつチップサイ
ズを低減できる。
【００６０】尚、本発明は上記に示した実施形態に限ら
れるものではない。本発明の趣旨から逸脱しない範囲内
で多様に変更実施することが可能である。
れるものではない。本発明の趣旨から逸脱しない範囲内
で多様に変更実施することが可能である。
【図１】一般のパケットコマンド駆動型メモリ素子にお
けるチャンネル構造を示すブロック図である。
けるチャンネル構造を示すブロック図である。
【図２】従来のパケットコマンド駆動型メモリ素子にお
けるｔｄａｃ ｅｎ＜３＞＝１の場合の読み出しデータ
とロード信号との関係を説明するための波形図である。
けるｔｄａｃ ｅｎ＜３＞＝１の場合の読み出しデータ
とロード信号との関係を説明するための波形図である。
【図３】従来のパケットコマンド駆動型メモリ素子にお
けるｔｄａｃ ｅｎ＜４＞＝１の場合の読み出しデータ
とロード信号との関係を説明するための波形図である。
けるｔｄａｃ ｅｎ＜４＞＝１の場合の読み出しデータ
とロード信号との関係を説明するための波形図である。
【図４】従来のパケットコマンド駆動型メモリ素子にお
ける読み出しデータとロード信号との関係を説明するた
めの波形図である。
ける読み出しデータとロード信号との関係を説明するた
めの波形図である。
【図５】従来のパケットコマンド駆動型メモリ素子にお
けるロード信号発生回路図である。
けるロード信号発生回路図である。
【図６】図５のロード信号発生回路におけるフリップフ
ロップの詳細図である。
ロップの詳細図である。
【図７】本発明のパケットコマンド駆動型メモリ素子に
おけるロード信号発生回路図である。
おけるロード信号発生回路図である。
【図８】図７のロード信号発生回路におけるフリップフ
ロップの詳細図である。
ロップの詳細図である。
【図９】従来のパケットコマンド駆動型メモリ素子のロ
ード信号発生回路の動作波形図である。
ード信号発生回路の動作波形図である。
【図１０】本発明のパケットコマンド駆動型メモリ素子
のロード信号発生回路の動作波形図である。
のロード信号発生回路の動作波形図である。
５２ 第１信号発生手段 ５３ 第２信号発生手段 ５４ 第３信号発生手段 ５５ 第４信号発生手段 ４１、４９、５１ インバータ ４２、４４、４６、５０ フリップフロップ ４３、４７ ＮＡＮＤゲート ４５ バッファ手段 ４８ ＯＲゲート ５２６ 第１制御信号発生手段 ５２７ 第３制御信号発生手段 ５２８ 第２制御信号発生手段
Claims (13)
- 【請求項１】 コアブロックからデータをロードするロ
ード信号を発生するパケットコマンド駆動型メモリ素子
において、 第１入力信号が入力されて第１内部信号を発生する第１
信号発生手段と、 クロック信号に応答して第２入力信号が入力されて第２
内部信号を発生する第２信号発生手段と、 第３入力信号が入力されて第３内部信号を発生する第３
信号発生手段と、 前記第１信号発生手段から発生した第１内部信号と前記
第２信号発生手段から発生した第２内部信号とを二入力
とし、前記第３信号発生手段から発生した第３内部信号
によって第１内部信号を選択して出力したり或いは第２
内部信号を選択して、クロック信号に同期したロード信
号を発生する第４信号発生手段とを含むことを特徴とす
るパケットコマンド駆動型メモリ素子のロード信号発生
回路。 - 【請求項２】 前記第１信号発生手段は、入力された第
１入力信号を反転させて第１内部信号を発生するインバ
ータからなることを特徴とする請求項１に記載のパケッ
トコマンド駆動型メモリ素子のロード信号発生回路。 - 【請求項３】 前記第３信号発生手段は、入力された第
３入力信号を反転させて第３内部信号を発生するインバ
ータからなることを特徴とする請求項１に記載のパケッ
トコマンド駆動型メモリ素子のロード信号発生回路。 - 【請求項４】 前記第２信号発生手段は、 前記クロック信号の立ち上がりエッジに同期して第２入
力信号を１サイクル遅延させて出力信号を発生する第１
フリップフロップと、 入力された前記第１フリップフロップの出力信号と第４
入力信号とを論理組合せする第１ＮＡＮＤゲートと、 前記クロック信号の立ち下がりエッジによりイネーブル
されて前記第１フリップフロップの出力信号をラッチす
る第２フリップフロップと、 前記第１フリップフロップの出力信号をバッファリング
するバッファ手段と、 前記クロック信号の立ち上がりエッジに同期してバッフ
ァ手段の出力信号を１サイクル遅延させた出力信号を発
生する第３フリップフロップと、 前記第２及び第３フリップフロップの出力信号と第４入
力信号とが入力される第２ＮＡＮＤゲートと、 前記第１及び第２ＮＡＮＤゲートの出力信号の反転信号
が入力されて第２内部信号を発生するＯＲゲートとを含
むことを特徴とする請求項１に記載のパケットコマンド
駆動型メモリ素子のロード信号発生回路。 - 【請求項５】 前記第４信号発生手段は、 前記第１信号発生手段から発生する第１内部信号を第１
入力信号として入力され、前記第２信号発生手段から発
生する第２内部信号を第２入力信号として入力され、前
記第３信号発生手段から発生する第３内部信号をイネー
ブル信号として入力され、前記イネーブル信号がロー状
態（ｌｏｗ ｓｔａｔｅ）の場合には前記第１入力信号
を選択してロード信号として発生し、前記イネーブル信
号がハイ状態（ｈｉｇｈ ｓｔａｔｅ）の場合には前記
第２入力信号を選択して第５入力信号がハイ状態か或い
はロー状態かによってクロック信号の立ち上がり及び立
ち下がりエッジに同期させ或いはクロックの立ち上がり
エッジのみに同期させてロード信号を発生する第４フリ
ップフロップからなることを特徴とする請求項１に記載
のパケットコマンド駆動型メモリ素子のロード信号発生
回路。 - 【請求項６】 前記第４フリップフロップは、 前記第１制御信号及び第２制御信号によって前記第２入
力信号を伝達したり、或いは第３制御信号及び第４制御
信号によって前記第２入力信号を伝達する第１伝達手段
と、 第５制御信号によって前記第１入力信号を伝達する第２
伝達手段と、 前記第１及び第２伝達手段を介して伝達された信号をラ
ッチ及び出力する出力手段と、 前記第５制御信号を発生する第１制御信号発生手段と、 前記第１制御信号及び第２制御信号を発生する第２制御
信号発生手段と、 前記第３制御信号及び第４制御信号を発生する第３制御
信号発生手段とを備えることを特徴とする請求項５に記
載のパケットコマンド駆動型メモリ素子のロード信号発
生回路。 - 【請求項７】 前記第１伝達手段は、 前記第１制御信号によって第２入力信号を伝達する第１
伝達ゲートと、 前記第１伝達ゲートを通過した第２入力信号をラッチす
る第１ラッチ手段と、 前記第１ラッチ手段を介してラッチした第２入力信号を
前記第２制御信号によって伝達する第２伝達ゲートとを
含むことを特徴とする請求項６に記載のパケットコマン
ド駆動型メモリ素子のロード信号発生回路。 - 【請求項８】 前記第１伝達手段は、 前記第３制御信号によって前記第２入力信号を伝達する
第３伝達ゲートと、 前記第３伝達ゲートを通過した信号をラッチする第２ラ
ッチ手段と、 前記第２ラッチ手段を通過した第２入力信号を第４制御
信号によって伝達する第４伝達ゲートとを含むことを特
徴とする請求項６に記載のパケットコマンド駆動型メモ
リ素子のロード信号発生回路。 - 【請求項９】 前記第２伝達手段は、 前記第１入力信号を反転させる第１インバータと、前記
第５制御信号によって前記第１インバータを介して反転
された前記第１入力信号を伝達する第５伝達ゲートとを
含むことを特徴とする請求項６に記載のパケットコマン
ド駆動型メモリ素子のロード信号発生回路。 - 【請求項１０】 前記出力手段は、 前記第１伝達手段の第２伝達ゲートを通過した信号また
は第４伝達ゲートを通過した信号と、第５伝達ゲートを
通過した信号とをラッチする第３ラッチ手段と、 前記第３ラッチ手段を介してラッチされた信号を反転さ
せて出力信号のロード信号として出力する第２インバー
タとを含むことを特徴とする請求項６に記載のパケット
コマンド駆動型ロード信号発生回路。 - 【請求項１１】 前記第１制御信号発生手段は、入力さ
れた前記イネーブル信号を反転させて第５制御信号とし
て発生する第３インバータからなることを特徴とする請
求項６に記載のパケットコマンド駆動型メモリ素子のロ
ード信号発生回路。 - 【請求項１２】 前記第２制御信号発生手段は、 前記イネーブル信号とクロック信号を否定論理積して第
４反転制御信号を発生する第１ＮＡＮＤゲートと、 前記第１ＮＡＮＤゲートの出力を反転させて第４制御信
号を発生する第４反転ゲートと、 前記第４反転ゲートの出力を反転させて第３反転制御信
号を発生する第５反転ゲートと、 前記第５反転ゲートの出力を反転させて第３制御信号を
発生する第６反転ゲートとを含むことを特徴とする請求
項６に記載のパケットコマンド駆動型メモリ素子のロー
ド信号発生回路。 - 【請求項１３】 前記第３制御信号発生手段は、 入力された前記イネーブル信号と第４入力信号とを否定
論理積する第２ＮＡＮＤゲートと、 前記第２ＮＡＮＤゲートの出力と前記クロック信号を二
入力とし、否定論理和して第２反転制御信号を発生する
第１ＮＯＲゲートと、 前記第１ＮＯＲゲートの出力を反転させて第２制御信号
を発生する第７反転ゲートと、 前記第７反転ゲートの出力信号を反転させて第１反転制
御信号を発生する第８反転ゲートと、 前記第８反転ゲートの出力信号を反転させて第１制御信
号を発生する第９反転ゲートとを含むことを特徴とする
請求項６に記載のパケットコマンド駆動型メモリ素子の
ロード信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024579A KR100318264B1 (ko) | 1999-06-28 | 1999-06-28 | 패킷명령어 구동형 메모리소자의 로드신호 발생회로 |
| KR1999/P24579 | 1999-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001057078A true JP2001057078A (ja) | 2001-02-27 |
| JP4290859B2 JP4290859B2 (ja) | 2009-07-08 |
Family
ID=19595780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000195333A Expired - Fee Related JP4290859B2 (ja) | 1999-06-28 | 2000-06-28 | パケットコマンド駆動型メモリ素子のロード信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6246636B1 (ja) |
| JP (1) | JP4290859B2 (ja) |
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