JPH06187784A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06187784A JPH06187784A JP3061480A JP6148091A JPH06187784A JP H06187784 A JPH06187784 A JP H06187784A JP 3061480 A JP3061480 A JP 3061480A JP 6148091 A JP6148091 A JP 6148091A JP H06187784 A JPH06187784 A JP H06187784A
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Abstract
(57)【要約】
【目的】 随時読み出し可能な半導体記憶装置の読み出
しサイクル・アクセスを高速化しつつ、各サイクルごと
の読み出しデータ出力保持時間をできるだけ長く確保し
て、最高速でも外部からのデータ読み出しを確実に行な
えるようにする。 【構成】 外部からアドレス指定されて読み出された記
憶データを外部へ出力させるときに、その外部出力デー
タを次の読み出しアクセスが行なわれた後も一定時間だ
けラッチして保持させる。 【効果】 記憶データの読み出しアクセスを最高速で行
なっても、常に一定以上のデータ出力保持時間が確保さ
れるようになり、例えばＳＲＡＭのような随時読み出し
可能な半導体記憶装置の読み出しサイクル・アクセスを
高速化しつつ、各サイクルごとの読み出しデータ出力保
持時間をできるだけ長く確保して、最高速でも外部から
のデータ読み出しを確実に行なえるようになる。
しサイクル・アクセスを高速化しつつ、各サイクルごと
の読み出しデータ出力保持時間をできるだけ長く確保し
て、最高速でも外部からのデータ読み出しを確実に行な
えるようにする。 【構成】 外部からアドレス指定されて読み出された記
憶データを外部へ出力させるときに、その外部出力デー
タを次の読み出しアクセスが行なわれた後も一定時間だ
けラッチして保持させる。 【効果】 記憶データの読み出しアクセスを最高速で行
なっても、常に一定以上のデータ出力保持時間が確保さ
れるようになり、例えばＳＲＡＭのような随時読み出し
可能な半導体記憶装置の読み出しサイクル・アクセスを
高速化しつつ、各サイクルごとの読み出しデータ出力保
持時間をできるだけ長く確保して、最高速でも外部から
のデータ読み出しを確実に行なえるようになる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、さら
には多ビット構成のＲＡＭ（ランダム・アクセス・メモ
リー）に適用して有効な技術に関するもので、例えばバ
イポーラ・ＣＭＯＳ構成のＴＴＬインタフェースを有す
る高速型のＣＭＯＳ・ＳＲＡＭ（スタチックＲＡＭ）に
利用して有効な技術に関するものである。
には多ビット構成のＲＡＭ（ランダム・アクセス・メモ
リー）に適用して有効な技術に関するもので、例えばバ
イポーラ・ＣＭＯＳ構成のＴＴＬインタフェースを有す
る高速型のＣＭＯＳ・ＳＲＡＭ（スタチックＲＡＭ）に
利用して有効な技術に関するものである。
【０００２】
【従来の技術】例えばＳＲＡＭなどのように、外部から
髄時に読み出しアクセスされる半導体記憶装置では、図
５に示すように、外部から与えられるアドレスがＡｎ−
１からＡｎに切り替えられることによって、外部出力デ
ータがＤｎ−１からＤｎに切り替えられるときに、何ら
かの遅延例えばアクセス遅延ｔａａが生じる。
髄時に読み出しアクセスされる半導体記憶装置では、図
５に示すように、外部から与えられるアドレスがＡｎ−
１からＡｎに切り替えられることによって、外部出力デ
ータがＤｎ−１からＤｎに切り替えられるときに、何ら
かの遅延例えばアクセス遅延ｔａａが生じる。
【０００３】上述したアクセス遅延ｔａａは小さいほど
良いとされ、できるだけ小さくするための努力が重ねら
れてきた。この努力の成果の一つに、ＴＴＬインタフェ
ースを有する高速型のＣＭＯＳ−ＳＲＡＭがある。この
種のＳＲＡＭは、メモリーセルなどの消費電力に大きく
影響するところをＣＭＯＳ構成とする一方、出力バッフ
ァなどの高駆動性が要求されるところをバイポーラ・Ｃ
ＭＯＳ構成とすることによって、低消費電力性を確保し
つつ動作の高速化を図ることができる（例えば、日経マ
グロウヒル社刊行「日経エレクトロニクス １９８１年
９月１４日号Ｎｏ．２７３」第１７４頁〜第２００頁
「論文 ＣＭＯＳ−ＳＲＡＭの誤動作を探る」参照）。
良いとされ、できるだけ小さくするための努力が重ねら
れてきた。この努力の成果の一つに、ＴＴＬインタフェ
ースを有する高速型のＣＭＯＳ−ＳＲＡＭがある。この
種のＳＲＡＭは、メモリーセルなどの消費電力に大きく
影響するところをＣＭＯＳ構成とする一方、出力バッフ
ァなどの高駆動性が要求されるところをバイポーラ・Ｃ
ＭＯＳ構成とすることによって、低消費電力性を確保し
つつ動作の高速化を図ることができる（例えば、日経マ
グロウヒル社刊行「日経エレクトロニクス １９８１年
９月１４日号Ｎｏ．２７３」第１７４頁〜第２００頁
「論文 ＣＭＯＳ−ＳＲＡＭの誤動作を探る」参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００５】すなわち、例えば上述したバイポーラ・Ｃ
ＭＯＳ構成のＳＲＡＭでは、上記アクセス遅延ｔａａを
大幅に短縮することができるが、このことによって新た
な問題を生じることが判明した。
ＭＯＳ構成のＳＲＡＭでは、上記アクセス遅延ｔａａを
大幅に短縮することができるが、このことによって新た
な問題を生じることが判明した。
【０００６】つまり、上記アクセス遅延時間ｔａａが短
くなってくると、アドレスを更新しながら読み出しを繰
り返すいわゆるサイクル・アドレスを最高速で行なった
場合に、各読み出しサイクルごとのデータ出力保持時間
ｔｏｈが短くなって、外部から記憶データを確実に読み
取ることが困難になってしまうという問題が生じる。
くなってくると、アドレスを更新しながら読み出しを繰
り返すいわゆるサイクル・アドレスを最高速で行なった
場合に、各読み出しサイクルごとのデータ出力保持時間
ｔｏｈが短くなって、外部から記憶データを確実に読み
取ることが困難になってしまうという問題が生じる。
【０００７】特に、１ワードが４ビットあるいは８ビッ
トといったような多ビット／ワード構成の記憶装置で
は、ビット間での読み出しアクセス時間のバラツキによ
って、全ビットの読み出しデータが出そろうまでの時間
（ｔｏｈ〜ｔａａの間）が長くなるため、外部に現れる
データ保持時間はさらに短くなって、最高速でのデータ
の読取りを不可能にする。
トといったような多ビット／ワード構成の記憶装置で
は、ビット間での読み出しアクセス時間のバラツキによ
って、全ビットの読み出しデータが出そろうまでの時間
（ｔｏｈ〜ｔａａの間）が長くなるため、外部に現れる
データ保持時間はさらに短くなって、最高速でのデータ
の読取りを不可能にする。
【０００８】本発明の目的は、例えばＳＲＡＭのような
随時読み出し可能な半導体記憶装置の読み出しサイクル
・アクセスを高速化しつつ、各サイクルごとの読み出し
データ出力保持時間をできるだけ長く確保して、最高速
でも外部からのデータ読み出しを確実に行なえるように
するという技術を提供することにある。
随時読み出し可能な半導体記憶装置の読み出しサイクル
・アクセスを高速化しつつ、各サイクルごとの読み出し
データ出力保持時間をできるだけ長く確保して、最高速
でも外部からのデータ読み出しを確実に行なえるように
するという技術を提供することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、外部からアドレス指定されて読
み出された記憶データを外部へ出力させるときに、その
外部出力データを次の読み出しアクセスが行なわれた後
も一定時間だけラッチして保持させるというものであ
る。
み出された記憶データを外部へ出力させるときに、その
外部出力データを次の読み出しアクセスが行なわれた後
も一定時間だけラッチして保持させるというものであ
る。
【００１２】
【作用】上記した手段によれば、記憶データの読み出し
アクセスを最高速で行なっても、常に一定以上のデータ
出力保持時間が確保されるようになる。
アクセスを最高速で行なっても、常に一定以上のデータ
出力保持時間が確保されるようになる。
【００１３】これにより、例えばＳＲＡＭのような随時
読み出し可能な半導体記憶装置の読み出しサイクル・ア
クセスを高速化しつつ、各サイクルごとの読み出しデー
タ出力保持時間をできるだけ長く確保して、最高速でも
外部からのデータ読み出しを確実に行なえるようにする
という上記目的が達成される。
読み出し可能な半導体記憶装置の読み出しサイクル・ア
クセスを高速化しつつ、各サイクルごとの読み出しデー
タ出力保持時間をできるだけ長く確保して、最高速でも
外部からのデータ読み出しを確実に行なえるようにする
という上記目的が達成される。
【００１４】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１５】なお、各図中、同一符号は同一あるいは相
当部分を示す。
当部分を示す。
【００１６】図１は本発明の技術が適用された半導体記
憶装置の概略構成を示す。
憶装置の概略構成を示す。
【００１７】同図に示す半導体記憶装置は内部回路がＣ
ＭＯＳを主体として構成され、周辺回路がバイポーラを
主体として構成されたバイポーラ・ＣＭＯＳ型の高速Ｓ
ＲＡＭであって、１は外部から与えられるＴＴＬレベル
のアドレスを受けるアドレス入力バッファ、２はアドレ
スデコーダ、３はメモリーセルアレイ、４はセンス回
路、５はレベル変換回路、６は読み出しデータを外部へ
出力するためのデータ出力バッファ、７は出力バッファ
６の出力データを一時的に固定するラッチ回路、８はア
ドレス入力バッファ１に入力されるアドレスが更新され
たか否かを検出するアドレス変換点検出回路、９は上記
アドレス変換点検出回路８がアドレスの更新を検出する
度に一定時間幅の単発パルスＡＴＤを発生して上記ラッ
チ回路７にデータラッチ信号として与えるパルス発生回
路である。
ＭＯＳを主体として構成され、周辺回路がバイポーラを
主体として構成されたバイポーラ・ＣＭＯＳ型の高速Ｓ
ＲＡＭであって、１は外部から与えられるＴＴＬレベル
のアドレスを受けるアドレス入力バッファ、２はアドレ
スデコーダ、３はメモリーセルアレイ、４はセンス回
路、５はレベル変換回路、６は読み出しデータを外部へ
出力するためのデータ出力バッファ、７は出力バッファ
６の出力データを一時的に固定するラッチ回路、８はア
ドレス入力バッファ１に入力されるアドレスが更新され
たか否かを検出するアドレス変換点検出回路、９は上記
アドレス変換点検出回路８がアドレスの更新を検出する
度に一定時間幅の単発パルスＡＴＤを発生して上記ラッ
チ回路７にデータラッチ信号として与えるパルス発生回
路である。
【００１８】図２は、上述した半導体記憶装置の要部に
おける動作タイミングチャートを示す。
おける動作タイミングチャートを示す。
【００１９】図１および図２において、外部から与えら
れるアドレスがＡｎ−１からＡｎに更新されると、この
アドレスの更新が上記アドレス変換点検出回路８によっ
て検出される。アドレスの更新を検出したアドレス変換
点検出回路８は、上記アドレスの更新時点から予め設定
された一定時間幅（ｔｗ）をもつパルスＡＴＤを発生し
て上記ラッチ回路７に与える。これにより、ラッチ回路
７は、出力バッファ６から外部へ出力されるデータを上
記パルスＡＴＤの期間だけ固定する。つまり、外部出力
データは、アドレスが更新されてから一定時間幅（＝Ａ
ＴＤ時間幅ｔｗ）だけ、その更新が禁止される。このと
き、上記パルスＡＴＤの時間幅（デューティー幅）の設
定を適性に行なっていれば、更新後のアドレスＡｎによ
る読み出しデータの出力タイミングおよび更新後のアド
レスＡｎによる読み出しデータの保持時間に何の影響も
与えることなく、更新前のアドレスＡｎ−１による読み
出しデータの出力保持時間ｔｏｈだけを確実にのばすこ
とができる。
れるアドレスがＡｎ−１からＡｎに更新されると、この
アドレスの更新が上記アドレス変換点検出回路８によっ
て検出される。アドレスの更新を検出したアドレス変換
点検出回路８は、上記アドレスの更新時点から予め設定
された一定時間幅（ｔｗ）をもつパルスＡＴＤを発生し
て上記ラッチ回路７に与える。これにより、ラッチ回路
７は、出力バッファ６から外部へ出力されるデータを上
記パルスＡＴＤの期間だけ固定する。つまり、外部出力
データは、アドレスが更新されてから一定時間幅（＝Ａ
ＴＤ時間幅ｔｗ）だけ、その更新が禁止される。このと
き、上記パルスＡＴＤの時間幅（デューティー幅）の設
定を適性に行なっていれば、更新後のアドレスＡｎによ
る読み出しデータの出力タイミングおよび更新後のアド
レスＡｎによる読み出しデータの保持時間に何の影響も
与えることなく、更新前のアドレスＡｎ−１による読み
出しデータの出力保持時間ｔｏｈだけを確実にのばすこ
とができる。
【００２０】この場合、上記パルスＡＴＤの時間幅ｔｗ
は、アドレスが更新されて内部出力データの更新が開始
されるまでの時間ｔ１（従来のｔｏｈに相当する時間）
と、その更新が終了して内部出力データが確定するまで
の時間ｔ２（読み出しアクセス時間ｔａａに相当）との
間であって、内部出力データの確定時間ｔ２の終端にで
きるだけ近づくように設定されることが望ましい。
は、アドレスが更新されて内部出力データの更新が開始
されるまでの時間ｔ１（従来のｔｏｈに相当する時間）
と、その更新が終了して内部出力データが確定するまで
の時間ｔ２（読み出しアクセス時間ｔａａに相当）との
間であって、内部出力データの確定時間ｔ２の終端にで
きるだけ近づくように設定されることが望ましい。
【００２１】この結果、アドレスが最高速でサイクル更
新されても、常に一定以上のデータ出力保持時間（ｔｏ
ｈ）が確保されるようになる。したがって、データ読み
出しのサイクル・アクセスを高速化しつつ、各サイクル
毎の読み出しデータ出力保持時間ｔｏｈを長く確保し
て、最高速でも外部からのデータ読み出しを確実に行な
わせることができる。
新されても、常に一定以上のデータ出力保持時間（ｔｏ
ｈ）が確保されるようになる。したがって、データ読み
出しのサイクル・アクセスを高速化しつつ、各サイクル
毎の読み出しデータ出力保持時間ｔｏｈを長く確保し
て、最高速でも外部からのデータ読み出しを確実に行な
わせることができる。
【００２２】図３は、上記ラッチ回路７の周辺部分の具
体的な実施例を示す。
体的な実施例を示す。
【００２３】同図においてレベル変換回路５は、読み出
しデータを相互に相補的な論理信号Ａ，Ｂの形で出力す
る。出力バッファ６は、バイポーラ・トランジスタＱ
１，Ｑ２とＮチャンネルＭＯＳトランジスタＭｎ１とに
よって一種のプッシュプル型デジタル出力回路を構成す
る。ラッチ回路７は、インバータＩＶ１〜ＩＶ４、論理
ゲートＧ１，Ｇ２、ＰチャンネルＭＯＳトランジスタＭ
ｐ１，Ｍｐ２によって構成される。ＩＶ１，ＩＶ２，Ｇ
１，Ｍｐ１と、ＩＶ３，ＩＶ４，Ｇ２，Ｍｐ２はそれぞ
れにラッチ回路部を構成している。ＩＶ１とＩＶ２は、
Ｇ１を介して行なわれる直流正帰還によって、上記パル
スＡＴＤが能動レベル（ハイレベル）のときだけ、出力
バッファ６のバイポーラ・トランジスタＱ１のベースに
入力される信号Ａをラッチする。同様に、ＩＶ３とＩＶ
４は、Ｇ２を介して行なわれる直流正帰還によって、上
記パルスＡＴＤが能動レベル（ハイレベル）のときだ
け、出力バッファ６のＮチャンネルＭＯＳトランジスタ
Ｍｎ１のゲートに入力される信号Ｂをラッチする。これ
により、外部出力データの保持およびその解除を高速で
行なうことができる。
しデータを相互に相補的な論理信号Ａ，Ｂの形で出力す
る。出力バッファ６は、バイポーラ・トランジスタＱ
１，Ｑ２とＮチャンネルＭＯＳトランジスタＭｎ１とに
よって一種のプッシュプル型デジタル出力回路を構成す
る。ラッチ回路７は、インバータＩＶ１〜ＩＶ４、論理
ゲートＧ１，Ｇ２、ＰチャンネルＭＯＳトランジスタＭ
ｐ１，Ｍｐ２によって構成される。ＩＶ１，ＩＶ２，Ｇ
１，Ｍｐ１と、ＩＶ３，ＩＶ４，Ｇ２，Ｍｐ２はそれぞ
れにラッチ回路部を構成している。ＩＶ１とＩＶ２は、
Ｇ１を介して行なわれる直流正帰還によって、上記パル
スＡＴＤが能動レベル（ハイレベル）のときだけ、出力
バッファ６のバイポーラ・トランジスタＱ１のベースに
入力される信号Ａをラッチする。同様に、ＩＶ３とＩＶ
４は、Ｇ２を介して行なわれる直流正帰還によって、上
記パルスＡＴＤが能動レベル（ハイレベル）のときだ
け、出力バッファ６のＮチャンネルＭＯＳトランジスタ
Ｍｎ１のゲートに入力される信号Ｂをラッチする。これ
により、外部出力データの保持およびその解除を高速で
行なうことができる。
【００２４】図４は、上記ラッチ回路７の別の実施例を
示す。
示す。
【００２５】同図に示す実施例では、上記パルスＡＴＤ
が能動レベルになったに、ＮチャンネルＭＯＳトランジ
スタＭｎ３，Ｍｎ４によって出力バッファ６のバイポー
ラ・トランジスタＱ１とＮチャンネルＭＯＳトランジス
タＭｎ１を非能動化させるとともに、出力バッファ６の
出力レベルをインバータＩＶ１，ＩＶ２、論理ゲートＧ
１，Ｇ２、およびＣＭＯＳトランジスタＱＭｎ２−Ｍｐ
２による正帰還ループによって固定させるようにしてあ
る。この場合も、外部出力データの保持およびその解除
を高速で行なうことができる。
が能動レベルになったに、ＮチャンネルＭＯＳトランジ
スタＭｎ３，Ｍｎ４によって出力バッファ６のバイポー
ラ・トランジスタＱ１とＮチャンネルＭＯＳトランジス
タＭｎ１を非能動化させるとともに、出力バッファ６の
出力レベルをインバータＩＶ１，ＩＶ２、論理ゲートＧ
１，Ｇ２、およびＣＭＯＳトランジスタＱＭｎ２−Ｍｐ
２による正帰還ループによって固定させるようにしてあ
る。この場合も、外部出力データの保持およびその解除
を高速で行なうことができる。
【００２６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記ラッチ回路７は、上述した以外の種々の回路形式を採
用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記ラッチ回路７は、上述した以外の種々の回路形式を採
用することができる。
【００２７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について場合について説明したが、こ
の発明はそれに限定されるものでなく、例えば擬似ＳＲ
ＡＭあるいはＲＯＭなどにも適用できる。
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について場合について説明したが、こ
の発明はそれに限定されるものでなく、例えば擬似ＳＲ
ＡＭあるいはＲＯＭなどにも適用できる。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２９】すなわち、外部からアドレス指定されて読
み出された記憶データを外部へ出力させるときに、その
外部出力データを次の読み出しアクセスが行なわれた後
も一定時間だけラッチして保持させるという効果が得ら
れる。
み出された記憶データを外部へ出力させるときに、その
外部出力データを次の読み出しアクセスが行なわれた後
も一定時間だけラッチして保持させるという効果が得ら
れる。
【図１】本発明の一実施例による半導体記憶装置の概略
構成を示す図である。
構成を示す図である。
【図２】上記装置の要部における動作タイミングチャー
トを示す図である。
トを示す図である。
【図３】上記装置に適したラッチ回路の具体的な実施例
を示す図である。
を示す図である。
【図４】上記ラッチ回路の別の構成例を示す図である。
【図５】従来の半導体記憶装置の動作タイミングチャー
トを示す図である。
トを示す図である。
１ アドレス入力バッファ ２ アドレスデコーダ ３ メモリーセルアレイ ４ センス回路 ５ レベル変換回路 ６ データ出力バッファ ７ ラッチ回路 ８ アドレス変換点検出回路 ９ パルス発生回路
Claims (2)
- 【請求項１】 外部から随時に読み出しアクセスされる
半導体記憶装置であって、上記読み出しアクセスにより
読み出された記憶データを外部へ出力させるときに、そ
の外部出力データを次の読み出しアクセスが行なわれた
後も一定時間だけ保持させるラッチ回路を設けたことを
特徴とする半導体記憶装置。 - 【請求項２】 外部から与えられるアドレスによって随
時に読み出しアクセスされる半導体記憶装置であって、
上記アドレスの変化点を検出する検出手段と、この検出
手段が検出したアドレス変化点から一定時間幅のパルス
を発生するパルス発生回路と、上記読み出しアクセスに
よって読み出されて外部へ出力される記憶データを上記
パルス発生回路からのパルスによって定められる時間だ
け保持させるラッチ回路とを備えたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3061480A JPH06187784A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3061480A JPH06187784A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187784A true JPH06187784A (ja) | 1994-07-08 |
Family
ID=13172285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3061480A Pending JPH06187784A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187784A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318264B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 패킷명령어 구동형 메모리소자의 로드신호 발생회로 |
-
1991
- 1991-03-26 JP JP3061480A patent/JPH06187784A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318264B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 패킷명령어 구동형 메모리소자의 로드신호 발생회로 |
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