JP4057806B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュールを備えた半導体集積回路装置における高速化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのカスタムＩＣには、ＳＲＡＭなどのモジュールが広く搭載されている。
【０００３】
このＳＲＡＭモジュールにおいては、メモリセルのセル読み出し信号を増幅するアンプとして、フリップフロップ型センスアンプが広く用いられている。
【０００４】
本発明者の検討によれば、フリップフロップ型センスアンプでは、２つの出力部が設けられることになるが、一方の出力部はセンスアンプのデータ出力部となり、インバータなどを介してデータが出力される。
【０００５】
また、他方の出力部（負荷側の出力部）には、電源電圧、および基準電位に、ソース／ドレイン間が電源固定されたＰ、ＮチャネルＭＯＳトランジスタがそれぞれ接続されており、これらトランジスタのカップリング容量によって、データ出力部のインバータのカップリング容量との静電容量のアンバランスを調整している。
【０００６】
なお、この種の半導体集積回路装置について詳しく述べてある例としては、１９９０年８月３０日、日刊工業新聞社発行、鈴木 八十二（編著）、「半導体ＭＯＳメモリとその使い方」Ｐ２３〜Ｐ３４があり、この文献には、ＳＲＡＭの基本構成などが記載されている。
【０００７】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置に設けられたＳＲＡＭモジュールのセンスアンプでは、次のような問題点があることが本発明者により見い出された。
【０００８】
近年、半導体集積回路装置の微細化に伴い、製造ばらつきなども大きくなる傾向にあり、それにつれて、センスアンプのデータ出力部と負荷側出力部とのカップリング容量の違いが無視できないレベルとなり、センスアンプの対トランジスタのしきい値電圧の差、いわゆるオフセット電圧が大きくなってしまい、最悪の場合には、データ反転などの読み出し不良が発生してしまうという問題がある。
【０００９】
また、フリップフロップ型センスアンプでは、該センスアンプがＯＮからＯＦＦに遷移した際に、フリップフロップを構成しているトランジスタの中間ノードが安定した状態になるまでの時間がかかってしまい、この場合においても、センスアンプのオフセット電圧が大きくなってしまうという問題がある。
【００１０】
本発明の目的は、センスアンプのオフセット電圧を大幅に低減し、動作マージンを向上することのできる半導体集積回路装置を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明の半導体集積回路装置は、第１、第２のインバータの入出力を相互に接続したフリップフロップが備えられたセンスアンプに、第１のインバータを構成する２つのトランジスタの第１の中間ノードと第２のインバータを構成する２つのトランジスタの第２の中間ノードとを導通させるノード導通用スイッチング素子を備え、該ノード導通用スイッチング素子は、センスアンプが非活性状態の期間だけ導通するものである。
【００１４】
また、本発明の半導体集積回路装置は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが直列接続された構成からなる第１、第２のインバータと、第１のインバータのトランジスタ間の接続部である第１の中間ノードとインバータのトランジスタ間における接続部である第２の中間ノードとを導通させるノード導通用スイッチング素子とを設けたセンスアンプを備え、該ノード導通用スイッチング素子は、センスアンプが非活性状態の期間だけ導通するものである。
【００１５】
さらに、本発明の半導体集積回路装置は、データが出力されるデータ出力部に接続された第１のドライバと、出力先がないダミー出力部に接続され、該第１のドライバと同じ構成からなり、出力部がオープンになった第２のドライバとを有したセンスアンプを備えたものである。
【００１６】
また、本発明の半導体集積回路装置は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが直列接続された構成からなる第１、第２のインバータと、第１のインバータのトランジスタ間の接続部である第１の中間ノードと第２のインバータのトランジスタ間における接続部である第２の中間ノードとを導通させるノード導通用スイッチング素子と、データが出力されるデータ出力部に設けられた第１のドライバと、出力先がないダミー出力部に、第１のドライバと同じ構成からなり、出力部がオープンになった第２のドライバとを設けたセンスアンプを備え、該ノード導通用スイッチング素子は、センスアンプが非活性状態の期間だけ導通するものである。
【００１７】
以上のことにより、センスアンプの出力部におけるカップリング容量をほぼ等しくできるとともに、該センスアンプの内部ノードを短時間で安定化することができるので、センスアンプのオフセット電圧を小さくでき、動作マージンを向上することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
図１は、本発明の一実施の形態による半導体集積回路装置に設けられたＳＲＡＭモジュールの概略回路図、図２は、図１のＳＲＡＭモジュールに設けられたセンスアンプの回路図、図３は、図１のＳＲＡＭモジュールにおけるリード動作時の各部の波形タイミングチャート、図４は、図１のＳＲＡＭモジュールにおけるライト動作時の各部の波形タイミングチャートである。
【００２０】
本実施の形態において、半導体集積回路装置は、たとえば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのカスタムＩＣである。
【００２１】
この半導体集積回路装置には、ＳＲＡＭモジュール１が設けられている。ＳＲＡＭモジュール１は、図１に示すように、制御部２、入出力部３、およびメモリアレイ４から構成されている。
【００２２】
制御部２は、クロックジェネレータ５、Ｘアドレス入力回路６、Ｘデコーダ７、Ｙアドレス入力回路８、Ｙデコーダ９、リード／ライト入力回路１０、およびリード／ライト制御回路１１から構成されている。
【００２３】
また、入出力部３は、入力バッファ１２、出力バッファ１３、センスアンプ１４、Ｙセレクタ１５、ならびにプリチャージ１６からなる。メモリアレイ４には、記憶の最小単位であるメモリセルＳが規則正しくアレイ状に並べられている。
【００２４】
クロックジェネレータ５は、外部から入力されるクロック信号に基づいて内部クロック信号を生成し、Ｘアドレス入力回路６、Ｙアドレス入力回路８にそれぞれ供給している。
【００２５】
Ｘアドレス入力回路６には、Ｘ（ロウ）アドレスが入力されるバッファであり、Ｘデコーダ７に接続されている。Ｘデコーダ７は、メモリアレイ４におけるＸ（ロウ）方向のワード線を選択し、その選択したワード線に選択パルス電圧を与える。
【００２６】
Ｙアドレス入力回路８は、Ｙ（カラム）アドレスが入力されるバッファであり、Ｙデコーダ９に接続されている。Ｙデコーダ９は、メモリアレイ４のＹ方向のビット線を選択し、その選択したビット線に選択パルス電圧を与える。
【００２７】
リード／ライト入力回路１０は、リード／ライトを切り換える制御信号が入力される。リード／ライト入力回路１０には、リード／ライト制御回路１１が接続されている。
【００２８】
リード／ライト制御回路１１は、入力回路１０を介して入力された制御信号に基づいてリード制御信号やライト制御信号などを生成する。リード制御信号はセンスアンプ１４に出力され、ライト制御信号は入力バッファ１２に出力されるように接続されている。
【００２９】
Ｙセレクタ１５は、プリチャージ１６を介してメモリアレイ４のビット線に接続されている。Ｙセレクタ１５は、Ｙデコーダから出力されたＹセレクト信号に基づいてあるビット線を選択する。プリチャージ１６はビット線のプリチャージを行う。
【００３０】
入力バッファ１２は、ライト用の対線となったコモンビット線を介してＹセレクタ１５と接続されている。センスアンプ１４には、リード用の対線となっているコモンビット線を介してＹセレクタ１５が接続されており、このセンスアンプ１４の後段には、出力バッファ１３が接続されている。
【００３１】
センスアンプ１４は、メモリセルＳのセル読み出し信号を増幅する。入力バッファは、入力データを所定のタイミングにより取り込む。出力バッファ１３は、出力データを所定のタイミングによって出力する。
【００３２】
また、センスアンプ１４の回路構成について説明する。
【００３３】
センスアンプ１４は、図２に示すように、インバータＩｖ１〜Ｉｖ６、ＰチャネルＭＯＳのトランジスタＴ１〜Ｔ８、およびＮチャネルＭＯＳのトランジスタＴ９〜Ｔ１３から構成されている。
【００３４】
トランジスタＴ１〜Ｔ３のゲートには、インバータＩｖ１，Ｉｖ２を介してリード／ライト制御回路１１から出力されるリード制御信号が入力されるようにそれぞれ接続されている。トランジスタＴ４，Ｔ７，Ｔ８，Ｔ１３のゲートには、インバータＩｖ１〜Ｉｖ４を介してリード制御信号が入力されるようにそれぞれ接続されている。
【００３５】
トランジスタＴ１，Ｔ３の一方の接続部、およびトランジスタＴ９のゲートには、リード用の一方のコモンビット線がそれぞれ接続されている。トランジスタＴ２，Ｔ３の他方の接続部、ならびにトランジスタＴ１１のゲートには、リード用の他方のコモンビット線がそれぞれ接続されている。
【００３６】
また、トランジスタＴ１の他方の接続部、トランジスタＴ２の一方の接続部には、電源電圧がそれぞれ供給されており、トランジスタＴ１３の他方の接続部には、基準電位（ＶＳＳ）が接続されている。
【００３７】
トランジスタＴ４〜Ｔ７の一方の接続部には、電源電圧がそれぞれ供給されている。トランジスタＴ４，５の他方の接続部には、トランジスタＴ９の一方の接続部、ならびにトランジスタ（第２のインバータ）Ｔ６，Ｔ１２のゲートがそれぞれ接続されている。
【００３８】
トランジスタＴ４，５の他方の接続部は、センスアンプ１４の他方の出力部である負荷側出力部（ダミー出力部）ＳＡＬＯＵＴとなっており、インバータ（第２のドライバ）Ｉｖ５の入力部が接続されている。
【００３９】
トランジスタＴ６，Ｔ７の他方の接続部には、トランジスタＴ１１の一方の接続部、およびトランジスタ（第１のコンバータ）Ｔ５，Ｔ１０のゲートが接続されている。
【００４０】
このトランジスタＴ６，Ｔ７の他方の接続部が、センスアンプ１４のデータ出力部ＳＡＯＵＴであり、該データ出力部ＳＡＯＵＴには、インバータ（第１のドライバ）Ｉｖ６の入力部が接続されている。そして、インバータＩｖ６の出力部からデータが出力される。
【００４１】
また、インバータＩｖ５の出力部は、出力部は何も接続されないオープン状態となっている。インバータＩｖ５，Ｉｖ６は、Ｐ、ＮチャネルＭＯＳが直列接続されたＣＭＯＳ構成からなり、これらインバータＩｖ５，Ｉｖ６は、同じ半導体素子によって同じ回路が構成されている。
【００４２】
これによって、インバータＩｖ５のゲート／ドレイン間のカップリング容量が、インバータＩｖ６のゲート／ドレイン間のカップリング容量とほぼ同一になっており、センスアンプ１４のデータ出力部ＳＡＯＵＴと負荷側出力部ＳＡＬＯＵＴとのカップリング容量のアンバランスを大幅に低減することができる。
【００４３】
トランジスタＴ９の他方の接続部には、トランジスタＴ８，Ｔ１０の一方の接続部が接続されており、トランジスタＴ１１の他方の接続部には、トランジスタ（ノード導通用スイッチング素子）Ｔ８の他方の接続部、およびトランジスタＴ１２の一方の接続部が接続されている。
【００４４】
トランジスタＴ１０，Ｔ１２の他方の接続部には、トランジスタＴ１３の一方の接続部が接続されている。このセンスアンプ１４においては、トランジスタＴ５，Ｔ６，Ｔ１０，Ｔ１２によってフリップフロップが構成されたフリップフロップ型センスアンプである。
【００４５】
次に、本実施の形態によるＳＲＡＭモジュール１のリード／ライト動作について、図１、図２、および図３、図４のタイミングチャートを用いて説明する。
【００４６】
まず、リード動作について、図３を用いて説明する。
【００４７】
この図３においては、上方から下方にかけて、外部から入力されるクロック信号、ワード線、ビット線、Ｙデコーダ９が出力するＹセレクト信号、リード用のコモンビット線、リード／ライト制御回路１１が出力するリード制御信号、センスアンプ１４の内部ノードＮａ，Ｎｂ、センスアンプ１４の出力、ならびにＳＲＡＭモジュール１からのデータ出力の信号タイミングについてそれぞれ示している。
【００４８】
ここで、図２に示すように、内部ノード（第１の中間ノード）Ｎａは、トランジスタＴ８の一方の接続部の接続であり、内部ノード（第２の中間ノード）Ｎｂは、トランジスタＴ８の他方の接続部の接続である。
【００４９】
クロック信号に同期してアドレス信号が入力されると、Ｘデコーダ７によってあるワード線が選択されるとともに、メモリセルＳのデータをビット線に伝達する。
【００５０】
Ｙセレクタ１５は、入力されたＹセレクト信号に基づいて、あるビット線を選択し、メモリセルＳのデータの信号をリード用のコモンビット線に伝達する。このコモンビット線に伝達されるデータは、微少振幅電圧である。
【００５１】
この微少振幅電圧のデータは、コモンビット線を介して、センスアンプ１４のトランジスタＴ９，Ｔ１１のゲートに入力される。そして、リード／ライト制御回路１１からセンスアンプ１４にリード制御信号が入力されると、該センスアンプ１４が動作状態になる。
【００５２】
たとえば、トランジスタＴ１１のゲートに入力される電圧レベルが、トランジスタＴ９のゲートに入力される電圧レベルよりも低い場合、トランジスタＴ９は、トランジスタＴ１１よりも、強くＯＮする。
【００５３】
また、トランジスタＴ９，Ｔ１０，Ｔ１３がＯＮとなるので、トランジスタＴ６もより強くＯＮとなり、内部ノードＮａは、基準電位レベル、内部ノードＮｂは電源電圧レベルに増幅される。
【００５４】
これによって、インバータＩｖ６の入力部には、Ｈｉレベルの信号が出力される。この信号は、インバータＩｖ６によって反転されて、後段の出力バッファ１３に出力され、読み出しデータとして出力される。
【００５５】
出力バッファ１３からデータが出力されると、リード／ライト制御回路１１から出力されるリード制御信号がＬｏレベルとなり、センスアンプ１４がＯＦＦ（非活性状態）となる。
【００５６】
このとき、センスアンプ１４のトランジスタＴ８が、リード制御信号のＨｉレベルからＬｏレベルの遷移に同期してＯＮし、センスアンプ１４における内部ノードＮａ，Ｎｂの電圧レベルをほぼ同じにすることができる。
【００５７】
これにより、センスアンプ１４がＯＮからＯＦＦに遷移した際に、短時間で、かつ確実に該センスアンプ１４の内部ノードＮａ，Ｎｂを安定化させることができる。
【００５８】
また、ライト動作について、図４を用いて説明する。また、このライト動作においては、センスアンプ１４の動作は介さない。
【００５９】
図４においては、上方から下方にかけて、外部から入力されるクロック信号、コモンビット線、ワード線、Ｙデコーダ９が出力するＹセレクト信号、ビット線、およびメモリセルＳの内部ノードの信号タイミングについてそれぞれ示している。
【００６０】
クロック信号に同期してアドレス信号、およびデータが入力されると、リード／ライト制御回路１１からライト制御信号が出力される。このライト制御信号を受けた入力バッファ１２は、入力されたデータをコモンビット線に伝達する。
【００６１】
また、Ｘデコーダ７があるワード線を選択するとともに、Ｙデコーダ９がＹセレクト信号を出力する。Ｙセレクタ１５は、入力されたＹセレクト信号に基づいて、あるビット線を選択する。これによって、あるメモリセルＳにデータが書き込まれる。
【００６２】
それにより、本実施の形態によれば、センスアンプ１４の負荷側出力部ＳＡＬＯＵＴにインバータＩｖ５を接続したことにより、データ出力部ＳＡＯＵＴと負荷側出力部ＳＡＬＯＵＴとのカップリング容量のアンバランスを大幅に低減することができ、該センスアンプ１４のオフセット電圧を大幅に小さくすることができる。
【００６３】
また、トランジスタＴ８によって、センスアンプ１４がＯＮからＯＦＦの遷移した際に、該センスアンプ１４の内部ノードＮａ，Ｎｂを短時間で、かつ確実に安定させることができるので、該センスアンプ１４のオフセット電圧を大幅に小さくでき、ＳＲＡＭモジュール１の動作マージンを向上することができる。
【００６４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
前記実施の形態においては、センスアンプの内部ノードを安定させるトランジスタと該センスアンプのデータ出力部とのカップリング容量を調整するインバータとを設けた構成としたが、たとえば、内部ノードを安定させるトランジスタ、またはカップリング容量を調整するインバータのいずれか１つをセンスアンプに設けるようにしてもよい。
【００６６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６７】
（１）センスアンプに設けたノード導通用スイッチング素子により、該センスアンプの内部ノードを短時間で、かつ確実に安定化することができる。
【００６８】
（２）また、センスアンプのダミー出力部に設けた第２のドライバによって、該センスアンプのデータ出力部、およびダミー出力部のカップリング容量をほぼ等しくすることができる。
【００６９】
（３）また、上記（１）、（２）により、センスアンプのオフセット電圧を小さくでき、半導体集積回路装置の動作マージンを大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体集積回路装置に設けられたＳＲＡＭモジュールの概略回路図である。
【図２】図１のＳＲＡＭモジュールに設けられたセンスアンプの回路図である。
【図３】図１のＳＲＡＭモジュールにおけるリード動作時の各部の波形タイミングチャートである。
【図４】図１のＳＲＡＭモジュールにおけるライト動作時の各部の波形タイミングチャートである。
【符号の説明】
１ ＳＲＡＭモジュール
２ 制御部
３ 入出力部
４ メモリアレイ
５ クロックジェネレータ
６ Ｘアドレス入力回路
７ Ｘデコーダ
８ Ｙアドレス入力回路
９ Ｙデコーダ
１０ リード／ライト入力回路
１１ リード／ライト制御回路
１２ 入力バッファ
１３ 出力バッファ
１４ センスアンプ
１５ Ｙセレクタ
１６ プリチャージ
Ｓ メモリセル
Ｉｖ１〜Ｉｖ４ インバータ
Ｉｖ５ インバータ（第２のドライバ）
Ｉｖ６ インバータ（第１のドライバ）
Ｔ１〜Ｔ４，Ｔ７ トランジスタ
Ｔ５ トランジスタ（第１のコンバータ）
Ｔ６ トランジスタ（第２のインバータ）
Ｔ７ トランジスタ
Ｔ８ トランジスタ（ノード導通用スイッチング素子）
Ｔ９ トランジスタ
Ｔ１０ トランジスタ（第１のコンバータ）
Ｔ１１ トランジスタ
Ｔ１２ トランジスタ（第２のインバータ）
Ｔ１３ トランジスタ
ＳＡＯＵＴ データ出力部
ＳＡＬＯＵＴ 負荷側出力部（ダミー出力部）
Ｎａ 内部ノード（第１の中間ノード）
Ｎｂ 内部ノード（第２の中間ノード）
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュールを備えた半導体集積回路装置における高速化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのカスタムＩＣには、ＳＲＡＭなどのモジュールが広く搭載されている。
【０００３】
このＳＲＡＭモジュールにおいては、メモリセルのセル読み出し信号を増幅するアンプとして、フリップフロップ型センスアンプが広く用いられている。
【０００４】
本発明者の検討によれば、フリップフロップ型センスアンプでは、２つの出力部が設けられることになるが、一方の出力部はセンスアンプのデータ出力部となり、インバータなどを介してデータが出力される。
【０００５】
また、他方の出力部（負荷側の出力部）には、電源電圧、および基準電位に、ソース／ドレイン間が電源固定されたＰ、ＮチャネルＭＯＳトランジスタがそれぞれ接続されており、これらトランジスタのカップリング容量によって、データ出力部のインバータのカップリング容量との静電容量のアンバランスを調整している。
【０００６】
なお、この種の半導体集積回路装置について詳しく述べてある例としては、１９９０年８月３０日、日刊工業新聞社発行、鈴木 八十二（編著）、「半導体ＭＯＳメモリとその使い方」Ｐ２３〜Ｐ３４があり、この文献には、ＳＲＡＭの基本構成などが記載されている。
【０００７】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置に設けられたＳＲＡＭモジュールのセンスアンプでは、次のような問題点があることが本発明者により見い出された。
【０００８】
近年、半導体集積回路装置の微細化に伴い、製造ばらつきなども大きくなる傾向にあり、それにつれて、センスアンプのデータ出力部と負荷側出力部とのカップリング容量の違いが無視できないレベルとなり、センスアンプの対トランジスタのしきい値電圧の差、いわゆるオフセット電圧が大きくなってしまい、最悪の場合には、データ反転などの読み出し不良が発生してしまうという問題がある。
【０００９】
また、フリップフロップ型センスアンプでは、該センスアンプがＯＮからＯＦＦに遷移した際に、フリップフロップを構成しているトランジスタの中間ノードが安定した状態になるまでの時間がかかってしまい、この場合においても、センスアンプのオフセット電圧が大きくなってしまうという問題がある。
【００１０】
本発明の目的は、センスアンプのオフセット電圧を大幅に低減し、動作マージンを向上することのできる半導体集積回路装置を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明の半導体集積回路装置は、第１、第２のインバータの入出力を相互に接続したフリップフロップが備えられたセンスアンプに、第１のインバータを構成する２つのトランジスタの第１の中間ノードと第２のインバータを構成する２つのトランジスタの第２の中間ノードとを導通させるノード導通用スイッチング素子を備え、該ノード導通用スイッチング素子は、センスアンプが非活性状態の期間だけ導通するものである。
【００１４】
また、本発明の半導体集積回路装置は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが直列接続された構成からなる第１、第２のインバータと、第１のインバータのトランジスタ間の接続部である第１の中間ノードとインバータのトランジスタ間における接続部である第２の中間ノードとを導通させるノード導通用スイッチング素子とを設けたセンスアンプを備え、該ノード導通用スイッチング素子は、センスアンプが非活性状態の期間だけ導通するものである。
【００１５】
さらに、本発明の半導体集積回路装置は、データが出力されるデータ出力部に接続された第１のドライバと、出力先がないダミー出力部に接続され、該第１のドライバと同じ構成からなり、出力部がオープンになった第２のドライバとを有したセンスアンプを備えたものである。
【００１６】
また、本発明の半導体集積回路装置は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが直列接続された構成からなる第１、第２のインバータと、第１のインバータのトランジスタ間の接続部である第１の中間ノードと第２のインバータのトランジスタ間における接続部である第２の中間ノードとを導通させるノード導通用スイッチング素子と、データが出力されるデータ出力部に設けられた第１のドライバと、出力先がないダミー出力部に、第１のドライバと同じ構成からなり、出力部がオープンになった第２のドライバとを設けたセンスアンプを備え、該ノード導通用スイッチング素子は、センスアンプが非活性状態の期間だけ導通するものである。
【００１７】
以上のことにより、センスアンプの出力部におけるカップリング容量をほぼ等しくできるとともに、該センスアンプの内部ノードを短時間で安定化することができるので、センスアンプのオフセット電圧を小さくでき、動作マージンを向上することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
図１は、本発明の一実施の形態による半導体集積回路装置に設けられたＳＲＡＭモジュールの概略回路図、図２は、図１のＳＲＡＭモジュールに設けられたセンスアンプの回路図、図３は、図１のＳＲＡＭモジュールにおけるリード動作時の各部の波形タイミングチャート、図４は、図１のＳＲＡＭモジュールにおけるライト動作時の各部の波形タイミングチャートである。
【００２０】
本実施の形態において、半導体集積回路装置は、たとえば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのカスタムＩＣである。
【００２１】
この半導体集積回路装置には、ＳＲＡＭモジュール１が設けられている。ＳＲＡＭモジュール１は、図１に示すように、制御部２、入出力部３、およびメモリアレイ４から構成されている。
【００２２】
制御部２は、クロックジェネレータ５、Ｘアドレス入力回路６、Ｘデコーダ７、Ｙアドレス入力回路８、Ｙデコーダ９、リード／ライト入力回路１０、およびリード／ライト制御回路１１から構成されている。
【００２３】
また、入出力部３は、入力バッファ１２、出力バッファ１３、センスアンプ１４、Ｙセレクタ１５、ならびにプリチャージ１６からなる。メモリアレイ４には、記憶の最小単位であるメモリセルＳが規則正しくアレイ状に並べられている。
【００２４】
クロックジェネレータ５は、外部から入力されるクロック信号に基づいて内部クロック信号を生成し、Ｘアドレス入力回路６、Ｙアドレス入力回路８にそれぞれ供給している。
【００２５】
Ｘアドレス入力回路６には、Ｘ（ロウ）アドレスが入力されるバッファであり、Ｘデコーダ７に接続されている。Ｘデコーダ７は、メモリアレイ４におけるＸ（ロウ）方向のワード線を選択し、その選択したワード線に選択パルス電圧を与える。
【００２６】
Ｙアドレス入力回路８は、Ｙ（カラム）アドレスが入力されるバッファであり、Ｙデコーダ９に接続されている。Ｙデコーダ９は、メモリアレイ４のＹ方向のビット線を選択し、その選択したビット線に選択パルス電圧を与える。
【００２７】
リード／ライト入力回路１０は、リード／ライトを切り換える制御信号が入力される。リード／ライト入力回路１０には、リード／ライト制御回路１１が接続されている。
【００２８】
リード／ライト制御回路１１は、入力回路１０を介して入力された制御信号に基づいてリード制御信号やライト制御信号などを生成する。リード制御信号はセンスアンプ１４に出力され、ライト制御信号は入力バッファ１２に出力されるように接続されている。
【００２９】
Ｙセレクタ１５は、プリチャージ１６を介してメモリアレイ４のビット線に接続されている。Ｙセレクタ１５は、Ｙデコーダから出力されたＹセレクト信号に基づいてあるビット線を選択する。プリチャージ１６はビット線のプリチャージを行う。
【００３０】
入力バッファ１２は、ライト用の対線となったコモンビット線を介してＹセレクタ１５と接続されている。センスアンプ１４には、リード用の対線となっているコモンビット線を介してＹセレクタ１５が接続されており、このセンスアンプ１４の後段には、出力バッファ１３が接続されている。
【００３１】
センスアンプ１４は、メモリセルＳのセル読み出し信号を増幅する。入力バッファは、入力データを所定のタイミングにより取り込む。出力バッファ１３は、出力データを所定のタイミングによって出力する。
【００３２】
また、センスアンプ１４の回路構成について説明する。
【００３３】
センスアンプ１４は、図２に示すように、インバータＩｖ１〜Ｉｖ６、ＰチャネルＭＯＳのトランジスタＴ１〜Ｔ８、およびＮチャネルＭＯＳのトランジスタＴ９〜Ｔ１３から構成されている。
【００３４】
トランジスタＴ１〜Ｔ３のゲートには、インバータＩｖ１，Ｉｖ２を介してリード／ライト制御回路１１から出力されるリード制御信号が入力されるようにそれぞれ接続されている。トランジスタＴ４，Ｔ７，Ｔ８，Ｔ１３のゲートには、インバータＩｖ１〜Ｉｖ４を介してリード制御信号が入力されるようにそれぞれ接続されている。
【００３５】
トランジスタＴ１，Ｔ３の一方の接続部、およびトランジスタＴ９のゲートには、リード用の一方のコモンビット線がそれぞれ接続されている。トランジスタＴ２，Ｔ３の他方の接続部、ならびにトランジスタＴ１１のゲートには、リード用の他方のコモンビット線がそれぞれ接続されている。
【００３６】
また、トランジスタＴ１の他方の接続部、トランジスタＴ２の一方の接続部には、電源電圧がそれぞれ供給されており、トランジスタＴ１３の他方の接続部には、基準電位（ＶＳＳ）が接続されている。
【００３７】
トランジスタＴ４〜Ｔ７の一方の接続部には、電源電圧がそれぞれ供給されている。トランジスタＴ４，５の他方の接続部には、トランジスタＴ９の一方の接続部、ならびにトランジスタ（第２のインバータ）Ｔ６，Ｔ１２のゲートがそれぞれ接続されている。
【００３８】
トランジスタＴ４，５の他方の接続部は、センスアンプ１４の他方の出力部である負荷側出力部（ダミー出力部）ＳＡＬＯＵＴとなっており、インバータ（第２のドライバ）Ｉｖ５の入力部が接続されている。
【００３９】
トランジスタＴ６，Ｔ７の他方の接続部には、トランジスタＴ１１の一方の接続部、およびトランジスタ（第１のコンバータ）Ｔ５，Ｔ１０のゲートが接続されている。
【００４０】
このトランジスタＴ６，Ｔ７の他方の接続部が、センスアンプ１４のデータ出力部ＳＡＯＵＴであり、該データ出力部ＳＡＯＵＴには、インバータ（第１のドライバ）Ｉｖ６の入力部が接続されている。そして、インバータＩｖ６の出力部からデータが出力される。
【００４１】
また、インバータＩｖ５の出力部は、出力部は何も接続されないオープン状態となっている。インバータＩｖ５，Ｉｖ６は、Ｐ、ＮチャネルＭＯＳが直列接続されたＣＭＯＳ構成からなり、これらインバータＩｖ５，Ｉｖ６は、同じ半導体素子によって同じ回路が構成されている。
【００４２】
これによって、インバータＩｖ５のゲート／ドレイン間のカップリング容量が、インバータＩｖ６のゲート／ドレイン間のカップリング容量とほぼ同一になっており、センスアンプ１４のデータ出力部ＳＡＯＵＴと負荷側出力部ＳＡＬＯＵＴとのカップリング容量のアンバランスを大幅に低減することができる。
【００４３】
トランジスタＴ９の他方の接続部には、トランジスタＴ８，Ｔ１０の一方の接続部が接続されており、トランジスタＴ１１の他方の接続部には、トランジスタ（ノード導通用スイッチング素子）Ｔ８の他方の接続部、およびトランジスタＴ１２の一方の接続部が接続されている。
【００４４】
トランジスタＴ１０，Ｔ１２の他方の接続部には、トランジスタＴ１３の一方の接続部が接続されている。このセンスアンプ１４においては、トランジスタＴ５，Ｔ６，Ｔ１０，Ｔ１２によってフリップフロップが構成されたフリップフロップ型センスアンプである。
【００４５】
次に、本実施の形態によるＳＲＡＭモジュール１のリード／ライト動作について、図１、図２、および図３、図４のタイミングチャートを用いて説明する。
【００４６】
まず、リード動作について、図３を用いて説明する。
【００４７】
この図３においては、上方から下方にかけて、外部から入力されるクロック信号、ワード線、ビット線、Ｙデコーダ９が出力するＹセレクト信号、リード用のコモンビット線、リード／ライト制御回路１１が出力するリード制御信号、センスアンプ１４の内部ノードＮａ，Ｎｂ、センスアンプ１４の出力、ならびにＳＲＡＭモジュール１からのデータ出力の信号タイミングについてそれぞれ示している。
【００４８】
ここで、図２に示すように、内部ノード（第１の中間ノード）Ｎａは、トランジスタＴ８の一方の接続部の接続であり、内部ノード（第２の中間ノード）Ｎｂは、トランジスタＴ８の他方の接続部の接続である。
【００４９】
クロック信号に同期してアドレス信号が入力されると、Ｘデコーダ７によってあるワード線が選択されるとともに、メモリセルＳのデータをビット線に伝達する。
【００５０】
Ｙセレクタ１５は、入力されたＹセレクト信号に基づいて、あるビット線を選択し、メモリセルＳのデータの信号をリード用のコモンビット線に伝達する。このコモンビット線に伝達されるデータは、微少振幅電圧である。
【００５１】
この微少振幅電圧のデータは、コモンビット線を介して、センスアンプ１４のトランジスタＴ９，Ｔ１１のゲートに入力される。そして、リード／ライト制御回路１１からセンスアンプ１４にリード制御信号が入力されると、該センスアンプ１４が動作状態になる。
【００５２】
たとえば、トランジスタＴ１１のゲートに入力される電圧レベルが、トランジスタＴ９のゲートに入力される電圧レベルよりも低い場合、トランジスタＴ９は、トランジスタＴ１１よりも、強くＯＮする。
【００５３】
また、トランジスタＴ９，Ｔ１０，Ｔ１３がＯＮとなるので、トランジスタＴ６もより強くＯＮとなり、内部ノードＮａは、基準電位レベル、内部ノードＮｂは電源電圧レベルに増幅される。
【００５４】
これによって、インバータＩｖ６の入力部には、Ｈｉレベルの信号が出力される。この信号は、インバータＩｖ６によって反転されて、後段の出力バッファ１３に出力され、読み出しデータとして出力される。
【００５５】
出力バッファ１３からデータが出力されると、リード／ライト制御回路１１から出力されるリード制御信号がＬｏレベルとなり、センスアンプ１４がＯＦＦ（非活性状態）となる。
【００５６】
このとき、センスアンプ１４のトランジスタＴ８が、リード制御信号のＨｉレベルからＬｏレベルの遷移に同期してＯＮし、センスアンプ１４における内部ノードＮａ，Ｎｂの電圧レベルをほぼ同じにすることができる。
【００５７】
これにより、センスアンプ１４がＯＮからＯＦＦに遷移した際に、短時間で、かつ確実に該センスアンプ１４の内部ノードＮａ，Ｎｂを安定化させることができる。
【００５８】
また、ライト動作について、図４を用いて説明する。また、このライト動作においては、センスアンプ１４の動作は介さない。
【００５９】
図４においては、上方から下方にかけて、外部から入力されるクロック信号、コモンビット線、ワード線、Ｙデコーダ９が出力するＹセレクト信号、ビット線、およびメモリセルＳの内部ノードの信号タイミングについてそれぞれ示している。
【００６０】
クロック信号に同期してアドレス信号、およびデータが入力されると、リード／ライト制御回路１１からライト制御信号が出力される。このライト制御信号を受けた入力バッファ１２は、入力されたデータをコモンビット線に伝達する。
【００６１】
また、Ｘデコーダ７があるワード線を選択するとともに、Ｙデコーダ９がＹセレクト信号を出力する。Ｙセレクタ１５は、入力されたＹセレクト信号に基づいて、あるビット線を選択する。これによって、あるメモリセルＳにデータが書き込まれる。
【００６２】
それにより、本実施の形態によれば、センスアンプ１４の負荷側出力部ＳＡＬＯＵＴにインバータＩｖ５を接続したことにより、データ出力部ＳＡＯＵＴと負荷側出力部ＳＡＬＯＵＴとのカップリング容量のアンバランスを大幅に低減することができ、該センスアンプ１４のオフセット電圧を大幅に小さくすることができる。
【００６３】
また、トランジスタＴ８によって、センスアンプ１４がＯＮからＯＦＦの遷移した際に、該センスアンプ１４の内部ノードＮａ，Ｎｂを短時間で、かつ確実に安定させることができるので、該センスアンプ１４のオフセット電圧を大幅に小さくでき、ＳＲＡＭモジュール１の動作マージンを向上することができる。
【００６４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
前記実施の形態においては、センスアンプの内部ノードを安定させるトランジスタと該センスアンプのデータ出力部とのカップリング容量を調整するインバータとを設けた構成としたが、たとえば、内部ノードを安定させるトランジスタ、またはカップリング容量を調整するインバータのいずれか１つをセンスアンプに設けるようにしてもよい。
【００６６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６７】
（１）センスアンプに設けたノード導通用スイッチング素子により、該センスアンプの内部ノードを短時間で、かつ確実に安定化することができる。
【００６８】
（２）また、センスアンプのダミー出力部に設けた第２のドライバによって、該センスアンプのデータ出力部、およびダミー出力部のカップリング容量をほぼ等しくすることができる。
【００６９】
（３）また、上記（１）、（２）により、センスアンプのオフセット電圧を小さくでき、半導体集積回路装置の動作マージンを大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体集積回路装置に設けられたＳＲＡＭモジュールの概略回路図である。
【図２】図１のＳＲＡＭモジュールに設けられたセンスアンプの回路図である。
【図３】図１のＳＲＡＭモジュールにおけるリード動作時の各部の波形タイミングチャートである。
【図４】図１のＳＲＡＭモジュールにおけるライト動作時の各部の波形タイミングチャートである。
【符号の説明】
１ ＳＲＡＭモジュール
２ 制御部
３ 入出力部
４ メモリアレイ
５ クロックジェネレータ
６ Ｘアドレス入力回路
７ Ｘデコーダ
８ Ｙアドレス入力回路
９ Ｙデコーダ
１０ リード／ライト入力回路
１１ リード／ライト制御回路
１２ 入力バッファ
１３ 出力バッファ
１４ センスアンプ
１５ Ｙセレクタ
１６ プリチャージ
Ｓ メモリセル
Ｉｖ１〜Ｉｖ４ インバータ
Ｉｖ５ インバータ（第２のドライバ）
Ｉｖ６ インバータ（第１のドライバ）
Ｔ１〜Ｔ４，Ｔ７ トランジスタ
Ｔ５ トランジスタ（第１のコンバータ）
Ｔ６ トランジスタ（第２のインバータ）
Ｔ７ トランジスタ
Ｔ８ トランジスタ（ノード導通用スイッチング素子）
Ｔ９ トランジスタ
Ｔ１０ トランジスタ（第１のコンバータ）
Ｔ１１ トランジスタ
Ｔ１２ トランジスタ（第２のインバータ）
Ｔ１３ トランジスタ
ＳＡＯＵＴ データ出力部
ＳＡＬＯＵＴ 負荷側出力部（ダミー出力部）
Ｎａ 内部ノード（第１の中間ノード）
Ｎｂ 内部ノード（第２の中間ノード）
Claims (1)
- ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが直列接続された構成からなる第１、第２のインバータと、
前記第１のインバータのトランジスタ間の接続部である第１の中間ノードと前記第２のインバータのトランジスタ間における接続部である第２の中間ノードとを導通させるノード導通用スイッチング素子と、
データが出力されるデータ出力部に設けられた第１のドライバと、
出力先がないダミー出力部に、前記第１のドライバと同じ構成からなり、出力部がオープンになった第２のドライバとを設けたセンスアンプを備え、
前記ノード導通用スイッチング素子は、前記センスアンプが非活性状態の期間だけ導通することを特徴とする半導体集積回路装置。
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