JP2003173685A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2003173685A JP2003173685A JP2001366987A JP2001366987A JP2003173685A JP 2003173685 A JP2003173685 A JP 2003173685A JP 2001366987 A JP2001366987 A JP 2001366987A JP 2001366987 A JP2001366987 A JP 2001366987A JP 2003173685 A JP2003173685 A JP 2003173685A
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Abstract
(57)【要約】
【課題】 センスアンプのオフセット電圧を大幅に低減
し、動作マージンを向上する。 【解決手段】 ＳＲＡＭモジュールのセンスアンプ１４
は、フリップフロップ型のセンスアンプからなる。フリ
ップフロップを構成するトランジスタＴ５，Ｔ１０、お
よびトランジスタＴ６，Ｔ１２の内部ノードＮａ，Ｎｂ
には、トランジスタＴ８が接続されている。センスアン
プ１４がＯＮからＯＦＦに遷移した際には、トランジス
タＴ８が導通状態となり、内部ノードＮａ，Ｎｂを短時
間で安定化させる。また、センスアンプ１４のダミー出
力部である負荷側出力部には、データ出力部ＳＡＯＵＴ
に接続されたインバータＩｖ６と同じ構成であり、出力
部がオープンとなったインバータＩｖ５が接続されてお
り、センスアンプ１４の出力部におけるカップリング容
量のアンバランスを大幅に低減する。
し、動作マージンを向上する。 【解決手段】 ＳＲＡＭモジュールのセンスアンプ１４
は、フリップフロップ型のセンスアンプからなる。フリ
ップフロップを構成するトランジスタＴ５，Ｔ１０、お
よびトランジスタＴ６，Ｔ１２の内部ノードＮａ，Ｎｂ
には、トランジスタＴ８が接続されている。センスアン
プ１４がＯＮからＯＦＦに遷移した際には、トランジス
タＴ８が導通状態となり、内部ノードＮａ，Ｎｂを短時
間で安定化させる。また、センスアンプ１４のダミー出
力部である負荷側出力部には、データ出力部ＳＡＯＵＴ
に接続されたインバータＩｖ６と同じ構成であり、出力
部がオープンとなったインバータＩｖ５が接続されてお
り、センスアンプ１４の出力部におけるカップリング容
量のアンバランスを大幅に低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュールを備えた
半導体集積回路装置における高速化に適用して有効な技
術に関するものである。
置に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュールを備えた
半導体集積回路装置における高速化に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓ
ｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）などのカスタムＩＣには、ＳＲＡＭなどのモジュー
ルが広く搭載されている。
ｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）などのカスタムＩＣには、ＳＲＡＭなどのモジュー
ルが広く搭載されている。
【０００３】このＳＲＡＭモジュールにおいては、メモ
リセルのセル読み出し信号を増幅するアンプとして、フ
リップフロップ型センスアンプが広く用いられている。
リセルのセル読み出し信号を増幅するアンプとして、フ
リップフロップ型センスアンプが広く用いられている。
【０００４】本発明者の検討によれば、フリップフロッ
プ型センスアンプでは、２つの出力部が設けられること
になるが、一方の出力部はセンスアンプのデータ出力部
となり、インバータなどを介してデータが出力される。
プ型センスアンプでは、２つの出力部が設けられること
になるが、一方の出力部はセンスアンプのデータ出力部
となり、インバータなどを介してデータが出力される。
【０００５】また、他方の出力部（負荷側の出力部）に
は、電源電圧、および基準電位に、ソース／ドレイン間
が電源固定されたＰ、ＮチャネルＭＯＳトランジスタが
それぞれ接続されており、これらトランジスタのカップ
リング容量によって、データ出力部のインバータのカッ
プリング容量との静電容量のアンバランスを調整してい
る。
は、電源電圧、および基準電位に、ソース／ドレイン間
が電源固定されたＰ、ＮチャネルＭＯＳトランジスタが
それぞれ接続されており、これらトランジスタのカップ
リング容量によって、データ出力部のインバータのカッ
プリング容量との静電容量のアンバランスを調整してい
る。
【０００６】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９０年８月３０
日、日刊工業新聞社発行、鈴木 八十二（編著）、「半
導体ＭＯＳメモリとその使い方」Ｐ２３〜Ｐ３４があ
り、この文献には、ＳＲＡＭの基本構成などが記載され
ている。
て詳しく述べてある例としては、１９９０年８月３０
日、日刊工業新聞社発行、鈴木 八十二（編著）、「半
導体ＭＯＳメモリとその使い方」Ｐ２３〜Ｐ３４があ
り、この文献には、ＳＲＡＭの基本構成などが記載され
ている。
【０００７】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置に設けられたＳＲＡＭモジュール
のセンスアンプでは、次のような問題点があることが本
発明者により見い出された。
な半導体集積回路装置に設けられたＳＲＡＭモジュール
のセンスアンプでは、次のような問題点があることが本
発明者により見い出された。
【０００８】近年、半導体集積回路装置の微細化に伴
い、製造ばらつきなども大きくなる傾向にあり、それに
つれて、センスアンプのデータ出力部と負荷側出力部と
のカップリング容量の違いが無視できないレベルとな
り、センスアンプの対トランジスタのしきい値電圧の
差、いわゆるオフセット電圧が大きくなってしまい、最
悪の場合には、データ反転などの読み出し不良が発生し
てしまうという問題がある。
い、製造ばらつきなども大きくなる傾向にあり、それに
つれて、センスアンプのデータ出力部と負荷側出力部と
のカップリング容量の違いが無視できないレベルとな
り、センスアンプの対トランジスタのしきい値電圧の
差、いわゆるオフセット電圧が大きくなってしまい、最
悪の場合には、データ反転などの読み出し不良が発生し
てしまうという問題がある。
【０００９】また、フリップフロップ型センスアンプで
は、該センスアンプがＯＮからＯＦＦに遷移した際に、
フリップフロップを構成しているトランジスタの中間ノ
ードが安定した状態になるまでの時間がかかってしま
い、この場合においても、センスアンプのオフセット電
圧が大きくなってしまうという問題がある。
は、該センスアンプがＯＮからＯＦＦに遷移した際に、
フリップフロップを構成しているトランジスタの中間ノ
ードが安定した状態になるまでの時間がかかってしま
い、この場合においても、センスアンプのオフセット電
圧が大きくなってしまうという問題がある。
【００１０】本発明の目的は、センスアンプのオフセッ
ト電圧を大幅に低減し、動作マージンを向上することの
できる半導体集積回路装置を提供することにある。
ト電圧を大幅に低減し、動作マージンを向上することの
できる半導体集積回路装置を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置
は、第１、第２のインバータの入出力を相互に接続した
フリップフロップが備えられたセンスアンプに、第１の
インバータを構成する２つのトランジスタの第１の中間
ノードと第２のインバータを構成する２つのトランジス
タの第２の中間ノードとを導通させるノード導通用スイ
ッチング素子を備え、該ノード導通用スイッチング素子
は、センスアンプが非活性状態の期間だけ導通するもの
である。
は、第１、第２のインバータの入出力を相互に接続した
フリップフロップが備えられたセンスアンプに、第１の
インバータを構成する２つのトランジスタの第１の中間
ノードと第２のインバータを構成する２つのトランジス
タの第２の中間ノードとを導通させるノード導通用スイ
ッチング素子を備え、該ノード導通用スイッチング素子
は、センスアンプが非活性状態の期間だけ導通するもの
である。
【００１４】また、本発明の半導体集積回路装置は、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが直列接続された構成からなる第１、第２のイ
ンバータと、第１のインバータのトランジスタ間の接続
部である第１の中間ノードとインバータのトランジスタ
間における接続部である第２の中間ノードとを導通させ
るノード導通用スイッチング素子とを設けたセンスアン
プを備え、該ノード導通用スイッチング素子は、センス
アンプが非活性状態の期間だけ導通するものである。
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが直列接続された構成からなる第１、第２のイ
ンバータと、第１のインバータのトランジスタ間の接続
部である第１の中間ノードとインバータのトランジスタ
間における接続部である第２の中間ノードとを導通させ
るノード導通用スイッチング素子とを設けたセンスアン
プを備え、該ノード導通用スイッチング素子は、センス
アンプが非活性状態の期間だけ導通するものである。
【００１５】さらに、本発明の半導体集積回路装置は、
データが出力されるデータ出力部に接続された第１のド
ライバと、出力先がないダミー出力部に接続され、該第
１のドライバと同じ構成からなり、出力部がオープンに
なった第２のドライバとを有したセンスアンプを備えた
ものである。
データが出力されるデータ出力部に接続された第１のド
ライバと、出力先がないダミー出力部に接続され、該第
１のドライバと同じ構成からなり、出力部がオープンに
なった第２のドライバとを有したセンスアンプを備えた
ものである。
【００１６】また、本発明の半導体集積回路装置は、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが直列接続された構成からなる第１、第２のイ
ンバータと、第１のインバータのトランジスタ間の接続
部である第１の中間ノードと第２のインバータのトラン
ジスタ間における接続部である第２の中間ノードとを導
通させるノード導通用スイッチング素子と、データが出
力されるデータ出力部に設けられた第１のドライバと、
出力先がないダミー出力部に、第１のドライバと同じ構
成からなり、出力部がオープンになった第２のドライバ
とを設けたセンスアンプを備え、該ノード導通用スイッ
チング素子は、センスアンプが非活性状態の期間だけ導
通するものである。
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが直列接続された構成からなる第１、第２のイ
ンバータと、第１のインバータのトランジスタ間の接続
部である第１の中間ノードと第２のインバータのトラン
ジスタ間における接続部である第２の中間ノードとを導
通させるノード導通用スイッチング素子と、データが出
力されるデータ出力部に設けられた第１のドライバと、
出力先がないダミー出力部に、第１のドライバと同じ構
成からなり、出力部がオープンになった第２のドライバ
とを設けたセンスアンプを備え、該ノード導通用スイッ
チング素子は、センスアンプが非活性状態の期間だけ導
通するものである。
【００１７】以上のことにより、センスアンプの出力部
におけるカップリング容量をほぼ等しくできるととも
に、該センスアンプの内部ノードを短時間で安定化する
ことができるので、センスアンプのオフセット電圧を小
さくでき、動作マージンを向上することができる。
におけるカップリング容量をほぼ等しくできるととも
に、該センスアンプの内部ノードを短時間で安定化する
ことができるので、センスアンプのオフセット電圧を小
さくでき、動作マージンを向上することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】図１は、本発明の一実施の形態による半導
体集積回路装置に設けられたＳＲＡＭモジュールの概略
回路図、図２は、図１のＳＲＡＭモジュールに設けられ
たセンスアンプの回路図、図３は、図１のＳＲＡＭモジ
ュールにおけるリード動作時の各部の波形タイミングチ
ャート、図４は、図１のＳＲＡＭモジュールにおけるラ
イト動作時の各部の波形タイミングチャートである。
体集積回路装置に設けられたＳＲＡＭモジュールの概略
回路図、図２は、図１のＳＲＡＭモジュールに設けられ
たセンスアンプの回路図、図３は、図１のＳＲＡＭモジ
ュールにおけるリード動作時の各部の波形タイミングチ
ャート、図４は、図１のＳＲＡＭモジュールにおけるラ
イト動作時の各部の波形タイミングチャートである。
【００２０】本実施の形態において、半導体集積回路装
置は、たとえば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ）などのカスタムＩＣである。
置は、たとえば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ）などのカスタムＩＣである。
【００２１】この半導体集積回路装置には、ＳＲＡＭモ
ジュール１が設けられている。ＳＲＡＭモジュール１
は、図１に示すように、制御部２、入出力部３、および
メモリアレイ４から構成されている。
ジュール１が設けられている。ＳＲＡＭモジュール１
は、図１に示すように、制御部２、入出力部３、および
メモリアレイ４から構成されている。
【００２２】制御部２は、クロックジェネレータ５、Ｘ
アドレス入力回路６、Ｘデコーダ７、Ｙアドレス入力回
路８、Ｙデコーダ９、リード／ライト入力回路１０、お
よびリード／ライト制御回路１１から構成されている。
アドレス入力回路６、Ｘデコーダ７、Ｙアドレス入力回
路８、Ｙデコーダ９、リード／ライト入力回路１０、お
よびリード／ライト制御回路１１から構成されている。
【００２３】また、入出力部３は、入力バッファ１２、
出力バッファ１３、センスアンプ１４、Ｙセレクタ１
５、ならびにプリチャージ１６からなる。メモリアレイ
４には、記憶の最小単位であるメモリセルＳが規則正し
くアレイ状に並べられている。
出力バッファ１３、センスアンプ１４、Ｙセレクタ１
５、ならびにプリチャージ１６からなる。メモリアレイ
４には、記憶の最小単位であるメモリセルＳが規則正し
くアレイ状に並べられている。
【００２４】クロックジェネレータ５は、外部から入力
されるクロック信号に基づいて内部クロック信号を生成
し、Ｘアドレス入力回路６、Ｙアドレス入力回路８にそ
れぞれ供給している。
されるクロック信号に基づいて内部クロック信号を生成
し、Ｘアドレス入力回路６、Ｙアドレス入力回路８にそ
れぞれ供給している。
【００２５】Ｘアドレス入力回路６には、Ｘ（ロウ）ア
ドレスが入力されるバッファであり、Ｘデコーダ７に接
続されている。Ｘデコーダ７は、メモリアレイ４におけ
るＸ（ロウ）方向のワード線を選択し、その選択したワ
ード線に選択パルス電圧を与える。
ドレスが入力されるバッファであり、Ｘデコーダ７に接
続されている。Ｘデコーダ７は、メモリアレイ４におけ
るＸ（ロウ）方向のワード線を選択し、その選択したワ
ード線に選択パルス電圧を与える。
【００２６】Ｙアドレス入力回路８は、Ｙ（カラム）ア
ドレスが入力されるバッファであり、Ｙデコーダ９に接
続されている。Ｙデコーダ９は、メモリアレイ４のＹ方
向のビット線を選択し、その選択したビット線に選択パ
ルス電圧を与える。
ドレスが入力されるバッファであり、Ｙデコーダ９に接
続されている。Ｙデコーダ９は、メモリアレイ４のＹ方
向のビット線を選択し、その選択したビット線に選択パ
ルス電圧を与える。
【００２７】リード／ライト入力回路１０は、リード／
ライトを切り換える制御信号が入力される。リード／ラ
イト入力回路１０には、リード／ライト制御回路１１が
接続されている。
ライトを切り換える制御信号が入力される。リード／ラ
イト入力回路１０には、リード／ライト制御回路１１が
接続されている。
【００２８】リード／ライト制御回路１１は、入力回路
１０を介して入力された制御信号に基づいてリード制御
信号やライト制御信号などを生成する。リード制御信号
はセンスアンプ１４に出力され、ライト制御信号は入力
バッファ１２に出力されるように接続されている。
１０を介して入力された制御信号に基づいてリード制御
信号やライト制御信号などを生成する。リード制御信号
はセンスアンプ１４に出力され、ライト制御信号は入力
バッファ１２に出力されるように接続されている。
【００２９】Ｙセレクタ１５は、プリチャージ１６を介
してメモリアレイ４のビット線に接続されている。Ｙセ
レクタ１５は、Ｙデコーダから出力されたＹセレクト信
号に基づいてあるビット線を選択する。プリチャージ１
６はビット線のプリチャージを行う。
してメモリアレイ４のビット線に接続されている。Ｙセ
レクタ１５は、Ｙデコーダから出力されたＹセレクト信
号に基づいてあるビット線を選択する。プリチャージ１
６はビット線のプリチャージを行う。
【００３０】入力バッファ１２は、ライト用の対線とな
ったコモンビット線を介してＹセレクタ１５と接続され
ている。センスアンプ１４には、リード用の対線となっ
ているコモンビット線を介してＹセレクタ１５が接続さ
れており、このセンスアンプ１４の後段には、出力バッ
ファ１３が接続されている。
ったコモンビット線を介してＹセレクタ１５と接続され
ている。センスアンプ１４には、リード用の対線となっ
ているコモンビット線を介してＹセレクタ１５が接続さ
れており、このセンスアンプ１４の後段には、出力バッ
ファ１３が接続されている。
【００３１】センスアンプ１４は、メモリセルＳのセル
読み出し信号を増幅する。入力バッファは、入力データ
を所定のタイミングにより取り込む。出力バッファ１３
は、出力データを所定のタイミングによって出力する。
読み出し信号を増幅する。入力バッファは、入力データ
を所定のタイミングにより取り込む。出力バッファ１３
は、出力データを所定のタイミングによって出力する。
【００３２】また、センスアンプ１４の回路構成につい
て説明する。
て説明する。
【００３３】センスアンプ１４は、図２に示すように、
インバータＩｖ１〜Ｉｖ６、ＰチャネルＭＯＳのトラン
ジスタＴ１〜Ｔ８、およびＮチャネルＭＯＳのトランジ
スタＴ９〜Ｔ１３から構成されている。
インバータＩｖ１〜Ｉｖ６、ＰチャネルＭＯＳのトラン
ジスタＴ１〜Ｔ８、およびＮチャネルＭＯＳのトランジ
スタＴ９〜Ｔ１３から構成されている。
【００３４】トランジスタＴ１〜Ｔ３のゲートには、イ
ンバータＩｖ１，Ｉｖ２を介してリード／ライト制御回
路１１から出力されるリード制御信号が入力されるよう
にそれぞれ接続されている。トランジスタＴ４，Ｔ７，
Ｔ８，Ｔ１３のゲートには、インバータＩｖ１〜Ｉｖ４
を介してリード制御信号が入力されるようにそれぞれ接
続されている。
ンバータＩｖ１，Ｉｖ２を介してリード／ライト制御回
路１１から出力されるリード制御信号が入力されるよう
にそれぞれ接続されている。トランジスタＴ４，Ｔ７，
Ｔ８，Ｔ１３のゲートには、インバータＩｖ１〜Ｉｖ４
を介してリード制御信号が入力されるようにそれぞれ接
続されている。
【００３５】トランジスタＴ１，Ｔ３の一方の接続部、
およびトランジスタＴ９のゲートには、リード用の一方
のコモンビット線がそれぞれ接続されている。トランジ
スタＴ２，Ｔ３の他方の接続部、ならびにトランジスタ
Ｔ１１のゲートには、リード用の他方のコモンビット線
がそれぞれ接続されている。
およびトランジスタＴ９のゲートには、リード用の一方
のコモンビット線がそれぞれ接続されている。トランジ
スタＴ２，Ｔ３の他方の接続部、ならびにトランジスタ
Ｔ１１のゲートには、リード用の他方のコモンビット線
がそれぞれ接続されている。
【００３６】また、トランジスタＴ１の他方の接続部、
トランジスタＴ２の一方の接続部には、電源電圧がそれ
ぞれ供給されており、トランジスタＴ１３の他方の接続
部には、基準電位（ＶＳＳ）が接続されている。
トランジスタＴ２の一方の接続部には、電源電圧がそれ
ぞれ供給されており、トランジスタＴ１３の他方の接続
部には、基準電位（ＶＳＳ）が接続されている。
【００３７】トランジスタＴ４〜Ｔ７の一方の接続部に
は、電源電圧がそれぞれ供給されている。トランジスタ
Ｔ４，５の他方の接続部には、トランジスタＴ９の一方
の接続部、ならびにトランジスタ（第２のインバータ）
Ｔ６，Ｔ１２のゲートがそれぞれ接続されている。
は、電源電圧がそれぞれ供給されている。トランジスタ
Ｔ４，５の他方の接続部には、トランジスタＴ９の一方
の接続部、ならびにトランジスタ（第２のインバータ）
Ｔ６，Ｔ１２のゲートがそれぞれ接続されている。
【００３８】トランジスタＴ４，５の他方の接続部は、
センスアンプ１４の他方の出力部である負荷側出力部
（ダミー出力部）ＳＡＬＯＵＴとなっており、インバー
タ（第２のドライバ）Ｉｖ５の入力部が接続されてい
る。
センスアンプ１４の他方の出力部である負荷側出力部
（ダミー出力部）ＳＡＬＯＵＴとなっており、インバー
タ（第２のドライバ）Ｉｖ５の入力部が接続されてい
る。
【００３９】トランジスタＴ６，Ｔ７の他方の接続部に
は、トランジスタＴ１１の一方の接続部、およびトラン
ジスタ（第１のコンバータ）Ｔ５，Ｔ１０のゲートが接
続されている。
は、トランジスタＴ１１の一方の接続部、およびトラン
ジスタ（第１のコンバータ）Ｔ５，Ｔ１０のゲートが接
続されている。
【００４０】このトランジスタＴ６，Ｔ７の他方の接続
部が、センスアンプ１４のデータ出力部ＳＡＯＵＴであ
り、該データ出力部ＳＡＯＵＴには、インバータ（第１
のドライバ）Ｉｖ６の入力部が接続されている。そし
て、インバータＩｖ６の出力部からデータが出力され
る。
部が、センスアンプ１４のデータ出力部ＳＡＯＵＴであ
り、該データ出力部ＳＡＯＵＴには、インバータ（第１
のドライバ）Ｉｖ６の入力部が接続されている。そし
て、インバータＩｖ６の出力部からデータが出力され
る。
【００４１】また、インバータＩｖ５の出力部は、出力
部は何も接続されないオープン状態となっている。イン
バータＩｖ５，Ｉｖ６は、Ｐ、ＮチャネルＭＯＳが直列
接続されたＣＭＯＳ構成からなり、これらインバータＩ
ｖ５，Ｉｖ６は、同じ半導体素子によって同じ回路が構
成されている。
部は何も接続されないオープン状態となっている。イン
バータＩｖ５，Ｉｖ６は、Ｐ、ＮチャネルＭＯＳが直列
接続されたＣＭＯＳ構成からなり、これらインバータＩ
ｖ５，Ｉｖ６は、同じ半導体素子によって同じ回路が構
成されている。
【００４２】これによって、インバータＩｖ５のゲート
／ドレイン間のカップリング容量が、インバータＩｖ６
のゲート／ドレイン間のカップリング容量とほぼ同一に
なっており、センスアンプ１４のデータ出力部ＳＡＯＵ
Ｔと負荷側出力部ＳＡＬＯＵＴとのカップリング容量の
アンバランスを大幅に低減することができる。
／ドレイン間のカップリング容量が、インバータＩｖ６
のゲート／ドレイン間のカップリング容量とほぼ同一に
なっており、センスアンプ１４のデータ出力部ＳＡＯＵ
Ｔと負荷側出力部ＳＡＬＯＵＴとのカップリング容量の
アンバランスを大幅に低減することができる。
【００４３】トランジスタＴ９の他方の接続部には、ト
ランジスタＴ８，Ｔ１０の一方の接続部が接続されてお
り、トランジスタＴ１１の他方の接続部には、トランジ
スタ（ノード導通用スイッチング素子）Ｔ８の他方の接
続部、およびトランジスタＴ１２の一方の接続部が接続
されている。
ランジスタＴ８，Ｔ１０の一方の接続部が接続されてお
り、トランジスタＴ１１の他方の接続部には、トランジ
スタ（ノード導通用スイッチング素子）Ｔ８の他方の接
続部、およびトランジスタＴ１２の一方の接続部が接続
されている。
【００４４】トランジスタＴ１０，Ｔ１２の他方の接続
部には、トランジスタＴ１３の一方の接続部が接続され
ている。このセンスアンプ１４においては、トランジス
タＴ５，Ｔ６，Ｔ１０，Ｔ１２によってフリップフロッ
プが構成されたフリップフロップ型センスアンプであ
る。
部には、トランジスタＴ１３の一方の接続部が接続され
ている。このセンスアンプ１４においては、トランジス
タＴ５，Ｔ６，Ｔ１０，Ｔ１２によってフリップフロッ
プが構成されたフリップフロップ型センスアンプであ
る。
【００４５】次に、本実施の形態によるＳＲＡＭモジュ
ール１のリード／ライト動作について、図１、図２、お
よび図３、図４のタイミングチャートを用いて説明す
る。
ール１のリード／ライト動作について、図１、図２、お
よび図３、図４のタイミングチャートを用いて説明す
る。
【００４６】まず、リード動作について、図３を用いて
説明する。
説明する。
【００４７】この図３においては、上方から下方にかけ
て、外部から入力されるクロック信号、ワード線、ビッ
ト線、Ｙデコーダ９が出力するＹセレクト信号、リード
用のコモンビット線、リード／ライト制御回路１１が出
力するリード制御信号、センスアンプ１４の内部ノード
Ｎａ，Ｎｂ、センスアンプ１４の出力、ならびにＳＲＡ
Ｍモジュール１からのデータ出力の信号タイミングにつ
いてそれぞれ示している。
て、外部から入力されるクロック信号、ワード線、ビッ
ト線、Ｙデコーダ９が出力するＹセレクト信号、リード
用のコモンビット線、リード／ライト制御回路１１が出
力するリード制御信号、センスアンプ１４の内部ノード
Ｎａ，Ｎｂ、センスアンプ１４の出力、ならびにＳＲＡ
Ｍモジュール１からのデータ出力の信号タイミングにつ
いてそれぞれ示している。
【００４８】ここで、図２に示すように、内部ノード
（第１の中間ノード）Ｎａは、トランジスタＴ８の一方
の接続部の接続であり、内部ノード（第２の中間ノー
ド）Ｎｂは、トランジスタＴ８の他方の接続部の接続で
ある。
（第１の中間ノード）Ｎａは、トランジスタＴ８の一方
の接続部の接続であり、内部ノード（第２の中間ノー
ド）Ｎｂは、トランジスタＴ８の他方の接続部の接続で
ある。
【００４９】クロック信号に同期してアドレス信号が入
力されると、Ｘデコーダ７によってあるワード線が選択
されるとともに、メモリセルＳのデータをビット線に伝
達する。
力されると、Ｘデコーダ７によってあるワード線が選択
されるとともに、メモリセルＳのデータをビット線に伝
達する。
【００５０】Ｙセレクタ１５は、入力されたＹセレクト
信号に基づいて、あるビット線を選択し、メモリセルＳ
のデータの信号をリード用のコモンビット線に伝達す
る。このコモンビット線に伝達されるデータは、微少振
幅電圧である。
信号に基づいて、あるビット線を選択し、メモリセルＳ
のデータの信号をリード用のコモンビット線に伝達す
る。このコモンビット線に伝達されるデータは、微少振
幅電圧である。
【００５１】この微少振幅電圧のデータは、コモンビッ
ト線を介して、センスアンプ１４のトランジスタＴ９，
Ｔ１１のゲートに入力される。そして、リード／ライト
制御回路１１からセンスアンプ１４にリード制御信号が
入力されると、該センスアンプ１４が動作状態になる。
ト線を介して、センスアンプ１４のトランジスタＴ９，
Ｔ１１のゲートに入力される。そして、リード／ライト
制御回路１１からセンスアンプ１４にリード制御信号が
入力されると、該センスアンプ１４が動作状態になる。
【００５２】たとえば、トランジスタＴ１１のゲートに
入力される電圧レベルが、トランジスタＴ９のゲートに
入力される電圧レベルよりも低い場合、トランジスタＴ
９は、トランジスタＴ１１よりも、強くＯＮする。
入力される電圧レベルが、トランジスタＴ９のゲートに
入力される電圧レベルよりも低い場合、トランジスタＴ
９は、トランジスタＴ１１よりも、強くＯＮする。
【００５３】また、トランジスタＴ９，Ｔ１０，Ｔ１３
がＯＮとなるので、トランジスタＴ６もより強くＯＮと
なり、内部ノードＮａは、基準電位レベル、内部ノード
Ｎｂは電源電圧レベルに増幅される。
がＯＮとなるので、トランジスタＴ６もより強くＯＮと
なり、内部ノードＮａは、基準電位レベル、内部ノード
Ｎｂは電源電圧レベルに増幅される。
【００５４】これによって、インバータＩｖ６の入力部
には、Ｈｉレベルの信号が出力される。この信号は、イ
ンバータＩｖ６によって反転されて、後段の出力バッフ
ァ１３に出力され、読み出しデータとして出力される。
には、Ｈｉレベルの信号が出力される。この信号は、イ
ンバータＩｖ６によって反転されて、後段の出力バッフ
ァ１３に出力され、読み出しデータとして出力される。
【００５５】出力バッファ１３からデータが出力される
と、リード／ライト制御回路１１から出力されるリード
制御信号がＬｏレベルとなり、センスアンプ１４がＯＦ
Ｆ（非活性状態）となる。
と、リード／ライト制御回路１１から出力されるリード
制御信号がＬｏレベルとなり、センスアンプ１４がＯＦ
Ｆ（非活性状態）となる。
【００５６】このとき、センスアンプ１４のトランジス
タＴ８が、リード制御信号のＨｉレベルからＬｏレベル
の遷移に同期してＯＮし、センスアンプ１４における内
部ノードＮａ，Ｎｂの電圧レベルをほぼ同じにすること
ができる。
タＴ８が、リード制御信号のＨｉレベルからＬｏレベル
の遷移に同期してＯＮし、センスアンプ１４における内
部ノードＮａ，Ｎｂの電圧レベルをほぼ同じにすること
ができる。
【００５７】これにより、センスアンプ１４がＯＮから
ＯＦＦに遷移した際に、短時間で、かつ確実に該センス
アンプ１４の内部ノードＮａ，Ｎｂを安定化させること
ができる。
ＯＦＦに遷移した際に、短時間で、かつ確実に該センス
アンプ１４の内部ノードＮａ，Ｎｂを安定化させること
ができる。
【００５８】また、ライト動作について、図４を用いて
説明する。また、このライト動作においては、センスア
ンプ１４の動作は介さない。
説明する。また、このライト動作においては、センスア
ンプ１４の動作は介さない。
【００５９】図４においては、上方から下方にかけて、
外部から入力されるクロック信号、コモンビット線、ワ
ード線、Ｙデコーダ９が出力するＹセレクト信号、ビッ
ト線、およびメモリセルＳの内部ノードの信号タイミン
グについてそれぞれ示している。
外部から入力されるクロック信号、コモンビット線、ワ
ード線、Ｙデコーダ９が出力するＹセレクト信号、ビッ
ト線、およびメモリセルＳの内部ノードの信号タイミン
グについてそれぞれ示している。
【００６０】クロック信号に同期してアドレス信号、お
よびデータが入力されると、リード／ライト制御回路１
１からライト制御信号が出力される。このライト制御信
号を受けた入力バッファ１２は、入力されたデータをコ
モンビット線に伝達する。
よびデータが入力されると、リード／ライト制御回路１
１からライト制御信号が出力される。このライト制御信
号を受けた入力バッファ１２は、入力されたデータをコ
モンビット線に伝達する。
【００６１】また、Ｘデコーダ７があるワード線を選択
するとともに、Ｙデコーダ９がＹセレクト信号を出力す
る。Ｙセレクタ１５は、入力されたＹセレクト信号に基
づいて、あるビット線を選択する。これによって、ある
メモリセルＳにデータが書き込まれる。
するとともに、Ｙデコーダ９がＹセレクト信号を出力す
る。Ｙセレクタ１５は、入力されたＹセレクト信号に基
づいて、あるビット線を選択する。これによって、ある
メモリセルＳにデータが書き込まれる。
【００６２】それにより、本実施の形態によれば、セン
スアンプ１４の負荷側出力部ＳＡＬＯＵＴにインバータ
Ｉｖ５を接続したことにより、データ出力部ＳＡＯＵＴ
と負荷側出力部ＳＡＬＯＵＴとのカップリング容量のア
ンバランスを大幅に低減することができ、該センスアン
プ１４のオフセット電圧を大幅に小さくすることができ
る。
スアンプ１４の負荷側出力部ＳＡＬＯＵＴにインバータ
Ｉｖ５を接続したことにより、データ出力部ＳＡＯＵＴ
と負荷側出力部ＳＡＬＯＵＴとのカップリング容量のア
ンバランスを大幅に低減することができ、該センスアン
プ１４のオフセット電圧を大幅に小さくすることができ
る。
【００６３】また、トランジスタＴ８によって、センス
アンプ１４がＯＮからＯＦＦの遷移した際に、該センス
アンプ１４の内部ノードＮａ，Ｎｂを短時間で、かつ確
実に安定させることができるので、該センスアンプ１４
のオフセット電圧を大幅に小さくでき、ＳＲＡＭモジュ
ール１の動作マージンを向上することができる。
アンプ１４がＯＮからＯＦＦの遷移した際に、該センス
アンプ１４の内部ノードＮａ，Ｎｂを短時間で、かつ確
実に安定させることができるので、該センスアンプ１４
のオフセット電圧を大幅に小さくでき、ＳＲＡＭモジュ
ール１の動作マージンを向上することができる。
【００６４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６５】前記実施の形態においては、センスアンプ
の内部ノードを安定させるトランジスタと該センスアン
プのデータ出力部とのカップリング容量を調整するイン
バータとを設けた構成としたが、たとえば、内部ノード
を安定させるトランジスタ、またはカップリング容量を
調整するインバータのいずれか１つをセンスアンプに設
けるようにしてもよい。
の内部ノードを安定させるトランジスタと該センスアン
プのデータ出力部とのカップリング容量を調整するイン
バータとを設けた構成としたが、たとえば、内部ノード
を安定させるトランジスタ、またはカップリング容量を
調整するインバータのいずれか１つをセンスアンプに設
けるようにしてもよい。
【００６６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６７】（１）センスアンプに設けたノード導通用
スイッチング素子により、該センスアンプの内部ノード
を短時間で、かつ確実に安定化することができる。
スイッチング素子により、該センスアンプの内部ノード
を短時間で、かつ確実に安定化することができる。
【００６８】（２）また、センスアンプのダミー出力部
に設けた第２のドライバによって、該センスアンプのデ
ータ出力部、およびダミー出力部のカップリング容量を
ほぼ等しくすることができる。
に設けた第２のドライバによって、該センスアンプのデ
ータ出力部、およびダミー出力部のカップリング容量を
ほぼ等しくすることができる。
【００６９】（３）また、上記（１）、（２）により、
センスアンプのオフセット電圧を小さくでき、半導体集
積回路装置の動作マージンを大幅に向上することができ
る。
センスアンプのオフセット電圧を小さくでき、半導体集
積回路装置の動作マージンを大幅に向上することができ
る。
【図１】本発明の一実施の形態による半導体集積回路装
置に設けられたＳＲＡＭモジュールの概略回路図であ
る。
置に設けられたＳＲＡＭモジュールの概略回路図であ
る。
【図２】図１のＳＲＡＭモジュールに設けられたセンス
アンプの回路図である。
アンプの回路図である。
【図３】図１のＳＲＡＭモジュールにおけるリード動作
時の各部の波形タイミングチャートである。
時の各部の波形タイミングチャートである。
【図４】図１のＳＲＡＭモジュールにおけるライト動作
時の各部の波形タイミングチャートである。
時の各部の波形タイミングチャートである。
１ ＳＲＡＭモジュール
２ 制御部
３ 入出力部
４ メモリアレイ
５ クロックジェネレータ
６ Ｘアドレス入力回路
７ Ｘデコーダ
８ Ｙアドレス入力回路
９ Ｙデコーダ
１０ リード／ライト入力回路
１１ リード／ライト制御回路
１２ 入力バッファ
１３ 出力バッファ
１４ センスアンプ
１５ Ｙセレクタ
１６ プリチャージ
Ｓ メモリセル
Ｉｖ１〜Ｉｖ４ インバータ
Ｉｖ５ インバータ（第２のドライバ）
Ｉｖ６ インバータ（第１のドライバ）
Ｔ１〜Ｔ４，Ｔ７ トランジスタ
Ｔ５ トランジスタ（第１のコンバータ）
Ｔ６ トランジスタ（第２のインバータ）
Ｔ７ トランジスタ
Ｔ８ トランジスタ（ノード導通用スイッチング素子）
Ｔ９ トランジスタ
Ｔ１０ トランジスタ（第１のコンバータ）
Ｔ１１ トランジスタ
Ｔ１２ トランジスタ（第２のインバータ）
Ｔ１３ トランジスタ
ＳＡＯＵＴ データ出力部
ＳＡＬＯＵＴ 負荷側出力部（ダミー出力部）
Ｎａ 内部ノード（第１の中間ノード）
Ｎｂ 内部ノード（第２の中間ノード）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 野口 賢治
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 遠藤 均
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 佐藤 陽一
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 高橋 敏郎
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 5B015 HH01 JJ11 KB12 KB19 QQ01
Claims (4)
- 【請求項１】 第１、第２のインバータの入出力を相互
に接続したフリップフロップが備えられたセンスアンプ
を設けた半導体集積回路装置であって、 前記センスアンプは、 前記第１のインバータを構成する２つのトランジスタの
第１の中間ノードと前記第２のインバータを構成する２
つのトランジスタの第２の中間ノードとを導通させるノ
ード導通用スイッチング素子を備え、 前記ノード導通用スイッチング素子は、前記センスアン
プが非活性状態の期間だけ導通することを特徴とする半
導体集積回路装置。 - 【請求項２】 ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとが直列接続された構成からな
る第１、第２のインバータと、 前記第１のインバータのトランジスタ間の接続部である
第１の中間ノードと前記第２のインバータのトランジス
タ間における接続部である第２の中間ノードとを導通さ
せるノード導通用スイッチング素子とを設けたセンスア
ンプを備え、 前記ノード導通用スイッチング素子は、前記センスアン
プが非活性状態の期間だけ導通することを特徴とする半
導体集積回路装置。 - 【請求項３】 データが出力されるデータ出力部に接続
された第１のドライバと、 出力先がないダミー出力部に接続され、前記第１のドラ
イバと同じ構成からなり、出力部がオープンになった第
２のドライバとを有したセンスアンプを備えたことを特
徴とする半導体集積回路装置。 - 【請求項４】 ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとが直列接続された構成からな
る第１、第２のインバータと、 前記第１のインバータのトランジスタ間の接続部である
第１の中間ノードと前記第２のインバータのトランジス
タ間における接続部である第２の中間ノードとを導通さ
せるノード導通用スイッチング素子と、 データが出力されるデータ出力部に設けられた第１のド
ライバと、 出力先がないダミー出力部に、前記第１のドライバと同
じ構成からなり、出力部がオープンになった第２のドラ
イバとを設けたセンスアンプを備え、 前記ノード導通用スイッチング素子は、前記センスアン
プが非活性状態の期間だけ導通することを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366987A JP4057806B2 (ja) | 2001-11-30 | 2001-11-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366987A JP4057806B2 (ja) | 2001-11-30 | 2001-11-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003173685A true JP2003173685A (ja) | 2003-06-20 |
| JP4057806B2 JP4057806B2 (ja) | 2008-03-05 |
Family
ID=19176809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001366987A Expired - Fee Related JP4057806B2 (ja) | 2001-11-30 | 2001-11-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4057806B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007280537A (ja) * | 2006-04-07 | 2007-10-25 | Toshiba Corp | 半導体集積回路装置および半導体集積回路装置のトリミング方法 |
| JP2010073249A (ja) * | 2008-09-18 | 2010-04-02 | Nec Electronics Corp | センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置 |
| US7701792B2 (en) | 2005-08-26 | 2010-04-20 | Samsung Electronics Co., Ltd. | Sensing margin varying circuit and method thereof |
-
2001
- 2001-11-30 JP JP2001366987A patent/JP4057806B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701792B2 (en) | 2005-08-26 | 2010-04-20 | Samsung Electronics Co., Ltd. | Sensing margin varying circuit and method thereof |
| JP2007280537A (ja) * | 2006-04-07 | 2007-10-25 | Toshiba Corp | 半導体集積回路装置および半導体集積回路装置のトリミング方法 |
| JP2010073249A (ja) * | 2008-09-18 | 2010-04-02 | Nec Electronics Corp | センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置 |
| US7944766B2 (en) | 2008-09-18 | 2011-05-17 | Renesas Electronics Corporation | Sense amplifier and semiconductor memory device having sense amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4057806B2 (ja) | 2008-03-05 |
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