JPH0448816A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路さらには電源ノイズに起因す
るレベル変動抑制技術に関し、例えば半導体記憶装置の
インプットバッファ回路に適用して有効な技術に関する
。

〔従来の技術〕

半導体集積回路（以下ＬＳＩという）においては、代表
的なインタフェースレベルとしてＴＴＬレベル、ＥＣＬ
レベル、ＣＭＯＳレベルがあり、それらは次のように規
定される。

すなわち、ＴＴＬレベルにおいて、入力ハイレベル（Ｖ
ｉｈ）は２．ＯＶ、入力ロウレベル（Ｖｉｌ）は０，８
Ｖ、出力ハイレベル（Ｖｏｈ）は２．４■、出力ロウレ
ベル（Ｖｏｌ）は０．４Ｖとされ、またＥＣＬレベルに
おいてＶｉｈは−１゜０■、Ｖｉｌは−１，６■、Ｖｏ
ｈは−０，９Ｖ、Ｖｏｌは−１，７ｖとされ、更にＣＭ
ＯＳレベルにおいてｖｉｈは５．ＯＶ、Ｖｉ　ｌはＯＶ
、Ｖ。

ｈは５．ＯＶ、ＶｏｌはＯｖとされる。

また、ＴＴＬ及びＣＭＯ８の場合の電源電圧は高電位側
が５．ＯＶ、低電位側がＯｖとされ、ＥＣＬの場合の電
源電圧は高電位側がＯｖ、低電位側が−４，５■あるい
は−５，２■とされる。ＣＭＯＳタイプのＬＳＩでＴＴ
Ｌインタフェースを使用しているものにおいては、入力
ハイレベル（Ｖｉｈ）が２．Ｏｖでありながらその電源
電圧は５．ＯＶに設定されている。

更にＣＭＯＳタイプのＬＳＩでは、特定の外部端子に結
合された入力回路（インプットバッファ回路）がＭＯＳ
ＦＥＴの組合わせによって構成されており、外部端子か
らの入力信号を、当該ＭＯ５ＦＥＴのゲートで受けるよ
うにしたものがほとんどである。

尚、上記のようなインタフェースレベル等について記載
された文献の例としては、昭和５９年１１月３０日に株
式会社オーム社より発行されたｒＬＳＩハンドブック」
がある。

〔発明が解決しようとする課題〕

しかしながら従来のＬＳＩにおいて外部端子に結合され
たインプットバッファ回路には次のような問題点のある
ことが本発明者によって明らかにされた。

インプットバッファ回路の入力端子レベルがハイレベル
の場合において電源ノイズ例えばグランドノイズが発生
すると、このグランドノイズにより当該インプットバッ
ファ回路の論理スレッショルドレベルｖＱｔが上昇され
、このレベル上昇により、入力端子レベルが論理スレッ
ショルドレベル以下となった場合には、入力端子レベル
が本来ハイレベルであるにもかかわらず、ロウレベルと
誤判定され、インプットバッファ回路の出力端子レベル
反転現象を生ずる。このレベル反転現象は、当該インプ
ットバッファ回路が含まれるＬＳＩにおいて誤動作を招
来する。

本発明の目的は、電源ノイズに起因するレベル反転を抑
制することにより動作の安定化を図った半導体集積回路
を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ゲート回路出力端子レベルの電源ノイズに起
因するレベル変動を当該ゲート回路の入力側にフィード
バックすることにより出力端子レベル反転を抑制するフ
ィードバックキャパシタを設けるものである。ここで上
記ゲート回路は当該ゲート回路が適用されるＬＳＩの外
部端子に結合することができる。また、ゲート回路の安
定動作の確保のため、上記フィードバックキャパシタの
容量値を、当該ゲート回路入力部において許容され得る
値にするとよい。更に上記ゲート回路には、入力端子レ
ベルを反転して出力するインバータを適用することがで
きる。

〔作　用〕

上記した手段によれば、電源ノイズに起因するレベル変
動がゲート回路の入力側にフィードバックされ、その変
動分はゲート回路の入力に反映される。このことが、電
源ノイズに起因してゲート回路の論理スレッショルドが
変化されても出力が不所望に反映するのを阻止するよう
に作用する。

〔実　施　例〕

第３図には本発明が適用される疑似スタティック型ＲＡ
Ｍ　（ランダム・アクセス・メモリ）が示される。同図
に示される疑似スタティック型ＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術によりシリコン
などの一つの半導体基板に形成される。

第３図において、メモリアレイＭ−ＲＡＹは、特に制限
されないが、２交点（折り返しビット線）組の相補デー
タ線ＤＯ−ＤＯ−Ｄｎ−Ｄｎと、垂直方向に配置される
ｍ＋１本のワード線ＷＯ−Ｗｍ、及びこれらの相補デー
タ線とワード線の交点に格子状に配置される（ｎ＋１）
Ｘ　（ｍ＋１）個のメモリセルとを含む。

メモリセルアレイＭ−ＡＲＹの各メモリセルは、いわゆ
る１素子型のダイナミック型メモリセルとされ、それぞ
れ情報蓄積用キャパシタＣｓ及びアドレス選択用ＭＯ５
ＦＥＴＱｍにより構成される。

メモリアレイＭ−ＡＲＹの同一の列に配置されるｍ　＋
　１個のメモリセルのアドレス選択用ＭＯ５ＦＥＴＱｍ
のドレインは、対応する相補データ線ＤＯ・ＤＣ）−Ｄ
ｎ−Ｄｎの非反転信号線又は反転信号線に所定の規則性
をもって交互に結合される。

また、メモリアレイＭ−ＡＲＹの同一の行に配置される
ｎ＋１個のメモリセルのアドレス選択用ＭＯ８ＦＥＴＱ
ｍのゲートは、対応するワード線ＷＯ”Ｗｍにそれぞれ
共通接続される。各メモリセルの情報蓄積用キャパシタ
Ｃｓの他方の電極すなわちセルプレートには、所定のセ
ルフプレート電圧が共通に供給される。

メモリアレイＭ−ＡＲＹを構成するワード線ＷＯ〜Ｗｍ
は、ロウアドレスデコーダＲＤＣＨに結合され、択一的
に選択状態とされる。

ロウアドレスデコーダＲＤＣＨには、後述するロウアド
レスバッファＲＡＤＢからｉ＋１ビットの相補内部アド
レス信号ａｘＯ−ａｘｉ（ここで・例えば非反転内部ア
ドレス信号ａＸＯと反転内部アドレス信号ａＸＯをあわ
せて相補内部アドレス信号ａＸＯのように表わす。以下
同じ）が供給され、またタイミング発生回路ＴＧからタ
イミング信号φＸが供給される。タイミング信号φＸは
、通常ロウレベルとされ、疑似スタティック型ＲＡＭが
通常の動作モード又はリフレッシュモードで選択状態と
されるとき所定のタイミングでハイレベルとされる。

ロウアドレスデコーダＲＤＣＲは、上記タイミング信号
φＸがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、ロウアドレスデコーダ
ＲＤＣＲは、上記相補内部アドレス信号ａｘｏ”ａｘｉ
をデコードし、対応する１本のワード線を択一的にハイ
レベルの選択状態とする。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから伝達されるロウアドレス信号を受けて保
持する。また、これらのロウアドレス信号をもとに、上
記相補内部アドレス信号ａｘｏ−ａｘｉを形成する６ アトレスマルチプレクサＡＭＸの一方の入力端子には、
外部端子ＡＸＯ−ＡＸｉを介して入力されるｉ＋１ビッ
トのＸアドレス信号ＡＸＯ〜ＡＸｉが供給される。また
、アドレスマルチプレクサＡＭＸの他方の入力端子には
、特に制限されないが、後述するリフレッシュ制御回路
ＲＦＣからｉ＋１ビツトのリフレッシュアドレス信号ｒ
ｘｏ〜ｒｘｉが供給される。アドレスマルチプレクサＡ
ＭＸには、さらにタイミング発生回路ＴＧから、タイミ
ング信号φｒｅｆが供給される。このタイミング信号φ
ｒｅｆは、疑似スタティック型ＲＡＭが通常の書込み又
は読出し動作モードとされるときロウレベルとされ、オ
ートリフレッシュ又はセルフリフレッシュモードとされ
るときハイレベルとされる。

アドレスマルチプレクサＡＭＸは、上記タイミング信号
φｒｅｆがロウレベルとされる通常のメモリアクセスに
おいて、外部端子ＡＯ＝Ａｉを介して供給されるＸアド
レス信号Ａ　Ｘ　Ｏ＝　Ａ　Ｘ　ｉを選択し、ロウアド
レス信号として上記ロウアドレスバッファＲＡＤＢに伝
達する。また、タイミング信号φｒｅｆがハイレベルと
される各リフレッシュモードにおいて、リフレッシュ制
御＠路ＲＦＣから供給されるリフレッシュアドレス信号
ｒｘＯ〜ｒｘｉを選択し、ロウアドレス信号として上記
ロウアドレスバッファＲＡＤＢに伝達する。

一方、メモリアレイＭ−ＡＲＹを構成する相補データ線
Ｄｏ−ＤＯ＝Ｄｎ−Ｄｎは、その一方において、センス
アンプＳＡの対応する単位増幅回路ＵＳＡに結合される
。

センスアンプＳＡは、ｎ＋１個の単位増幅回路ＵＳＡに
より構成される。センスアンプＳＡの各単位増幅回路Ｕ
ＳＡは、ＰチャンネルＭＯ５ＦＥＴＱＩＯ，Ｑｌｌ及び
ＮチャンネルＭＯ８ＦＥＴＱ３０．Ｑ３１からなるＣＭ
ＯＳラッチ回路を基本構成とする。これらのラッチ回路
の入出力ノードは、対応する相補データ線ＤＯ−ＤＯ−
Ｄｎ・Ｄｎの非反転信号線及び反転信号線にそれぞれ結
合される。また、上記センスアンプＳＡの単位回路には
、特に制限されないが、Ｐチャンネル型の駆動ＭＯ８Ｆ
ＥＴＱ９を介して回路の電源電圧Ｖｃｃが供給され、Ｎ
チャンネル型の駆動ＭＯ３ＦＥＴＱ２９を介して回路の
接地電位が供給される。

駆動ＭＯ５ＦＥＴＱ２９のゲートには、タイミング発生
回路ＴＧから、タイミング信号φｐａが供給される。ま
た、駆動ＭＯ８ＦＥＴＱ９のゲートには、上記タイミン
グ信号φｐａのインバータ回路Ｎ５による反転信号が供
給される。タイミング信号φｐａは、通常ロウレベルと
され、この疑似スタティック型ＲＡＭが選択状態とされ
選択されたワード線に結合されるメモリセルから出力さ
れる微小読出し信号が対応する相補データ線に確立され
る時点で、ハイレベルとされる。タイミング信号φｐａ
がハイレベルとされることで、上記駆動ＭＯ８ＦＥＴＱ
９及びＱ２９はともにオン状態となり、センスアンプＳ
Ａのｎ＋１個の単位増幅回路ＵＳＡを一斉に動作状態と
する。

センスアンプＳＡの各単位増幅回路ＵＳＡは。

その動作状態において１選択されたワード線に結合され
るｎ＋１個のメモリセルから対応する相補データ線ＤＯ
・ＤＯ＝Ｄｎ−Ｄｎを介して出力される微小読出し信号
をそれぞれ増幅し、ハイレベル又はロウレベルの２値読
出し信号とする。これらの２値読比し信号は、疑似スタ
ティック型ＲＡＭが読出しモード又は各リフレッシュサ
イクルとされるとき、対応するメモリセルに再書込みさ
れ。

記憶データのリフレッシュ動作が行われる。言い換える
と、ワード線ＷＯ”Ｗｍを択一的にハイレベルの選択状
態とし、センスアンプＳＡの単位増幅回路ＵＳＡを一斉
に動作状態とすることで、ダイナミック型メモリセルの
リフレッシュ動作を実現することができる。

メモリアレイＭ−ＡＲＹを構成する相補データ線ＤＯ−
ＤＯ−Ｄｎ−Ｄｎは、その他方におイテ、カラムスイッ
チＣ８Ｗの対応するスイッチＭＯ８ＦＥＴに結合される
。カラムスイッチＣ８Ｗは、相補データ線ＤＯ−ＤＯ−
Ｄｎ−Ｄｎに対応して設けられるｎ＋１対のスイッチＭ
Ｏ８ＦＥＴＱ３６、Ｑ３７〜Ｑ３８．Ｑ３９により構成
される。

これらのスイッチＭＯ８ＦＥＴの一方は対応する相補デ
ータ線にそれぞれ結合され、その他方は相補共通データ
線の非反転信号＠ＣＤ及び反転信号線ＣＤにそれぞれ共
通接続される。各対のスイッチＭＯ５ＦＥＴのゲートは
それぞれ共通接続され、カラムアドレスデコーダＣＤＣ
Ｒから対応するデータ線選択信号ＹＯ−Ｙｎがそれぞれ
供給される。

これにより、カラムスイッチＣ８Ｗを構成する各対のス
イッチＭＯ３ＦＥＴは、対応する上記データ線選択信号
ＹＯ−Ｙｎが択一的にハイレベルとされることでオン状
態となり、指定される一組の相補データ線と共通相補デ
ータ線ＣＤ−ＣＤを選択的に接続する。

カラムアドレスデコーダＣＤＣＲには、後述するカラム
アドレスバッファＣＡＤＢからｊ＋１ビットの相補内部
アドレス信号ａｙｏ”ａｙｊが供給され、またタイミン
グ発生回路ＴＧからタイミング信号φｙが供給される。

タイミング信号φｙは、通常ロウレベルとされ、疑似ス
タティック型ＲＡＭが選択状態とされ上記センスアンプ
ＳＡによる増幅動作が終了する時点で、ハイレベルとさ
れる。

カラムアドレスデコーダＣＤＣＲは、上記タイミング信
号φｙがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、カラムアドレスデコ
ーダＣＤＣＲは、上記相補内部アドレス信号ａｙｏ”ａ
ｙ、ｊをデコードし、対応する上記データ線選択信号Ｙ
　Ｏ＝　Ｙ　ｎを択一的にハイレベルとする。

カラムアドレスバッファＣＡＤＢは、外部端子ＡＹＯ〜
ＡＹｊを介して供給されるｊ＋１ビットのＹアドレス信
号ＡＹＯ−ＡＹｊを取込み、保持する。また、これらの
Ｙアドレス信号ＡＹＯ−ＡＹｊをもとに上記相補内部ア
ドレス信号ａｙＱ〜ａｙｊを形成する。

相補共通データ線ＣＤ−ＣＤには、メインアンプＭＡの
入力端子が結合されるとともに、データ入力バッファＤ
ＩＢの出力端子が結合される。メインアンプＭＡの出力
端子はさらにデータ出力バッファＤＯＢの入力端子に結
合され、データ出力バッファＤＯＢの出力端子にはデー
タ入出力端子ＤＩ○に結合される。データ入力バッファ
ＤＩＲの入力端子も上記データ入出力端子ＤＩＯに共通
結合される。

メインアンプＭＡは、タイミング発生回路ＴＧから供給
されるタイミング信号φｍａに従って選択的に動作状態
とされる。この動作状態において、メインアンプＭＡは
、メモリアレイＭ−ＡＲＹの選択されたメモリセルから
対応する相補データ線及び相補共通データ線ＣＤ−ＣＤ
を介して出力される２値読出し信号をさらに増幅し、デ
ータ出力バッファＤＯＢに伝達する。

データ出力バッファＤＯＢは、疑似スタティック型ＲＡ
Ｍが読出し動作モードとされるとき、タイミング発生回
路ＴＧから供給されるタイミング信号φｒに従って選択
的に動作状態とされる。この動作状態において、データ
出力バッファＤＯＢは、メインアンプＭＡから伝達され
るメモリセルの読出し信号をデータ入出力端子ＤＩＯを
介して外部の装置に送出する。

データ入力バッファＤＩＯは、ダイナミック型ＲＡＭが
書込み動作モードとされるとき、タイミング発生回路Ｔ
Ｇから選択的に動作状態とされる。

この動作状態において、データ入力バッファＤＩＯは、
データ入出力端子ＤＩＯを介して供給される書込みデー
タを相補書込み信号とし、相補共通データ線ＣＤ−ＣＤ
に供給する。

リフレッシュ制御回路ＲＦＣは、後述するように、外部
端子を介して供給されるリフレッシュ信号ＲＦＳＨに従
って、オートリフレッシュサイクル又はセルリフレッシ
ュサイクルを選択的に実行する。

各リフレッシュサイクルにおいて、リフレッシュ制御回
路ＲＦＣは、タイミング発生回路ＴＧにリフレッシュ動
作を開始するためのタイミング信号φｒｓを供給する。

タイミング発生回路ＴＧは。

上記タイミング信号φｒｓに従ってリフレッシュ動作に
必要な各種のタイミング信号を形成し、各回路に供給す
る。また、１つのワード線に関するリフレッシュ動作が
終了するごとに、タイミング信号φｒｅを上記リフレッ
シュ制御回路ＲＦＣに供給する。このタイミング信号φ
ｒｅは、上記リフレッシュアドレスカウンタＲＣＴＲを
歩進するためのカウンタパルスとされる。

タイミング発生回路ＴＧは、チップイネーブル信号ＣＥ
、ライトイネーブル信号ＷＥ及び呂カイネーブル信号Ｏ
Ｅをもとに、上記各種のタイミング信号を形成し、各回
路に供給する。また、上記リフレッシュ制御回路ＲＦＣ
から供給されるタイミング信号φｒｓに従って、リフレ
ッシュ動作に必要な各種のタイミング信号を形成し、各
回路に供給する。さらに、タイミング発生回路ＴＧは、
１本のワード線に関するリフレッシュ動作が終了すると
、タイミング信号φｒｅを形成し、上記リフレッシュ制
御回路ＲＦＣに供給する。

第１図には上記カラムアドレスバッファＣＡＤＢの一部
を構成するインプットバッファ回路が示される。同図に
示されるインプットバッファ回路１には、特に制限され
ないが、ＰチャンネルＭＯ８ＦＥＴＱ４１とＮチャンネ
ルＭＯ８ＦＥＴＱ４２とを結合してＣＭＯＳタイプのイ
ンバータとして形成されたゲート回路４０が適用される
。ＭＯ５ＦＥＴＱ４１及びＱ４２のゲートは、入力保護
回路４３を介して外部端子ＡＹＯに共通接続される。Ｍ
Ｏ５ＦＥＴＱ４１のドレインは高電位側電源電圧Ｖ　ｃ
　ｃに結合され、ＭＯ５ＦＥＴＱ４２のソースは低電位
側電源電圧Ｖｓｓに結合される。

ＭＯ３ＦＥＴＱ４１．Ｑ４２のゲート相互の接続箇所は
ノードＡとされる。ＭＯＳＦＥＴＱ４１のソースとＭＯ
Ｓ　ＦＥＴＱ４２のドレインとが結合され、そこがノー
ドＢとされる。このノードＢは後段回路たる内部回路に
結合される。

上記入力保護回路４３は、外部端子ＡＹＯからの入力ア
ドレス信号伝達路中に配置された抵抗４３ａと、この抵
抗４３ａと低電位側電源電圧ＶｓＳとの間に接続された
ＮチャンネルＭＯ５ＦＥＴ４３ｂとを有して成り、上記
入力端子ＡＹＯに静電気などによる異常電位が加わった
場合に、それを吸収することによってＭＯ８ＦＥＴ４１
．４２のゲート破壊を阻止する。

更に本実施例インプットバッファ回路は、ノードＡとノ
ードＢとの間に接続されたフィードバックキャパシタＣ
ｆを備える。このフィードバックキャパシタＣｆは、ゲ
ート回路４０の出力端子レベル（ノードＢのレベル）の
電源ノイズ例えばグランド（ＧＮＤ）ノイズに起因する
レベル変動を当該ゲート回路４０の入力側（ノードＡ）
にフィードバックすることによりノードＢのレベル反転
を抑制する機能を有する。このフィードバックキャパシ
タＣｆには、特に制隈されないが、ＭＯＳＦＥＴのゲー
ト−ソース間容量やアルミニウム配線層によって形成さ
れる容量を適用することができ、その容量値は、回路の
安定動作のためゲート回路４０の入力部許容値を越えな
い範囲で、また電源ノイズのスルーレート等を考慮して
決定される。

第２図には本実施例インプットバッファ回路の主要部に
おける波形が示される。

外部端子ＡＹＯから入力されたアドレス信号は入力保護
回路４３を介してノードＡに伝達される。

外部端子ＡＹＯから入力されたアドレス信号が例えばハ
イレベルであり、それがノードＡにおいてゲート回路４
０の論理スレッショルドレベルＶＱｔを越える場合、ノ
ードＢはロウレベルとされる（正常動作）。このとき電
源ノイズ例えばグランド（ＧＮＤ）ノイズが生じそれに
起因してゲート回［４０の論理スレッショルドレベルＶ
Ｑｔが変動されると共に、ノードＢのレベルが上昇され
た場合、そのレベル上昇は、フィードバックキャパシタ
Ｃｆを介してノードＡに伝達される。これにより、ゲー
ト回路４０の論理スレッショルドレベルの上昇に呼応し
てノードＡのレベルも上昇される。このため、ノードＡ
のレベルがゲート回路４０の論理スレッショルドレベル
ＶＱｔを越えることはなく、ノードＢの出力レベル反転
が抑制される。

尚、カラムアドレスバッファＣＡＤＢを構成する他のイ
ンプットバッファ回路も上記と同様に形成される。

本実施例によれば以下の作用効果を得ることができる。

（１）ゲート回路４０における出力端子（ノードＢ）レ
ベルの電源ノイズに起因するレベル変動がフィードバッ
クキャパシタＣｆによりゲート回路４０の入力側にフィ
ードバックされ、これによって当該ゲート回路４０の入
力端子（ノードＡ）レベルが当該ゲート回路４０の論理
スレッショルドレベルｖＱｔ以下となるのが阻止される
ので、電源ノイズに起因するレベル反転が抑制され、回
路の安定動作が可能となる。

（２）上記ゲート回路４０の入力部はＹアドレス信号入
力端子としての外部端子ＡＹＯに結合されるので、上記
（１）の作用効果によりＹアドレス信号を適確にカラム
アドレスデコーダＣＤＣＲに伝達することができ、疑似
スタティック型ＲＡＭのリード／ライト動作の安定化を
図ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種尋変更可能であ
る。

例えば、上記実施例ではカラムアドレスバッファＣＡＤ
Ｂを構成するインプットバッファ回路ｌにフィードバッ
クキャパシタＣｆを設けたものについて説明したが、ロ
ウアドレスバッファＲＡＤＢやデータ入力バッファＤＩ
Ｂ、更にはコントロール系信号の入カバソファなどにも
フィードバックキャパシタＣｆを設けることにより動作
の安定化を図ることができる。また、第１図に示される
インプットバッファ回路１は、ＭＯ５ＦＥＴＱ４１）Ｑ
４２より成るインバータ１段構成とされるが、フィード
バックキャパシタＣｆの接続箇所（ノードＡ、ノードＢ
）が互いに異なる論理レベルとなる限りにおいて複数段
のインバータ若しくはその他のゲート回路を採用するこ
とができる。

尚、電源ノイズには電源ＶｃＣの変動によるものも含ま
れ、フィードバックキャパシタＣｆは、このＶｃｃ変動
によるノイズにも効果的とされる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である疑似スタティックＲ
ＡＭに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、例えば一般的なスタティッ
クＲＡＭやダイナミックＲＡＭ、ＲＯＭ　（リード・オ
ンリ・メモリ）などの半導体記憶装置、更にはマイクロ
コンピュータ若しくはＣＰＵ　（中央処理装置）等のデ
ータ処理装置などにも広く適用することができる。本発
明は少なくとも入力信号を取扱うゲート回路を含む条件
のものに適用することができる・〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、ゲート回路出力端子の電源ノイズに起因する
レベル変動がフィードバックキャパシタによりゲート回
路の入力側にフィードバックされることによって当該ゲ
ート回路の入力端子レベルが当該ゲート回路の論理スレ
ッシミルドレベル以下となるのが阻止され、これにより
電源ノイズに起因するゲート回路出力レベル反転が抑制
されるので、回路の動作の安定化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例回路図、 第２図は第１図に示される回路の主要部波形図、第３図
は第１図に示される回路が適用される疑似スタティック
ＲＡＭのブロック図である。 １・・・インプットバッファ回路、４ｏ・・・ゲート回
路、４１・・・ＰチャンネルＭＯ８ＦＥＴ、４２・・・
ＮチャンネルＭＯ８ＦＥＴ、４３・・・入力保護回路、
ＡＹＯ・・・外部端子、Ｃｆ・・・フィードバックキャ
パシタ、ＣＡＤＢ・・・カラムアドレスバッファ。

Claims (1)

1. 【特許請求の範囲】 １）入力信号を取扱うゲート回路を含み、このゲート回
   路出力端子レベルの電源ノイズに起因するレベル変動を
   当該ゲート回路の入力側にフィードバックすることによ
   り出力端子レベル反転を抑制するフィードバックキャパ
   シタを設けて成る半導体集積回路。 ２）上記ゲート回路の入力部は外部端子に結合される請
   求項１記載の半導体集積回路。 ３）上記フィードバックキャパシタの容量値は、上記ゲ
   ート回路の入力部において許容され得る容量値とされる
   請求項１又は２記載の半導体集積回路。 ４）上記ゲート回路は、入力端子レベルを反転して出力
   するインバータとされる請求項１、２又は３記載の半導
   体集積回路。