JPH02213779A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体集積回路装置に関し、例えば、高電
圧検出回路を具備するダイナミック型ＲＡＭ（ランダム
・アクセス・メモリ）等に利用して特に有効な技術に関
するものである。

〔従来の技術〕

大容量化・高機能化されたダイナミック型ＲＡＭ等の外
部端子数を削減する一つの手段として、例えばアドレス
入力用の外部端子に回路の電源電圧より高い高電圧Ｓｖ
Ｃを供給することで、ダイナミック型ＲＡＭ等の試験モ
ード設定モード等を選択的に指定する方法が採られる。

このとき、ダイナミック型ＲＡＭ等には、上記外部端子
のレベルをモニタし上記高電圧ＳｖＣが供給されたこと
を識別する高電圧検出回路が設けられる。

高電圧検出回路を具備する半導体記憶装置については、
例えば、特願昭６１−１１７２４５号に記載されている
。

〔発明が解決しようとする課題〕

第４図には、この発明に先立って本願発明者等が開発し
たダイナミック型ＲＡＭの高電圧検出回路ＨＶＤの回路
図が示されている。同図において、ダイナミック型ＲＡ
Ｍは、通常、Ｘアドレス信号ＡＸＯ−ＡＸＩ及びＹアド
レス信号ＡＹＯ−ＡＹｌが時分割的に供給される！＋１
個の外部端子ＡＯ〜Ａ１を備える。このうち、４個の外
部端子ＡＯ〜Ａ３には、ダイナミック型ＲＡＭが試験モ
ード設定モードとされるとき、対応する試験モード信号
ｔｍＱ〜ｔ　ｍ　３が供給される。このとき、外部端子
Ａｔには、回路の電源電圧を超える高電圧ＳｖＣが供給
される。このため、ダイナミック型ＲＡＭには、上記外
部端子Ａｉのレベルをモニタし上記高電圧ＳＶＣを検出
して、試験モード設定モードが指定されたことを識別す
る高電圧検出回路ＨＶＤが設けられる。

高電圧検出回路ＨＶＤは、上記外部端子Ａｔと出力ノー
ドｎ５との間に直列形態に設けられるＮチャンネルＭＯ
３ＦＥＴＱ３〜Ｑ５ならびにＰチャンネルＭＯ３ＦＥＴ
Ｑ２２と、上記出力ノードｎ５と回路の接地電位との間
に設けられるＮチャンネルＭＯ３ＦＥＴＱ７とを含む、
このうち、ＭＯ３ＦＥＴＱ３〜Ｑ５は、そのゲート及び
ドレインが共通結合されることでダイオード形態とされ
、ＭＯＳＦＥＴＱ２２及びＱ７のゲートは、回路の電源
電圧Ｖｃｃに結合される。出力ノードｎ５は、インバー
タ回路Ｎ２の入力端子に結合され、インバータ回路Ｎ２
の出力端子は、インバータ回路Ｎ３の入力端子に結合さ
れる。インバータ回路Ｎ３の出力信号は、上記試験モー
ド信号を取り込むための試験制御信号ｔｍｓとして、タ
イミング発生回路ＴＯに供給される。

外部端子Ａｌに通常の論理レベルとされるＸアドレス信
号ＡＸＩ又はＹアドレス信号ＡＹｉが供給されるとき、
ＭＯＳＦＥＴＱ３〜Ｑ５及びＱ２２はオフ状態となり、
ＭＯ３ＦＥＴＱ７がオン状態となる。したがって、出力
ノードｎ５は回路の接地電位のようなロウレベルとされ
、試験制御信号ｔ　ｍ　ｓはロウレベルとされる。

一方、上記外部端子Ａｔに、 Ｖｓｖ＝　Ｖｃｃ＋　３　Ｘ　ＶＴＨＮ　＋　ＶＴＨＰ
　・・・（１）なる判定レベル■３νを超える高電圧Ｓ
ＶＣが供給されると、ＭＯ３ＦＥＴＱ３〜Ｑ５及びＱ２
２がオン状態となる（ここで、ＶＴＨＮ及びＶＴＨＰは
、それぞれＮチャンネルＭＯ３ＦＥＴ及びＰチャンネル
ＭＯ３ＦＥＴのしきい値電圧を示す。以下同様）、シた
がって、出力ノードｎ５のレベルは、上記ＭＯ３ＦＥＴ
Ｑ３〜Ｑ５及びＱ２２とＭＯ３ＦＥＴＱ７とのコンダク
タンス比によって決まる所定のレベルまで上昇し、試験
制御信号ｔ　ｍ　ｓがハイレベルとされる。その結果、
タイミング発生回路ＴＯは試験モード設定モードを識別
し、外部端子ＡＯ−Ａ３を介して供給される試験モード
信号ｔ　ｍ　Ｑ〜ｔ　ｍ　３を取り込み、ダイナミック
型ＲＡＭの試験モードを切り換える。

ところが、上記のような高電圧検出回路ＨＶＤには、次
のような問題点があることが判明した。

すなわち、高電圧検出回路ＨＶＤは、前述のように、外
部端子Ａｉに供給される高電圧ＳＶＣが、ＶｓｖｍＶｃ
ｃ＋　３　Ｘ　ＶＴＨ）１　＋　ＶＴＩ４Ｐなる判定レ
ベルＶｓｖを超えることを条件に、試験制御信号ｔ　ｍ
　ｓをハイレベルとする。ダイナミック型ＲＡＭ等にお
いて、回路の電源電圧Ｖｃｃには一定範囲内の変動が許
容されており、この範囲内において、高電圧検出回路Ｈ
ＶＤの判定レベルＶｓｖが回路の電源電圧Ｖｃｃに従っ
て変動する。このため、高電圧検出回路ＨＶＤの判定レ
ベルＶｓｖに、例えば第５図の直線Ｌ４に示されるよう
な変動特性を持たせた場合、判定レベルＶａｖと素子破
壊電圧ｖＢＤとの間のマージンが縮小し、高電圧ＳｖＣ
によってダイナミック型ＲＡＭの素子が破壊されるおそ
れが生じる。一方、高電圧検出回路ＨＶＤの判定レベル
Ｖｓｖに、例えば第５図の直線Ｌ３に示されるような変
動特性を持たせた場合、上記素子破壊電圧ＶａＯに対す
るマージンは拡大されるが、逆に通常のハイレベル入力
最大値ＶＨｍａｘに対するマージンが縮小し、これを高
電圧ＳｖＣとして謝って識別するおそれが生じる。その
結果、ダイナミック型ＲＡＭの動作が不安定となり、そ
の信頼性が損なわれる。

この発明の目的は、内蔵する高電圧検出回路のマージン
拡大を図ったダイナミック型ＲＡＭ等の半導体集積回路
装置を提供することにある。この発明の他の目的は、高
電圧検出回路を具備するダイナミック型ＲＡＭ等の動作
を安定化し、その信頼性を高めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭ等に内蔵される高電圧
検出回路を、高電圧の入力信号が選択的に供給される外
部端子と出力ノードとの間に直列形態に設けられダイオ
ード形態とされる複数の第１のＭＯＳ　Ｆ　ＥＴならび
にそのゲートが回路の電源電圧に結合されるＰチャンネ
ル型の第２のＭＯＳＦＥＴと、上記出力ノードと回路の
接地電位との間に設けられそのゲートが回路の電源電圧
に結合されるＮチ中ンネル型の第３のＭＯＳＦＥＴと、
回路の電源電圧が所定のレベルを超えるとき上記第１の
ＭＯＳＦＥＴの少なくとも１個を選択的に短絡する第４
のＭＯＳＦＥＴとを基本として構成するものである。

（作　用） 上記した手段によれば、高電圧検出回路の判定レベルを
、回路の電源電圧に従って段階的に変化させることがで
きるため、その素子破壊電圧ならびにハイレベル入力最
大値に対するマージンをともに拡大することができる。

その結果、ダイナミック型ＲＡＭ等の動作を安定化し、
その信頼性を高めることができる。

〔実施例〕 第３図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。また、第１
図には、第３図のダイナミック型ＲＡＭの高電圧検出回
路ＨＶ　Ｄの一実施例の回路図が示され、第２図には、
その一実施例の特性図が示されている。これらの図をも
とに、この実施例のダイナミック型ＲＡＭ及び高電圧検
出回路ＨＶＤの構成と動作の概要ならびにその特徴につ
いて説明する。なお、第１図の各回路素子ならびに第３
図の各ブロックを構成する回路素子は、公知の半導体集
積回路の製造技術によって、特に制限されないが、単結
晶シリコンのような１個の半導体基板上において形成さ
れる。また、第１図において、そのチャンネル（バック
ゲート）部に矢印が付加されるＭＯＳＦＥＴはＰチャン
ネル型であって、矢印の付加されないＮチャンネルＭＯ
３ＦＥＴと区別して示される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、メモリアレイＭＡＲＹやリフレッシュアドレスカ
ウンタＲＦＣ等に関する各種機能試験を選択的に行うた
めの複数の試験モードを有する。このため、ダイナミッ
ク型ＲＡＭのタイミング発生回路１゛Ｇ内には、上記試
験モードを指定する４ビツトの試験モード信号ｔｍｏ〜
ｔｍ３を保持するためのレジスタと、これをデコードす
るためのデコーダとが設けられる。ダイナミック型ＲＡ
Ｍは、通常の動作モードにおいて、Ｘアドレス信号ＡＸ
Ｏ〜ＡＸｉ又はＹアドレス信号ＡＹＯ〜ＡＹｉが時分割
的に供給されるｔ＋１個の外部端子ＡＯ〜Ａｔを備える
。このうち、４個の外部端子ＡＯ〜Ａ３には、ダイナミ
ック型ＲＡＭが試験モード設定モードとされるとき、対
応する上記試験モード信号ｔ、Ｂ□ｗｔｍ３が選択的に
供給される。このとき、ダイナミック型ＲＡＭは、特に
制限されないが、外部端子Ａ１に回路の電源電圧を超え
る高電圧ＳｖＣが供給されることで、上記試験モード設
定モードを識別する。このため、この実施例のダイナミ
ック型ＲＡＭには、上記外部端子Ａｔのレベルをモニタ
し、上記高電圧ＳｖＣが供給されたとき試験制御信号ｔ
　ｍ　ａを選択的にハイレベルとする高電圧検出回路Ｈ
ＶＤが設けられる。タイミング発生回路ＴＯは、上記試
験制御信号ｔ　ｍ　ａのハイレベルを受けて、試験モー
ド信号ｔｍＯ〜ｔ　ｍ　３を取り込み、ダイナミック型
ＲＡＭの試験モードを切り換える。

第３図において、メモリアレイＭＡＲＹは、同図の垂直
方向に平行して配置される複数のワード線と、同図の水
平方向に平行して配置される複数の相補データ線ならび
にこれらのワード線及び相補データ線の交点に格子状に
配置される複数のダイナミック型メモリセルとを含む。

メモリアレイＭＡＲＹを構成するワード線は、ロウアド
レスデコーダＲＡＤに結合され、択一的に選択状態とさ
れる。

ロウアドレスデコーダＲＡＤには、特に制限されないが
、ロウアドレスバッファＲＡＢからｌ＋１ビツトの相補
内部アドレス信号ａｘＱ〜ａｘｌ（ここで、例えば非反
転内部アドレス信号ａｘＯと反転内部アドレス信号ａＸ
Ｏをあわせて相補内部アドレス信号上ｘＯのように表す
、以下同様）が供給され、タイミング発生回路ＴＧから
タイミング信号φＸが供給される。

ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記相補内部アドレス信％ａｘＯ〜ａｘｌをデ
コードし、メモリアレイＭＡＲＹの対応するワード線を
択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、アドレスマルチプレク
サＡＭＸから伝達されるロウアドレス信号を、タイミン
グ発生回路ＴＯから供給されるタイミング信号φａｒに
従って取り込み、保持する。

また、これらのロウアドレス信号をもとに上記相補内部
アドレス信号ａｘＯ〜ａｘｉを形成し、ロウアドレスデ
コーダＲＡＤに供給する。

アドレスマルチプレクサＡＭＸは、特に制限されないが
、ダイナミック型ＲＡＭが通常の動作モードとされタイ
ミング発生回路ＴＯからロウレベルのタイミング信号φ
ｒｅｆが供給されるとき、外部端子ＡＯ〜Ａｌを介して
時分割的に供給されるＸアドレス信号ＡＸＯ−ＡＸｌを
選択し、上記ロウアドレス信号としてロウアドレスバッ
ファＲＡＢに伝達する。また、ダイナ＜ツタ型ＲＡＭが
リフレッシュモードとされ上記タイミング信号φｒｅｆ
がハイレベルとされるとき、リフレッシュアドレスカウ
ンタＲＦＣから供給されるリフレッシュアドレス信号ｒ
ｘＯ〜ｒｘｉを選択し、上記ロウアドレス信号としてロ
ウアドレスバッファＲＡＤＢに伝達する。

前述のように、外部端子Ａｔには、ダイナミック型ＲＡ
Ｍの試験モード設定モードを指定する高電圧ＳｖＣが選
択的に供給され、また他の４個の外部端子ＡＯ〜Ａ３に
は、上記試験モード設定モードにおいて、対応する試験
モード信号ｔ　ｍ　Ｑ〜ｔ　ｍ　３’がそれぞれ供給さ
れる。このため、上記外部端子Ａｔは、さらに高電圧検
出回路ＨＶＤに結合され、外部端子ＡＯ−Ａ３は、さら
にタイミング発生回路ＴＧに結合される。

リフレッシュアドレスカウンタ＋２　Ｆ　Ｃは、特に制
限されないが、ダイナミ・ツク型ＲＡＭがリフレッシュ
モードとされるとき、タイミング発生回路ＴＯから供給
されるタイミング信号φ「Ｃに従って歩進動作を行う、
その結果、上記リフレッシュアドレス信号ｒｘＱ〜ｒｘ
ｔを形成し、アドレスマルチプレクサＡＭＸに供給する
。

一方、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、センスアンプＳＡの対応する単位
増幅回路に結合され、その他方において、カラムスイッ
チＣ８Ｗの対応するスイツ千ＭＯ３ＦＥＴに結合される
。

センスアンプＳＡは、メモリアレイＭＡＲＹの各相補デ
ータ線に対応して設けられる複数の単位増幅回路を含む
、これらの単位増幅回路には、タイミング発生回路ＴＧ
からタイミング信号φｐａが共通に供給される。

センスアンプＳＡの各単位増幅回路は、上記タイミング
信号φｐａがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各単位増幅回路
は、メモリアレイＭＡＲＹの選択されたワード線に結合
される複数のメモリセルから対応する相補データ線を介
して出力される微小読み出し信号を増幅し、ハイレベル
又はロウレベルの２値読み出し信号とする。

カラムスイッチＣ３Ｗは、メモリアレイＭＡＲＹの各相
補データ線に対応して設けられる複数対のスイッチＭＯ
Ｓ　Ｆ　ＥＴを含む、これらのスイッチＭＯ３ＦＥＴの
一方は、前述のように、メモリアレイＭＡＲＹの対応す
る相補データ線にそれぞれ結合され、その他方は、相補
共通データ線の算反転信号線ＣＤ及び反転信号線ＣＤに
交互に共通結合される。各対のスイッチＭＯ３ＦＥＴの
ゲートはそれぞれ共通結合され、カラムアドレスデコー
ダＣＡＤから対応するデータ線選択信号がそれぞれ供給
される。

カラムスイッチＣ８Ｗの各対のスイッチＭＯＳＦＥＴは
、対応する上記データ線選択信号が択一的にハイレベル
とされることで、選択的にオン状態となる。その結果、
メモリアレイＭＡＲＹの対応する相補データ線が、上記
相補共通データ線ＣＤ−ＣＤにｉ！！沢的に接続される
。

カラムアドレスデコーダＣＡＤには、特に制限されない
が、カラムアドレスバッファＣＡＢから１＋ｌピツｊ・
の相補内部アドレス信号ａｙＱ〜ａｙｉが供給され、タ
イミング発生回路ＴＧからターｆ　’ｃング信号φｙが
供給される。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、上記相補内部アドレス信号ａｙｏ〜ａｙｉ
をデコードし、対応するデータ線選択信号を択一的にハ
イレベルとする。これらのデータ線選択信号は、上記カ
ラムスイッチＣ３Ｗの対応するスイッチＭＯ３ＦＥＴに
それぞれ供給される。

カラムアドレスバッファＣＡＢは、外部端千人〇−ＡＩ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ〜
ＡＹｉを、タイミング発生回路ＴＧから供給されるタイ
ミング信号φａｃに従って取り込み、保持する。また、
これらのＹアドレス信号をもとに、上記相補内部アドレ
ス信号ａｙ。

〜ａｙｌを形成し、カラムアドレスデコーダＣＡＤに供
給する。

相補共通データ線ＣＤ　−ＣＤは、特に制限されないが
、データ入出力回路Ｉ１０に結合される。

データ入出力回路Ｉ１０は、特に制限されないが、デー
タ入カバソファ及びデータ出カバソファを含む、このう
ち、データ入カバソファの入力端子は、データ入力端子
Ｄｉｎに結合され、その出力端子は、相補共通データ＃
ＩＡＣＤ　−ＣＤに結合される。データ入カバソファに
は、タイミング発生回路ＴＧからタイミング信号φＷが
供給される。

一方、データ出力バッファの入力端子は、上記相補共通
データ線ＣＤ　−ＣＤに共通結合され、その出力端子は
、データ出力端子１）ｏｕｔに結合される。データ出カ
バ・ノファには、タイミング発生回路ＴＧからタイミン
グ信号φｒが供給される。

データ入出力回路Ｉ１０のデータ入力バッファは、ダイ
ナミック型ＲＡＭが書き込みモードとされ上記タイミン
グ信号φＷがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ入カバソ
ファは、データ入力端子Ｄｉｎを介して供給されるＷき
込みデータに従った相補書合込み（１号を形成し、相補
共通データ線ＣＤ　−ＣＤを介して、メモリアレイＭＡ
ＲＹの選択されたメモリセルに供給する。特に制限され
ないが、上記夕・イミング信号φＷがロウレベルとされ
るとき、データ入カバソファの出力はハイインピーダン
ス状態とされる。

データ入出力回路Ｉ１０のデータ出力バンファは、ダイ
ナミック型ＲＡＭが読み出しモードとされ上記タイミン
グ信号φｒがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファは、メモリアレイＭＡＲＹの選択されたメモリセル
から対応する相補データ線及び相補共通データｕＡＣＤ
−τ丁を介して出力される２値読み出し信号をさらに増
幅し、データ出力端子Ｄｏｕｔから送出する。特に制限
されないが、上記タイミング信号φｒがロウレベルとさ
れるとき、データ出力バッファの出力はハイインピーダ
ンス状態とされる。

タイミング発生回路ＴＧには、特に制限されないが、起
動制御信号として、ロウアドレスストロ−７’１号ＲＡ
ｓ、カラムアドレスストローブ信号ＣＡＳ及びライトイ
ネーブル信号ＷＥが供給される。また、高電圧検出回路
ＨＶＤから、試験制御信号ｔｍａが供給され、上記外部
端子ＡＯ〜Ａｉを介して試験モード信号ｔ　ｍ　Ｑ〜ｔ
　ｍ　３が供給される。ここで、試験制御信号ｔｍａは
、後述するように、通常ロウレベルとされ、ダイナミッ
ク型ＲＡＭが試験モード設定モードとされるとき、選択
的にハイレベルとされる。前述のように、タイミング発
生回路ＴＧは、上記試験モード信号ＬｍＯ〜ｔ　ｍ　３
を保持するレジスタと、これをデコードするデコーダと
を備える。

タイミング発生回路ＴＯは、上記ロウアドレスストロー
ブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ及
びライトイネーブル信号ＷＥをもとに、上記各種のタイ
ミング信号を形成し、ダイナミック型ＲＡＭの各回路に
供給する。また、上記試験制御信号ｔｍｓがハイレベル
とされるとき、上記レジスタに試験モード信号ｔ　ｍ　
Ｏｙ　ｔ　ｍ　３を取り込み、ダイナミック型ＲＡＭの
試験モードを切り攬える機能をあわせ持つ。

高電圧検出回路ＨＶＤは、特に制限されないが、第１図
に示されるように、外部端子Ａｔすなわちノードｎ１と
出力ノードｎ３との間に直列形態に設けられるＮチャン
ネル型（１８２導電型）の３個のＭＯ３ＦＥＴＱ３〜Ｑ
５（第１のＭＯＳ　Ｆ　ＥＴ）及びＰチャンネル型（第
１導電型）の１個のＭＯＳＦＥＴＱ２２　（第２のＭＯ
ＳＦＥＴ）と、上記出力ノードｎ３と回路の接地電位（
第２の電源電圧）との間に設けられるＮチャンネルＭＯ
３ＦＥＴＱ？　（第３のＭＯＳＦＥＴ）とを含む、この
うち、ＭＯ８ＦＥＴＱ３〜Ｑ５は、そのゲート及びドレ
インが共通結合されることでダイオード形態とされ、Ｍ
ＯＳＦＥＴＱ２２及びＱｌのゲートは、回路の電源電圧
Ｖｃｃ（第１の電源電圧）に結合される。

高電圧検出回路ＨＶ　Ｄは、さらに、上記ＭＯ５ＦＥ’
ｒＱ３と並列形態に設けられるＮチャンネルＭＯＳＦＥ
ＴＱ２　（第４のＭＯＳＦＥＴ）と、上記ＭＯ３ＦＥＴ
Ｑ２２のソースすなわちＭＯ３ＦＥ　’Ｉ”　Ｑ　５の
ソースと回路の電源電圧ＶＣＣとの間に設けられるＮチ
ャンネルＭＯ３ＦＥＴＱ６とを含む、このうち、ＭＯＳ
ＦＥ’ｒＱ６は、ソノケート及びドレインが共通結合さ
れることでダイオード形態とされ、Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　３〜Ｑ　５及びＭＯＳＦＥＴＱ２２が一斉にオ
フ状態とされるとき、ＭＯＳＦＥＴＱ５及びＱ２２の共
通結合されたソースのレベルが不安定となるのを防止す
る。

ＭＯ５ＦＥＴＱ２のゲートは、特に制限されないが、イ
ンバータ回路Ｎ１の出力端子に結合される。インバータ
回路Ｎ１の入力端子は、ノードｎ２すなわちＰチャンネ
ルＭＯ３ＦＥＴＱ２１及びＮチャンネルＭＯ３ＦＥＴＱ
Ｉの共通結合されたドレインに結合される。ＭＯＳＦＥ
ＴＱ２１のソースは、上記ノードｎ１に共通結合され、
ＭＯＳＦＥＴＱＩのソースは、回路の接地電位に結合さ
れる。これらのＭＯ５ＦＥＴＱ２１及びＱｌの共通結合
されたゲートは、回路のｆｌ源電圧Ｖｃｃに結合される
。

一方、上記出力ノードｎ３は、インバータ回路Ｎ２の入
力端子に結合される。インバータ回路Ｎ２の出力端子は
、インバータ回路Ｎ３の入力端子に結合され、インバー
タ回路Ｎ３の出力信号は、この高電圧検出回路ＨＶＤの
出力信号すなわち試験制御信号ｔ　ｍ　ｓとして、タイ
ミング発生回路ＴＧに供給される。

これらのことから、ダイナミック型ＲＡＭが通常の動作
モードとされ、上記外部端子ＡＩに通常の論理レベルの
Ｘアドレス信号ＡＸＩ又はＹアドレス信号ＡＹ＆が供給
されるとき、ＭＯＳ　Ｆ　ＥＴＱ２１はオフ状態となり
、ＭＯＳＦＥＴＱＩがオン状態となろ。したがって、イ
ンバータ回路Ｎ１の出力信号がハイレベルとなり、ＭＯ
ＳＦＥＴＱ２がオン状態となる。しかし、外部端子Ａ１
のレベルが通常の論理レベルであることから、Ｍｏ５Ｆ
ＥＴＱ４〜Ｑ５及びＱ２２は、すべてオフ状態となる。

このため、出力ノードｎ３は、回路の接地電位のような
ロウレベルとされ、これによって試験制御信号ｔ　ｍ　
ｓがロウレベルとされる。

次に、ダイナミック型ＲＡＭが試験モード設定モードと
され、外部端子ＡＩに高電圧ＳｖＣが供給されると、出
力ノードｎ３は、上記高電圧ＳｖＣならびに回路のｉ！
１源電圧Ｖｃｃの値に応じて、選択的に変化されろ、す
なわち、外部端子ＡＩに高電圧ＳＶＣが供給されかつ回
路の電源電圧Ｖｃｃが充分高いためにノートｎ２の電位
が実質的にインバータ回路Ｎｌの論理スレッシホルトレ
ベルＶＬＴより低くされる場合、インバータ回路Ｎ１の
出力信号はハイレベルとされ、ＭＯＳＦＥＴＱ２がオン
状態となる。したがって、ＭＯ３ＦＥＴＱ３は短絡状態
とされ、ＭＯＳＦＥＴＱ４〜Ｑ５及びＱ２２は、上記高
＠ｆｆ：ｓｖｃが、 Ｖｓｖ−Ｖｃｃ＋　２　Ｘ　ＶＴＨＮ　＋ＶＴＨＰ　４
φ・・（２）なる判定レベルＶａｖを超えることを条件
に、−斉にオン状態となる。その結果、出力ノードｎ３
のレベルが、上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４〜Ｑ　
５及びＱ２２の合成コンダクタンスとＭＯ５ＦＥ’ｌ’
Ｑ７のコンダクタンスとの比によって決まる所定のレベ
ルまで上昇する。このレベルは、インバータ回路Ｎ２の
論理スレッシホルトレベルを超えるように段重されるた
め、これによって試験制御信号ｔｍｓはハイレベルとさ
れる。

ところで、ＭＯＳＦＥＴＱ２がオン状態とされＭＯＳＦ
ＥＴＱ３が短絡状態とされるとき、高電圧検出１ｇｌ路
ＨＶＤの判定レベルＶｓνは、上記（２）式に示される
ように、回路の電源電圧Ｖｃｃのレベルに従って変化さ
れる。このとき、上記判定レベルＶａｖは、第２図の直
線Ｌ２に示されるような変動特性を呈する。つまり、回
路の電源電圧Ｖｃｃが比較的高い場合、高電圧検出回路
ＨＶＤの判炬レベルＶｓνは、ＭＯ３ＦＥＴＱ３が短絡
されることでそのしきい値電圧ＶＴＨＮ分だけ低（され
、その結果として、判定レベル■３νの素子破壊電圧ｖ
ａｎに対するマージンが拡大される。

一方、外部端子Ａｉに高電圧ＳＶＣが供給されかつ回路
の電源電圧Ｖｃｃが比較的低い場合、ノー１’ｎ２の電
位は、実質的にインバータ回路Ｎ１の論理スレンシホル
ドレベルｖＬＴより高くなり、インバータ回路Ｎｌの出
力信号がハイレベルとされる。このため、ＭＯＳ　Ｆ　
ＥＴＱ　２はオフ状態となり、ＭＯ３ＦＥＴＱ３の短絡
状態が解かれる。したがって、Ｍｏ５ＦＥＴＱ４〜Ｑ５
及びＱ２２は、上記高電圧ＳＶＣが、 Ｖｓｖｓ＊Ｖｃｃ＋３　ＸＶＴＨＮ　＋ＶＴＨＰ　　・
・・・（３）なる判定レベルＶａｖを超えることを条件
に、−斉にオン状態となる。このため、出力ノードｎ３
のレベルが上記所定のレベルまで上昇し、試験制御信％
　ｔ　ｍ　ｓがハイレベルとされる。このとき、高電圧
検出回路ＨＶＤの判定レベルＶａｖは、上記（３）式に
示されるように、回路の電源電圧Ｖｃｃのレベルに従っ
て変化され、第２図の直線Ｌ２に示されるような変動特
性を呈する。つまり、回路の電源電圧Ｖｃｃが比較的低
い場合、高電圧検出回路ＭＶＤの判定レベルＶｓｖは、
ＭＯＳＦＥＴＱ３の短絡状態が解かれることでそのしき
い値電圧ＶＴＨＮ分だけ高くされ、その結果として、判
定レベルＶｓｖのハイレベル入力最大値ＶＨｓ＋ａｘに
対するマージンが拡大される。

以上のように、この実施例のダイナミック型ＲＡＭには
、複数の試験モードが用意され、これらの試験モードを
選択的に指定する試験モード信号ｔｍｏ〜ｔｍ３を供給
するための試験モード設定モードが用意される。ダイナ
ミック型ＲＡＭは、アドレス入力用の外部端子Ａｌに高
電圧ＳＶＣが供給されることで、選択的に上記試験モー
ド設定モードとされ、このとき、（ものアドレス入力用
の外部入力端子ＡＯ−Ａ３を介して供給される上記試験
モード信号ｔｍｏ〜ｔ　ｍ　３を取り込む、このため、
ダイナミック型ＲＡＭは、上記試験モードｔ　ｍ　Ｑ〜
ｔｍ３を保持するレジスタとこれをデコードするデコー
ダとを含むタイミング発生回路ＴＧを備え、さらに、上
記外部端子Ａ１のレベルをモニタし高電圧ＳＶＣを判定
して、上記タイミング発生回路ＴＧに試験制置信号ｔｍ
ｓを選択的に供給する高電圧検出回路ＨＶＤを備える。

この実施例において、高電圧検出回路ＨＶＤは、上記外
部端子Ａｔと出力ノードｎ３との間に直列形態に設けら
れダイオード形態とされる３個のＮチャンネルＭＯ３Ｆ
ＥＴＱ３〜Ｑ５ならびにそのゲートが回路の電源電圧Ｖ
ｃｃに結合されるＰチャンネルＭＯ３ＦＥＴＱ２２と、
上記出力ノードｎ３と回路の接地電位との間に設けられ
そのゲートが回路の電源電圧Ｖｃｃに結合されるＮチャ
ンネルＭＯ５ＦＥＴＱ７と、上記ＭＯＳＦＥＴＱ３と並
列形態に設けられ回路の電源電圧Ｖｃｃが所定のレベル
を趙えるとき選択的にオン状態とされるＮチャンネルＭ
ＯＳ　Ｆ　ＥＴＱ　２とを基本構成とする。その結果、
高電圧検出回路ＨＶＤの判定レベルＶｓｖは、回路の電
源電圧Ｖｃｃに従って段階的に変化され、その素子破壊
電圧Ｖ８Ｄ及びハイレベル入力最大値ＶＨ＠ａＸに対す
るマージンがともに拡大される。

これにより、ダイナミック型ＲＡＭの動作が安定化され
、その信頼性が高められる。

以上の本実施例に示されるように、この発明を高電圧検
出回路を具備するダイナミック型ＲＡＭ等の半導体集積
回路装置に通用した場合、次のような作用効果が得られ
る。すなわち、 （１）ダイナミック型ＲＡＭ等に内蔵される高電圧検出
回路を、高電圧の入力信号が選択的に供給される外部端
子と出力ノードとの間に直列形態に設けられダイオード
形態とされる複数の第１のＭＯＳＦＥＴ及びそのゲート
が回路の電源電圧に結合されるＰチャンネル型の第２の
ＭＯＳＦＥＴと、上記出力ノードと回路の接地電位との
間に設けられそのゲートが回路の電源電圧に結合される
Ｎチャンネル型の第３のＭＯＳＦＥＴと、回路の電源電
圧が所定のレベルを超えるとき上記第１のＭＯＳＦＥＴ
の少なくとも１個を選択的に短絡する第４のＭＯＳ　Ｆ
　ＥＴとを基本として構成することで、高電圧検出回路
の判定レベルを、回路の電源電圧のレベルに応じて段階
的に変化させることができるという効果が得られる。

（２）上記（１）項により、高電圧検出回路の判定レベ
ルの素子破壊電圧に対するマージンを拡大しつつ、ハイ
レベル入力最大値に対するマージンを拡大できるという
効果が得られる。

（３）上記（１）項及び（２）項により、高電圧検出回
路を具備するダイナミック型ＲＡＭ等の動作を安定化し
、その信頼性を高めることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸醜しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、外部端子ＡＩとＰチャンネルＭＯ３ＦＥＴＱ２２と
の間に設けられる第１のＭＯＳＦＥＴは、ダイオード形
態とされる複数のＰチャンネルＭＯＳＦＥＴに置き換え
ることができるし、適当に組み合わされた複数のＮ（−
ヤンネルＭＯ３ＦＥＴ及びＰチャンネルＭＯＳＦＥＴに
置き換えることもできる。ＭＯ３ＦＥＴＱ２すなわち第
４のＭＯＳＦＥＴは、上記第１のＭＯＳＦＥＴのうちの
２個又は３価を同時に短絡するものであってもよい、ま
た、回路の電源電圧Ｖｃｃのレベルを複数段階に区切り
、各レベルに対応してＭＯ５ＦＥＴＱ３〜Ｑ５のうちの
少なくとも１個をそれぞれ短絡する複数の第４のＭＯ３
ＦＥＴ＠設けてもよい０回路の電源電圧Ｖｃｃのレベル
を判定しＭＯ３ＦＥＴＱ２等を選択的にオン状態とする
ための回路は、この実施例による制約を受けない、イン
バータ回路Ｎ２は、その一方の入力端子が出力ノードｎ
３に結合されるナントゲート回路又はノアゲート回路等
に置き換えること・ができる、試験制御信号ｔｍｓは、
その論理レベルを反転してもよいし、例えばロウアドレ
スストローブ信号ＲＡＳ等によってゲート制御してもよ
い、第３図において、メモリアレイＭＡＲＹは、複数の
メモリマットによって構成されることもよいし、記憶デ
ータを複数ビット単位で入出力するいわゆる多ビツト構
成とされることもよい、高電圧ＳＶＣや試験モード信号
ｔ　ｍ　０４　ｔ　ｍ　３を入力する外部端子は、任意
に選定できるし、そのビット数も任意である。さらに、
第１図に示される高電圧検出回路の具体的な回路構成や
、第３図に示されるダイナミック型ＲＡＭのブロック構
成ならびに制御信号やアドレス信号等の組み合わせなど
、種々の実施形態を探りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに躍定され
るものではな（、例えば、スタティック型ＲＡＭ等の各
種半導体記憶装置や同様な高電圧検出回路を具備する各
種のディジタル集積回路装置等にも通用できる。本発明
は、少なくとも高電圧検出回路を具備する半導体集積回
路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡＭ等に内蔵される高
電圧検出回路を、高電圧の入力信号が選択的に供給され
る外部端子と出力ノードとの間に直列形態に設けられダ
イオード形態とされる複数の第１のＭＯＳＦＥＴならび
にそのゲートが回路の電源電圧に結合されるＰチャンネ
ル型の第２のＭＯＳＦＥＴと、上記出力ノードと回路の
接地電位との間に設けられそのゲートが回路の電源電圧
に結合されるＮチャンネル型の第３のＭＯＳＦＥＴと、
回路の電源電圧が所定のレベルを超えるとき上記第１の
ＭＯＳＦＥＴの少なくとも１個を選択的に短絡する第４
のＭＯＳＦＥＴとを基本として構成することで、高電圧
検出回路の判定レベルを、回路の電源電圧のレベルに応
じて段階的に変化させることができる。これにより、高
電圧検出回路の判定レベルの素子破壊電圧ならびにハ・
イレベル入力最大値に対するマージンをともに拡大でき
るため、高電圧検出回路を具備するダイナミック型ＲＡ
Ｍ等の動作を安定化し、その信頼性を高めることができ
る。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の高電圧検出回路の一実施例を示す回路図、 第２図は、第１図の高電圧検出回路の一実施例を示す特
性図、 第３図は、第１図の高電圧検出回路を含むダイナミック
型ＲＡＭの一実施例を示すブロック図、第４図は、この
発明に先立って本願発明者等が開発したダイナミック型
ＲＡＭの高電圧検出回路の一例を示す回路図、 第５図は、第４図の高電圧検出回路の一例を示す特性図
である。 ＨＶＤ・・・高電圧検出回路、Ｑ１〜Ｑ７・・・Ｎチャ
ンネルＭＯ３ＦＥＴＳＱ２１〜Ｑ２２・・・Ｐチャンネ
ルＭＯＳＦＥＴ、Ｎｌ〜Ｎ３・・・インバータ回路。 ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアンプ
、Ｃ８Ｗ・・・カラムスイッチ、ＲＡＤ・・・ロウアド
レスデコーダ、ＣＡＤ・・・カラムアドレスデコーダ、
ＲＡＢ・・・ロウアドレスバッファ、ＡＭＸ・・・アド
レスマルチプレクサ、ＲＦＣ・・・リフレッシュアドレ
スカウンタ、ＣＡＢ・・・カラムアドレスデコーダ、！
１０・・・データ入出力回路、ＴＧ・・・タイミング発
生回路。 第 図 纂 図 Ｖｓｖ（Ｖｌ− 第 図 第 図 Ｖｓｖ（Ｖｌ　−

Claims (1)

1. 【特許請求の範囲】 １、通常の動作モードにおいて論理レベルの入力信号が
   供給され所定の動作モードにおいて上記論理レベルを超
   える高電圧の入力信号が選択的に供給される外部端子と
   、上記外部端子に上記高電圧の入力信号が供給されたこ
   とを検出する高電圧検出回路とを具備し、上記高電圧検
   出回路の判定レベルが第１及び第２の電源電圧の電位差
   に従って段階的に変化されることを特徴とする半導体集
   積回路装置。 ２、上記高電圧検出回路は、上記外部端子と出力ノード
   との間に直列形態に設けられダイオード形態とされる１
   個又は複数個の第１のＭＯＳＦＥＴならびにそのゲート
   が第１の電源電圧に結合される第１導電型の第２のＭＯ
   ＳＦＥＴと、上記出力ノードと第２の電源電圧との間に
   設けられそのゲートが第１の電源電圧に結合される第２
   導電型の第３のＭＯＳＦＥＴと、その入力端子が上記出
   力ノードに結合される論理ゲート回路と、上記第１及び
   第２の電源電圧の電位差が所定の大きさを超えるとき上
   記第１のＭＯＳＦＥＴの少なくとも１個を選択的に短絡
   する第４のＭＯＳＦＥＴとを含むものであることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。 ３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   であって、上記外部端子には、上記ダイナミック型ＲＡ
   Ｍの試験モードを指定するための試験モード信号が他の
   所定の外部端子に供給されるとき、選択的に上記高電圧
   の入力信号が供給されるものであることを特徴とする特
   許請求の範囲第１項又は第２項記載の半導体集積回路装
   置。