JP2824470B2 - ダイナミック型ｒａｍ - Google Patents
ダイナミック型ｒａｍInfo
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- JP2824470B2 JP2824470B2 JP63167575A JP16757588A JP2824470B2 JP 2824470 B2 JP2824470 B2 JP 2824470B2 JP 63167575 A JP63167575 A JP 63167575A JP 16757588 A JP16757588 A JP 16757588A JP 2824470 B2 JP2824470 B2 JP 2824470B2
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- circuit
- bias voltage
- dynamic ram
- back bias
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、基板バックバイアス電圧発生回路を内蔵するダイナ
ミック型RAM（ランダム・アクセス・メモリ）等に利用
して特に有効な技術に関するものである。
ば、基板バックバイアス電圧発生回路を内蔵するダイナ
ミック型RAM（ランダム・アクセス・メモリ）等に利用
して特に有効な技術に関するものである。
MOSFET（絶縁ゲート型電界効果トランジスタ）を基本
構成とするダイナミック型RAM等において、半導体基板
に適当な基板バックバイアス電圧を与えることで半導体
基板と各回路素子との間の寄生容量を制御し、動作の安
定化を図る方法が知られている。また、上記基板バック
バイアス電圧を形成するための基板バックバイアス電圧
発生回路を内蔵するダイナミック型RAM等が開発されて
いる。
構成とするダイナミック型RAM等において、半導体基板
に適当な基板バックバイアス電圧を与えることで半導体
基板と各回路素子との間の寄生容量を制御し、動作の安
定化を図る方法が知られている。また、上記基板バック
バイアス電圧を形成するための基板バックバイアス電圧
発生回路を内蔵するダイナミック型RAM等が開発されて
いる。
基板バックバイアス電圧発生回路を内蔵するダイナミ
ック型RAMについては、例えば、特開昭61−059688号公
報に記載されている。
ック型RAMについては、例えば、特開昭61−059688号公
報に記載されている。
第５図には、この発明に先立って本願発明者等が開発
した基板バックバイアス発生回路の回路図が示されてい
る。同図において、基板バックバイアス電圧発生回路V
BBGは、異なる電流供給能力を有する二つの電圧発生回
路VG1及びVG2を含む。このうち、電圧発生回路VG1は、
ダイナミック型RAMが選択状態とされるときあるいは基
板バックバイアス電圧VBBの絶対値が規定値以下となっ
たとき、そのレベルを維持しあるいは一時的に回復しう
るような比較的大きな電流供給能力を持つように設計さ
れ、基板バックバイアス電圧VBBをモニタするレベル検
出回路LVMの出力信号n4又はダイナミック型RAMの選択状
態において形成されるタイミング信号φr1に従って選択
的に動作状態とされる。一方、電圧発生回路VG2は、基
板へのリーク電流を補いうる程度の比較的小さな電流供
給能力を持つように設計され、ダイナミック型RAMの選
択状態に関係なく定常的に動作状態とされる。このよう
に、比較的大きな動作電流を要する電圧発生回路VG1が
選択的に動作状態とされることで、基板バックバイアス
発生回路の平均的な動作電流が消減され、ダイナミック
型RAMが低消費電力化される。
した基板バックバイアス発生回路の回路図が示されてい
る。同図において、基板バックバイアス電圧発生回路V
BBGは、異なる電流供給能力を有する二つの電圧発生回
路VG1及びVG2を含む。このうち、電圧発生回路VG1は、
ダイナミック型RAMが選択状態とされるときあるいは基
板バックバイアス電圧VBBの絶対値が規定値以下となっ
たとき、そのレベルを維持しあるいは一時的に回復しう
るような比較的大きな電流供給能力を持つように設計さ
れ、基板バックバイアス電圧VBBをモニタするレベル検
出回路LVMの出力信号n4又はダイナミック型RAMの選択状
態において形成されるタイミング信号φr1に従って選択
的に動作状態とされる。一方、電圧発生回路VG2は、基
板へのリーク電流を補いうる程度の比較的小さな電流供
給能力を持つように設計され、ダイナミック型RAMの選
択状態に関係なく定常的に動作状態とされる。このよう
に、比較的大きな動作電流を要する電圧発生回路VG1が
選択的に動作状態とされることで、基板バックバイアス
発生回路の平均的な動作電流が消減され、ダイナミック
型RAMが低消費電力化される。
本願発明者等は、さらに、バッテリバックアップ用の
超低消費電力型ダイナミック型RAMを開発し、この超低
消費電力型ダイナミック型RAMに第５図に示されるよう
な基板バックバイアス電圧発生回路を用いることを考え
た。ところが、上記基板バックバイアス電圧発生回路で
は、比較的大きな電圧発生回路VG1が、ダイナミック型R
AMが選択状態とされるときその動作モードに関係なく無
条件に動作状態とされる。このため、比較的基板バック
バイアス電圧のレベル変動が少ないリフレッシュモード
等において、基板バックバイアス電圧発生回路の動作電
流が不本意に大きくなり、その結果、ダイナミック型RA
Mの平均的な消費電力が増大して、超低消費電力型ダイ
ナミック型RAMとしての仕様を逸脱してしまうという問
題が生じた。
超低消費電力型ダイナミック型RAMを開発し、この超低
消費電力型ダイナミック型RAMに第５図に示されるよう
な基板バックバイアス電圧発生回路を用いることを考え
た。ところが、上記基板バックバイアス電圧発生回路で
は、比較的大きな電圧発生回路VG1が、ダイナミック型R
AMが選択状態とされるときその動作モードに関係なく無
条件に動作状態とされる。このため、比較的基板バック
バイアス電圧のレベル変動が少ないリフレッシュモード
等において、基板バックバイアス電圧発生回路の動作電
流が不本意に大きくなり、その結果、ダイナミック型RA
Mの平均的な消費電力が増大して、超低消費電力型ダイ
ナミック型RAMとしての仕様を逸脱してしまうという問
題が生じた。
この発明の目的は、内蔵する基板バックバイアス電圧
発生回路の動作を動作モードに応じて制限しうるダイナ
ミック型RAM等の半導体記憶装置を提供することにあ
る。この発明の他の目的は、ダイナミック型RAM等の半
導体記憶装置の消費電力をさらに削減し、バッテリバッ
クアップ用に供しうる超低消費電力型ダイナミック型RA
M等の実現することにある。
発生回路の動作を動作モードに応じて制限しうるダイナ
ミック型RAM等の半導体記憶装置を提供することにあ
る。この発明の他の目的は、ダイナミック型RAM等の半
導体記憶装置の消費電力をさらに削減し、バッテリバッ
クアップ用に供しうる超低消費電力型ダイナミック型RA
M等の実現することにある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
は、この明細書の記述及び添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
ダイナミック型RAM等の基板バックバイアス電圧発生回
路に、比較的大きな電流供給能力を有する第１の電圧発
生回路と比較的小さな電流供給能力を有する第２の電圧
発生回路とを設け、ダイナミック型RAM等が通常の動作
モードで選択状態とされるときあるいはダイナミック型
RAM等が非選択状態とされかつ基板バックバイアス電圧
の絶対値が規定値以下となったとき、上記第１の電圧発
生回路を選択的に動作状態とするとともに、例えばダイ
ナミック型RAM等が▲▼ビフォア▲▼リフ
レッシュモードとされるとき、選択的に上記第１の電圧
発生回路の動作回数を制限し、また選択的に上記第２の
電圧発生回路の動作を低止させるものである。
要を簡単に説明すれば、下記の通りである。すなわち、
ダイナミック型RAM等の基板バックバイアス電圧発生回
路に、比較的大きな電流供給能力を有する第１の電圧発
生回路と比較的小さな電流供給能力を有する第２の電圧
発生回路とを設け、ダイナミック型RAM等が通常の動作
モードで選択状態とされるときあるいはダイナミック型
RAM等が非選択状態とされかつ基板バックバイアス電圧
の絶対値が規定値以下となったとき、上記第１の電圧発
生回路を選択的に動作状態とするとともに、例えばダイ
ナミック型RAM等が▲▼ビフォア▲▼リフ
レッシュモードとされるとき、選択的に上記第１の電圧
発生回路の動作回数を制限し、また選択的に上記第２の
電圧発生回路の動作を低止させるものである。
上記した手段によれば、比較的基板バックバイアス電
圧のレベル変動が少ない▲▼ビフォア▲▼
リフレッシュモードにおいて、基板バックバイアス電圧
発生回路の動作電流を削減できる。このため、ダイナミ
ック型RAM等のリフレッシュを▲▼ビフォア▲
▼リフレッシュモードにより行うことで、ダイナミ
ック型RAM等の平均的な消費電力を著しく削減できる。
これにより、バッテリバックアップ用に供しうる超低消
費電力型ダイナミック型RAM等を実現できる。
圧のレベル変動が少ない▲▼ビフォア▲▼
リフレッシュモードにおいて、基板バックバイアス電圧
発生回路の動作電流を削減できる。このため、ダイナミ
ック型RAM等のリフレッシュを▲▼ビフォア▲
▼リフレッシュモードにより行うことで、ダイナミ
ック型RAM等の平均的な消費電力を著しく削減できる。
これにより、バッテリバックアップ用に供しうる超低消
費電力型ダイナミック型RAM等を実現できる。
第２図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成され
る。
Mの一実施例のブロック図が示されている。同図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成され
る。
この実施例のダイナミック型RAMは、回路の電源電圧
を受け、所定の基板バックバイアス電圧VBBを形成する
基板バックバイアス電圧発生回路VBBGを内蔵する。この
実施例において、基板バックバイアス電圧発生回路VBBG
は、後述するように、比較的大きな電流供給能力を有す
る電圧発生回路VG1と、比較的小さな電流供給能力を有
する電圧発生回路VG2とを含む。このうち、電圧発生回
路VG1は、特に制限されないが、ダイナミック型RAMが通
常の動作モードで選択状態とされるとき、あるいはダイ
ナミック型RAMが非選択状態とされかつ基板バックバイ
アス電圧VBBの絶対値が規定値以下となったとき、選択
的に対応するパルス信号に従って連続的に動作状態とさ
れる。また、ダイナミック型RAMが▲▼ビフォア
▲▼リフレッシュモードで選択状態とされると
き、単発的に形成されるパルス信号に従って１回だけ動
作状態とされる。一方、電圧発生回路VG2は、ダイナミ
ック型RAMが非選択状態とされるとき、あるいは通常の
動作モードで選択状態とされるとき、対応するパルス信
号に従って連続的に動作状態とされる。また、ダイナミ
ック型RAMが▲▼ビフォア▲▼リフレッシ
ュモードで選択状態とされるとき、選択的にその動作が
停止される。このため、この実施例のダイナミック型RA
Mは、比較的基板バックバイアス電圧VBBのレベル変動が
少ない▲▼ビフォア▲▼リフレッシュモー
ドにおいて、基板バックバイアス電圧発生回路の動作電
流が削減され、またそのリフレッシュを▲▼ビフ
ォア▲▼リフレッシュモードにより行うことで、
その平均的な消費電力が著しく削減されるものである。
を受け、所定の基板バックバイアス電圧VBBを形成する
基板バックバイアス電圧発生回路VBBGを内蔵する。この
実施例において、基板バックバイアス電圧発生回路VBBG
は、後述するように、比較的大きな電流供給能力を有す
る電圧発生回路VG1と、比較的小さな電流供給能力を有
する電圧発生回路VG2とを含む。このうち、電圧発生回
路VG1は、特に制限されないが、ダイナミック型RAMが通
常の動作モードで選択状態とされるとき、あるいはダイ
ナミック型RAMが非選択状態とされかつ基板バックバイ
アス電圧VBBの絶対値が規定値以下となったとき、選択
的に対応するパルス信号に従って連続的に動作状態とさ
れる。また、ダイナミック型RAMが▲▼ビフォア
▲▼リフレッシュモードで選択状態とされると
き、単発的に形成されるパルス信号に従って１回だけ動
作状態とされる。一方、電圧発生回路VG2は、ダイナミ
ック型RAMが非選択状態とされるとき、あるいは通常の
動作モードで選択状態とされるとき、対応するパルス信
号に従って連続的に動作状態とされる。また、ダイナミ
ック型RAMが▲▼ビフォア▲▼リフレッシ
ュモードで選択状態とされるとき、選択的にその動作が
停止される。このため、この実施例のダイナミック型RA
Mは、比較的基板バックバイアス電圧VBBのレベル変動が
少ない▲▼ビフォア▲▼リフレッシュモー
ドにおいて、基板バックバイアス電圧発生回路の動作電
流が削減され、またそのリフレッシュを▲▼ビフ
ォア▲▼リフレッシュモードにより行うことで、
その平均的な消費電力が著しく削減されるものである。
第２図において、メモリアレイMARYは、同図の垂直方
向に平行して配置される複数のワード線と、同図の水平
方向に平行して配置される複数の相補データ線及びこれ
らのワード線と相補データ線の交点に配置される複数の
ダイナミック型メモリセルとを含む。
向に平行して配置される複数のワード線と、同図の水平
方向に平行して配置される複数の相補データ線及びこれ
らのワード線と相補データ線の交点に配置される複数の
ダイナミック型メモリセルとを含む。
メモリアレイMARYを構成するワード線は、ロウアドレ
スデコーダRADに結合され、択一的に選択状態とされ
る。
スデコーダRADに結合され、択一的に選択状態とされ
る。
ロウアドレスデコーダRADには、特に制限されない
が、ロウアドレスバッファRABからｉ＋１ビットの相補
内部アドレス信号ａx0〜ａxi（ここで、例えば非反転内
部アドレス信号ax0と反転内部アドレス信号▲▼
をまとめて相補内部アドレス信号ａx0のように表す。以
下同じ）が供給され、タイミング発生回路TGからタイミ
ング信号φｘが供給される。
が、ロウアドレスバッファRABからｉ＋１ビットの相補
内部アドレス信号ａx0〜ａxi（ここで、例えば非反転内
部アドレス信号ax0と反転内部アドレス信号▲▼
をまとめて相補内部アドレス信号ａx0のように表す。以
下同じ）が供給され、タイミング発生回路TGからタイミ
ング信号φｘが供給される。
ロウアドレスデコーダRADは、上記タイミング信号φ
ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダRA
Dは、上記相補内部アドレス信号ａx0〜ａxiをデコード
し、メモリアレイMARYの相対するワード線を択一的にハ
イレベルの選択状態とする。
ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダRA
Dは、上記相補内部アドレス信号ａx0〜ａxiをデコード
し、メモリアレイMARYの相対するワード線を択一的にハ
イレベルの選択状態とする。
ロウアドレスバッファRABは、アドレスマルチプレク
サAMXから伝達されるロウアドレス信号を、タイミング
発生回路TGから供給されるタイミング信号φarに従って
取り込み、保持する。また、これらのロウアドレス信号
をもとに上記相補内部アドレス信号ａx0〜ａxiを形成
し、ロウアドレスデコーダRADに供給する。
サAMXから伝達されるロウアドレス信号を、タイミング
発生回路TGから供給されるタイミング信号φarに従って
取り込み、保持する。また、これらのロウアドレス信号
をもとに上記相補内部アドレス信号ａx0〜ａxiを形成
し、ロウアドレスデコーダRADに供給する。
アドレスマルチプレクサAMXは、特に制限されない
が、ダイナミック型RAMが通の動作モードとされタイミ
ング発生回路TGからロウレベルのタイミング信号φref
が供給されるとき、外部端子A0〜Aiを介して時分割的に
供給されるＸアドレス信号AX0〜AXiを選択し、上記ロウ
アドレス信号としてロウアドレスバッファRABに伝達す
る。また、ダイナミック型RAMがリフレッシュモードと
され上記タイミング信号φrefがハイレベルとされると
き、リフレッシュアドレスカウンタRFCから供給される
リフレッシュアドレス信号ar0〜ariを選択し、上記ロウ
アドレス信号としてロウアドレスバッファRADBに伝達す
る。
が、ダイナミック型RAMが通の動作モードとされタイミ
ング発生回路TGからロウレベルのタイミング信号φref
が供給されるとき、外部端子A0〜Aiを介して時分割的に
供給されるＸアドレス信号AX0〜AXiを選択し、上記ロウ
アドレス信号としてロウアドレスバッファRABに伝達す
る。また、ダイナミック型RAMがリフレッシュモードと
され上記タイミング信号φrefがハイレベルとされると
き、リフレッシュアドレスカウンタRFCから供給される
リフレッシュアドレス信号ar0〜ariを選択し、上記ロウ
アドレス信号としてロウアドレスバッファRADBに伝達す
る。
リフレッシュアドレスカウンタRFCは、特に制限され
ないが、ダイナミック型RAMがリフレッシュモードとさ
れるとき、タイミング発生回路TGから供給されるタイミ
ング信号φrcに従って歩進動作を行う。その結果、上記
リフレッシュアドレス信号ar0〜ariを形成し、アドレス
マルチプレクサAMXに供給する。
ないが、ダイナミック型RAMがリフレッシュモードとさ
れるとき、タイミング発生回路TGから供給されるタイミ
ング信号φrcに従って歩進動作を行う。その結果、上記
リフレッシュアドレス信号ar0〜ariを形成し、アドレス
マルチプレクサAMXに供給する。
一方、メモリアレイMARYを構成する相補データ線は、
その一方において、センスアンプSAの対応する単位増幅
回路に結合され、その他方において、カラムスイッチCS
Wの対応するスイッチMOSFETに結合される。
その一方において、センスアンプSAの対応する単位増幅
回路に結合され、その他方において、カラムスイッチCS
Wの対応するスイッチMOSFETに結合される。
センスアンプSAは、メモリアレイMARYの各相補データ
線に対応して設けられる複数の単位増幅回路を含む。こ
れらの単位増幅回路には、タイミング発生回路TGからタ
イミング信号φpaが共通に供給される。
線に対応して設けられる複数の単位増幅回路を含む。こ
れらの単位増幅回路には、タイミング発生回路TGからタ
イミング信号φpaが共通に供給される。
センスアンプSAの各単位増幅回路は、上記タイミング
信号φpaがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、各単位増幅回路
は、メモリアレイMARYの選択されたワード線に結合され
る複数のメモリセルから対応する相補データ線を介して
出力される微小読み出し信号を増幅し、ハイレベル又は
ロウレベルの２値読み出し信号とする。
信号φpaがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、各単位増幅回路
は、メモリアレイMARYの選択されたワード線に結合され
る複数のメモリセルから対応する相補データ線を介して
出力される微小読み出し信号を増幅し、ハイレベル又は
ロウレベルの２値読み出し信号とする。
カラムスイッチCSWは、メモリアレイMARYの各相補デ
ータ線に対応して設けられる複数対のスイッチMOSFETを
含む。これらのスイッチMOSFETの一方は、前述のよう
に、メモリアレイMARYの相対する相補データ線にそれぞ
れ結合され、その他方は、相補共通データ線の非反転信
号線CD及び反転信号線▲▼に交互に共通結合され
る。各対のスイッチMOSFETのゲートはそれぞれ共通結合
され、カラムアドレスデコーダCADから対応するデータ
線選択信号がそれぞれ供給される。
ータ線に対応して設けられる複数対のスイッチMOSFETを
含む。これらのスイッチMOSFETの一方は、前述のよう
に、メモリアレイMARYの相対する相補データ線にそれぞ
れ結合され、その他方は、相補共通データ線の非反転信
号線CD及び反転信号線▲▼に交互に共通結合され
る。各対のスイッチMOSFETのゲートはそれぞれ共通結合
され、カラムアドレスデコーダCADから対応するデータ
線選択信号がそれぞれ供給される。
カラムスイッチCSWの各対のスイッチMOSFETは、対応
する上記データ線選択信号が択一的にハイレベルとされ
ることで、選択的にオン状態となる。その結果、メモリ
アレイMARYの対応する相補データ線が、上記相補共通デ
ータ線CD・▲▼に選択的に接続される。
する上記データ線選択信号が択一的にハイレベルとされ
ることで、選択的にオン状態となる。その結果、メモリ
アレイMARYの対応する相補データ線が、上記相補共通デ
ータ線CD・▲▼に選択的に接続される。
カラムアドレスデコーダCADには、特に制限されない
が、カラムアドレスバッファCABからｉ＋１ビットの相
補内部アドレス信号ａy0〜ａyiが供給され、タイミング
発生回路TGからタイミング信号φｙが供給される。
が、カラムアドレスバッファCABからｉ＋１ビットの相
補内部アドレス信号ａy0〜ａyiが供給され、タイミング
発生回路TGからタイミング信号φｙが供給される。
カラムアドレスデコーダCADは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダCADは、上記相補内部アドレス信号ａy0〜ａyiをデコ
ードし、対応するデータ線選択信号を択一的にハイレベ
ルとする。これらのデータ線選択信号は、前述のよう
に、上記カラムスイッチCSWの対応するスイッチMOSFET
にそれぞれ供給される。
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダCADは、上記相補内部アドレス信号ａy0〜ａyiをデコ
ードし、対応するデータ線選択信号を択一的にハイレベ
ルとする。これらのデータ線選択信号は、前述のよう
に、上記カラムスイッチCSWの対応するスイッチMOSFET
にそれぞれ供給される。
カラムアドレスバッファCABは、外部端子A0〜Aiを介
して時分割的に供給されるＹアドレス信号AY0〜AYiを、
タイミング発生回路TGから供給されるタイミング信号φ
acに従って取り込み、保持する。また、これらのＹアド
レス信号をもとに、上記相補内部アドレス信号ａy0〜ａ
yiを形成し、カラムアドレスデコーダCADに供給する。
して時分割的に供給されるＹアドレス信号AY0〜AYiを、
タイミング発生回路TGから供給されるタイミング信号φ
acに従って取り込み、保持する。また、これらのＹアド
レス信号をもとに、上記相補内部アドレス信号ａy0〜ａ
yiを形成し、カラムアドレスデコーダCADに供給する。
相補共通データ線CD・▲▼は、特に制限されない
が、データ入出力回路I/Oに結合される。
が、データ入出力回路I/Oに結合される。
データ入出力回路I/Oは、特に制限されないが、デー
タ入力バッファ及びデータ出力バッファを含む。このう
ち、データ入力バッファの入力端子は、データ入力端子
Dinに結合され、その出力端子は、相補共通データ線CD
・▲▼に結合される。データ入力バッファには、タ
イミング発生回路TGからタイミング信号φｗが供給され
る。一方、データ出力バッファの入力端子は、上記相補
共通データ線CD・▲▼に共通結合され、その出力端
子は、データ出力端子Doutに結合される。データ出力バ
ッファには、タイミング発生回路TGからタイミング信号
φｒが供給される。
タ入力バッファ及びデータ出力バッファを含む。このう
ち、データ入力バッファの入力端子は、データ入力端子
Dinに結合され、その出力端子は、相補共通データ線CD
・▲▼に結合される。データ入力バッファには、タ
イミング発生回路TGからタイミング信号φｗが供給され
る。一方、データ出力バッファの入力端子は、上記相補
共通データ線CD・▲▼に共通結合され、その出力端
子は、データ出力端子Doutに結合される。データ出力バ
ッファには、タイミング発生回路TGからタイミング信号
φｒが供給される。
データ入出力回路I/Oのデータ入力バッファは、ダイ
ナミック型RAMが書き込みモードとされ上記タイミング
信号φｗがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、データ入力バッフ
ァは、データ入力端子Dinを介して供給される書き込み
データに従った相補書き込み信号を形成して、相補共通
データ線CD・▲▼を介して、メモリアレイMARYの選
択されたメモリセルに供給する。特に制限されないが、
上記タイミング信号φｗがロウレベルとされるとき、デ
ータ入力バッファの出力はハイインピーダンス状態とさ
れる。
ナミック型RAMが書き込みモードとされ上記タイミング
信号φｗがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、データ入力バッフ
ァは、データ入力端子Dinを介して供給される書き込み
データに従った相補書き込み信号を形成して、相補共通
データ線CD・▲▼を介して、メモリアレイMARYの選
択されたメモリセルに供給する。特に制限されないが、
上記タイミング信号φｗがロウレベルとされるとき、デ
ータ入力バッファの出力はハイインピーダンス状態とさ
れる。
データ入出力回路I/Oのデータ出力バッファは、ダイ
ナミック型RAMが読み出しモードとされ上記タイミング
信号φｒがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、データ出力バッフ
ァは、メモリアレイMARYの選択された相補データ線を介
して出力される２値読み出し信号をさらに増幅し、デー
タ出力端子Doutから送出する。特に制限されないが、上
記タイミング信号φｒがロウレベルとされるとき、デー
タ出力バッファの出力はハイインピーダンス状態とされ
る。
ナミック型RAMが読み出しモードとされ上記タイミング
信号φｒがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、データ出力バッフ
ァは、メモリアレイMARYの選択された相補データ線を介
して出力される２値読み出し信号をさらに増幅し、デー
タ出力端子Doutから送出する。特に制限されないが、上
記タイミング信号φｒがロウレベルとされるとき、デー
タ出力バッファの出力はハイインピーダンス状態とされ
る。
この実施例のダイナミック型RAMは、前述のように、
基板バックバイアス電圧発生回路VBBGを内蔵する。基板
バックバイアス電圧発生回路VBBGには、特に制限されな
いが、タイミング発生回路TGから反転タイミング▲
▼とタイミング信号φr1及びφp1ならびに反転内部
制御信号▲▼が供給される。ここで、反転タイミ
ング信号▲▼は、特に制限されないが、ダイナ
ミック型RAMが非選択状態とされるときハイレベルとさ
れ、ダイナミック型RAMが通常の動作モードで選択状態
とされるとき選択的にロウレベルとされる。つまり、こ
の反転タイミング信号▲▼は、ダイナミック型
RAMが▲▼ビフォア▲▼リフレッシュモー
ドで選択状態とされるとき、ハイレベルのままとされ
る。タイミング信号φr1は、ダイナミック柄RAMが選択
状態とされるとき、動作モードに関係なく、ロウアドレ
スストローブ信号▲▼に従ってハイレベルとされ
る。また、タイミング信号φp1は、上記タイミング信号
φr1がハイレベルとされるとき、これにやや遅れてハイ
レベルとされる。さらに、反転内部制御信号▲▼
は、特に制限されないが、通常ハイレベルとされ、試験
制御信号▲▼がロウレベルとされダイナミック型
RAMが基板バックバイアス電圧試験モードとされると
き、選択的にロウレベルとされる。
基板バックバイアス電圧発生回路VBBGを内蔵する。基板
バックバイアス電圧発生回路VBBGには、特に制限されな
いが、タイミング発生回路TGから反転タイミング▲
▼とタイミング信号φr1及びφp1ならびに反転内部
制御信号▲▼が供給される。ここで、反転タイミ
ング信号▲▼は、特に制限されないが、ダイナ
ミック型RAMが非選択状態とされるときハイレベルとさ
れ、ダイナミック型RAMが通常の動作モードで選択状態
とされるとき選択的にロウレベルとされる。つまり、こ
の反転タイミング信号▲▼は、ダイナミック型
RAMが▲▼ビフォア▲▼リフレッシュモー
ドで選択状態とされるとき、ハイレベルのままとされ
る。タイミング信号φr1は、ダイナミック柄RAMが選択
状態とされるとき、動作モードに関係なく、ロウアドレ
スストローブ信号▲▼に従ってハイレベルとされ
る。また、タイミング信号φp1は、上記タイミング信号
φr1がハイレベルとされるとき、これにやや遅れてハイ
レベルとされる。さらに、反転内部制御信号▲▼
は、特に制限されないが、通常ハイレベルとされ、試験
制御信号▲▼がロウレベルとされダイナミック型
RAMが基板バックバイアス電圧試験モードとされると
き、選択的にロウレベルとされる。
基板バックバイアス電圧発生回路VBBGは、後述するよ
うに、回路の電源電圧をもとに、所定の負の電圧とされ
る基板バックバイアス電圧VBBを形成し、ダイナミック
型RAMの半導体基板に供給する。これにより、半導体基
板と各回路素子との間の寄生容量が制御され、ダイナミ
ック型RAMが動作が安定化される。
うに、回路の電源電圧をもとに、所定の負の電圧とされ
る基板バックバイアス電圧VBBを形成し、ダイナミック
型RAMの半導体基板に供給する。これにより、半導体基
板と各回路素子との間の寄生容量が制御され、ダイナミ
ック型RAMが動作が安定化される。
この実施例において、基板バックバイアス電圧発生回
路VBBGは、後述するように、比較的大きな電流供給能力
を有する電圧発生回路VG1と、比較的小さな電流供給能
力を有する電圧発生回路VG2とを含む。これらの電圧発
生回路は、上記反転タイミング信号▲▼とタイ
ミング信号φr1及びφp1に従って、所定の組み合わせで
選択的に動作状態とれる。また、上記反転内部制御信号
▲▼がロウレベルとされるとき、電圧発生回路VG
1及びVG2の動作は停止される。これにより、基板バック
バイアス電圧VBBを供給しない状態で、ダイナミック型R
AMの動作特性を確認することができる。
路VBBGは、後述するように、比較的大きな電流供給能力
を有する電圧発生回路VG1と、比較的小さな電流供給能
力を有する電圧発生回路VG2とを含む。これらの電圧発
生回路は、上記反転タイミング信号▲▼とタイ
ミング信号φr1及びφp1に従って、所定の組み合わせで
選択的に動作状態とれる。また、上記反転内部制御信号
▲▼がロウレベルとされるとき、電圧発生回路VG
1及びVG2の動作は停止される。これにより、基板バック
バイアス電圧VBBを供給しない状態で、ダイナミック型R
AMの動作特性を確認することができる。
基板バックバイアス電圧発生回路VBBGの具体的な回路
構成とその動作については、後で詳細に説明する。
構成とその動作については、後で詳細に説明する。
タイミング発生回路TGは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼及び試験制御信号▲▼をもとに、
上記各種のタイミング信号及び内部制御信号を形成し、
ダイナミック型RAMの各回路に供給する。
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼及び試験制御信号▲▼をもとに、
上記各種のタイミング信号及び内部制御信号を形成し、
ダイナミック型RAMの各回路に供給する。
第１図には、第２図のダイナミック型RAMの基板バッ
クバイアス電圧発生回路VBBGの一実施例の回路図が示さ
れている。また、第３図及び第４図には、第２図のダイ
ナミック型RAM及び第１図の基板バックバイアス電圧発
生回路VBBGの通常の動作モード及び▲▼ビフォア
▲▼リフレッシュモード時における一実施例のタ
イミング図がそれぞれ示されている。第１図ならびに第
３図及び第４図に従って、この実施例の基板バックバイ
アス電圧発生回路VBBGの具体的な回路構成と動作の概要
を説明する。なお、第１図において、チャンネル（バッ
クゲート）部に矢印が付加されるMOSFETはＰチャンネル
型であり、矢印の付加されないＮチャンネルMOSFETと区
別して示される。
クバイアス電圧発生回路VBBGの一実施例の回路図が示さ
れている。また、第３図及び第４図には、第２図のダイ
ナミック型RAM及び第１図の基板バックバイアス電圧発
生回路VBBGの通常の動作モード及び▲▼ビフォア
▲▼リフレッシュモード時における一実施例のタ
イミング図がそれぞれ示されている。第１図ならびに第
３図及び第４図に従って、この実施例の基板バックバイ
アス電圧発生回路VBBGの具体的な回路構成と動作の概要
を説明する。なお、第１図において、チャンネル（バッ
クゲート）部に矢印が付加されるMOSFETはＰチャンネル
型であり、矢印の付加されないＮチャンネルMOSFETと区
別して示される。
第１図において、基板バックバイアス電圧発生回路V
BBGは、特に制限されないが、比較的大きな電流供給能
力を持つように設計される電圧発生回路VG1（第１の電
圧発生回路）と、この電圧発生回路VG1に対応して設け
られる発振回路OSC1及びレベル検出回路LVMとを含む。
また、比較的小さな電流供給能力を持つように設計され
る電圧発生回路VG2（第２の電圧発生回路）と、この電
圧発生回路VG2に対応して設けられる発振回路OSC2とを
含む。
BBGは、特に制限されないが、比較的大きな電流供給能
力を持つように設計される電圧発生回路VG1（第１の電
圧発生回路）と、この電圧発生回路VG1に対応して設け
られる発振回路OSC1及びレベル検出回路LVMとを含む。
また、比較的小さな電流供給能力を持つように設計され
る電圧発生回路VG2（第２の電圧発生回路）と、この電
圧発生回路VG2に対応して設けられる発振回路OSC2とを
含む。
レベル検出回路LVMは、特に制限されないが、回路の
電源電圧と基板バックバイアス電圧VBBとの間に直列形
態に設けられるＰチャンネルMOSFETQ1ならびにＮチャン
ネルMOSFETQ11及びQ12を含む。MOSFETQ1のゲートには、
タイミング発生回路TGから上述のタイミング信号φr1が
供給される。また、MOSFETQ11は、そのゲートが回路の
接地電位に結合され、MOSFETQ12は、そのゲート及びド
レインが共通結合されることでダイオード形態とされ
る。
電源電圧と基板バックバイアス電圧VBBとの間に直列形
態に設けられるＰチャンネルMOSFETQ1ならびにＮチャン
ネルMOSFETQ11及びQ12を含む。MOSFETQ1のゲートには、
タイミング発生回路TGから上述のタイミング信号φr1が
供給される。また、MOSFETQ11は、そのゲートが回路の
接地電位に結合され、MOSFETQ12は、そのゲート及びド
レインが共通結合されることでダイオード形態とされ
る。
MOSFETQ1及びQ11の共通結合されたドレインすなわち
ノードn1は、ＰチャンネルMOSFETQ2及びＮチャンネルMO
SFETQ13からなるインバータ回路の入力端子に結合され
る。このインバータ回路の出力端子は、インバータ回路
N1の入力端子に結合されるとともに、ＰチャンネルMOSF
ETQ3を介して回路の電源電圧に結合される。インバータ
回路N1の出力信号は、上記MOSFETQ3のゲートに供給され
るとともに、インバータ回路N2によって反転され、レベ
ル検出回路LVMの出力信号n2として、ナンドゲート回路N
AG1の第２の入力端子に供給される。
ノードn1は、ＰチャンネルMOSFETQ2及びＮチャンネルMO
SFETQ13からなるインバータ回路の入力端子に結合され
る。このインバータ回路の出力端子は、インバータ回路
N1の入力端子に結合されるとともに、ＰチャンネルMOSF
ETQ3を介して回路の電源電圧に結合される。インバータ
回路N1の出力信号は、上記MOSFETQ3のゲートに供給され
るとともに、インバータ回路N2によって反転され、レベ
ル検出回路LVMの出力信号n2として、ナンドゲート回路N
AG1の第２の入力端子に供給される。
ダイナミック型RAMが非選択状態とされるとき、第３
図及び第４図に示されるように、ロウアドレスストロー
ブ信号▲▼がハイレベルとされ、タイミング信号
φr1はロウレベルとされる。したがって、上記MOSFETQ1
が、オン状態となり、レベル検出回路LVMは、実質的に
動作状態とされる。
図及び第４図に示されるように、ロウアドレスストロー
ブ信号▲▼がハイレベルとされ、タイミング信号
φr1はロウレベルとされる。したがって、上記MOSFETQ1
が、オン状態となり、レベル検出回路LVMは、実質的に
動作状態とされる。
このとき、基板バックバイアス電圧VBBの絶対値がMOS
FETQ11及びQ12の合成しきい値電圧よりも小さいと、MOS
FETQ11及びQ12がオフ状態となる。このため、上記ノー
ドn1の電位がほぼ回路の電源電圧のようなハイレベルと
なり、MOSFETQ2及びQ13からなるインバータ回路の出力
信号はロウレベルとされる。これにより、インバータ回
路N1の出力信号はハイレベルとなり、レベル検出回路LV
Mの出力信号n2がロウレベルとなる。また、インバータ
回路N1の出力信号がハイレベルとされることでMOSFETQ3
がオフ状態となり、MOSFETQ2及びQ13からなるインバー
タ回路の論理スレッシホルドレベルはやや低くされる。
FETQ11及びQ12の合成しきい値電圧よりも小さいと、MOS
FETQ11及びQ12がオフ状態となる。このため、上記ノー
ドn1の電位がほぼ回路の電源電圧のようなハイレベルと
なり、MOSFETQ2及びQ13からなるインバータ回路の出力
信号はロウレベルとされる。これにより、インバータ回
路N1の出力信号はハイレベルとなり、レベル検出回路LV
Mの出力信号n2がロウレベルとなる。また、インバータ
回路N1の出力信号がハイレベルとされることでMOSFETQ3
がオフ状態となり、MOSFETQ2及びQ13からなるインバー
タ回路の論理スレッシホルドレベルはやや低くされる。
一方、基板バックバイアス電圧VBBの絶対値が上記MOS
FETQ11及びQ12の合成しきい値電圧よりも大きくなる
と、MOSFETQ11及びQ12はともにオン状態となる。このた
め、上記ノードn1の電位は、MOSFETQ1のコンダクタンス
とMOSFETQ11及びQ12の合成コンダクタンスとの比によっ
て決まる所定のロウレベルとなる。ここで、上記ノード
n1のロウレベルは、MOSFETQ2及びQ13からなるインバー
タ回路の上記論理スレッシホルドレベルよりも低くなる
ように設計される。したがって、MOSFETQ2及びQ13から
なるインバータ回路の出力信号は、ハイレベルとなる。
これにより、インバータ回路N1の出力信号はロウレベル
となり、インバータ回路N2の出力信号すなわちレベル検
出回路LVMの出力信号n2はハイレベルとなる。また、イ
バータ回路N1の出力信号がロウレベルとれることで、MO
SFETQ3がオン状態となり、MOSFETQ2及びQ13からなるイ
ンバータ回路の論理スレッシホルドレベルはやや高くさ
れる。
FETQ11及びQ12の合成しきい値電圧よりも大きくなる
と、MOSFETQ11及びQ12はともにオン状態となる。このた
め、上記ノードn1の電位は、MOSFETQ1のコンダクタンス
とMOSFETQ11及びQ12の合成コンダクタンスとの比によっ
て決まる所定のロウレベルとなる。ここで、上記ノード
n1のロウレベルは、MOSFETQ2及びQ13からなるインバー
タ回路の上記論理スレッシホルドレベルよりも低くなる
ように設計される。したがって、MOSFETQ2及びQ13から
なるインバータ回路の出力信号は、ハイレベルとなる。
これにより、インバータ回路N1の出力信号はロウレベル
となり、インバータ回路N2の出力信号すなわちレベル検
出回路LVMの出力信号n2はハイレベルとなる。また、イ
バータ回路N1の出力信号がロウレベルとれることで、MO
SFETQ3がオン状態となり、MOSFETQ2及びQ13からなるイ
ンバータ回路の論理スレッシホルドレベルはやや高くさ
れる。
ロウアドレスストローブ信号▲▼がハイレベル
からロウレベルに変化されダイナミック型RAMが選択状
態とされると、第３図及び第４図に示されるように、タ
イミング信号φr1がハイレベルとされ、MOSFETQ1はオフ
状態となる。したがって、レベル検出回路LVMは、基板
バックバイアス電圧VBBが十分深くされた状態でその動
作が停止され、レベル検出回路LVMの出力信号n2は、ハ
イレベルのままとなる。
からロウレベルに変化されダイナミック型RAMが選択状
態とされると、第３図及び第４図に示されるように、タ
イミング信号φr1がハイレベルとされ、MOSFETQ1はオフ
状態となる。したがって、レベル検出回路LVMは、基板
バックバイアス電圧VBBが十分深くされた状態でその動
作が停止され、レベル検出回路LVMの出力信号n2は、ハ
イレベルのままとなる。
つまり、この実施例の基板バックバイアス電圧発生回
路VBBGにおいて、レベル検出回路LVMは、ダイナミック
型RAMが非選択状態とされるとき、選択的に動作状態と
される。この動作状態において、レベル検出回路LVM
は、基板バックバイアス電圧VBBがリーク等によって小
さくなりその絶対値がMOSFETQ11及びQ12の合成しきい値
電圧よりも小さくなったとき、選択的にその出力信号n2
をロウレベルとする。また、レベル検出回路LVMのレベ
ル検出過程において、MOSFETQ2及びQ13からなるインバ
ータ回路の論理スレッシホルドレベルは、インバータ回
路N1の出力信号に従って選択的に低く又は高くされる。
このため、レベル検出回路LVMはヒステリシスなレベル
判定特性を持つものとされ、その動作が安定化される。
路VBBGにおいて、レベル検出回路LVMは、ダイナミック
型RAMが非選択状態とされるとき、選択的に動作状態と
される。この動作状態において、レベル検出回路LVM
は、基板バックバイアス電圧VBBがリーク等によって小
さくなりその絶対値がMOSFETQ11及びQ12の合成しきい値
電圧よりも小さくなったとき、選択的にその出力信号n2
をロウレベルとする。また、レベル検出回路LVMのレベ
ル検出過程において、MOSFETQ2及びQ13からなるインバ
ータ回路の論理スレッシホルドレベルは、インバータ回
路N1の出力信号に従って選択的に低く又は高くされる。
このため、レベル検出回路LVMはヒステリシスなレベル
判定特性を持つものとされ、その動作が安定化される。
上記ナンドゲート回路NAG1の第１の入力端子には、タ
イミング発生回路TGから上記反転タイミング信号▲
▼が供給される。また、その第３の入力端子には、
インバータ回路N3の出力信号n3が供給される。
イミング発生回路TGから上記反転タイミング信号▲
▼が供給される。また、その第３の入力端子には、
インバータ回路N3の出力信号n3が供給される。
インバータ回路N3の入力端子は、特に制限されない
が、ノアゲート回路NOG2の出力端子に結合される。この
ノアゲート回路NOG2の一方の入力端子は、ノアゲート回
路NOG1の出力端子に結合され、その他方の入力端子は、
アンドゲート回路AG1の出力端子に結合される。上記ノ
アゲート回路NOG1及びアンドゲート回路AG1の一方の入
力端子には、タイミング発生回路TGから上述のタイミン
グ信号φr1が共通に供給され、その他方の入力端子に
は、上述のタイミング信号φp1が共通に供給される。こ
れにより、インバータ回路N3の出力信号n3は、ノアゲー
ト回路NOG1及びアンドゲート回路AG1の出力信号がとも
にロウレベルとされるとき、言い換えるとダイナミック
型RAMが選択状態とされタイミング信号φr1がハイレベ
ルとされてからタイミング信号φp1がハイレベルとされ
るまでの間、一時的にロウレベルとされる。
が、ノアゲート回路NOG2の出力端子に結合される。この
ノアゲート回路NOG2の一方の入力端子は、ノアゲート回
路NOG1の出力端子に結合され、その他方の入力端子は、
アンドゲート回路AG1の出力端子に結合される。上記ノ
アゲート回路NOG1及びアンドゲート回路AG1の一方の入
力端子には、タイミング発生回路TGから上述のタイミン
グ信号φr1が共通に供給され、その他方の入力端子に
は、上述のタイミング信号φp1が共通に供給される。こ
れにより、インバータ回路N3の出力信号n3は、ノアゲー
ト回路NOG1及びアンドゲート回路AG1の出力信号がとも
にロウレベルとされるとき、言い換えるとダイナミック
型RAMが選択状態とされタイミング信号φr1がハイレベ
ルとされてからタイミング信号φp1がハイレベルとされ
るまでの間、一時的にロウレベルとされる。
上記ナンドゲート回路NAG1の出力信号は、ナンドゲー
ト回路NAG2の一方の入力端子に供給される。このナンド
ゲート回路NAG2の他方の入力端子には、上記反転内部制
御信号▲▼が供給される。ナンドゲート回路NAG2
の出力信号は、インバータ回路N4によって反転され、発
振回路制御信号oc1として、発振回路OSC1を構成するナ
ンドゲート経路NAG3及びNAG4の他方の入力端子に供給さ
れる。
ト回路NAG2の一方の入力端子に供給される。このナンド
ゲート回路NAG2の他方の入力端子には、上記反転内部制
御信号▲▼が供給される。ナンドゲート回路NAG2
の出力信号は、インバータ回路N4によって反転され、発
振回路制御信号oc1として、発振回路OSC1を構成するナ
ンドゲート経路NAG3及びNAG4の他方の入力端子に供給さ
れる。
これらのことから、上記発振回路制御信号oc1は、ナ
ンドゲート回路NAG1の出力信号がハイレベルとされると
き、すなわち反転タイミング信号▲▼又はレベ
ル検出回路LVMの出力信号n2あるいはインバータ回路N3
の出力信号n3のいずれかがロウレベルとされるとき、反
転内部制御信号▲▼がハイレベルであることを条
件に、選択的にハイレベルとされる。前述のように、レ
ベル検出回路LVMの出力信号n2は、ダイナミック型RAMが
非選択状態とされかつ基板バックバイアス電圧VBBの絶
対値がMOSFETQ11及びQ12の合成しきい値電圧より小さく
されるとき、選択的にロウレベルとされる。また、反転
タイミング信号▲▼は、第３図に示されるよう
に、ダイナミック型RAMが通常の動作モードで選択状態
とされるとき、選択的にロウレベルとされ、言い換える
ならば、第４図に示されるように、ダイナミック型RAM
が▲▼ビフォア▲▼リフレッシュモードで
選択状態とされるとき、選択的にハイレベルのままとさ
れる。さらに、インバータ回路N3の出力信号n3は、ダイ
ナミック型RAMが選択状態たされタイミング信号φr1が
ハイレベルとされてからタイミング信号φp1がハイレベ
ルとされるまでの間、一時的にロウレベルとされる。し
たがって、上記発振回路制御信号oc1は、 （１）ダイナミック型RAMが非選択状態とされ、かつ基
板バックバイアス電圧VBBの絶対値が規定値すなわちMOS
FETQ11及びQ12の合成しきい値電圧より小さいとき、 （２）第３図に示されるように、ダイナミック型RAMが
通常の動作モードで選択状態とされるとき、 （３）第４図に示されるように、ダイナミック型RAMが
▲▼ビフォア▲▼リフレッシュモードで選
択状態とされるとき、タイミング信号φr1がハイレベル
とされてからタイミング信号φp1がハイレベルとされる
までの間、一時的に、 ハイレベルとされる。言うまでもなく、ダイナミック型
RAMが基板バックバイアス電圧試験モードとされ上記反
転内部制御信号▲▼がロウレベルとされるとき、
発振回路制御信号oc1は、上記（１）項〜（３）項に関
係なく、ロウレベルに固定される。また、後述するよう
に、上記タイミング信号φr1がハイレベルとされてから
タイミング信号φp1がハイレベルとされるまでの時間
は、特に制限されないが、発振回路OSC1の発振周期の１
サイクル分とされる。
ンドゲート回路NAG1の出力信号がハイレベルとされると
き、すなわち反転タイミング信号▲▼又はレベ
ル検出回路LVMの出力信号n2あるいはインバータ回路N3
の出力信号n3のいずれかがロウレベルとされるとき、反
転内部制御信号▲▼がハイレベルであることを条
件に、選択的にハイレベルとされる。前述のように、レ
ベル検出回路LVMの出力信号n2は、ダイナミック型RAMが
非選択状態とされかつ基板バックバイアス電圧VBBの絶
対値がMOSFETQ11及びQ12の合成しきい値電圧より小さく
されるとき、選択的にロウレベルとされる。また、反転
タイミング信号▲▼は、第３図に示されるよう
に、ダイナミック型RAMが通常の動作モードで選択状態
とされるとき、選択的にロウレベルとされ、言い換える
ならば、第４図に示されるように、ダイナミック型RAM
が▲▼ビフォア▲▼リフレッシュモードで
選択状態とされるとき、選択的にハイレベルのままとさ
れる。さらに、インバータ回路N3の出力信号n3は、ダイ
ナミック型RAMが選択状態たされタイミング信号φr1が
ハイレベルとされてからタイミング信号φp1がハイレベ
ルとされるまでの間、一時的にロウレベルとされる。し
たがって、上記発振回路制御信号oc1は、 （１）ダイナミック型RAMが非選択状態とされ、かつ基
板バックバイアス電圧VBBの絶対値が規定値すなわちMOS
FETQ11及びQ12の合成しきい値電圧より小さいとき、 （２）第３図に示されるように、ダイナミック型RAMが
通常の動作モードで選択状態とされるとき、 （３）第４図に示されるように、ダイナミック型RAMが
▲▼ビフォア▲▼リフレッシュモードで選
択状態とされるとき、タイミング信号φr1がハイレベル
とされてからタイミング信号φp1がハイレベルとされる
までの間、一時的に、 ハイレベルとされる。言うまでもなく、ダイナミック型
RAMが基板バックバイアス電圧試験モードとされ上記反
転内部制御信号▲▼がロウレベルとされるとき、
発振回路制御信号oc1は、上記（１）項〜（３）項に関
係なく、ロウレベルに固定される。また、後述するよう
に、上記タイミング信号φr1がハイレベルとされてから
タイミング信号φp1がハイレベルとされるまでの時間
は、特に制限されないが、発振回路OSC1の発振周期の１
サイクル分とされる。
発振回路OSC1は、特に制限されないが、直列形態とさ
れる３個のインバータ回路N5〜n7ならびにナンドゲート
回路NAG3及びNAG4を含む。ナンドゲート回路NAG4の出力
端子は、インバータ回路N5の入力端子に結合される。ま
た、ナンドゲート回路NAG3及びNAG4の他方の入力端子に
は、前述のように、発振回路制御信号oc1が供給され
る。これにより、インバータ回路N5〜N7ならびにナンド
ゲート回路NAG3及びNAG4は、上記発振回路制御信号oc1
がハイレベルであることを条件に、１個のリングオシレ
ータとして機能する。このとき、発振回路OSC1の発振周
波数は、例えば4M（メガ）Hzのように比較的高くされ
る。
れる３個のインバータ回路N5〜n7ならびにナンドゲート
回路NAG3及びNAG4を含む。ナンドゲート回路NAG4の出力
端子は、インバータ回路N5の入力端子に結合される。ま
た、ナンドゲート回路NAG3及びNAG4の他方の入力端子に
は、前述のように、発振回路制御信号oc1が供給され
る。これにより、インバータ回路N5〜N7ならびにナンド
ゲート回路NAG3及びNAG4は、上記発振回路制御信号oc1
がハイレベルであることを条件に、１個のリングオシレ
ータとして機能する。このとき、発振回路OSC1の発振周
波数は、例えば4M（メガ）Hzのように比較的高くされ
る。
ナンドゲート回路NAG4の出力信号は、直列形態とされ
る偶数個のインバータ回路N8〜N9によってその駆動能力
が増大され、発振回路OSC1の出力信号すなわちパルス信
号φ１として、電圧発生回路VG1に供給される。
る偶数個のインバータ回路N8〜N9によってその駆動能力
が増大され、発振回路OSC1の出力信号すなわちパルス信
号φ１として、電圧発生回路VG1に供給される。
電圧発生回路VG1は、比較的大きな静電容量を持つよ
うに設計されるブースト容量C1を基本構成とする。ブー
スト容量C1の一方の電極には、上記発振回路OSC1からＮ
チャンネルMOSFETQ16を介して、上記パネル信号φ１が
供給される。MOSFETQ16のゲートは、特に制限されない
が、並列形態とされるＮチャンネルMOSFETQ14及びQ15を
介して、所定の定電圧VLに結合される。これらのMOSFET
Q14及びQ15は、互いに逆方向のダイオード特性を持つよ
うに、そのゲート及びドレインがそれぞれ共通結合され
る。このため、MOSFETQ16のゲート電圧Vg16は、MOSFETQ
14及びQ15のしきい値電圧をそれぞれVTH14及びVTH15と
するとき、 VL−VTH14＜Vg16＜VL＋VTH15 の範囲でクランプされる。その結果、回路の電源電圧に
変動等により基板バックバイアス電圧VBBが異常なレベ
ルになることを防止できる。
うに設計されるブースト容量C1を基本構成とする。ブー
スト容量C1の一方の電極には、上記発振回路OSC1からＮ
チャンネルMOSFETQ16を介して、上記パネル信号φ１が
供給される。MOSFETQ16のゲートは、特に制限されない
が、並列形態とされるＮチャンネルMOSFETQ14及びQ15を
介して、所定の定電圧VLに結合される。これらのMOSFET
Q14及びQ15は、互いに逆方向のダイオード特性を持つよ
うに、そのゲート及びドレインがそれぞれ共通結合され
る。このため、MOSFETQ16のゲート電圧Vg16は、MOSFETQ
14及びQ15のしきい値電圧をそれぞれVTH14及びVTH15と
するとき、 VL−VTH14＜Vg16＜VL＋VTH15 の範囲でクランプされる。その結果、回路の電源電圧に
変動等により基板バックバイアス電圧VBBが異常なレベ
ルになることを防止できる。
ブースト容量C1の他方の電極と基板バックバイアス電
圧供給点VBBとの間には、ダイオード形態とされるＮチ
ャンネルMOSFETQ17が設けられる。また、このブースト
容量C1の他方の電極と回路の接地電位との間には、同様
にダイオード形態とされるＮチャンネルMOSFETQ18が設
けられる。ここで、MOSFETQ17及びQ18は、ほぼ同じしき
い値電圧VTHを持つように設計される。MOSFETQ17は、ブ
ースト容量C1の他方の電極の電位が基板バックバイアス
電圧VBBよりそのしきい値電圧分以上低くなったとき選
択的にオン状態となり、MOSFETQ18は、ブースト容量C1
の他方の電極の電位が回路の接地電位よりそのしきい値
電圧分以上高くなったとき選択的にオン状態となる。
圧供給点VBBとの間には、ダイオード形態とされるＮチ
ャンネルMOSFETQ17が設けられる。また、このブースト
容量C1の他方の電極と回路の接地電位との間には、同様
にダイオード形態とされるＮチャンネルMOSFETQ18が設
けられる。ここで、MOSFETQ17及びQ18は、ほぼ同じしき
い値電圧VTHを持つように設計される。MOSFETQ17は、ブ
ースト容量C1の他方の電極の電位が基板バックバイアス
電圧VBBよりそのしきい値電圧分以上低くなったとき選
択的にオン状態となり、MOSFETQ18は、ブースト容量C1
の他方の電極の電位が回路の接地電位よりそのしきい値
電圧分以上高くなったとき選択的にオン状態となる。
上記パルス信号φ１がハイレベルとされブースト容量
C1の一方の電極がハイレベルとされるとき、ブースト容
量C1の他方の電極には、そのチャージポンプ作用によっ
てハイレベルが誘起される。しかし、このとき、MOSFET
Q18がオン状態となるため、そのレベルは、MOSFETQ18の
しきい値電圧VTHにクランプされる。一方、上記パルス
信号φ１がロウレベルに変化すると、ブースト容量C1の
他方の電極の電位は、回路の電源電圧VCC分低下し、−
（VCC−VTH）となる。このため、基板バックバイアス電
圧VBBは、ブースト容量C1の他方の電極の電位よりもMOS
FETQ17のしきい値電圧VTH分高い電圧すなわち−（VCC−
２×VTH）となる。
C1の一方の電極がハイレベルとされるとき、ブースト容
量C1の他方の電極には、そのチャージポンプ作用によっ
てハイレベルが誘起される。しかし、このとき、MOSFET
Q18がオン状態となるため、そのレベルは、MOSFETQ18の
しきい値電圧VTHにクランプされる。一方、上記パルス
信号φ１がロウレベルに変化すると、ブースト容量C1の
他方の電極の電位は、回路の電源電圧VCC分低下し、−
（VCC−VTH）となる。このため、基板バックバイアス電
圧VBBは、ブースト容量C1の他方の電極の電位よりもMOS
FETQ17のしきい値電圧VTH分高い電圧すなわち−（VCC−
２×VTH）となる。
上記のように、電圧発生回路VG1に設けられるブース
ト容量C1は、比較的大きな静電容量を持つように設計さ
れる。このため、上記のようなブースト容量C1のチャー
ジポンプ作用により基板バックバイアス電圧供給点VBB
に伝達される電荷量は、比較的大きな値となる。その結
果、電圧発生回路VG1は、比較的大きな電流供給能力を
持つものとなる。さらに、前述のように、発振回路OSC1
は、ダイナミック型RAMが非選択状態とされかつ基板バ
ックバイアス電圧VBBの絶対値が規定値以下となったと
き、あるいはダイナミック型RAMが通常の動作モードで
選択状態とされるとき、選択的に動作状態とされる。電
圧発生回路VG1の電流供給能力が大きくされることで基
板バックバイアス電圧VBBのレベルは急速に回復され、
また比較的そのレベル変動が大きい通常の動作モードに
おいて基板バックバイアス電圧VBBのレベルが安定に維
持されるものとなる。ダイナミック型RAMが比較基板バ
ックバイアス電圧VBBのレベル変動が少ない▲▼
ビフォア▲▼リフレッシュモード選択状態とされ
るとき、発振回路OSC1は、前述のように、単発的に動作
状態とされる。その結果、基板バックバイアス電圧VBB
のレベル補正は一時的に必要分だけ行われ、その動作電
流が削減される。
ト容量C1は、比較的大きな静電容量を持つように設計さ
れる。このため、上記のようなブースト容量C1のチャー
ジポンプ作用により基板バックバイアス電圧供給点VBB
に伝達される電荷量は、比較的大きな値となる。その結
果、電圧発生回路VG1は、比較的大きな電流供給能力を
持つものとなる。さらに、前述のように、発振回路OSC1
は、ダイナミック型RAMが非選択状態とされかつ基板バ
ックバイアス電圧VBBの絶対値が規定値以下となったと
き、あるいはダイナミック型RAMが通常の動作モードで
選択状態とされるとき、選択的に動作状態とされる。電
圧発生回路VG1の電流供給能力が大きくされることで基
板バックバイアス電圧VBBのレベルは急速に回復され、
また比較的そのレベル変動が大きい通常の動作モードに
おいて基板バックバイアス電圧VBBのレベルが安定に維
持されるものとなる。ダイナミック型RAMが比較基板バ
ックバイアス電圧VBBのレベル変動が少ない▲▼
ビフォア▲▼リフレッシュモード選択状態とされ
るとき、発振回路OSC1は、前述のように、単発的に動作
状態とされる。その結果、基板バックバイアス電圧VBB
のレベル補正は一時的に必要分だけ行われ、その動作電
流が削減される。
一方、基板バックバイアス電圧発生回路VBBGの電圧発
生回路VG2に対応して設けられる発振回路OSC2は、上記
発振回路OSC1と同様に、直列形態とされる４個のインバ
ータ回路N11〜N14ならびにナンドゲート回路NAG7を含
む。インバータ回路N14の出力端子は、インバータ回路N
11の入力端子に結合される。また、ナンドゲート回路NA
G7の他方の入力端子には、インバータ回路N10の出力信
号すなわち発振回路制御信号oc2が供給される。これに
より、インバータ回路N11〜N14ならびにナンドゲート回
路NAG7は、上記発振回路制御信号oc2がハイレベルであ
ることを条件に、１個のリングオシレータとして機能す
る。このとき、発振回路OSC2の発振周波数は、例えば1M
Hzのように比較的低くされる。
生回路VG2に対応して設けられる発振回路OSC2は、上記
発振回路OSC1と同様に、直列形態とされる４個のインバ
ータ回路N11〜N14ならびにナンドゲート回路NAG7を含
む。インバータ回路N14の出力端子は、インバータ回路N
11の入力端子に結合される。また、ナンドゲート回路NA
G7の他方の入力端子には、インバータ回路N10の出力信
号すなわち発振回路制御信号oc2が供給される。これに
より、インバータ回路N11〜N14ならびにナンドゲート回
路NAG7は、上記発振回路制御信号oc2がハイレベルであ
ることを条件に、１個のリングオシレータとして機能す
る。このとき、発振回路OSC2の発振周波数は、例えば1M
Hzのように比較的低くされる。
上記インバータ回路N10の入力端子は、特に制限され
ないが、ナンドゲート回路NAG6の出力端子に結合され
る。このナンドゲート回路NAG6の一方の入力端子は、ナ
ンドゲート回路NAG5の出力端子に結合され、その他方の
入力端子には、上記反転内部制御信号▲▼が供給
される。ナンドゲート回路NAG5の一方の入力端子には、
上記反転タイミング信号▲▼が供給され、その
他方の入力端子には、上記タイミング信号φr1が供給さ
れる。
ないが、ナンドゲート回路NAG6の出力端子に結合され
る。このナンドゲート回路NAG6の一方の入力端子は、ナ
ンドゲート回路NAG5の出力端子に結合され、その他方の
入力端子には、上記反転内部制御信号▲▼が供給
される。ナンドゲート回路NAG5の一方の入力端子には、
上記反転タイミング信号▲▼が供給され、その
他方の入力端子には、上記タイミング信号φr1が供給さ
れる。
これらのことから、インバータ回路N10の出力信号す
なわち発振回路制御信号oc2は、ナンドゲート回路NAG5
の出力信号がハイレベルとされるとき、すなわち反転タ
イミング信号▲▼又はタイミング信号φr1のい
ずれかがロウレベルとされるとき、言い換えるならば、
第３図に示されるように、ダイナミック型RAMが通常の
動作モードで選択状態とされ反転タイミング信号▲
▼がロウレベルとされるとき、あるいはダイナミッ
ク型RAMが非選択状態とされタイミング信号φr1がロウ
レベルとされるとき、反転内部制御信号▲▼がハ
イレベルであることを条件に、選択的にハイレベルとさ
れる。逆の言いかたをするならば、発振回路制御信号oc
2は、第４図に示されるように、ダイナミック型RAMが▲
▼ビフォア▲▼リフレッシュモードで選択
状態とされ、反転タイミング信号▲▼及びタイ
ミング信号φr1がともにハイレベルとされるとき、選択
的にロウレベルとされる。その結果、発振回路OSC2は、
ダイナミック型RAMが▲▼ビフォア▲▼リ
フレッシュモードで選択状態とされるとき、選択的にそ
の動作が停止されるものとなる。言うまでもなく、ダイ
ナミック型RAMが基板バックバイアス電圧試験モードと
され上記反転内部制御信号▲▼がロウレベルとさ
れるとき、発振回路制御信号oc2は、上記の条件に関係
なくロウレベルに固定され、発振回路OSC2の動作が停止
される。
なわち発振回路制御信号oc2は、ナンドゲート回路NAG5
の出力信号がハイレベルとされるとき、すなわち反転タ
イミング信号▲▼又はタイミング信号φr1のい
ずれかがロウレベルとされるとき、言い換えるならば、
第３図に示されるように、ダイナミック型RAMが通常の
動作モードで選択状態とされ反転タイミング信号▲
▼がロウレベルとされるとき、あるいはダイナミッ
ク型RAMが非選択状態とされタイミング信号φr1がロウ
レベルとされるとき、反転内部制御信号▲▼がハ
イレベルであることを条件に、選択的にハイレベルとさ
れる。逆の言いかたをするならば、発振回路制御信号oc
2は、第４図に示されるように、ダイナミック型RAMが▲
▼ビフォア▲▼リフレッシュモードで選択
状態とされ、反転タイミング信号▲▼及びタイ
ミング信号φr1がともにハイレベルとされるとき、選択
的にロウレベルとされる。その結果、発振回路OSC2は、
ダイナミック型RAMが▲▼ビフォア▲▼リ
フレッシュモードで選択状態とされるとき、選択的にそ
の動作が停止されるものとなる。言うまでもなく、ダイ
ナミック型RAMが基板バックバイアス電圧試験モードと
され上記反転内部制御信号▲▼がロウレベルとさ
れるとき、発振回路制御信号oc2は、上記の条件に関係
なくロウレベルに固定され、発振回路OSC2の動作が停止
される。
インバータ回路N14の出力信号は、直列形態とされる
偶数個のインバータ回路N15〜N16によってその駆動能力
が拡大された後、発振回路OSC2の出力信号すなわちパル
ス信号φ２として、電圧発生回路VG2に供給される。
偶数個のインバータ回路N15〜N16によってその駆動能力
が拡大された後、発振回路OSC2の出力信号すなわちパル
ス信号φ２として、電圧発生回路VG2に供給される。
電圧発生回路VG2は、特に制限されないが、それぞれ
ブースト容量C2及びC3を基本構成とする二つのチャージ
ポンプ回路を含む。
ブースト容量C2及びC3を基本構成とする二つのチャージ
ポンプ回路を含む。
このうち、ブースト容量C2を基本構成とするチャージ
ポンプ回路には、ノアゲート回路NOG3の出力信号すなわ
ちパルス信号φ３が供給される。ノアゲート回路NOG3の
一方の入力端子には、上記発振回路OSC2からパルス信号
φ２が供給され、その他方の入力端子には、上記パルス
信号φ２の遅延回路DLによる遅延信号すなわちパルス信
号φ2dが供給される。一方、ブースト容量C3を基本構成
とするチャージポンプ回路には、ナンドゲート回路NAG8
の出力信号のインバータ回路N21による反転信号すなわ
ちパルス信号φ４が供給される。上記ナンドゲート回路
NAG8の一方の入力端子には、上記パルス信号φ２が供給
され、その他方の入力端子には、上記パルス信号φ2dが
供給される。
ポンプ回路には、ノアゲート回路NOG3の出力信号すなわ
ちパルス信号φ３が供給される。ノアゲート回路NOG3の
一方の入力端子には、上記発振回路OSC2からパルス信号
φ２が供給され、その他方の入力端子には、上記パルス
信号φ２の遅延回路DLによる遅延信号すなわちパルス信
号φ2dが供給される。一方、ブースト容量C3を基本構成
とするチャージポンプ回路には、ナンドゲート回路NAG8
の出力信号のインバータ回路N21による反転信号すなわ
ちパルス信号φ４が供給される。上記ナンドゲート回路
NAG8の一方の入力端子には、上記パルス信号φ２が供給
され、その他方の入力端子には、上記パルス信号φ2dが
供給される。
遅延回路DLは、特に制限されないが、上記パルス信号
φ２を受けるインバータ回路N17と、このインバータ回
路N17の出力端子と回路の接地電位との間に設けられる
キャパシタC4ならびに直列形態とされる３個のインバー
タ回路N18〜N20とを含む。
φ２を受けるインバータ回路N17と、このインバータ回
路N17の出力端子と回路の接地電位との間に設けられる
キャパシタC4ならびに直列形態とされる３個のインバー
タ回路N18〜N20とを含む。
ノアゲート回路NOG3の出力信号すなわちパルス信号φ
３は、上記パルス信号φ２及びφ2dがともにロウレベル
とされるとき、選択的にハイレベルとされる。また、イ
ンバータ回路N21の出力信号すなわちパルス信号φ４
は、上記パルス信号φ２及びφ2dがともにハイレベルと
されるとき、選択的にハイレベルとされる。つまり、パ
ルス信号φ３及びφ４は、同時にハイレベルとされるこ
とがないように、相補的にハイレベルとされるものとな
る。
３は、上記パルス信号φ２及びφ2dがともにロウレベル
とされるとき、選択的にハイレベルとされる。また、イ
ンバータ回路N21の出力信号すなわちパルス信号φ４
は、上記パルス信号φ２及びφ2dがともにハイレベルと
されるとき、選択的にハイレベルとされる。つまり、パ
ルス信号φ３及びφ４は、同時にハイレベルとされるこ
とがないように、相補的にハイレベルとされるものとな
る。
パルス信号φ３は、特に制限されないが、Ｎチャンネ
ルMOSFETQ21を介して、ブースト容量C2の一方の電極に
供給される。MOSFETQ21のゲートと定電圧VLとの間に
は、ＮチャンネルMOSFETQ19及びQ20からなるクランプ回
路が設けられる。ブースト容量C2の他方の電極と基板バ
ックバイアス電圧供給点VBBとの間には、ＮチャンネルM
OSFETQ22が設けられる。また、ブースト容量C2の他方の
電極と回路の接地電位の間には、ダイオード形態とされ
るＮチャンネルMOSFETQ23が設けられる。
ルMOSFETQ21を介して、ブースト容量C2の一方の電極に
供給される。MOSFETQ21のゲートと定電圧VLとの間に
は、ＮチャンネルMOSFETQ19及びQ20からなるクランプ回
路が設けられる。ブースト容量C2の他方の電極と基板バ
ックバイアス電圧供給点VBBとの間には、ＮチャンネルM
OSFETQ22が設けられる。また、ブースト容量C2の他方の
電極と回路の接地電位の間には、ダイオード形態とされ
るＮチャンネルMOSFETQ23が設けられる。
同様に、パルス信号φ４は、ＮチャンネルMOSFETQ26
を介して、ブースト容量C3の一方の電極に供給される。
MOSFETQ26のゲートと定電圧VLとの間には、Ｎチャンネ
ルMOSFETQ24及びQ25からなるクランプ回路が設けられ
る。ブースト容量C3の他方の電極と基板バックバイアス
電圧供給点VBBとの間には、ダイオード形態とされるＮ
チャンネルMOSFETQ27が設けられる。また、ブースト容
量C3の他方の電極と回路の接地電位点との間には、ダイ
オード形態とされるＮチャンネルMOSFETQ28が設けられ
る。上記MOSFETQ22のゲートは、上記ブースト容量C3の
他方の電極に結合される。
を介して、ブースト容量C3の一方の電極に供給される。
MOSFETQ26のゲートと定電圧VLとの間には、Ｎチャンネ
ルMOSFETQ24及びQ25からなるクランプ回路が設けられ
る。ブースト容量C3の他方の電極と基板バックバイアス
電圧供給点VBBとの間には、ダイオード形態とされるＮ
チャンネルMOSFETQ27が設けられる。また、ブースト容
量C3の他方の電極と回路の接地電位点との間には、ダイ
オード形態とされるＮチャンネルMOSFETQ28が設けられ
る。上記MOSFETQ22のゲートは、上記ブースト容量C3の
他方の電極に結合される。
ここで、ブースト容量C2は、上記電圧発生回路VG1に
設けられるブースト容量C1よりも小さな静電容量を持つ
ように設計され、ブースト容量C3は、上記ブースト容量
C2よりもさらに小さな静電容量を持つように設計され
る。また、MOSFETQ22及びQ23ならびにQ27及びQ28は、上
記電圧発生回路VG1のMOSFETQ17及びQ18とほぼ同じしき
い値電圧VTHを持つように設計される。
設けられるブースト容量C1よりも小さな静電容量を持つ
ように設計され、ブースト容量C3は、上記ブースト容量
C2よりもさらに小さな静電容量を持つように設計され
る。また、MOSFETQ22及びQ23ならびにQ27及びQ28は、上
記電圧発生回路VG1のMOSFETQ17及びQ18とほぼ同じしき
い値電圧VTHを持つように設計される。
ブースト容量C3を基本構成とするチャージポンプ回路
は、上記電圧発生回路VG1と同様な動作により、MOSFETQ
27のドレイン電位すなわち基板バックバイアス電圧VBB
が、−（VCC−２×VTH）となるように作用する。一方、
ブースト容量C2を基本構成とするチャージポンプ回路
は、パルス信号φ３がロウレベルとされることでブース
ト容量C2の他方の電極の電位が−（VCC−VTH）となり同
時にパルス信号φ４がハイレベルとされることでブース
ト容量C3の他方の電極の電位が＋VTHとなるとき、MOSFE
TQ10を選択的にオン状態とし、基板バックバイアス電圧
VBBの値が−（VCC−VTH）となるように作用する。前述
のように、ブースト容量C2は、ブースト容量C3に比較し
て大きな静電容量を持つように設計される。このため、
ダイナミック型RAMが非選択状態とされ電圧発生回路VG2
のみが動作状態とされるとき、基板バックバイアス電圧
VBBの値は、−（VCC−VTH）とされる。
は、上記電圧発生回路VG1と同様な動作により、MOSFETQ
27のドレイン電位すなわち基板バックバイアス電圧VBB
が、−（VCC−２×VTH）となるように作用する。一方、
ブースト容量C2を基本構成とするチャージポンプ回路
は、パルス信号φ３がロウレベルとされることでブース
ト容量C2の他方の電極の電位が−（VCC−VTH）となり同
時にパルス信号φ４がハイレベルとされることでブース
ト容量C3の他方の電極の電位が＋VTHとなるとき、MOSFE
TQ10を選択的にオン状態とし、基板バックバイアス電圧
VBBの値が−（VCC−VTH）となるように作用する。前述
のように、ブースト容量C2は、ブースト容量C3に比較し
て大きな静電容量を持つように設計される。このため、
ダイナミック型RAMが非選択状態とされ電圧発生回路VG2
のみが動作状態とされるとき、基板バックバイアス電圧
VBBの値は、−（VCC−VTH）とされる。
ダイナミック型RAMが非選択状態とされ比較的小さな
電流供給能力を持つ電圧発生回路VG2のみが動作状態と
されるとき、ダイナミック型RAMの基板にはほぼ一定し
たリーク電流が流される。このため、基板バックバイア
ス電圧VBBは、上記リーク電流によってその絶対値が小
さくされ、実質的に−（VCC−２×VTH）程度とされる。
その結果、ダイナミック型RAMが非選択状態から選択状
態に変化されるとき、基板バックバイアス電圧VBBのレ
ベル変化が圧縮されるため、結果的にダイナミック型RA
Mの動作がより安定化されるものとなる。
電流供給能力を持つ電圧発生回路VG2のみが動作状態と
されるとき、ダイナミック型RAMの基板にはほぼ一定し
たリーク電流が流される。このため、基板バックバイア
ス電圧VBBは、上記リーク電流によってその絶対値が小
さくされ、実質的に−（VCC−２×VTH）程度とされる。
その結果、ダイナミック型RAMが非選択状態から選択状
態に変化されるとき、基板バックバイアス電圧VBBのレ
ベル変化が圧縮されるため、結果的にダイナミック型RA
Mの動作がより安定化されるものとなる。
上記のように、電圧発生回路VG2に設けられるブース
ト容量C2及びC3は、比較的小さな静電容量を持つように
設計される。このため、上記のようなブースト容量C2及
びC3のチャージポンプ作用により基板バックバイアス電
圧供給点VBBに伝達される電荷量は、比較的小さな値と
なる。その結果、電圧制御回路VG2は、比較的小さな電
流供給能力を持つものとなる。さらに、前述のように、
発振回路OSC2は、ダイナミック型RAMが非選択状態とさ
れるとき、あるいはダイナミック型RAMが通常の動作モ
ードで選択状態とされるとき、選択的に動作状態とされ
る。このとき、基板バックバイアス電圧VBBは、リーク
電流による変動分のみを補正されるだけで済むため、基
板バックバイアス電圧発生回路VBBGの動作電流は著しく
削減される。一方、発振回路OSC2は、ダイナミック型RA
Mが▲▼ビフォア▲▼リフレッシュモード
で選択状態とされるとき、選択的にその動作が停止され
る。その結果、▲▼ビフォア▲▼リフレッ
シュモードにおける基板バックバイアス電圧発生回路V
BBの動作電流は、上記電圧発生回路VG1の動作が単発的
に行われることもあいまって、さらに削減される。これ
により、基板バックバイアス電圧発生回路VBBGを内蔵す
るダイナミック型RAMの低消費電力化が促進される。
ト容量C2及びC3は、比較的小さな静電容量を持つように
設計される。このため、上記のようなブースト容量C2及
びC3のチャージポンプ作用により基板バックバイアス電
圧供給点VBBに伝達される電荷量は、比較的小さな値と
なる。その結果、電圧制御回路VG2は、比較的小さな電
流供給能力を持つものとなる。さらに、前述のように、
発振回路OSC2は、ダイナミック型RAMが非選択状態とさ
れるとき、あるいはダイナミック型RAMが通常の動作モ
ードで選択状態とされるとき、選択的に動作状態とされ
る。このとき、基板バックバイアス電圧VBBは、リーク
電流による変動分のみを補正されるだけで済むため、基
板バックバイアス電圧発生回路VBBGの動作電流は著しく
削減される。一方、発振回路OSC2は、ダイナミック型RA
Mが▲▼ビフォア▲▼リフレッシュモード
で選択状態とされるとき、選択的にその動作が停止され
る。その結果、▲▼ビフォア▲▼リフレッ
シュモードにおける基板バックバイアス電圧発生回路V
BBの動作電流は、上記電圧発生回路VG1の動作が単発的
に行われることもあいまって、さらに削減される。これ
により、基板バックバイアス電圧発生回路VBBGを内蔵す
るダイナミック型RAMの低消費電力化が促進される。
以上のように、この実施例のダイナミック型RAMは、
基板バックバイアス電圧発生回路VBBGを内蔵する。基板
バックバイアス電圧発生回路VBBGは、比較的大きな電流
供給能力を有する電圧発生回路VG1と、比較的小さな電
流供給能力を有する電圧発生回路VG2とを含む。この実
施例において、電圧発生回路VG1は、ダイナミック型RAM
が非選択状態とされかつ基板バックバイアス電圧VBBの
絶対値が規定値以下となったとき、あるいはダイナミッ
ク型RAMが通常の動作モードで選択状態とされるとき、
対応する発振回路OSC1から出力されるパルス信号φ１に
従って連続的に動作状態とされ、ダイナミック型RAMが
▲▼ビフォア▲▼リフレッシュモードで選
択状態とされるとき、その動作回数は１回に制限され
る。一方、電圧発生回路VG2は、ダイナミック型RAMが非
選択状態とされるとき、あるいはダイナミック型RAMが
通常の動作モードで選択状態とされるとき、対応する発
振回路OSC2から出力されるパルス信号φ２に従って連続
的に動作状態とされ、ダイナミック型RAMが▲▼
ビフォア▲▼リフレッシュモードで選択状態とさ
れるとき、その動作は停止される。つまり、従来、ダイ
ナミック型RAMが選択状態とされるときその動作モード
に関係なく動作状態とされていた基板バックバイアス電
圧発生回路VBBGは、この実施例において、ダイナミック
型RAMが比較的基板バックバイアス電圧VBBのレベル変動
が少ない▲▼ビフォア▲▼リフレッシュモ
ードで選択状態とされるとき、その動作回数が部分的に
制限され、又はその動作が部分的に停止される。その結
果、基板バックバイアス電圧発生回路VBBGの平均的な動
作電流が削減され、ダイナミック型RAMの消費電力が著
しく削減される。これにより、例えばバッテリバックア
ップ用に供しうる超低消費電力型のダイナミック型RAM
を実現できるものである。
基板バックバイアス電圧発生回路VBBGを内蔵する。基板
バックバイアス電圧発生回路VBBGは、比較的大きな電流
供給能力を有する電圧発生回路VG1と、比較的小さな電
流供給能力を有する電圧発生回路VG2とを含む。この実
施例において、電圧発生回路VG1は、ダイナミック型RAM
が非選択状態とされかつ基板バックバイアス電圧VBBの
絶対値が規定値以下となったとき、あるいはダイナミッ
ク型RAMが通常の動作モードで選択状態とされるとき、
対応する発振回路OSC1から出力されるパルス信号φ１に
従って連続的に動作状態とされ、ダイナミック型RAMが
▲▼ビフォア▲▼リフレッシュモードで選
択状態とされるとき、その動作回数は１回に制限され
る。一方、電圧発生回路VG2は、ダイナミック型RAMが非
選択状態とされるとき、あるいはダイナミック型RAMが
通常の動作モードで選択状態とされるとき、対応する発
振回路OSC2から出力されるパルス信号φ２に従って連続
的に動作状態とされ、ダイナミック型RAMが▲▼
ビフォア▲▼リフレッシュモードで選択状態とさ
れるとき、その動作は停止される。つまり、従来、ダイ
ナミック型RAMが選択状態とされるときその動作モード
に関係なく動作状態とされていた基板バックバイアス電
圧発生回路VBBGは、この実施例において、ダイナミック
型RAMが比較的基板バックバイアス電圧VBBのレベル変動
が少ない▲▼ビフォア▲▼リフレッシュモ
ードで選択状態とされるとき、その動作回数が部分的に
制限され、又はその動作が部分的に停止される。その結
果、基板バックバイアス電圧発生回路VBBGの平均的な動
作電流が削減され、ダイナミック型RAMの消費電力が著
しく削減される。これにより、例えばバッテリバックア
ップ用に供しうる超低消費電力型のダイナミック型RAM
を実現できるものである。
以上の本実施例に示されるように、この発明を基板バ
ックバイアス電圧発生回路を内蔵するダイナミック型RA
M等の半導体記憶装置に適用した場合、次のような効果
が得られる。すなわち、 （１）基板バックバイアス電圧発生回路に、比較的大き
な電流供給能力を有する第１の電圧発生回路と比較的小
さな電流供給能力を有する第２の電圧発生回路とを設
け、ダイナミック型RAM等が通常の動作モードとされる
ときあるいはダイナミック型RAMが非選択状態とされか
つ基板バックバイアス電圧の絶対値が規定値以下となっ
たとき、上記第１の電圧発生回路を選択的に動作状態と
するとともに、例えばダイナミック型RAM等が▲
▼ビフォア▲▼リフレッシュモードで選択状態と
されるとき、上記第１の電圧発生回路の動作回数を制限
し、また上記第２の電圧発生回路の動作を停止すること
で、比較的基板バックバイアス電圧のレベル変動が少な
い▲▼ビフォア▲▼リフレッシュモード等
において、基板バックバイアス電圧発生回路の動作電流
を選択的に削減できるという効果が得られる。
ックバイアス電圧発生回路を内蔵するダイナミック型RA
M等の半導体記憶装置に適用した場合、次のような効果
が得られる。すなわち、 （１）基板バックバイアス電圧発生回路に、比較的大き
な電流供給能力を有する第１の電圧発生回路と比較的小
さな電流供給能力を有する第２の電圧発生回路とを設
け、ダイナミック型RAM等が通常の動作モードとされる
ときあるいはダイナミック型RAMが非選択状態とされか
つ基板バックバイアス電圧の絶対値が規定値以下となっ
たとき、上記第１の電圧発生回路を選択的に動作状態と
するとともに、例えばダイナミック型RAM等が▲
▼ビフォア▲▼リフレッシュモードで選択状態と
されるとき、上記第１の電圧発生回路の動作回数を制限
し、また上記第２の電圧発生回路の動作を停止すること
で、比較的基板バックバイアス電圧のレベル変動が少な
い▲▼ビフォア▲▼リフレッシュモード等
において、基板バックバイアス電圧発生回路の動作電流
を選択的に削減できるという効果が得られる。
（２）上記（１）項により、ダイナミック型RAM等のリ
フレッシュを▲▼ビフォア▲▼リフレッシ
ュモードにより行うことで、基板バックバイアス電圧発
生回路の平均的な動作電流を削減できるという効果が得
られる。
フレッシュを▲▼ビフォア▲▼リフレッシ
ュモードにより行うことで、基板バックバイアス電圧発
生回路の平均的な動作電流を削減できるという効果が得
られる。
（３）上記（１）項及び（２）項により、基板バックバ
イアス電圧発生回路を内蔵するダイナミック型RAM等の
消費電力を著しく削減できるという効果が得られる。
イアス電圧発生回路を内蔵するダイナミック型RAM等の
消費電力を著しく削減できるという効果が得られる。
（４）上記（１）項〜（３）項により、基板バックバイ
アス電圧発生回路を内蔵しかつバッテリバックアップ用
に供しうる超低消費電力型のダイナミック型RAM等を実
現できるという効果が得られる。
アス電圧発生回路を内蔵しかつバッテリバックアップ用
に供しうる超低消費電力型のダイナミック型RAM等を実
現できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、ダイナミック型RAMの▲▼ビフォア▲
▼リフレッシュモードにおける電圧発生回路VG1の動
作回数は、特に１回である必要はない。また、電圧発生
回路VG2は、二つのチャージポンプ回路を含まず、電圧
発生回路VG1と同様に１個のチャージポンプ回路により
構成されるものであってもよい。レベル検出回路LVM
は、例えばMOSFETQ11及びQ12と直列形態に、ダイオード
形態とされる１個又は複数のＮチャンネルMOSFETをさら
に付加することで、基板バックバイアス電圧VBBに対す
る判定レベルの絶対値を大きくすることができる。発振
回路制御信号oc1及びoc2を形成するための論理条件は、
適当なタイミング信号を組み合わせることで、種々実現
できる。電圧発生回路VG1及びVG2は、クランプ回路を含
まないものであってもよい。第２図において、メモリア
レイMARYは、複数のメモリマットによって構成されるこ
ともよいし、記憶データを複数ビット単位で入出力する
ものであってもよい。リフレッシュモードは、例えば専
用のリフレッシュ制御信号によって指定されるものであ
ってもよい。この場合、上記リフレッシュ制御信号に従
って基板バックバイアス電圧発生回路の動作を制限する
ことで、すべてのリフレッシュモードの低消費電力化を
図ることができる。ダイナミック型RAMが、比較的基板
バックバイアス電圧のレベル変動が少ない他の動作モー
ドを有する場合、これらの動作モードについても同様な
効果を得ることができる。さらに、第１図に示される基
板バックバイアス電圧発生回路の具体的な回路構成や、
第２図に示されるダイナミック型RAMのブロック構成な
らびに第３図及び第４図に示される制御信号やアドレス
信号及びタイミング信号の組み合わせ等、種々の実施形
態を採りうる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、ダイナミック型RAMの▲▼ビフォア▲
▼リフレッシュモードにおける電圧発生回路VG1の動
作回数は、特に１回である必要はない。また、電圧発生
回路VG2は、二つのチャージポンプ回路を含まず、電圧
発生回路VG1と同様に１個のチャージポンプ回路により
構成されるものであってもよい。レベル検出回路LVM
は、例えばMOSFETQ11及びQ12と直列形態に、ダイオード
形態とされる１個又は複数のＮチャンネルMOSFETをさら
に付加することで、基板バックバイアス電圧VBBに対す
る判定レベルの絶対値を大きくすることができる。発振
回路制御信号oc1及びoc2を形成するための論理条件は、
適当なタイミング信号を組み合わせることで、種々実現
できる。電圧発生回路VG1及びVG2は、クランプ回路を含
まないものであってもよい。第２図において、メモリア
レイMARYは、複数のメモリマットによって構成されるこ
ともよいし、記憶データを複数ビット単位で入出力する
ものであってもよい。リフレッシュモードは、例えば専
用のリフレッシュ制御信号によって指定されるものであ
ってもよい。この場合、上記リフレッシュ制御信号に従
って基板バックバイアス電圧発生回路の動作を制限する
ことで、すべてのリフレッシュモードの低消費電力化を
図ることができる。ダイナミック型RAMが、比較的基板
バックバイアス電圧のレベル変動が少ない他の動作モー
ドを有する場合、これらの動作モードについても同様な
効果を得ることができる。さらに、第１図に示される基
板バックバイアス電圧発生回路の具体的な回路構成や、
第２図に示されるダイナミック型RAMのブロック構成な
らびに第３図及び第４図に示される制御信号やアドレス
信号及びタイミング信号の組み合わせ等、種々の実施形
態を採りうる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型メモリセルを
基本構成とするマルチポートメモリ等の各種半導体記憶
装置にも適用できる。本発明は、少なくとも基板バック
バイアス電圧発生回路を内蔵しかつ比較的基板バックバ
イアス電圧のレベル変動が少ない動作モードを有する半
導体記憶装置に広く適用できる。
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型メモリセルを
基本構成とするマルチポートメモリ等の各種半導体記憶
装置にも適用できる。本発明は、少なくとも基板バック
バイアス電圧発生回路を内蔵しかつ比較的基板バックバ
イアス電圧のレベル変動が少ない動作モードを有する半
導体記憶装置に広く適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、基板バックバイアス電圧発生回路に、
比較的大きな電流供給能力を有する第１の電圧発生回路
と比較的小さな電流供給能力を有する第２の電圧発生回
路とを設け、ダイナミック型RAM等が通常の動作モード
とされるときあるいはダイナミック型RAMが非選択状態
とされかつ基板バックバイアス電圧の絶対値が規定値以
下となったとき、上記第１の電圧発生回路を選択的に動
作状態とするとともに、例えばダイナミック型RAM等が
▲▼ビフォア▲▼リフレッシュモードで選
択状態とされるとき、上記第１の電圧発生回路の動作回
数を制限し、また上記第２の電圧発生回路の動作を停止
することで、比較的基板バックバイアス電圧のレベル変
動が少ない▲▼ビフォア▲▼リフレッシュ
モード等において、基板バックバイアス電圧発生回路の
動作電流を選択的に削減できる。これにより、ダイナミ
ック型RAM等の消費電力を削減し、バッテリバックアッ
プ用に供しうる超低消費電力型のダイナミック型RAM等
を実現できる。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、基板バックバイアス電圧発生回路に、
比較的大きな電流供給能力を有する第１の電圧発生回路
と比較的小さな電流供給能力を有する第２の電圧発生回
路とを設け、ダイナミック型RAM等が通常の動作モード
とされるときあるいはダイナミック型RAMが非選択状態
とされかつ基板バックバイアス電圧の絶対値が規定値以
下となったとき、上記第１の電圧発生回路を選択的に動
作状態とするとともに、例えばダイナミック型RAM等が
▲▼ビフォア▲▼リフレッシュモードで選
択状態とされるとき、上記第１の電圧発生回路の動作回
数を制限し、また上記第２の電圧発生回路の動作を停止
することで、比較的基板バックバイアス電圧のレベル変
動が少ない▲▼ビフォア▲▼リフレッシュ
モード等において、基板バックバイアス電圧発生回路の
動作電流を選択的に削減できる。これにより、ダイナミ
ック型RAM等の消費電力を削減し、バッテリバックアッ
プ用に供しうる超低消費電力型のダイナミック型RAM等
を実現できる。
第１図は、この発明が適用されたダイナミック型RAMの
基板バックバイアス電圧発生回路の一実施例を示す回路
図、 第２図は、第１図の基板バックバイアス電圧発生回路を
含むダイナミック型RAMの一実施例を示すブロック図、 第３図は、第２図のダイナミック型RAMの通常の動作モ
ードの一実施例を示すタイミング図、 第４図は、第２図のダイナミック型RAMのCASビフォアRA
Sリフレッシュモードの一実施例を示すタイミング図、 第５図は、この発明に先立って本願本発明者等が開発し
た基板バックバイアス電圧発生回路を示す回路図であ
る。 VBBG……基板バックバイアス電圧発生回路、VG1,VG2…
…電圧発生回路、OSC1,OSC2……発振回路、LVM……レベ
ル検出回路、DL……遅延回路。 Q1〜Q3……ＰチャンネルMOSFET、Q11〜Q28……Ｎチャン
ネルMOSFET、N1〜N22……インバータ回路、NAG1〜NAG9
……ナンドゲート回路、NOG1〜NOG3……ノアゲート回
路、C1〜C3……ブースト容量、C4……キャパシタ。 MARY……メモリアレイ、SA……センスアンプ、CSW……
カラムスイッチ、RAD……ロウアドレスデコーダ、CAD…
…カラムアドレスデコーダ、RAB……ロウアドレスバッ
ファ、AMX……アドレスマルチプレクサ、RFC……リフレ
ッシュアドレスカウンタ、CAB……カラムアドレスバッ
ファ、I/O……データ入出力回路、TG……タイミング発
生回路。
基板バックバイアス電圧発生回路の一実施例を示す回路
図、 第２図は、第１図の基板バックバイアス電圧発生回路を
含むダイナミック型RAMの一実施例を示すブロック図、 第３図は、第２図のダイナミック型RAMの通常の動作モ
ードの一実施例を示すタイミング図、 第４図は、第２図のダイナミック型RAMのCASビフォアRA
Sリフレッシュモードの一実施例を示すタイミング図、 第５図は、この発明に先立って本願本発明者等が開発し
た基板バックバイアス電圧発生回路を示す回路図であ
る。 VBBG……基板バックバイアス電圧発生回路、VG1,VG2…
…電圧発生回路、OSC1,OSC2……発振回路、LVM……レベ
ル検出回路、DL……遅延回路。 Q1〜Q3……ＰチャンネルMOSFET、Q11〜Q28……Ｎチャン
ネルMOSFET、N1〜N22……インバータ回路、NAG1〜NAG9
……ナンドゲート回路、NOG1〜NOG3……ノアゲート回
路、C1〜C3……ブースト容量、C4……キャパシタ。 MARY……メモリアレイ、SA……センスアンプ、CSW……
カラムスイッチ、RAD……ロウアドレスデコーダ、CAD…
…カラムアドレスデコーダ、RAB……ロウアドレスバッ
ファ、AMX……アドレスマルチプレクサ、RFC……リフレ
ッシュアドレスカウンタ、CAB……カラムアドレスバッ
ファ、I/O……データ入出力回路、TG……タイミング発
生回路。
Claims (1)
- 【請求項１】少なくともダイナミック型メモリセルが形
成されてなる実質的な基板に与えられるバックバイアス
電圧を発生させる基板バックバイアス電圧発生回路とリ
フレッシュ制御回路とを備えてなり、 上記リフレッシュ制御回路は、 負論理レベルのRAS信号がロウレベルになる前に負論理
レベルのCAS信号がロウレベルになることによって指示
されるリフレッシュモードに応答してリフレッシュアド
レス信号を生成するものであり、 上記基板バックバイアス電圧発生回路は、 ブースト容量を含みその動作周期が発振回路からの発振
出力によって決められ、かつ、ダイナミック型RAMが選
択状態にされたとき又はダイナミック型RAMが非選択状
態で基板電位が設定値に対して絶対値的に低下したとき
動作し、かつ上記基板に対して比較的大きな電流を供給
するようにされた第１電圧発生回路と、 ブースト容量を含みその動作周期が発振回路からの発振
出力によって決められて上記基板に供給すべきバックバ
イアス電圧を発生する定常動作をし、かつ上記基板に対
して比較的小さな電流を供給するようにされた第２電圧
発生回路とからなり、 上記負論理レベルのRAS信号がロウレベルになる前に負
論理レベルのCAS信号がロウレベルになることによって
指示されるリフレッシュモードの移行に応答して、比較
的短い時間幅の上記制御パルス信号を形成して上記第１
電圧発生回路によるバックバイアス電圧の発生動作期間
をかかる制御パルス信号の発生期間に制限し、かつ上記
第２電圧発生回路によるバックバイアス電圧の発生動作
をかかる制御パルス信号の発生期間に停止させてなるこ
とを特徴とするダイナミック型RAM。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167575A JP2824470B2 (ja) | 1988-07-05 | 1988-07-05 | ダイナミック型ｒａｍ |
| KR1019890009095A KR0134773B1 (ko) | 1988-07-05 | 1989-06-29 | 반도체 기억장치 |
| US07/375,492 US4985869A (en) | 1988-07-05 | 1989-07-05 | Semiconductor memory device with an improved substrate back-bias arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167575A JP2824470B2 (ja) | 1988-07-05 | 1988-07-05 | ダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218782A JPH0218782A (ja) | 1990-01-23 |
| JP2824470B2 true JP2824470B2 (ja) | 1998-11-11 |
Family
ID=15852286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63167575A Expired - Lifetime JP2824470B2 (ja) | 1988-07-05 | 1988-07-05 | ダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2824470B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63138594A (ja) * | 1986-11-28 | 1988-06-10 | Nec Corp | ダイナミツクメモリ |
| JPH0799621B2 (ja) * | 1988-06-30 | 1995-10-25 | 三菱電機株式会社 | ダイナミック型半導体記憶装置 |
-
1988
- 1988-07-05 JP JP63167575A patent/JP2824470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218782A (ja) | 1990-01-23 |
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Legal Events
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|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
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| S111 | Request for change of ownership or part of ownership |
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