KR0134773B1 - 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명이 적용된 다이나믹형 RAM의 기판 백바이어스 전압발생회로의 제1의 실시예를 도시한 회로도.

제2도는 제1도의 기판 백바이어스 전압발생회로를 포함하는 다이나믹스형 RA M의 제1의 실시예를 도시한 블럭도.

제3도는 제2도의 다이나믹형 RAM의 통상의 동작모드의 제1의 실시예를 도시한 타이밍도.

제4도는 제2도의 다이나믹형 RAM의 CAS 비퍼RAS 재생모드의 제1의 실시예를 도시한 타이밍도.

제5도는 본 발명에 앞서 본 출원발명자가 개발한 기판 백바이어스 전압발생회로를 도시한 회로도.

제6도는 본 발명이 적용된 다이나믹형 RAM의 기판 백바이어스 전압발생회로의 제2의 실시예를 도시한 회로도.

제7도는 제6도의 기판 백바이어스 전압발생회로를 포함하는 다이나믹형 RAM의 주요부의 제2의 실시예를 도시한 블럭도.

제8도는 제6도의 기판 백바이어스 전압발생회로의 제2의 실시예를 도시한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

V_BBG1, V_BBG2 : 기판 백바이어스 전압발생회로

VG1, VG2 : 전압발생회로 LVM : 레벨검출회로

OSC1, OSC2 : 발진회로 VL : 정전압

DL: 지연회로 V_BB: 백바이어스전압

TG : 타이밍발생회로.

본 발명은 반도체 기억장치에 관한 것으로, 예를 들면 기판 백바이어스 전압발생회로를 내장하는 다이나믹형 RAM(Random Access Memory) 등에 이용해서 특히 유효한 기술에 관한 것이다.

MOSFET(절연게이트형 전계효과 트랜지스터)를 기본 구성으로 하는 다이나믹형 RAM 등에 있어서, 반도체 기판에 적당한 기판 백바이어스 전압을 부여하는 것에 의해 반도체 기판과 각 회로소자 사이의 기생용량을 제어하여 동작의 안정화를 도모하는 방법이 알려져 있다. 또, 상기 기판 백바이어스 전압을 형성하기 위한 기판 백바이어스 전압발생회로를 내장하는 다이나믹형 RAM 등이 개발되어 있다.

기판 백바이어스 전압발생회로를 갖는 다이나믹형 RAM에 대해서는 미국 특허 제4,775,959호, 4,631,421호 및 4,455,628호 등의 공보에 기재되어 있다. 또, 기판전압을 모니터하는 레벨검출회로의 출력에 따라서 기판 백바이어스 전압발생회로의 동작을 제어하는 것은 상기 미국특허 제4,775,959호 및 4,631,421호에 기재되어 있다.

제5도에는 본 발명에 앞서 본 출원 발명자가 고안 및 검토한 기판 백바이어스 전압발생회로의 회로도가 도시되어 있다. 동일 도면에서 기판 백바이어스 전압발생회로 V_BBGO은 다른 전류공급 능력을 갖는 2개의 전압발생회로 VG1 및 VG2를 포함한다. 이 중 전압발생회로 VG1은 다이나믹형RAM이 선택상태로 될 때, 또는 기판 백바이어스 전압V_BB의 절대값이 규정값 이하로 되었을 때 그 레벨을 유지, 또는 일시적으로 회복할 수 있는 비교적 큰 전류공급 능력을 갖도록 설계되어 기판 백바이어스 전압V_BB를 모니터하는 레벨검출회로 LVM의 출력신호 n4 또는 다이나믹형 RAM의 선택상태에서 형성되는 타이밍신호φr1에 따라서 선택적으로 동작상태로 된다. 한편 전압발생회로 VG2는 기판으로 흐르는 누설전류를 보상하고 또 상기 레벨검출회로 LVM의 동작전류를 공급할 수 있는 정도의 비교적 작은 전류공급능력을 갖도록 설계되어 다이나믹형 RAM의 선택상태에 관계없이 정상적으로 동작상태로 된다. 이와 같이 비교적 큰 동작전류를 필요로 하는 전압발생회로 VG1이 선택적으로 동작상태로 되는 것에 의해 기판 백바이어스 전압발생회로의 평균적인 동작전류가 삭감되어 다이나믹형 RAM이 저소비 전력화 된다.

본 출원발명자는 또 베터리 백업용 초저소비전력형의 다이나믹형 RAM을 개발하여 이 초저소비전력형의 다이나믹형 RAM에 제5도에 도시한 바와 같은 기판 백바이어스 전압발생회로를 사용하는 것을 고려했다. 그러나 상기 기판 백바이어스 전압발생회로에서 비교적 큰 전압발생회로 VG1은 다이나믹형 RAM이 선택상태로 될 때, 그 동작모드에 관계없이 무조건 동작상태로 된다. 그러므로, 비교적 기판 백바이어스 전압의 레벨변동이 적은 재생모드 등에 있어서 기판 백바이어스 전압발생회로의 동작전류가 불필요하게 커지고, 그 결과 다이나믹형 RAM의 평균적인 소비전력이 증대해서 초저소비전력형의 다이나믹형 RAM으로서의 역할을 수행하지 못한다는 문제가 발생한다는 것이 본 발명자의검토에 의해 명백하게 되었다. 또 상술한 바와 같이, 레벨검출회로 LVM이 정상적으로 동작상태로 되어 있으면 기판으로 흐르는 누설전류 그 자체는 매우 작은 값이지만, 레벨검출회로 LVM의 동작전류를 공급해야 하므로, 전압발생회로 VG2를 정상적으로 동작상태로 해야 한다. 그리고, 기판 백바이어스 전압V_BB의 레벨저하가 검출된 시점에서 전압발생회로 VG1을 선택적으로 동작상태로 해야 한다. 이것은 대기시의 기판 백바이어스 전압발생회로의 동작전류를 증대시켜 초저소비 전력형의 다이나믹형 RAM의 저소비전력화를 제한하는 하나의 원인이 된다는 것이 본 발명자의 검토에 의해 명백하게 되었다.

본 발명의 제1의 목적은 다이나믹형 RAM이 선택상태인 경우 그 동작모드에 따라서 내장하는 기판 백바이어스 전압발생회로의 동작을 제어할 수 있는 다이나믹형 RAM 등의 반도체 기억장치를 제공하는 것이다.

본 발명의 제2의 목적은 내장하는 기판 백바이어스 전압발생회로를 제어하기 위한 기판 백바이어스 전압 레벨검출회로의 동작, 더 나아가서는 상기 기판 백바이어스 전압발생회로에 따른 동작을 선택적으로 정지할 수 있는 다이나믹형 RAM 등의 반도체 기억장치를 제공하는 것이다.

본 발명의 제3의 목적은 내장하는 기판 백바이어스 전압발생회로의 평균적인 동작전류를 삭감하여 배터리 백업 등에서 사용할 수 있는 초저소비전력형의 다이나믹형 RAM 등을 실현하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

상기 제1의 목적을 달성하기 위한 대표적인 구성을 간단히 설명하면 다음과 같다. 즉, 다이나믹형 RAM 등의 기판 백바이어스 전압발생회로에 비교적 큰 전류공급 능력을 갖는 제1의 전압발생회로와 비교적 작은 전류공급능력을 갖는 제2의 전압발생회로를 마련하고, 다이나믹형 RAM 등이 통상의 동작모드에서 선택상태로 될 때 또는 다이나믹형 RAM 등이 비선택상태로 되고 또 기판 백바이어스 전압의 절대값이 규정값 이하로 되었을 때, 상기 제1의 전압발생회로를 선택적으로 동작상태로 함과 동시에, 예를 들면 다이나믹형 RAM 등이 CAS 비퍼RAS 재생모드로 될 때, 선택적으로 상기 제1의 전압발생회로의 동작회로를 제한하고 또 선택적으로 상기 제2의 전압발생회로의 동작을 정지시키는 것이다.

상기한 수단에 의하면, 비교적 기판 백바이어스 전압의 레벨변동이 적은 CAS 비퍼 RAS 재생모드에 있어서, 기판 백바이어스 전압발생회로의 동작전류를 삭감할 수 있다. 그러므로 다이나믹형 RAM 등을 CAS 비퍼 RAS 재생모드에 따라 재생하는 것에 의해 다이나믹형 RAM 등의 평균적인 소비전력을 현저하게 삭감할 수 있다.

이것에 의해 배터리 백업용에 제공할 수 있는 초저소비전력형 다이나믹형 RAM 등을 실현할 수 있다.

상기 제2의 목적을 달성하기 위한 대표적인 구성을 간단히 설명하면 다음과 같다. 즉, 로우어드레스 스트로브 신호 및 칼럼어드레스 스트로브 신호 등의 기동제어신호의 소정의 조합에 있어서, 내장하는 기판 백바이어스 전압발생회로 및 레벨검출회로의 동작을 선택적으로 정지할 수 있도록 하고, 상기 기판 백바이어스 전압발생회로가 상기 기동제어신호의 조합에 따라서 동작상태로 되고 또 그 동작이 정지되는 기간을 사용자 수단으로서 규정하는 것이다.

상기한 수단에 의하면, 다이나믹형 RAM의 동작을 저해하지 않는 범위에서 내장하는 기판 백바이어스 전압발생회로의 동작 및 레벨검출회로를 의도적으로 정지할 수 있다. 이것에 의해 대기시에서의 기판 백바이어스 전압발생회로의 평균적인 동작전류를 삭감할 수 있으므로 배터리 백업 등에 제공할 수 있는 초저소비전력형의 다이나믹형 RAM 등을 실현할 수 있다.

이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.

제2도에는 본 발명이 적용된 다이나믹형 RAM의 제1의 실시예의 블럭도가 도시되어 있다. 동일 도면의 각 회로 블럭을 구성하는 회로소자는 공지의 반도체 집적회로의 제조기술에 의해, 특히 제한되지 않지만, 단결정 실리콘과 같은 1개의 반도체 기판위에 형성된다.

이 실시예의 다이나믹형 RAM은 회로의 전원전압을 받아서 소정의 기판 백바이어스 전압V_BB를 형성하는 기판 백바이어스 전압발생회로 V_BBG1을 내장한다. 이 실시예에서 기판 백바이어스 전압발생회로 V_BBG1은 다음에 기술하는 바와 같이 비교적 큰 전류공급 능력을 갖는 전압발생회로VG1과 비교적 작은 전류공급 능력을 갖는 전압발생회로 VG2를 포함한다. 이중 전압발생회로 VG1은, 특히 제한되지 않지만 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 될 때 또는 다이나믹형 RAM이 비선택상태로 되고 또 기판 백바이어스 전압 V_BB의 절대값이 규정값 이하로 되었을 때, 선택적으로 대응하는 펄스신호에 따라서 연속적으로 동작상태로 된다. 또, 다이나믹형 RAM 이 CAS 비퍼 RAS 재생모드에서 선택상태로 될 때, 단발적으로 형성되는 펄스신호에 따라서 1회만 동작상태로 된다. 한편, 전압발생회로 VG2는 다이나믹형 RAM이 비선택상태로 될 때 또는 통상의 동작모드에서 선택상태로 될 때 대응하는 펄스신호에 따라서 연속적으로 동작상태로 된다.

또, 다이나믹형 RAM이 CAS 비퍼 RAS 재생모드에서 선택상태로 될 때 선택적으로 그 동작이 정지된다. 그러므로 본 실시예의 다이나믹형 RAM은 비교적 기판 백바이어스 전압 V_BB의 레벨변동이 적은 CAS 비퍼 RAS 재생모드에 있어서, 기판 백바이어스 전압발생회로의 동작전류가 삭감되고, 또 그것을 CAS 비퍼 RAS 재생모드로 재생하는 것에 의해 그 평균적인 소비전력이 현저히 삭감되는 것이다.

제2도에 있어서 메모리어레이 MARY는 동일 도면의 수직방향으로 평행해서 배치되는 여러개의 워드선과 동일도면의 수평방향으로 평행해서 배치되는 여러개의 상보 데이타선 및 이들의 워드선과 상보 데이타선의 교차점에 배치되는 여러개의 다이나믹형 메모리셀을 포함한다.

메모리어레이 MARY를 구성하는 워드선은 로우어드레스디코더 RAD에 결합되어 택일적으로 선택상태로 된다.

로우어드레스디코더 RAD에는, 특히 제한되지 않지만 로우어드레스 비퍼RAB 에서 i+1비트의 상보내부 어드레스 신호 axo∼axi(여기에서 예를 들면 비반전 내부 어드레스 신호 axo과 반전내부 어드레스신호 axo를 합해서 상보 내부 어드레스신호 axo과 같이 표시한다. 이하 동일)가 공급되고, 타이밍 발생회로 TG에서 타이밍신호 øx가 공급된다.

로우어드레스디코더 RAD는 상기 타이밍신호 øx가 고레벨로 되는 것에 의해 선택적으로 동작상태로 된다.

이 동작상태에 있어서, 로우어드레스디코더 RAD는 상기 상보 내부 어드레스신호 axo∼axi를 디코드하여 메오리어레이 MARY의 대응하는 워드선을 택일적으로 고레벨의 선택상태로 한다.

로우어드레스 비퍼 RAB는 어드레스 멀티플렉서 AMX에서 전달되는 로우어드레스신호를 타이밍발생회로 TG에서 공급되는 타이밍신호 øar에 따라서 입력하여 유지한다.

또 이들의 로우어드레스신호를 기초로 상기 상보 내부 어드레스신호 axo∼axi를 형성하여 로우어드레스디코더 RAD에 공급한다.

어드레스 멀티플렉서 AMX는,특히 제한되지 않지만 다이나믹형RAM이 통상의 동작모드로 되어 타이밍발생회로 TG에서 저레벨의 타이밍신호 øref가 공급될 때, 외부단자 AO∼Ai를 거쳐서 시분할적으로 공급되는 X어드레브신호 AXO ∼AXi를 선택하여 상기 로우어드레스신호로서 로우어드레스 비퍼 RAB에 전달한다. 또, 다이나믹형 RAM이 재생모드로 되어 상기 타이밍신호 øref가 고레벨로 될 때, 재생어드레스 카운터RFC에서 공급되는 재생어드레스신호 aro∼ari를 선택하여 상기 로우어드레스신호로서 로우어드레스 비퍼 RAB에 전달한다.

재생어드레스 카운터 RFC는, 특히 제한되지 않지만 다이나믹형 RAM이 재생모드로 될 때, 타이밍 발생회로 TG에서 공급되는 타이밍신호 ørc에 따라서 스테핑동작을 행한다. 그 결과, 상기 재생어드레스 신호 aro∼ari를 형성하여 어드레스 멀티플렉서 AMX에 공급한다.

한편, 메모리어레이 MARY를 구성하는 상보 데이타선은 그 한쪽에서 센스앰프 SA의 대응하는 단위 증폭회로에 결합되고, 그 다른쪽에서 칼럼스위치 CSW의 대응하는 스위치 MOSFET에 결합된다.

센스앰프 SA는메모리어레이 MARY의 각 상보 데이타선에 대응해서 마련되는 여러개의 단위 증폭회로를 포함한다. 이들의 단위 증폭회로에는 타이밍발생회로 TG에서 타이밍신호 øpa가 공통으로 공급된다.

센스앰프 SA의 각 단위 증폭회로는 상기 타이밍신호 øpa가 고레벨로 되는 것에 의해 선택적으로 동작상태로 된다. 이 동작상태에 있어서 각 단위 증폭회로는 메모리어레이 MARY의 선택된 워드선에 결합되는 여러개의 메모리셀에서 대응하는 상보 데이타선을 거쳐서 출력되는 미소한 리드신호를 증폭하여 고레벨 또는 저레벨의 2진 리드신호로 한다.

칼럼스위치 CSW는 메모리어레이 MARY의 각 상보 데이타선에 대응해서 마련되는 여러쌍의 스위치 MOSFET를 포함한다. 이들 스위치 MOSFET의 한쪽은, 상술한 바와 같이 메모리어레이 MARY의 대응하는 상보 데이타선에 각각 결합되고, 그 다른쪽은 상보 공통 데이타선의 비반전신호선 CD 및 반전신호선 CD에 교대로 공통결합된다. 각 쌍의 스위치 MOSFET의 게이트는 각각 공통 결합되고, 칼럼어드레스디코더 CAD에서 대응하는 데이타선 선택신호가 각각 공급된다.

칼럼스위치 CSW의 각 쌍의 스위치 MOSFET는 대응하는 상기 데이타선 선택신호가 택일적으로 고레벨로 되는 것에 의해 선택적으로 ON 상태로 된다. 그 결과, 메모리어레이 MARY의 대응하는 상보 데이타선이 상기 상보 공통 데이타선 CD, CD에 선택적으로 접속된다.

칼럼어드레스디코더 CAD에는, 특히 제한되지 않지만 칼럼어드레스 비퍼 CAB에서 i+1비트의 상보 어드레스 신호 ayo∼ayi가 공급되고, 타이밍 발생회로 TG에서 타이밍신호 øy가 공급된다.

칼럼어드레스디코더 CAD는 상기 타이밍신호 øy가 고레벨로 되는 것에 의해 선택적으로 동작상태로 된다. 이 동작상태에서 칼럼어드레스 디코더 CAD는 상기 상보 내부 어드레스신호 ayo∼ayi를 디코드하여 대응하는 데이타선 선택신호를 택일적으로 고레벨로 한다. 이들의 데이타선 선택신호는, 상술한 바와 같이 상기 칼럼스위치 CSW의 대응하는 스위치 MOSFET에 각각 공급된다.

칼럼어드레스 비퍼 CAB는 외부단자 Ao∼Ai를 거쳐 시분할적으로 공급되는 Y어드레스신호 AYO∼AYi를 타이밍발생회로 TG에서 공급되는 타이밍신호 øac에 따라서 입력하여 유지한다. 또, 이들의 Y어드레스신호를 기초로 상기 상보 내부 어드레스 신호 ayo∼ayi를 형성하여 칼럼어드레스 디코더 CAD에 공급한다.

상보 공통데이타선 CD,

는, 특히 제한되지 않지만 데이타입출력회로 I/O에 결합된다.

데이타입출력회로 I/O는, 특히 제한되지 않지만 데이타 입력비퍼 및 데이타 출력비퍼를 포함한다. 이중 데이터 입력비퍼의 입력단자는 데이타 입력단자 Din에 결합되고, 그 출력단자는 상보 공통데이타선 CD,

에 결합된다. 데이타 입력비퍼에는 타이밍 발생회로 TG에서 타이밍신호 øw가 공급된다. 한편 데이타 출력비퍼의 입력단자는 상기 상보 공통데이타선 CD,

에 공통 결함되고, 그 출력단자는 데이타 출력단자 Dout에 결합된다. 데이타 출력비퍼에는 타이밍 발생회로 TG에서 타이밍신호 ør이 공급된다. 데이타 입출력회로 I/O의 데이타 입력비퍼는 다이나믹형 RAM이 라이트모드로 되어 상기 타이밍신호 øw가 고레벨로 되는 것에 의해 선택적으로 동작상태로 된다. 이 동작상태에 있어서 데이타 입력비퍼는 데이타 입력단자 Din을 거쳐서 공급되는 라이트 데이타에 따른 상보 라이트신호를 형성하여 상보 공통 데이타선 CD,

를 거쳐서 메모리어레이 MARY의 선택된 메모리셀에 공급한다.

특히 제한되지 않지만, 상기 타이밍신호 øw가 저레벨로 될 때, 데이타 입력비퍼의 출력은 하이임피던스 상태로 된다. 데이타 입출력회로 I/O의 데이타 출력비퍼는 다이나믹형 RAM이 리드모드로 되어 상기 타이밍신호 ør이 고레벨로 되는 것에 의해 선택적으로 동작상태로 된다.

이 동작상태에서 데이타 출력비퍼는 메모리어레이 MARY의 선택된 상보 데이타선을 거쳐서 출력되는 2진 리드신호를 더욱 증폭하여 데이타 출력단자 Dout로 송출한다.

특히 제한되지 않지만, 상기 타이밍신호 ør이 저레벨로 될 때 데이타 출력비퍼의 출력은 하이임피던스 상태로 된다.

이 실시예의 다이나믹형 RAM은 상술한 바와 같이 기판 백바이어스 전압발생회로 V_BBG1을 내장한다. 기판 백바이어스 전압발생회로 V_BBG1에는, 특히 제한되지 않지만 타이밍 발생회로 TG에서 반전타이밍신호

, 타이밍신호 ør1 및 øp1과 반전내부제어신호

가 공급된다. 여기에서 반전타이밍신호

는 특히 제한되지 않지만, 다이나믹형 RAM이 비선택상태로 될 때 고레벨로 되고, 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 딜 때 선택적으로 저레벨로 된다. 즉, 이 반전타이밍신호

는 다이나믹형 RAM이

비퍼

재생모드에서 선택상태로 될 때 고레벨 그대로 된다. 타이밍신호 ør1은 다이나믹형 RAM이 선택상태로 될 때 동작모드에 관계없이 로우어드레스 스트로브신호

에 따라서 고레벨로 된다. 또, 타이밍신호 øp1은 상기 타이밍신호 ør1이 고레벨 또는 저레벨로 될 때 이것보다 약간 늦게 고레벨 또는저레벨로 된다. 또, 반전내부 제어신호

는, 특히 제한되지 않지만 통상 고레벨로 되고, 시험제어신호

가 저레벨로 되어 다이나믹형 RAM이 기판 백바이어스전압 시험모드로 될 때 선택적으로 저레벨로 된다.

기판 백바이어스 전압발생회로 V_BBG1은 다음에 기술하는 바와 같이 회로의 전원전압을 기초로 소정의 부의 전압으로 되는 기판 백바이어스 전압 V_BB를 형성하여 다이나믹형 RAM의 반도체 기판에 공급한다. 이것에 의해 반도체 기판과 각 회로소자 사이의 기생용량이 제어 되어 다이나믹형 RAM의 동작이 안정화된다.

이 실시예에서 기판 백바이어스 전압발생회로 V_BBG1은 다음에 기술하는 바와 같이 비교적 큰 전류공급 능력을 갖는 전압발생회로 VG1과 비교적 작은 전류공급 능력을 갖는 전압발생회로 VG2를 포함한다. 이들의 전압발생회로는 상기 반전타이밍신호

와 타이밍신호 ør1 및 øp1에 따라서 소정의 조합으로 선택적으로 동작상태로 된다. 또, 상기 반전내부 제어신호

가 저레벨로 될 때 전압발생회로 VG1 및 VG2의 동작은 정지된다.

이것에 의해 기판 백바이어스 전압V_BB를 공급하지 않은 상태에서 다이나믹형 RAM의 동작특성을 확인할 수 있다.

기판 백바이어스 전압발생회로 V_BBG1의 구체적인 회로구성과 그 동작에 대해서는 후에 상세히 설명한다.

타이밍발생회로 TG는 외부에서 제어신호로서 공급되는 로우어드레스 스트로브신호

, 칼럼어드레스 스트로브신호

, 라이트 인에이블신호

및 시험제어신호

를 기초로 상기 각종 타이밍신호 및 내부제어신호를 형성하여 다이나믹형 RAM의 각 회로에 공급한다.

제1도에는 제2도의 다이나믹형 RAM의 기판 백바이어스 전압발생회로 V_BBG1의 제1의 실시예의 회로도가 도시되어 있다. 또, 제3도 및 제4도에는 제2도의 다이나믹형 RAM 및 제1도의 기판 백바이어스 전압발생회로 V_BBG1의 통상의 동작모드 및

비퍼

재생모드시에서의 제1의 실시예의 타이밍도가 각각 도시되어 있다.

제1도와 제3도 및 제4도에 따라서 본 실시에의 기판 백바이어스 전압발생회로 V_BBG1의 구체적인 회로구성과 동작의 개요를 설명한다. 또, 제1도에 있어서 채널(백게이트)부에 화살표가 부가되는 MODFET는 P 채널형으로서 화살표가 부가되지 않은 N 채널 MOSFET와 구별해서 표시된다.

제1도에서 기판 백바이어스 전압발생회로 V_BBG1은, 특히 제한되지 않지만 비교적 큰 전류공급 능력을 갖도록 설계되는 전압발생회로 VG1(제1의 전압발생회로)과 이 전압발생회로 VG1에 대응해서 마련되는 발진회로 OSC1 및 레벨검출회로 LVM을 포함한다. 또 비교적 작은 전류 공급능력을 갖도록 설계되는 전압발생회로 VG2 (제2의 전압발생회로)와 이 전압발생회로 VG2에 대응해서 마련되는 발진회로 OSC2를 포함한다.

레벨검출회로 LVM은 특히 제한되지 않지만 회로의 전원전압과 기판 백바이어스 전압 V_BB사이에 직렬형태로 마련되는 p 채널 MOSFET Q1과 N 채널 MOSFET Q11 및 Q12를 포함한다. MOSFET Q1의 게이트에는 타이밍 발생회로 TG 에서 상술한 타이밍신호 ør1이 공급된다. 또, MOSFET Q11은 그 게이트가 회로의 접지 전위에 결합되고, MOSFET Q12는 그 게이트 및 드레인이 공통 결합되는 것에 의해 다이오드 형태로 된다.

MOSFET Q1 및 Q11이 공통 결함된 드레인, 즉 노드 n1은 P 채널 MOSFET Q2 및 N 채널 MOSFET Q13으로 되는 인버터회로의 입력단자에 결합된다. 이 인버터회로의 출력단자는 인버터회로 N1의 입력단자에 결합됨과 동시에 P채널 MOSFET Q3을 거쳐서 회로의 전원전압에 결합된다. 인버터회로 N1의 출력신호는 상기 MOSF ET Q3의 게이트에 공급됨과 동시에 인버터회로 N2에 의해 반전되어 레벨검출회로 L VM의 출력신호 n2로서 NAND 게이트회로 NAG1의 제2의 입력단자에 공급된다.

다이나믹형 RAM이 비선택상태로 될 때, 제3도 및 제4도에 도시된 바와 같이 로우어드레스 스트로브신호

가 고레벨로 되고, 타이밍신호 ør1은 저레벨로 된다.

따라서 상기 MOSFET Q1이 ON 상태로 되어 레벨검출회로 LVM은 실질적으로 동작상태로 된다.

이때 기판 백바이어스 전압 V_BB의 절대값이 MOSFET Q11 및 Q12의 합성 임계값 전압보다 작으면 MOSFET Q11 및 Q12가 OFF 상태로 된다. 그러므로 상기 노드 n1의 전위가 거의 회로의 전원전압과 같은 고레벨로 되고, MOSFET Q2 및 Q13으로 되는 인버터회로의 출력신호는 저레벨로 된다. 이것에 의해 인버터회로 N1의 출력신호는 고레벨로 되고,레벨검출회로 LVM의 출력신호 n2가 저레벨로 된다. 또, 인버터회로 N1의 출력신호가 고레벨로 되는 것에 의해 MOSFET Q3이 OFF 상태로 되어 MOSF ET Q2 및 Q13으로 되는 인버터회로의 논리 입계값 레벨은 약간 낮아진다. 한편, 기판 백바이어스 전압 V_BB의 절대값이 상기 MOSFET Q11 및 Q12의 합성 임계값 전압보다 커지면 MOSFET Q11 및 Q12는 모두 ON상태로 된다. 그러므로 상기 노드 n1의 전위는 MOSFET Q1의 콘덕턴스와 MOSFET Q11 및 Q12의 합성콘덕턴스의 비에 의해 결정되는 소정의 저레벨로 된다. 여기에서 상기 노드 n1의 저레벨은 MOSFET Q2 및 Q13으로 되는 인버터회로의 상기 논리 임계값 레벨보다 낮아지도록 설계된다. 따라서 MOSFET Q2 및 Q13으로 되는 인버터회로의 출력신호는 고레벨로 된다.이것에 의해 인버터회로 N1의 출력신호는 저레벨로 되고, 인버터회로 N2의 출력신호, 즉 레벨검출회로 LVM의 출력신호 n2는 고레벨로 된다. 또, 인버터회로 N1의 출력신호가 저레벨로 되는 것에 의해 MOSFET Q3이 ON상태로 되어 MOSFET Q2 및 Q13으로 되는 인버터회로의 논리 임계값 레벨은 약간 높아진다.

로우어드레스 스트로브신호

가 고레벨에서 저레벨로 변화되어 다이나믹형 RAM이 선택상태로 되면, 제3도 및 제4도에 도시한 바와 같이 타이밍신호 ør1이 고레벨로 되어 MOSFET Q1은 OFF상태로 된다. 따라서 레벨검출회로 LVM은 기판 백바이어스 전압 V_BB가 충분히 낮아진 상태에서 그 동작이 정지되고, 레벨검출회로 LVM의 출력신호 n2는 고레벨 그대로 된다.

즉, 이 실시예의 기판 백바이어스 전압발생회로 V_BBG1에 있어서, 레벨검출회로 LVM은 다이나믹형 RAM이 비선택상태로 될 때 선택적으로 동작상태로 된다. 이 동작 상태에서 레벨검출회로 LVM은 기판 백바이어스 전압 V_BB가 누설 등에 의해 작아져서, 그 절대값이 MOSFET Q11 및 Q12의 합성 임계값 전압보다 작아졌을 때 선택적으로 그 출력신호 n2를 저레벨로 한다. 또 레벨검출회로 LVM의 레벨검출과정에서 MOSF ET Q2 및 Q13으로 되는 인버터회로의 논리 임계값 레벨은 인버터회로 N1의 출력신호에 따라서 선택적으로 낮아지거나 높아진다. 이 때문에 레벨검출회로 LVM은 히스테리시스한 레벨판정특성을 갖게되어 그 동작이 안정화된다.

상기 NAND 게이트회로 NAG1의 제1의 입력단자에는 타이밍 발생회로 TG에서 상기 반전타이밍신호

가 공급된다. 또, 그 제3의 입력단자에는 인버터회로 N3의 출력신호 n3이 공급된다.

인버터회로 N3의 입력단자는, 특히 제한되지 않지만 NOR 게이트회로 NOG2의 출력단자에 결합된다. 이 NOR 게이트회로 NOG2의 한쪽의 입력단자는 NOR 게이트회로 NOG1의 출력단자에 결합되고, 그 다른쪽의 입력단자는 AND 게이트회로 AG1의 출력단자에 결함된다.

상기 NOR 게이트회로 NOG1 및 AND 게이트회로 AG1의 한쪽의 입력단자에는 타이밍 발생회로 TG에서 상술한 타이밍신호 ør1이 공통으로 공급되고, 그 다른쪽의 입력단자에는 상술한 타이밍신호 øp1이 공통으로 공급된다.

이것에 의해 인버터회로 N3의 출력신호 n3은 NOR 게이트회로 NOG1 및 AND 게이트회로 AG1의 출력신호가 모두 저레벨로 될 때, 즉 다이나믹형 RAM이 선택상태로 되어 타이밍신호 ør1이 고레벨로 되고 부터 타이밍신호 øp1이 고레벨로 될 때 까지의 시간 또는 타이밍신호 ør1이 저레벨로 되고 부터 타이밍신호 øp1이 저레벨로 될 때까지의 시간동안 일시적으로 저레벨로 된다.

상기 NAND 게이트회로 NAG1의 출력신호는 NAND 게이트회로 NAG2의 한쪽의 입력단자에 공급된다. 이 NAND 게이트회로 NAG2의 다른쪽 입력단자에는 상기 반전내부 제어신호

가 공급된다. NAND 게이트회로NAG2의 출력신호는 인버터회로 N4에 의해 반전되어 발진회로 제어신호 oc1으로서,발진회로 OSC1을 구성하는 NAN D 게이트회로 NAG3 및 NAG4의 다른쪽 입력단자에 공급된다.

이러한 것에서 상기 발진회로 제어신호 oc1은 NAND 게이트회로 NAG1의 출력신호가 고레벨로 될 때, 즉 반전타이밍신호

또는 레벨검출회로 LVM의 출력신호 n2 또는 인버터회로 N3의 출력신호 n3의 어느 하나가 저레베로 될 때 반전내부 제어신호

가 고레벨인 것을 조건으로 선택적으로 고레벨로 된다. 상술한 바와 같이 레벨검출회로 LVM의 출력신호n2는 다이나믹형 RAM이 비선택상태로 되고, 또 기판 백바이어스 전압 V_BB의 절대값이 MOSFET Q11 및 Q12의 합성 임계값보다 작아질 때 선택적으로 저레벨로 된다 또 반전타이밍신호

는 제3도에 도시한 바와 같이 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 될 때 선택적으로 저레벨로 되고, 즉 제4도에 도시한 바와 같이 다이나믹형 RAM이

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재생 모드에서 선택상태로 될 때 선택적으로 고레벨 그대로 된다. 또 인버터회로 N3의 출력신호 n3은 다이나믹형 RAM이 선택상태로 되어 타이밍신호 ør1이 고레벨로 되고 부터 타이밍신호 øp1이 고레벨로 될 때까지의 시간동안 일시적으로 저레벨로 된다. 따라서 상기 발진회로 제어신호 oc1은 (1)다이나믹형 RAM이 비선택상태로 되고, 또 기판 백바이어스 전압 V_BB의 절대값이 규정값, 즉 MOSFET Q11 및 Q12의 합성 임계값 전압보다 작을 때, (2) 제3도에 도시한 바와 같이 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 될 때, (3) 제4도에 도시한 바와 같이 다이나믹형 RAM이

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재생 모드에서 선택상태로 될 때 타이밍신호 ør1이 고레벨로 되고 부터 타이밍신호 øp1이 고레벨로 될 때까지의 시간, 또는 타이밍신호 ør1이 저레벨로 되고 나서 타이밍신호 øp1이 저레벨로 되기까지의 시간동안 일시적으로 고레벨로 된다. 물론 다이나믹형 RAM이 기판 백바이어스 전압시험모드로 되어 상기 반전내부 제어신호 vbt가 저레벨로 될 때, 발진회로 제어신호 oc1은 상기 (1)항∼(3)항에 관계없이 저레벨로 고정된다. 또 다음에 기술하는 바와 같이 상기 타이밍 신호 ør1이 고레벨 또는 저레벨로 되고 부터 타이밍신호 øp1이 고레벨 또는 저레벨로 되기 까지의 시간은 특히 제한되지 않지만 발진회로 OSC1의 발진주기의 1사이클로 된다.

발진회로 OSC1은, 특히 제한되지 않지만 직렬형태로 되는 3개의 인버터회로 N5∼N7 및 NAND게이트회로 NAG3 및 NAG4를 포함한다. NAND게이트회로 NAG4의 출력단자는 인버터회로 N5의 입력단자에결합된다.

또, NAND 게이트회로 NAG3 및 NAG4의 다른쪽 입력단자에는 상술한 바와 같이 발진회로 제어신호 oc1이 공급된다. 이것에 의해 인버터회로 N5∼N7 및 NAND 게이트회로 NAG3 및 NAG4는 상기 발진회로 제어신호 oc1이 고레벨인 것을 조건으로 1개의 링발진기로서 작용한다.

이때 발진회로 OSC1의 발진주파수는, 예를 들면 4MHZ와 같이 비교적 높아진다.

NAND게이트회로 NAG4의 출력신호는 직렬형태로 되는 짝수개의 인버터회로 N8∼N9에 의해 그 구동능력이 증대되어 발진회로 OSC1의 출력신호, 즉 펄스신호 ø1로서 전압발생회로 VG1에 공급된다.

전압발생회로 VG1은 비교적 큰 정전용량을 갖도록 설계되는 부스트커패시티C1을 기본구성으로 한다. 부스트커패시티 C1의 한쪽의 전극에는 상기 발진회로 OSC1에서 N채널 MOSFET Q16을 거쳐서 상기 펄스신호 ø1이 공급된다. MOSFET Q16의 게이트는, 특히 제한되지 않지만 병렬형태로 되는 N채널 MOSFET Q14 및 Q15를 거쳐서 소정의 정전압 VL에 결합된다. 이들의 MOSFET Q14 및 Q15는 서로 역방향의 다이오드 특성을 갖도록 그 게이트 및 드레인이 각각 공통 결합된다. 그러므로 MOSFET Q16의 게이트전압 Vg16은 MOSFET Q14 및 Q15의 임계값 전압을 각각V_TH14및 V_TH15로 할 때,VL-V_TH14＜Vg16＜VL+V_TH15의 범위로 클램프된다. 그 결과, 회로의 전원전압의 변동 등에 의해 기판 백바이어스 전압 V_BB가 이상한 레벨로 되는 것을 방지할 수 있다.

부스트커패시티C1의 다른쪽 전극과 기판 백바이어스 전압공급점 V_BB사이에는 다이오드 형태로 되는 N채널 MOSFET Q17이 마련된다. 또, 이 부스트커패시티 C1의 다른쪽 전극과 회로의 접지전위사이에는 마찬가지의 다이오드 형태로 되는 N채널 MOSFET Q18이 마련된다. 여기에서 MOSFET Q17 및 Q18은 거의 같은 임계값 전압 V_TH를 갖도록 설계된다. MOSFET Q17은 부스트커패시터 C1의 다른쪽 전극의 전위가 기판 백바이어스 전압 V_BB보다 그 임계값 전압분 이상으로 낮아졌을 때 선택적으로 ON 상태로 되로, MOSFET Q18은 부스트커패시터 C1의 다른쪽 전극의 전위가 회로의 접지전위보다 그 임계값 전압분 이상으로 높아졌을 때, 선택적으로 ON상태로 된다.

상기 펄스신호 ø1이 고레벨로 되어 부스트커패시터 C1의 한쪽 전극이 고레벨로 될 때, 부스트커패시터 C1의 다른쪽 전극에는 그 차지펌프 작용에 의해 고레벨로 된다. 그러나 이때 MOSFET Q18이 ON상태로 되므로, 그 레벨은 MOSFET Q18의 임계값 전압 V_TH로 클램프된다. 한편 상기 펄스신호 ø1이 저레벨로 변화되면 부스트커패시터 C1의 다른쪽 전극의 전위는 회로의 전원전압 V_CC만큼 저하하여-(V_CC-V_TH)로 된다. 그러므로, 기판 백바이어스 전압 V_BB는 부스트커패시터 C1의 다른쪽 전극의 전위보다 MOSFET Q17의 임계값 전압 V_TH만큼높은 전압, 즉-(Vcc-2×V_TH)로 된다.

상기와 같이 전압발생회로 VG1에 마련되는 부스트커패시터 C1은 비교적 큰 정전용량을 갖도록 설계된다.

그러므로 상기와 같은 부스트커패시터 C1위 차지펌프작용에 의해 기판 백바이어스 전압 공급점V_BB에 전달되는 전하량은 비교적 큰 값으로 된다. 그 결과, 전압발생회로 VG1은 비교적 큰 전류 공급능력을 갖게 된다. 또, 상술한 바와 같이 발진회로 OSC1은 다이나믹형 RAM이 비선택상태로 되고 또 기판 백바이어스 전압 V_BB의 절대값이 규정값이하로 되었을 때, 또는 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 될 때 선택적으로 동작상태로 된다. 전압발생회로 VG1의 전류공급 능력이 커지는 것에 의해 기판 백바이어스 전압 V_BB의 레벨은 급속하게 회복되고,또 비교적 그 레벨변동이 큰 통상의 동작모드에서 기판 백바이어스 전압 V_BB의 레벨이 안정되게 유지된다. 다이나믹형 RAM이 비교적 기판 벡바이어스 전압 V_BB의 레벨변동이 적은

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재생모드에서 선택상태로 될 때, 발진회로 OSC1은 상술한 바와 같이 단발적으로 동작상태로 된다. 그 결과, 기판 백바이어스 전압 V_BB의 레벨보정은 일시적으로 필요한 만큼 행하여 져서 그 동작 전류가 삭감된다. 또,

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재생모드가 종료한후, 신호

의 상승타이밍에 따라서 발진회로 ODC1이 단발적으로 동작상태로 된다. 이것은 신호

가 고레벨상태에 있을 때 행하여 지는 다이나믹회로의 프리차지 동작시, 기판 백바이어스 전압 V_BB의 절대값이 불필요하게 저하되는 것을 방지하기 위해서이다. 한편, 기판백바이어스 전압발생회로 V_BBG1의 전압발생회로 VG2에 대응해서 마련되는 발진회로 OSC2는 상기 발진회로 OSC1과 마찬가지로 직렬형태로 되는 4개의 인버터회로 N11∼N14 및 NAND 게이트회로 NAG7을 포함한다. 인버터회로 N14의 출력단자는 인버터회로 N11의 입력단자에 결합된다. 또, NAND 게이트회로 NAG7의 다른쪽 입력단자에는 인버터회로 N10의 출력신호, 즉 발진회로 제어신호 oc2가 공급된다. 이것에 의해 인버터회로 N11∼14 및 NAND 게이트회로 NAG7은 상기 발진회로 제어신호 oc2가 고레벨인 것을 조건으로 1개의 링발진기로서 작용한다. 이때 발진회로 OSC2의 발진주파수는, 예를 들면 MHz와 같이 비교적 낮아진다. 상기 인버터회로 N10의 입력단자는, 특히 제한되지 않지만 NAND 게이트회로 NAG6의 출력단자에 결합된다. 이 NAND 게이트회로 NAG6의 한쪽의 입력단자는 NAND 게이트회로 NAG5의 출력단자에 결합되고, 그 다른쪽입력단자에는 상기 반전내부 제어신호

가 공급된다. NAND 게이트회로 NAG5의 한쪽 입력단자에는 상기 반전타이밍신호

가 공급되고, 그 다른쪽의 입력단자에는 상기 타이밍 신호 ør1이 공급된다. 이러한 것에서 인버터회로 N10의 출력신호, 즉 발진회로 제어신호 OSC2는 NAND 게이트회로 NAG5의 출력신호가 고레벨로 될 때, 즉 반전타이밍신호

또는 타이밍신호ør1 중 어느 하나가 저레벨로 될 때, 즉 제3도에 도시한 바와 같이 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 되어 반전타이밍신호

가 저레벨로 될 때 또는 다이나믹형 RAM이 비선택상태로 되어 타이밍신호 ør1이 저레벨로 될 때, 반전내부 제어신호

가 고레벨인 것을 조건으로 선택적으로 고레벨로 된다. 즉, 발진회로 제어신호 OS2는 제4도에 도시한 바와 같이 다이나믹형 RAM이

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재생모드에서 선택상태로 되어 반전 타이밍신호 ørnd 및 타이밍신호ør1이 모두 고레벨로 될 때, 선택적으로 저레벨로 된다. 그 결과, 발진회로 OSC2는 다이나믹형 RAM이

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재생모드에서 선택상태로 될 때, 선택적으로 그 동작이 정지된다. 물론 다이나믹형 RAM이 기판 백바이어스 전압시험모드로 되어 상기 반전내부 제어신호

가 저레벨로 될 때, 발진회로 제어신호 oc2는 상기 조건에 관계없이 저레벨로 고정되어 발진회로 OSC2의 동작이 정지된다.

인버터회로 N14의 출력신호는 직렬형태로 되는 짝수개의 인버터회로 N15∼N16에 이해 그 구동능력이 확대된 다음, 발진회로 OSC2의 출력신호, 즉 펄스신호 ø2로서 전압발생회로 VG2에 공급된다. 전압발생회로 VG2는, 특히 제한되지 않지만 각각 부스트커패시터 C2 및 C3을 기본구성으로 하는 2개의 차지펌프회로를 포함한다.

이중 부스트커패시터 C2를 기본구성으로 하는 차지펌프회로에는 NOR 게이트회로 NOG3의 출력신호, 즉 펄스신호 ø3이 공급된다. NOR 게이트회로 NOG3의 한쪽 입력단자에는 상기 발진회로 OSC2에서 펄스신호 ø2가 공급되고, 그 다른쪽 입력단자에는 상기 펄스신호 ø2의 지연회로 DL에 의한 진연신호, 즉 펄스신호 ø2가공급된다.

한편, 부스트커패시터 C3을 기본구성으로 하는 차지펌프회로에는 NAND 게이트회로 NAG8의 출력신호의 인버터회로 N21에 의한 반전신호, 즉 펄스신호 ø4가 공급된다.

상기 NAND 게이트회로 NAG8의 한쪽의 입력단자에는 상기 펄스신호 ø2가 공급되고, 그 다른쪽 입력단자에는 상기 펄스신호 ø2d가 공급된다.

지연회로 DL은, 특히 제한되지 않지만 상기 펄스신호 ø2를 받는 인버터회로 N17과 이 인버터회로 N17의 출력단자와 회로의 접지전위 사이에 마련되는 커패시터 C4 및 직렬형태로 되는 3개의 인버터회로 N18∼N20을 포함한다. NOR 게이트회로 NOG3의 출력신호, 즉 펄스신호 ø3은 상기펄스신호 ø2 및 ø2d가 모두 저레벨로 될 때, 선택적으로 고레벨로 된다. 또, 인버터회로 N21의 출력신호, 즉 펄스신호 ø4는 상기 펄스신호 ø2 및 ø2d가 모두 고레벨로 될 때, 선택적으로 고레벨로 된다. 즉, 펄스신호 ø3 및 ø4는 동시에 고레벨로 되지 않도록 상보적으로 고레벨로 된다.

펄스신호 ø3은, 특히 제한되지 않지만 N채널 MOSFET Q21을 거쳐서 부스트커패시터 C2의 한쪽의 전극에 공급된다. MOSFET Q21의 게이트와 정전압 VL 사이에는 N채널 MOSFET Q19 및 Q20으로 되는 클램프회로가 마련된다. 부스트커패시터 C2의 다른쪽 전극과 기판 백바이어스 전압공급점 V_BB사이에는 N채널 MOSFET Q22가 마련된다. 또, 부스트커패시터 C2의 다른쪽 전극과 회로의 접지전위 사이에는 다이오드 형태로 되는 N채널 MOSFET Q23이 마련된다.

마찬가지로 펄스신호 ø4는 N채널 MOSFET Q26을 거쳐서 부스트커패시터 C3의 한쪽의 전극에 공급된다. MOSFET Q26의 게이트와 정전압 VL 사이에는 N채널 MOSFET Q24 및 Q25로 되는 클램프회로가 마련된다.

부스트커패시터 C3의 다른쪽 전극과 기판 백바이어스 전압공급점 V_BB사이에는 다이오드형태로 되는 N채널 MOSFET Q27이 마련된다. 또, 부스트커패시터 C3의 다른쪽 전극과 회로의 접지전위점 사이에는 다이오드형태로 되는 N채널 MOSFET Q28이 마련된다. 상기 MOSFET Q22의 게이트는 상기 부스트거패시터 C3의 다른쪽 전극에 결합된다.

여기에서 부스트커패시터 C2는 상기 전압발생회로 VG1에 마련되는 부스트커패시터 C1보다 작은 정전용량을 갖도록 설계되고, 부스트커패시터 C3은 상기 부스트커패시터 C2보다 더 작은 정전용량을 갖도록 설계된다. 또, MOSFET Q22 및 Q23과 Q27 및 q28은 상기 전압발생회로 VG1의 MOSFET Q17 및 Q18과 거의 같은 임계값 전압 V_TH를 갖도록 설계된다.

부스트커패시터 C3을 기본구성으로 하는 차지펌프회로는 상기 전압발생회로 VG1과 같은 동작에 의해 MOSFET Q27의 드레인전위, 즉 기판 백바이어스 전압 V_BB가 -(V_CC-2×V_TH)로 되도록 작용한다. 한편 부스트커패시터 C2를 기본구성으로 하는 차지펌프회로는 펄스신호 ø3이 저레벨로 되는 것에 의해 부스트커패시터 c2의 다른쪽 전극의 전위가 -(V_CC-V_TH)로 됨과 동시에 펄스신호 ø4가 고레벨로 되는 것에 의해 부스트커패시터 C3의 다른쪽 전극의 전위가 +V_TH로 될 때, MOSFET Q10을 선택적으로 ON 상태로 하여 기판 백바이어스 전압 V_BB의 값이 -(V_CC-V_TH)로 되도록 작용한다.

상술한 바와 같이 부스트커패시터 C2는 부스트커패시터C3과 비교해서 큰 정전용량을 갖도록 설계된다.

그러므로 다이나믹형 RAM이 비선택상태로 되어 전압발생회로 VG2만 동작상태로 될 때, 기판 백바이어스 전압 V_BB의 값이 -(V_CC-V_TH)로 된다.

다이나믹형 RAM이 비선택상태로 되어 비교적 작은 전류공급 능력을 갖는 전압발생회로 VG2만 동작상태로 될 때, 다이나믹형 RAM의 기판에는 거의 일정한 누설전류가 흐른다. 그러므로 기판 백바이어스 전압 V_BB는 상기 누설 전류에 의해 그 절대값이 작아져서 실질적으로 -(V_CC-2×V_TH)정도로 된다. 그 결과 다이나믹형 RAM이 비선택상태에서 선택상태로 변화될 때, 기판 백바이어스 전압 V_BB의 레벨변화가 압축되므로, 결과적으로 다이나믹형 RAM의 동작이 보다 안정화된다.

상기와 같이 전압발생회로 VG2에 마련되는 부스트커패시터 C2 및 C3은 비교적 작은 정전용량을 갖도록 설계된다. 그러므로 상기와 같은 부스트커패시터 C2 및 C3의 차지펌프작용에 의해 기판 백바이어스 전압공급점에 전달되는 전하량은 비교적 작은 값으로 된다.

그 결과 전압발생회로 VG2는 비교적 작은 전류공급 동력을 갖게 된다. 또, 상술한 바와 같이 발진회로 OSC2는 다이나믹형 RAM이 비선택상태로 될 때, 또는 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 될 때 선택적으로 동작상태로 된다. 이때 기판 백바이어스 전압 V_BB는 누설전류에 의한 변동분만 보정하게 되므로, 기판 백바이어스 전압발생회로 V_BBG1의 동작전류가 현저하게 삭감된다. 한편 발진회로 OSC2는 다이나믹형 RAM이

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재생모드에서 선택상태로 될 때, 선택적으로 그 동작이 정지된다. 그 결과,

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재생모드에서의 기판 백바이어스 전압발생회로 V_BBG1 의 동작전류는 상기 전압발생회로 VG1의 동작이 단발적으로 행하여 지는 것과 함께 더욱 삭감된다. 이것에 의해 기판 백바이어스 전압발생회로 V_BBG1을 내장하는 다이나믹형 RAM의 저소비전력화가 촉진된다.

이상과 같이 본 실시예의 다이나믹형 RAM은 기판 백바이어스 전압발생회로 V_BBG1을 내장한다. 기판 백바이어스 전압발생회로 V_BBG1은 비교적 큰 전류공급 능력을 갖는 전압발생회로 VG1과 비교적 작은 전류공급 능력을 갖는 전압발생회로 VG2를 포함한다.이 실시예에서 전압발생회로 VG1은 다이나믹형 RAM이 비선택상태로 되고, 또 기판 백바이어스 전압 V_BB의 절대값이 규정값 이하로 되었을 때, 또는 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 될 때 대응하는 발진회로 OSC1에서 출력되는 펄스신호 ø1에 따라서 연속적으로 동작상태로 되어 다이나믹형 RAM이

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재생모드에서 선택상태로 될 때, 그 동작회수는 1회로 제한된다. 또, 동작 회수는 1회에 한정되지 않고 2회 또는 그 이상이라도 된다. 한편, 전압발생회로 VG2는 다이나믹형 RAM이 비선택상태로 될 때 또는 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 될 때, 대응하는 발진회로 OSC2에서 출력되는 펄스신호 ø2에 따라서 연속적으로 동작상태로 되고, 다이나믹형 RAM이

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재생모드에서 선택상태로 될 때, 그 동작은 정지된다. 즉, 종래 다이나믹형 RAM이 선택상태로 될 때, 그 동작모드에 관계없이 동작상태로 되어 있던 기판 백바이어스 전압발생회로 V_BBG1은 본 실시예에서 다이나믹형 RAM이 비교적 기판 백바이어스 전압 V_BB의 레벨변동이 적은

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재생모드에서 선택상태로 될 때, 그 동작회수가 부분적으로 제한되고, 또는 그 동작이 부분적으로 정지된다. 그 결과 기판 백바이어스 전압발생회로 V_BBG1의 평균적인 동작전류가 삭감되어 다이나믹형 RAM의 소비전력이 현저하게 삭감된다. 이것에 의해, 예를 들면 배터리 백업용에 제공할 수 있는 초저소비전력형의 다이나믹형 RAM을 실현할 수 있다.

이상 본 실시예에 나타낸 바와 같이, 본 발명을 기판 백바이어스 전압발생회로를 내장하는 다이나믹형 RAM 등의 반도체 기억장치에 적용한 경우, 다음과 같은 효과가 얻어진다. 즉

(1) 기판 백바이어스 전압발생회로에 비교적 큰 전류공급 능력을 갖는 제1의 전압발생회로와 비교적 작은 전류공급 능력을 갖는 제2의 전압발생회로를 마련하고, 다이나믹형 RAM 등이 통상의 동작모드로 될 때 또는 다이나믹형 RAM이 비선택상태로 되고 또한 기판 백바이어스 전압의 절대값이 규정값 이하로 되었을 때, 상기 제1의 전압발생회로를 선택적으로 동작상태로 함과 동시에, 예를 들면 다이나믹형 RAM 등이

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재생모드에서 선택상태로 될 때, 상기 제1의 전압발생회로의 동작회수를 제한하고, 또 상기 제2의 전압발생회로의 동작을 정지하는 것으로서 비교적 기판백바이어스 전압의 레벨변동이 적은

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재생모드등에서 기판 백바이어스 전압발생회로의 동작전류를 선택적으로 삭감할 수 있는 효과를 얻을 수 있다.

(2) 상기 (1)항에 의해 다이나믹형 RAM 등을

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재생모드로 재생하는 것으로서 기판 백바이어스 전압발생회로의 평균적인 동작전류를 삭감할 수 있는 효과를 얻을 수 있다.

(3) 상기 (1)항 및 (2)항에 의해 기판 백바이어스 전압발생회로를 내장하는 다이나믹형 RAM 등의 소비전력을 현저하게 삭감할 수 있는 효과를 얻을 수 있다.

(4) 상기 (1)항∼(3)항에 의해 기판 백바이어스 전압발생회로를 내장하고, 또 배터리 백업용에 제공할 수 있는 초저소비절력형의 다이나믹형 RAM 등을 실현할 수 있는 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 제1도에서 다이나믹형 RAM의

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재생모드에서의 전압발생회로 VG1의 동작회수는 특히 1회일 필요는 없다. 또, 전압발생회로 VG2는 2개의 차지펌프회로를 포함하지 않고, 전압발생회로 VG1과 마찬가지로 1개의 차지펌프회로로 구성되는 것이라도 좋다. 레벨검출회로 LVM은, 예를 들면 MOSFET Q11 및 Q12와 직렬형태로, 다이오드 형태로 되는 1개 또는 여려개의 N채널 MOSFET를 1개 또는 여러개의 N채널 MOSFET를 더 부가하는 것으로서 기판 백바이어스 전압 V_BB에 대한 판정레벨의 절대값을 크게 할 수 있다. 발진회로 제어신호 oc1 및 oc2를 형성하기 위한 논리조건은 적당한 타이밍신호를 조합하는 것에 의해 여려가지로 실현할 수 있다. 전압발생회로 VG1 및 VG2는 클램프회로를 포함하지 않는 것이라도 된다.

제2도에서 메모리어레이 MARY는 여러개의 메모리어레이로 구성되는 것이라도 되고, 기억데이타를 여러비트단위로 입출력하는 것이라도 된다. 재생모드는, 예를 들면 전용의 재생제어신호에 의해 지정되는 것이라도 된다. 이 경우, 상기 재생제어신호에 따라서 기판 백바이어스 전압발생회로의 동작을 제한하는 것에 의해 모든 재생모드의 저소비전력화를 도모할 수 있다.다이나믹형 RAM이 비교적 기판 백바이어스 전압의 레벨변동이 적은 다른 동작모드를 갖는 경우, 이것들의 동작모드에 대해서도 마찬가지 효과를 얻을 수 있다.

또, 제1도에 표시되는 기판 백바이어스 전압발생회로의 구체적인 회로구성이나 제2도에 표시되는 나이나믹형 RAM의 블럭구성과 제3도 및 제4도에 표시되는 제어신호나 어드레스신호 및 타이밍신호의 조합등 여러가지 실시형태를 위할 수 있다.

제7도에는 본발명의 제2의 목적을 달성하기 위해 본 발명이 적용된 다이나믹형 RAM의 주요부가 도시되어 있다. 본 발명이 적용된 다이나믹형 RAM의 제2의 실시예을 블럭도는 상기 제2도에 도시한 다이나믹형 RAM에 있어서, 그 회로블럭 CB21을 제7도에 도시한 회로블럭 CB22로 치환하는 것에 의해 구성된다.

본 실시예의 다이나믹형 RAM은 회로의 전원전압을 받아서 소정의 기판 백바이어스 전압 V_BB를 형성하는 기판 백바이어스 전압발생회로 V_BBG2를 내장한다. 기판 백바이어스 전압발생회로 V_BBG2는 비교적 큰 전류공급 능력을 갖는 전압발생회로 VG1과 비교적 작은 전류공급 능력을 갖는 전압발생회로 VG2를 포함한다. 이 실시예에서 상기 전압발생회로 VG1 및 VG2는, 특히 제한되지 않지만 기동제어신호로서 공급되는 로우어드레스 스트로브신호

및 칼럼어드레스 스트로브신호의 조합에 따라서 선택적으로 동작상태로 된다. 즉, 전압발생회로 VG1 및 VG2는 로우어드레스 스트로브신호

가 저레벨로 될 때, 칼럼어드레스 스트로브신호

의 레벨에 관계없이 동작상태로 되고, 로우어드레스 스트로브신호

가 고레벨로 되고 또 칼럼어드레스 스트로브신호

가 저레벨로 될 때, 그 동작이 정지된다. 또, 로우어드레스 스트로브신호

및 칼럼어드레스 스트로브신호

가 모두 고레벨로 될 때, 전압발생회로 VG1은 기판 백바이어스 전압의 레벨이 규정값 이하로 되었을 때 선택적으로 동작상태로 되고, 전압발생회로 VG2는 기판 백바이어스 전압의 레벨에 관계없이 동작상태로 된다. 즉, 기판 백바이어스 전압발생회로는 로우어드레스 스트로브신호 RAS 및 칼럼어드레스 스트로브신호

가 소정의 조합으로 되는 것에 의해, 선택적으로 그 동작이 정지된다. 이 실시예에서 기판 백바이어스 전압발생회로가 동작상태로 되거나 그 동작이 정지되는 기간은 다이나믹형 RAM의 시험실적에 따라 사용자가 결정한다. 그 결과, 다이나믹형 RAM의 사용자는 다이나믹형 RAM의 동작을 저해하지 않는 범위에서 기판 백바이어스 전압발생회로의 동작을 정지시켜 그 동작전류를 관리, 억제할 수 있다.

이 실시예의 다이나믹형 RAM에 있어서 기판 백바이어스 전압발생회로 V_BBG2에는 타이밍발생회로 TG에서 타이밍 신호 ør1 및 øc1과 반전내부 제어신호 vbt가 공급된다. 여기에서 타이밍신호 ør1은, 특히 제한되지 않지만 로우어드레스 스트로브신호

가 저레벨로 될 때, 선택적으로 고레벨로 된다. 또, 타이밍신호 øc1은 칼럼어드레스 스트로브신호

가 저레벨로 될 때 선택적으로 고레벨로 된다. 또 반전내부 제어신호

는, 특히 제한되지 않지만 통상 고레벨로 되고, 시험제어신호

가 저레벨로 되어 다이나믹형 RAM이 기판 백바이어스 전압시험모드로 될 때 선택적으로 저레벨로 된다.

기판 백바이어스 전압발생회로 V_BBG2는, 다음에 기술하는 바와 같이 회로의 전원전압을 기초로 소정의 부의 전압으로 되는 기판 백바이어스 전압 V_BB를 형성하여 다이나믹형 RAM의 반도체 기판에 공급한다. 이것에 의해 반도체 기판과 각 회로소자 사이에 존재하는 기생용량값이 제어되어 다이나믹형 RAM의 동작이 안정화된다.

본 실시예에서 기판 백바이어스 전압발생회로 V_BBG2는 상술한 기판 백바이어스 전압발생회로 V_BBG1과 마찬가지로, 비교적 큰 전류공급 능력을 갖는 전압발생회로 VG1과 비교적 작은 전류공급 능력을 갖는 전압발생회로 VG2를 포함한다.

이들의 전압발생회로는 상기 타이밍신호 ør1 및 øc1에 따라서 소정의 조합으로 선택적으로 동작상태로 된다.

또, 상기 반전내부 제어신호 vbt가 저레벨로 될 때, 그 동작이 선택적으로 정지된다. 이것에 의해 기판 백바이어스 전압 V_BB를 공급하지 않은 상태에서 다이나믹형 RAM의 동작특성을 시험할 수 있다.

기판 백바이어스 전압발생회로 V_BBG2의 구체적인 회로구성과 그 동작에 대해서는 후에 상세히 설명한다.

타이밍 발생회로 TG는 외부에서 기동제어신호로서 공급되는 로우어드레스 스트로브신호

, 칼럼어드레스 스트로브신호

및 라이트 인에이블신호

및 시험제어신호

를 기초로 상기 각종 타이밍신호 및 내부제어신호를 형성하여 다이나믹형 RAM의 각 회로에 공급한다.

제6도에는 제7도의 기판 백바이어스 전압발생회로 V_BBG의 제2의 실시예의 회로도가 도시되어 있다. 또, 제8도에는 제6도의 기판 백바이어스 전압발생회로 V_BBG의 제2의 실시예의 타이밍도가 도시되어 있다. 각도면에 따라서, 본 실시에의 기판 백바이어스 전압발생회로 V_BBG2의 구체적인 회로구성과 동작의 개요를 설명한다. 또 기판 백바이어스 전압발생회로 V_BBG2의 기본적인 구성은 제1도에 도시한 상기 기판 백바이어스 전압발생회로 V_BBG1의 구성과 동일하다. 즉, 양자의 차이점은 제1도에 도시한 회로블럭 CB11과 제6도에 도시한 CB12내에만 존재한다. 따라서 제6도에서 회로블럭 CB12를 중심으로 설명한다. 제8도에는 연속해서 실행되는 3개의 메모리사이클 cy.1∼cy.3이 예시적으로 도시되고, 이중 다이나믹형 RAM은 사이클 cy.1 및 cy.2에서

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재생모드로 되고, 사이클 cy.3에서 통상의 라이트모드 또는 리드모드로 된다. 동일 도면에서 발전회로 제어신호 oc1 및 펄스신호 ø1은 기판 백바이어스 전압발생회로의 전압발생회로 VG1이 기판 백바이어스 전압 V_BB의 레벨에 따라서 선택적으로 동작상태로 되는 동안만 점선으로 표시한다.

레벨검출회로 LVM은, 특히 제한되지 않지만 회로의 전원전압과 기판 백바이어스 전압 V_BB사이에 직렬형태로 마련되는 P채널 MOSFET Q1과 N채널 MOSFET Q11 및 Q12를 좋아한다. MOSFET Q1의 게이트에는 타이밍발생회로 TG에서 상술한 타이밍신호 øc1이 공급된다. 또 MOSFET Q11은 그 게이트가 회로의 접지전위에 결합되고, MOSFET Q12는 그 게이트 및 드레인이 공통 결합되는 것에 의해 다이오드 형태로 된다.

MOSFET Q1 및 Q11이 공통 결합된 드레인, 즉 노드 n1은 P채널 MOSFET Q2 및 N채널 MOSFET Q13으로 되는 인버터회로의 입력단자에 결합된다. 이 인버터회로의 출력단자는 인버터회로 N1의 입력단자에 결합됨과 동시에 P채널 MOSFET Q3을 거쳐서 회로의 전원전압에 결합된다.

인버터회로 N1의 출력신호는 레벨검출회로 LVM의 출력신호 n2로서 NAND게이트회로 NAG1의 한쪽의 입력단자에 공급됨과 동시에 상기 MOSFET Q3의 게이트에 공급된 다이나믹형 RAM은 제8도에 도시한 바와 같이, 로우어드레스 스트로브신호

가 저레벨로 되는 것에 의해 선택적으로 선택상태로 된다. 타이밍신호 ør1은 다이나믹형 RAM이 선택상태로 될 때, 상기 로우어드레스 스트로브신호

가 저레벨로 되는 것에 의해 선택적으로 고레벨로 된다.

한편 칼럼어드레스 스트로브신호

는 다이나믹형 RAM이 통상의 동작모드로 될 때, 로우어드레스 스트로브신호

보다 약간 늦게 저레벨로 되고, 다이나믹형 RAM이

비퍼

재생모드로 될 때, 로우오드레스 스트로브신호

보다 먼저 저레벨로 된다. 다이나믹형 RAM이 비선택상태로 될 때, 칼럼어드레스 스트로브신호

는 다음에 저레벨로 된다. 타이밍신호 øc1은 상기 칼럼어드레스 스트로브신호

가 저레벨로 되는 것에 의해 선택적으로 고레벨로 된다.

칼럼어드레스 스트로브신호

가 고레벨로 되어 타이밍신호 øc1이 저레벨로 될 때, 제6도의 기판 백바이어스 전압발생회로의 레벨검출회로 LVM에서는 MOSF ET Q1이 ON 상태로 된다. 그러므로, 레벨검출회로 LVM은 동작상태로 되어 기판 백바이어스 전압 V_BB의 레벨판정 동작을 행한다.

칼럼어드레스 스트로브신호

가 저레벨로 되어 타이밍신호 øc1이 고레벨로 될 때, 레벨검출회로 LVM의 MOSFET Q1은 OFF 상태로 된다. 그 결과, 레벨검출회로 LVM이 비동작상태로 되어 상기 MOSFET Q11 및 Q12를 거쳐서 기판 백바이어스 전압 V_BB로 흘러들어가는 검출전류는 완전히 차단된다.

즉, 본 실시예의 기판 백바이어스 전압발생회로 V_BBG2에서 레벨검출회로 LVM은 칼럼어드레스스트로브신호

가 고레벨로 디어 타이밍신호 øc1이 저레벨로 되는 것에 의해 선택적으로 동작상태로 된다. 이 동작상태에서 레벨검출회로 LVM은 기판 백바이어스 전압 V_BB가 누설 등에 의해 저하하여 그 절대값이 MOSFET Q11 및 Q12의 합성 임계값 전압보다 작아졌을 때, 선택적으로 그 출력신호 n2를 고레벨로 한다. 또, 레벨검출회로 LVM의 레벨검출 과정에 있어서, MOSFET Q2 및 Q13으로 되는 인버터회로의 논리임계레벨은 레벨검출회로 LVM의 출력신호 n2에 따라서 선택적으로 낮아지거나 높아진다. 그러므로 레벨검출회로 LVM은 히스테리시스한 레벨판정특성을 갖게 되어 그 동작이 안정화된다.

상기 NAND 게이트회로 NAG1의 다른쪽 입력단자에는 상기 타이밍신호 øc1인버터회로 N2 에 의한 번전신호 즉 반전타이밍신호 øc1가 공급된다. 이것에 의해 NAND 게이트회로 NAG1의 출력신호 n3는 반전타이밍신호 øc1가 고레벨로 될 때, 즉 타이밍신호 øc1이 저레벨로 되어 레벨검출회로 LVM이 선택적으로 동작상태로 될 때, 레벨검출회로 LVM의 출력신호 n2가 고레벨로 되는 것에 의해 선택적으로 저레벨로 된다. 레벨검출회로 LVM이 동작상태로 되고 그 출력신호 n2가 저레벨로 될 때 또는 레벨검출회로 LVM이 비동작상태로 될 때 NAND게이트회로 NAG1의 출력신호 n3은 고레벨로 된다.

NAND 게이트회로 NAG1의 출력신호 n3는 특히 제한되지 않지만 NAND 게이트회로 NAG2의 한쪽 입력단자에 공급된다. 이 NAND 게이트회로 NAG2의 다른쪽 입력단자에는 상기 타이밍신호 ør1의 인버터회로 N3에 의한 반전신호, 즉 반전타이밍신호 ør1가 공급된다. 이것에 의해 NAND 게이트회로 NAG2의 출력신호 n4는 NAND 게이트회로 NAG1의 출력신호 n3 또는 상기 반전타이밍 신호 ør1 중 어느하나가 저레벨로 될 때 선택적으로 고레벨로 된다.

NAND 게이트회로 NAG2의 출력신호 n4는 특히 제한되지 않지만 NAND 게이트회로 NAG2의 한쪽 입력단자에 공급된다.

발진회로 제어신호 oc1은 제8도에 도시한 바와 같이 (1) 로우어드레스 스트로브신호

가 저레벨로 되어 다이나믹형 RAM이 선택상태로 되는 것에 의해 타이밍신호 ør1이 고레벨로 될 때, (2) 칼럼어드레스 스트로브신호

가 고레벨로 되는것에 의해 기판 백바이어스 전압발생회로 V_BBG2의 레벨검출회로 LVM이 동작상태로 되고 또 기판 백바이어스 전압 V_BB의 절대값이 규정값, 즉 MOSFET Q11 및 Q12의 합성 임계값 전압보다 작아졌을 때, 반전내부 제어신호

가 고레벨인 것을 조건으로 선택적으로 고레벨로 된다. 즉, 발진회로 제어신호 oc1은 (1) 로우어드레스 스트로브신호

가 고레벨로 되고 또 칼럼어드레스 스트로브신호

가 저레벨로 될 때, (2) 로우어드레스 스트로브신호

및 칼럼어드레스 스트로브신호

가 모두 고레벨로 되고, 또 기판 백바이어스 전압 V_BB의 절대값이 규정값, 즉 MOSFET Q11 및 Q12의 합성 임계값전압보다 클 때, (3) 다이나믹형 RAM이 기판 백바이어스 전압 시험모드로 되어 상기 반전내부 제어신호

가 저레벨로 될 때 저레벨로 고정된다.

NAND 게이트회로 NAG6의 한쪽 입력단자에는 NAND 게이트회로 NAG5의 출력신호가 공급되고, 그 다른쪽 입력단자에는 상술한 반전내부 제어신호

가 공급된다.

NAND 게이트회로 NAG5의 한쪽의 입력단자에는 상기 반전타이밍신호

가 공급되고, 그 다른쪽 입력단자에는 상기 타이밍신호 øc1이 공급된다.

이러한 것에서 인버터회로 N10의 출력신호, 즉 발진회로 제어신호 oc2는 NAN D 게이트회로 NAG5의 출력 신호가 고레벨로 될 때, 즉 반전타이밍신호

또는 타이밍신호 øc1 중 어느 하나가 저레벨로 될 때, 즉 제8도에 도시한 바와 같이 로우어드레스 스트로브신호

가 저레벨로 되는 것에 의해 다이나믹형 RAM이 선택상태로 되어 타이밍신호 ør1이 고레벨로 될 때 또는 칼럼어드레스 스트로브신호

가 고레벨로 되어 타이밍신호 øc1이 저레벨로 될 때, 반전내부 제어신호

가 고레벨인 것을 조건으로 선택적으로 고레벨로 된다. 그 결과, 발진회로 OSC2가 이러한 조건에 따라서 선택적으로 동작상태로 된다.

즉 발진회로 OSC2는 로우어드레스 스트로브신호

가 고레벨로 되고 또 칼럼어드레스 스트로브신호

가 저레벨로 될 때, 그 동작이 선택적으로 정지된다.

제8도에 도시한 바와 같이 NOR 게이트회로 NOG1의 출력신호, 즉 펄스신호 ø3은 상기 펄스신호 ø2 및 ø2d가 모두 저레벨로 될 때, 선택적으로 고레벨로 된다. 또, 인버터회로 N21의 출력신호, 즉 펄스신호 ø4는 동시에 고레벨로 되지 않는 상보적인 펄스신호로 된다.

상술한 바와 같이 발진회로 OSC2는 발진회로 제어신호 oc2가 고레벨로 될 때, 즉 다이나믹형 RAM이 선택상태로 될 때 또는 다이나믹형 RAM이 비선택상태로 되고 또한 칼럼어드레스 스트로브신호

가 고레벨로 될 때, 선택적으로 동작상태로 된다. 이때 전압발생회로 VG2는 기판으로 흐르는 누설전류에 의한 변동분을 보정하고, 또 레벨검출회로 LVM을 동작상태로 로 하기 위한 비교적 작은 동작전류를 공급한다. 한편 발진회로 OSC2는 로우어드레스 스트로브신호

가 고레벨로 됨과 동시에 칼럼어드레스 스트로브신호

가 저레벨로 되는 것에 의해 선택적으로 그 동작이 정지된다. 이때 상술한 바와 같이 전압발생회로 VG1의 동작도 함께 정지되므로, 기판 백바이어스 전압발생회로 V_BBG2는 완전한 정지상태로 된다.

그런데, 이 실시예의 다이나믹형 RAM은 상술한 바와 같이 로우어드레스 스트로브신호

가 저레벨로 되는 것에 의해 선택상태로 된다. 이때 다이나믹형 RAM은 제8도의 메모리사이클 cy.1 및 cy.2로 표시한 바와 같이 로우어드레스 스트로브신호

가 저레벨로 변화되기 전에 칼럼어드레스 스트로브신호

가 저레벨로 되는 것에 의해,

비퍼

재생모드로 되고, 또 제8도의 사이클 cy.3으로 표시한 바와 같이 로우어드레스 스트로브신호

보다 약간 늦게 칼럼어드레스 스느로브신호

가 저레벨로 되는 것에 의해, 통상의동작모드로 된다.

한편, 칼럼어드레스 스트로브신호

는 로우어드레스 스트로브신호

가 고레벨로 되어 다이나믹형 RAM이 비선택상태로 되는 동안 상기 기동조건을 만족시키는 범위에서 선택적으로 고레벨 또는 저레벨로 된다. 그리고 로우어드레스 스트로브신호

가 고레벨로 됨과 동시에 칼럼어드레스 스트로브신호

가 저레벨로 되는 것에 의해, 기판 백바이어스 전압 발생회로 V_BBG2의 동작은 상술한 바와 같이 완전히 정지된다.

본 실시예의 다이나믹형 RAM에 있어서, 특히 제한되지 않지만 다음과 같은 사용자의 결정이 규정된다. 즉, 제8도에 도시한 바와 같이 롱사이클에 의한 재생동작이 행하여 질때,로우어드레스 스트로브신호

가 저레벨로 되는 기간, 즉 기판 바이어스 전압발생회로 V_BBG2가 무조건 동작상태로 되는 기간은

펄스폭 tras로서 규정되고, 그 시간은, 예를 들면 1μs로 된다. 또, 칼럼어드레스 스트로브신호

가 저레벨로 되고 부터 로우어드레스 스트로브신호

가 저레벨로 될 때까지의 기간, 즉 기판 백바이어스 전압발생회로 V_BBG2가 완전히 정지상태로 되는 기간은

·

지연시간 tcrd로서 규정되고, 그 시간은 예를 들면 300μs로 된다.

또 재생모드가 실행되는 주기는 재생주기 trc로서 규정되고, 그 시간은, 예를 들면 400μs로 된다. 물론, 이들 사용자의 결정은 다이나믹형 RAM의 시험실적, 즉 기판 백바이어스 전압 V_BB의 회복시간 또는 유지시간에 따라서 결정되는 것으로서, 기판 백바이어스 전압발생회로 V_BBG2가 동작상태로 되는 것에 의해, 일단 저하된 기판 백바이어스 전압 V_BB의 레벨이 충분히 회복될때까지의 시간, 또는 기판 백바이어스 전압발생회로 V_BBG2가 완전한 정지상태로 되고 또 기판 백바이어스 전압 V_BB가 필요한 레벨을 유지할 수 있는 시간을 보증하는 것이다. 이러한 것에서 상기 사용자의 결정에 따라서 칼럼어드레스 스트로브신호

를 선택적으로 저레벨로 하여 기판 백바이어스 전압발생회로 V_BBG2를 완전한 정지상태로 하는 것에 의해, 다이나믹형 RAM의 동작을 저해하지 않고 기판 백바이어스 전압발생회로 V_BBG2의 평균적인 동작전류를 삭감할 수 있다. 그 결과 재생모드에서의 다이나믹형 RAM의 소비전력을 삭감하여 배터리 백업 등에 제공할 수 있는 초저소비전력형의 다이나믹형 RAM을 실현할 수 있다.

Claims (23)

1. 통상시작모드, 재생모드를 갖는 반도체메모리장치로써, 로우어드레스스트로브신호를 받기 위한 제1외부단자, 칼럼어드레스스트로브신호를 받기 위한 제2외부단자, 상기 제1 및 제2외부단자에 결함되고, 상기 로우어드레스스트로브신호가 하강에지에 대응하는 과도적인 논리레벨일 때 상기 칼럼어드레스스토로브신호가 논리 저레벨로 되는 것에 응답해서 상기 재생모드를 개시하기 위한 제1제어수단, 제1전류공급능력을 갖고, 반도체기억장치의 기판을 바이어스하기 위해 상기 기판에 결합된 제1백바이어스 전압발생수단, 제2전류공급능력을 갖고, 상기 기판을 바이어스하기 위해 상기 기판에 결합된 제2백바이어스전압 발생수단 및 상기 제1제어수단과 상기 제1 및 상기 제2백바이어스전압 발생수단에 결합되고, 상기 재생모드가 개시되고나서 소정의 기간에 상기 제1제어수단에 응답해서 상기 제1백바이어스전압 발생수단을 동작상태로 하고,상기 재생모드의 기간에 상기 제2백바이어스전압 발생회로를 비동작상태로 하기 위한 제2제어수단을 포함하는 것을 특징으로 하는 반도체기억장치.
2. 제1항에 있어서, 상기 기판의 전압레벨을 검지하기 위한 검지수단을 또 포함하며, 상기 제1백바이어스전압 발생수단은 상기 검지수단의 출력에 따라서 제어되는 것을 특징으로 하는 반도체기억장치.
3. 제2항에 있어서, 상기 재생모드의 기간에 상기 검지수단을 비동작상태로 하기 위한 제3제어수단을 또 포함하는 것을 특징으로 하는 반도체기억장치.
4. 제3항에 있어서, 상기 제1전류공급능력은 상기 제2전류공급능력보다도 큰 것을 특징으로 하는 반도체기억장치.
5. 제4항에 있어서, 상기 제1제어수단은 상기 로우어드레스스트로브신호가 논리 고레벨로 복귀하는 것에 응답해서 상기 재생모드를 해소하기 위한 수단을 포함하는 것을 특징으로 하는 반도체기억장치.
6. 제5항에 있어서, 상기 제2제어수단은 상기 로우어드레스스트로브신호가 논리 고레벨로 복귀하는 것에 응답해서 상기 제1백바이어스전압 발생수단을 동작상태로 하기 위한 수단을 포함하는 것을 특징으로 하는 반도체기억장치.
7. 제5항에 있어서, 상기 제1백바이어스전압 발생수단이 동작상태로 되는 기간은 상기 재생모드의 기간보다도 짧은 것을 특징으로 하는 반도체기억장치.
8. 제1항에 있어서, 상기 반도체기억장치는 다이나믹형 랜덤액세스메모리인 것을 특징으로 하는 반도체기억장치.
9. 제1항에 있어서, 상기 재생모드는 CBR재생모드인 것을 특징으로 하는 반도체기억장치.
10. 제1항에 있어서, 타이밍신호를 출력하기 위한 타이밍발생회로 및 상기 재생모드로 될 때 상기 타이밍신호에 따라서 스테핑동작을 실행하여 재생어드레스신호를 형성하기 위한 재생어드레스카운터를 또 포함하는 것을 특징으로 하는 반도체기억장치.
11. 재생모드를 갖는 반도체기억장치로써, 로우어드레스스트로브신호를 받기 위한 제1외부단자, 칼럼어드레스스토르브신호를 받기 위한 제2외부단자, 상기 제1 및 제2외부단자에 결합되고, 상기 로우어드레스스트로브신호와 상기 칼럼어드레스스트로브신호의 레벨과의 소정의 조합에 의해서 상기 재생모드를 개시하기 위한 제1제어회로, 제1전류공급능력을 갖고, 반도체기억장치의 기판을 바이어스하기 위해 상기 기판에 결합된 제1백바이어스전압 발생회로, 제2공급능력을 갖고, 상기 기판을 바이어스하기 위해 상기 기판에 결합된 제2백바이어스전압 발생회로 및 상기 제1제어회로와 상기 제1 및 상기 제2백바이어스전압 발생회로에 결합되고, 상기 재생모드가 개시되고나서 소정의 기간에 상기 제1제어회로에 응답해서 상기 제1백바이어스전압 발생회로를 동작상태로 하기 위한 제2제어회로를 포함하는 것을 특징으로 하는 반도체기억장치.
12. 제11항에 있어서, 상기 제2제어회로는 상기 재생모드의 기간에 상기 제2백바이어스전압 발생회로를 비동작상태로 하는 것을 특징으로 하는 반도체기억장치.
13. 제12항에 있어서, 상기 재생모드는 최초에 상기 칼럼어드레스스트로브신호가 제1레벨에서 제2레벨로 변화하고, 다음에 로우어드레스스트로브신호가 상기 제1레벨에서 상기 제2레벨로 변화하는 것에 의해 개시되고, 상기 재생모드는 로우어드레스스트로브신호가 상기 제2레벨에서 상기 제1레벨로 변화하는 것에 의해 해소되는 것을 특징으로 하는 반도체기억장치.
14. 제13항에 있어서, 상기 제1백바이어스전압 발생회로가 동작상태로 되는 기간은 상기 재생모드의 기간보다도 짧은 것을 특징으로 하는 반도체기억장치.
15. 제11항에 있어서, 상기 반도체기억장치는 다이나믹형 랜덤액세스메모리인 것을 특징으로 하는 반도체기억장치.
16. 제11항에 있어서, 상기 재생모드는 CBR재생모드인 것을 특징으로 하는 반도체기억장치.
17. 제11항에 있어서, 타이밍신호를 출력하기 위한 타이밍발생회로 및 상기 재생모드로 될 때 상기 타이밍신호에 따라서 스테핑동작을 실행하여 재생어드레스 신호를 형성하기 위한 재생어드레스카운터를 또 포함하는 것을 특징으로 하는 반도체기억장치.
18. 제11항에 있어서, 상기 제1전류공급능력은 상기 제2전류공급능력보다도 큰 것을 특징으로 하는 반도체기억장치.
19. 재생모드를 갖는 반도체기억장치로써, 로우어드레스스트로브신호를 받기 위한 제1외부단자, 칼럼어드레스스트로브신호를 받기 위한 제2외부단자, 상기 제1 및 제2외부단자에 결합되고, 상기 로우어드레스스트로브신호와 상기 칼럼어드레스스트로브신호의 레벨과의소정의 조합에 의해서 상기 재생모드를 개시하기 위한 제1제어회로, 제1전류공급능력을 갖고, 반도체기억장치의 기판을 바이어스하기 위해 상기 기판에 결합된 제1백바이어스전압 발생회로, 제2전류공급능력을 갖고, 상기 기판을 바이어스하기 위해 상기 기판에 결합된 제2백바이어스전압 발생회로 및 상기 제1제어회로와 상기 제1 및 상기 제2백바이어스전압 발생회로에 결합되고, 상기 재생모드기간내의 소정의 제1기간에 상기 제1백바이어스전압 발생회로를 동작상태로 하고, 상기 재생기간내의 소정의 제2기간에 상기 제1백바이어스전압 발생회로를 비동작상태로 하기 위한 제2제어회로를 포함하는 것을 특징으로 하는 반도체기억장치.
20. 제19항에 있어서, 상기 제2제어회로는 상기 재생모드의 기간에 상기 제2백바이어스전압 발생회로를 비동작상태로 하는 것을 특징으로 하는 반도체기억장치.
21. 제19항에 있어서, 상기 재생모드에 있어서, 상기 제1백바이어스전압 발생회로가 동작상태로 되는 기간은 상기 제1백바이어스전압 발생회로가 비동작상태로 되는 기간보다도 짧은 것을 특징으로 하는 반도체기억장치.
22. 제19항에 있어서, 상기 반도체기억장치는 다이나믹형 랜덤액세스메모리인 것을 특징으로 하는 반도체기억장치.
23. 제19항에 있어서, 타이밍신호를 출력하기 위한 타이밍발생회로 및 상기 재생모드로 될 때 상기 타이밍신호에 따라서 스테핑동작을 실행하여 재생어드레스신호를 형성하기 위한 재생어드레스카운터를 또 포함하는 것을 특징으로 하는 반도체기억장치.

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