KR910002028B1 - Mos 집적회로로 구성된 다이나믹형 랜덤 액세스 메모리 - Google Patents

Mos 집적회로로 구성된 다이나믹형 랜덤 액세스 메모리 Download PDF

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KR910002028B1
KR910002028B1 KR1019830000793A KR830000793A KR910002028B1 KR 910002028 B1 KR910002028 B1 KR 910002028B1 KR 1019830000793 A KR1019830000793 A KR 1019830000793A KR 830000793 A KR830000793 A KR 830000793A KR 910002028 B1 KR910002028 B1 KR 910002028B1
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가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

MOS 집적회로로 구성된 다이나믹형 랜덤 액세스 메모리
제1도는 본 발명의 1실시예를 도시한 DRAM의 블럭도.
제2도와 제3도는 제1도의 DRAM의 리드/라이트 동작을 설명하기 위한 타이밍도.
제4도는 본 발명에 관한 자동 재생회로의 1실시예를 도시한 블럭도
제5도와 제6도는 각각 상기 자동 재생회로의 주요분분을 구체적으로 나타낸 1실예를 도시한 회로도.
제7도는 자동 재생동작의 예를 도시한 타이밍도.
제8도는 본 발명을 설명하기 위한 DRAM의 타이밍도.
제9도는 본 발명의 다른 실시예의 회로도.
본 발명은 MOS 회로로 구성된 다이나믹형 RAM(랜덤 액세리 메모리)에 관한 것이다.
다이나믹형 RAM(이하, DRAM이라 한다)은 정보를 기억하기 위한 여러개의 메모리 셀을 포함하고 있다. 메모리 셀은, 예를 들면 정보를 전하의 형태로 기억하는 커패시터와 어드레스 선택용의 절연 게이트형 전계효과 트랜지스터(이하, MOSFFT또는 MOS 트랜시스터라 한다)로 구성된다.
반도체 기판위에 현성된 DRAM에 있어서, 메모리 셀내의 상기 커패시터에 축적된 전하는 리크 전류등에 의하여 시간이 흐르면 감소하게 된다, 바꾸어 말하면, 메모리 셀에 기억되어 있는 정보는 시간이 경과하면 손실되어 버리게된다. 항상, 메모리 셀에 정확한 정보를 기억시켜 두기 위해서는 메모리 셀에 기억되어 있는 정보를 그 정보가 손실되어 버리기전에 리드해서 이것을 증폭하고, 증폭된 정보를 또다시 같은 메모리 셀에 라이트하는 동작, 소위 재생동작을 할 필요가 있다.
64K 비트의 DRAM에서의 메모리 샐의 재생동작은, 예를 들면 일본국 잡지(전자 기술)의 Vo1.23, No.3, pp.30-33에 기재된 것과 같이 자동 재생기능을 갖는 회로에 의하여 실행된다. 그 문헌에 표시된 DRAM은 재생 제어용의 외부단자를 갖는다. 이 외부단자에 소정 레벨의 재생 제어용 신호
Figure kpo00001
가 인가되는 것에 의해 DRAM내의 여러개의 메모리 셀이 자동적으로 재생된다.
그러나, 이때에 재생 제어용 외부단자를 DRAM에 마련해야하므로 그 외부단자분만큼 디바이스의 가격이 상승하게 된다.
상술한 64K 비트의 DRAM은 단일 전원으로 동작하도록 되고, 또한 어드레스 멀티플렉스 방식을 채용하는 것에 의하여 16개로 감소된 외부단자를 갖게된다. 즉, 그것은 16핀의 패키지에 내장된다. 그런데, DRAM의 기억용량은 반도체 집회적로 기술등의진보에 따라서 커지게 된다. 이에 따라서, 예를 들면 256K 비트와 같은 대용량이 DRAM를 만들 수가 있다.
그러나, K256 비트와 같은 대용량의 DRAM에 필요하게 되는 어드레스신호의 비트수는 64K 비트의 DRAM에 비해서 증가한다. 그래서256K 비트의 DRAM에, 예를들면 어드레스 멀티플렉스 방식을 채용하여도 이것을 상기의 64k 비트의 DRAM과 같은 16핀의 패키지에 내장하는 것은 곤란하다, 즉, 어드레스 멀티플렉스 방식을 채용하는 256K 비트의 DRAM에는 9핀의 어드레스 신호단자, 2핀의 어드레스 스트로브 신호단자(
Figure kpo00002
,
Figure kpo00003
), 1핀의 리드/라이트 신호단자
Figure kpo00004
,1핀의 출력신호단자(DOUT), 1핀의 입력신호단자(DIN), 2핀의 전원 공급단자(VDD)GND)가 필요하며, 이것만으로도 핀의총수가 16으로 된다. 따라서,256K 비트의 DRAM은 64K 비트의 DRAM에 작용되기 어려우므로 사용자에게 매우 사용하기 어려운 것이 되고 만다.
상술한 바와 같은 자동 재생동작을 가능하게 하기 위해서는 DRAM에 재생 제어신호를 공급한 필요가 있다. 그래서 재생 제어신호
Figure kpo00005
를 형성하는 특별한 외부회로를 DRAM 밖에 설치하지 않으면 안된다. 이와 같은 외부에 부착한 회로의 증가는 바람직하지 않다. 또한, 이때에는 DRAM의 외부단자에 공급되는 신호
Figure kpo00006
가 비교적 크게 지연되기 때문에 메모리의 액세스 주기가 필요 이상으로 길어진다는 결점이 있다. 즉 ,DRAM이 내장되는 프린트 기판등에 있어서 배선이 비교적 큰 배선 용량등을 갖는 것에 의해서 무거운 부하를 구성한다. 이로 인하여 배선에 신호지연이 일어난다. 그 결과, DRAM에 공급되어야할 신호
Figure kpo00007
를 고속화할 수가 없다는 제약이 발생한다.
본 발명의 목적은 외부단자수를 증가시키지 않고, 그안의 여러개의 메모리 셀의 재생이 자동적으로 실행되는 DRAM을 제공하는데 있다.
본 발명의 다른 목적은 외부에 부착한 회로를 작게 할수 있는 DRAM을 제공하는데 있다.
본 발명의 또다른 목적은 고속동작이 가능한 DRAM을 제공하는데 있다.
본 발명의 그밖의 목적과 새로운 특징은 이하의 설명과 도면에서 명확하게 될 것이다
DRAM은, 예를 들면 계산기의 기억장치로서 사용된다. 계산기에 있어서 데이터 처리의 중심이 되는 중앙 처리장치(이하 CPU라 한다)는 시스템 클럭에 따라서 그 동작이 제어된다. 이에 따라서 CPU에 의한 DRAM의 액세스는 CPU의 동작 특성과 시스템 클럭등에 의하여 결장되는 주기적인 타이밍으로 가능하게 된다. 그 결과, CPU가 DMAS을 액세스하는 것이 가능한 시기는 주기적으로 설정된다. 이것은 CPU에 의한 DRAM의 액세스가 상기의 어떠한 주기를 갖는 타이밍 신호(메모리 액세스 주기와 같은 주기를 갖는 타이밍 신호)에 의하여 제어되고 있다고 볼수 있다.
제8도 a에는 DRAM에 대한 CPU의 메모리 액세스 주기를 규정하는 타미밍 신호 AC의 타이밍도가 도시되어 있다. CPU에 의한 DRAM의 액세스의 개시는 타이밍 신호 AC가 고레벨로 되어 있을때는 실행할수가 없으며, 타이밍 신호 AC가 하강할때에만 가능하게 된다. 액세스된 DRAM의 메모리 어드레스로의 정보의 라이트 또는 리드는 타이밍 신호 AC가 저레밸로 되었을때에 실행된다. CPU는 프로그램등에 따라서 타이밍 신호 AC의 사이클에 1회 DRAM을 액세스 하던가 또는 타이밍 신호 AC의 여러 사이클에 1회 DRAM을 액세스한다. CPU가 타이밍 신호 AC의 2사이클에서 DRAM은 액세스하는 DRAM은 , 예를 들면 최초의 사이클에서 신호 AC의 하강시에는 액세스 되지않고, 다음의 사이클 신호AC의 하강시에 액세스된다.
DRAM에 있어서 디코더, 센스 증폭기, 입력 버퍼, 출력 버퍼 및 타이밍 발생회로와 같은 여러 종류의 내부회로는 저소비전력을 위해 다이나믹 회로로 구성된다. 다이나믹 회로에서의 여러가지 회로 노드는 미리프리차지 상태로 놓여진다. 그후의 활성기간에 있어서 각각 적절한 레벨로 변화된다.
DRAM에서의 여러가지 내부회로의 프리차지 기간은 CPU에 의하여 DRAM이 액세스 되어있지 않은 기간내에 설정된다. 프리차지는 DRAM의 액세스 기간을 단축할 수 있다. DRAM에서의 정보의 라이트 또는 리드 기간은 CPU에 의해서 DRAM이 액세스 되어 있는 기간에 의해서 결정된다.
이 두개의 기간으로 되는 DRAM의 액세스 주기는 프로그램등에 의해서 결정되는 타이밍 신호 AC의 사이클수에 비례하여 변화된다. 이에 따라서, 액세스 주기에서의 프리차지를 위한 프로그램등에 의해서 정해지는 타이밍 신호 AC의 사이클수에 따른 소정의 관계로 변화된다.
타이밍 신호 AC의 주기, 즉 메모리 액세스의 기본 주기는 동작속도가 빠른 대형계산기에 비해서 동작속도가 늦은 계산기, 예를 들면 마이크로 컴퓨터등에 있어서는 CPU의 동작속도가 늦으며, 또한 시스템 클럭의 주파수도 낮기 때문에 길어진다. 이에 따라서, DRAM이 CPU에 의하여 액세스 되지 않은 시간, 바꾸어 말하면 DRAM의 내부회로를 프리차지하기 위하여 CPU에 의해서 DRAM에 주어지는 시간은 길어진다. DRAM의 내부회로를 프리차지 하는데 실제로 필요한 시간 TP는 반도체 집적회로등의 진보에 따라서 짧아지고 있다. 그리하여 CPU에 의하여 DRAM에 주어지는 프리차지를 위한 시간 TPR은 실제로 DRAM의 내부회로에 의해 필요로 하는 프리차지 시간 TP보다도 길어지고 있다. 즉, 이 양자의 시간차는 길어져가고 있다. 이 시간차는 DRAM에 있어 아무런 의미가 없으며, 소위 데드타임이다.
본 발명에 따르면, 이 데드타임에서 DRAM의 메모리 셀이 재생된다.
본 발명에 따라서 다음의 실시예를 가지고 상세하게 설명하지만 적어도 다음 3가지의 동작을 실행시키는 자동 재생회로가 DRAM내에 설정된다. 즉, 자동 재생회로는 우선 DRAM의 내부회로의 프리차지를 실행시키고(기간 TP1), 이어서 바라는 메모리 셀의 재생을 실행시키며 (기간 TR), 그후 재차 프리차지를 실행시키는(기간 TP2) 동작 한다. 자동 재생회로에서의 이러한 동작은 내부회로의 프리차지를 위해서 CPU에 의해 DRAM에 주어지는 기간 TPR내에 이루어 진다.
자동 재생회로가 마련되는 것에 의해 데드타임 사이에 DRAM내의 바라는 메모리 셀의 재생이 이루어 진다. 그래서 CPU는 DRAM을 실질적으로 스테이틱형 RAM(이하, SRAM이라 한다)과 같이 액세스할 수가 있게 된다. 또한, 이 DRAM은 상술한 자동 재생기능을 갖는 DRAM에 의해 필요하게된 외부 재생 제어용의 제어신호
Figure kpo00008
가 필요없게 된다.
그래서, 특별한 외부회로를 DRAM의 외부에 설치하는 것이 불필요하게 된다. DRAM에 있어서 그 내부 회로에 형성되는 배선에 결합되는 기생용량과 같은 용량은 그들의 배선이 IC 가술에 의해서 형성되므로 비교적 작아진다. 그러므로 신호의 전단속도를 비교적 빠르게 하는 것도 가능하다. 즉, 상술한 바와 같이 제어신호
Figure kpo00009
가 외부회로에서 DRAM에 공급될때에 DRAM의 동작속도는 전달속도가 늦은 제어신호
Figure kpo00010
의 전달속도에 의해서 제한을 받게 된다.
본 발명에 따르면, 이와 같은 외부 제어신호가 불필요하게 되므로 DRAM의 동작속도를 향상시킬 수가 있게 된다,
각 메모리 셀의 유지정보를 보다 확실하게 하기 위하여 DRAM은 그것이 CPU에 의하여 액세스 되어있지 않은 상태와 상기의 타이밍 신호 AC가 저레벨로 되어있는 상태의 조합에 의해서 결정되는 기간에서도 부가적인 재생동작을 구성으로 하여도 된다. 부가적 재생동작을 가능하게 하기 위하여 CPU에 의한 액세스가 일어났는가를 검출하기 위한 검출회로가 DRAM내에 마련된다.
검출회로의 출력신호는, 예를 들면 제어신호로서 상술한 자동 재생회로에 공급된다. 이 구성에 따르면 DRAM이 액세스되어 있지않은 것이 검출회로에 의하여 검출되었으면, 자동 재생회로가 계속해서 동작된다.
제8도 b에는 재생동작의 타이밍도의 1예가 도시되어 있다. CPU에서 DRAM에 주어진 프리차지 시간 TPR의 최소값은 타이밍 신호 AC에 의해서 규정된다. DRAM이 시각 to까지 액세스 되어 있으면, 그 내부 회로의 프리차지는 시각 to에서 타이밍 신호 AC가 고레벨로 되는 것에 따라서 개시된다. 소정의 프리차지기간 TP1이 경과한 시각 t1에서 재생동작이 개시된다. 소정의 재생기간 TR이 경과한 시각 t2에서 재생동작이 완료된다. 시각 t2에서 재차 내부회로의 프리차지가 개시된다. 시각 t2에서 개시되는 프리차지 동작은DRAM의 재 액세스가 시각 t3까지 완료되는 것이 바람직하다. 따라서 시각 t2에서 t3까지의 기간 TP2는 DRAM의 내부화로에 의하여 필요하게 되는 프리차지 시간보다 길어진다.
액세스 가능 시각 t5에서 DRAM이 액세스 되지 않을을때, 즉 타이밍 신호 AC가 저레벨로 변화하였음에도 불구하고 , DRAM이 액세스 되지 않았을때에는 제8도 b의 점선으로 표시하는 바와 같은 재생동작이 다시 이루어 진다.
이때에 내부회로의 프리차지는 타이밍 신호 AC가 고레벨에서 저레벨로 하강할때에 이미 완료되어 있다. 따라서, 자동 재생회로는 즉시 바라는 메모리 셀의 재생동작을 할수 있도록 구성된다. 그리고, 상술한 회로의 재생동작 및 프리차지 동작은 기간 TR에서 여러번 하여도 좋으며, 이경우 그 기간 TR내에서 여러개의 메모리 셀의 재생을 할수 있게 된다.
이하, 본 발명의 실시예에 따라서 본 발명은 더욱 상세하게 설명된다.
제1도는 본 발명에 관한 DRAM의 1실시예를 도시한 블럭도이다. 제1도에 있어서, 점선으로 둘러싸여 있는 각 블럭은 공지의 반도체 제조기술에 의하여 하나의 반도체 기판위에 형성된다.
DRAM은 회로의 접지 전위 GND가 공급되는 접지단자, +5V의 전원전압 VDD가 공급되는 전원단자, 리드 데이터 신호 DOUT가 출력되는 출력단자, 라이트 데이터 신호가 공급되는 입력단자, 라이트 인에이블 신호
Figure kpo00011
가 공급되는 라이트 제어단자, 컬럼 어드레스 스트로브 신호가 공급되는 제어단자, 로우 어드레스 스트로부 신호가 공급되는 제어단자 및 어드레서 신호 Ao 내지 Ai 또는 Ai+1내지 AJ가 멀티플렉스되어 공급되는 어드레스 입력단자를 갖는다.
이 실시예의 DRAM은 다음에 기술하는 것과 같은 자동 재생회로(12)를 가지고 있지만, 이 회로(12)를 제어하기 위한 전용의 외부 제어단자는 가지고 있지 않다.
DRAM의 전원단자와 접지단자 사이에는 도면에 도시하지 않은 장치에서 출력되는 전원전압이 공급된다. 이로 인하여 DRAM을 구성하는 여러개의 내부회로는 동작상태로 된다. DRAM의 출력단자, 입력단자, 제어단자 및 어드레스 단자는 도시하지 않은 적당한 제어장치를 거쳐서 CPU에 결합된다.
메모리 어레이 자체의 구성은 공지된 것과 같으며, 매트릭스로 배치된 여러개의메모리 셀이 있다. 메모리 셀의 각각은 1M0S 트랜지스터/셀로 구성된다. 즉, 각각의 메모리 셀은 스위치 MOS 트랜지스터와 정보유자를 위한 커패시터로 구성된다. 스위치MOS 트랜지스터의 게이트는 메모리 셀의 선택단자로 간주되고, 스위치 MOS 트랜지스터의 드레인은 데이터의 입출력 단자로 간주된다. 매트릭스로 배치된 메모리 셀의 선택단자는 워드선 Wo내지 WK에 접속되고, 데이터 입출력 단자는 데이터선 DO,
Figure kpo00012
내지 Dm,
Figure kpo00013
에 접속되어 있다. 메모리 어레이는 또 메모리 셀로 부터의 데이터 리드에서 참조 전위를 결정하는 더미셀을 포함하고 있다.
워드선 WO내지 WK의 각각에는 로우 어드레스가 접속되어 있다. 워드선 WO∼WK는 로우 디코더 및 드라이버(3)의 출력단자에 접속되어 있다.
데이터선 DO,
Figure kpo00014
내지 Dm,
Figure kpo00015
는 센스 증폭기 (7)을 거쳐서 컬럼스위치(6)에 접속되어 있다. 인접한 1조의 데이터선, 예를 들면 DO와
Figure kpo00016
는 1쌍으로 되어 있다. 1쌍의 데이터선의 각각에는 컬럼 어드레스가 부여 되어 있으며, 또한 컬럼 스위치(6)에 의해서 선택된다.
도시한 로우 어드래스 버퍼(2), 로우 디코더 및 드라이버(3), 컬럼 어드레스 버터(4), 컬럼 디코더 및 드라이버(5) 센스 증폭기(7), 데이터 입력 버퍼(10) 및 데이터 출력 버퍼(11)등의 내부회로는 회로의 소비전력을 감소시키기 위하여 다이나믹 회로로구성된다. 즉 이들의 내부회로는 다이나믹하게 구동되는 프리차지용 MOS 트랜지스터와 같은 회로소자(도시하지않음)를 갖는다. 이러한 내부회로를 프리차지 상태로 하기위한 프리차지 펄스 및 이들 내부회로를 동작상태로 하기위한 제어 펄스는 신호 발생회로(8)에서 출력된다.
신호 발생회로(8)은 메모리 칩의 외부단자에서 공급되는 로두 어드레스 스트로브 신호
Figure kpo00017
가 저레벨에서 고레벨로 변화되는데 대응해서 내부회로에 공급하기 위한프리차지 펄스를 출력한다. 또, 신호 발생회로 (8)은 로우 어드레스 스트로브 신호
Figure kpo00018
및 컬럼 어드레스 스트로브 신호
Figure kpo00019
에 응답해서 제어 펄스를 출력한다.
제2도 및 제3도는 제1도에 도시한 DRAM의 리드 사이클과 라이트 사이클 동작을 도시한 타이밍도 이다.
다음에, 이 실시예에서는 DRAM의 개요를 제1도의 블럭도와 제2도 및 제3도의 타이밍도에 따라서 설명한다.
우선, 로우 어드레스 신호 AO∼ A1의 각각의 레벨이 메모리 어레이(1)내의 바라는 셀의 로우 어드레스를 선택하는 것과 같은 레벨로 선정된다. 그후
Figure kpo00020
신호가 저레벨로 된다. 신호 발생회로(8)(이하, SG(8)이라 한다) 은
Figure kpo00021
신호의 하강에 응답해서 제어신호 øARO를 출력한다. 신호 øARO가 출력되면, 프리차지 상태로 되어있던 로우 어드레스 버퍼(2)(이하 R-ADB라 한다)가 동작상태가 된다. 그 결과, 로우 어드레스 신호 A0∼A1가 로우 어드레스 버퍼(2)에 입력되어 래치된다. R-ADB(2)는 로우 어드레스 신호 A0내지 A1에 응답해서 진 레벨 (true level) 및 가 레벨(false level)의 내부 어드레스 신호
Figure kpo00022
내지
Figure kpo00023
를 발생한다. 여기서
Figure kpo00024
신호를 로우 어드레스 A0∼A1보다도 지연시키는 이유는 메모리 어레이의 로우 어드레스로서 로우 어드레스 신호 A0∼A1를 확실하게 R-ADB로 보내기 위함이다.
다음에
Figure kpo00025
신호에 대하여 소정의 시간만큼 지연된 신호øAR이 R-ADB(2)에 인가된다. 신호øAR이 출력되면, R-ADB에 의하여 발생된 내부 어드레스 신호
Figure kpo00026
는 로우 디코더 및 드라이버(이하 R-DCR이라 한다)(3)으로 출력된다. R-DCR(3)은 내부 어드레스 신호
Figure kpo00027
를 디코드한다. R-DCR(3)의 디코드 신호는 그중 선택하여야 할것만이 고레벨로 남고, 나머지 선택되지 않는 것은 저레벨로 된다.
다음에 신호 øAR에 대하여 소정시간만큼 지연된 신호 øX가 SG(8)로 부터 출력된다.
신호 øX가 출력되면, R-DCR(3)에 의하여 형성된 디코드 신호는 메모리 어레이(1)(이하 M-ARY(1)이라 한다)의 로우 어드레스선으로 송출된다. 여기서 øX를 AAR보다 지연 시키는 이유는 R-ADB(2)의 동작 완료후에 R-DCR(3)을 동작시키기 위함이다. 이렇게 해서 M-ARY(1)에 있어서의 로루 어드레스가 설정된다. 즉, R-DCR(3)의 2i+1개의 출력신호중 1개의 고레벨신호에 의하여 M-ARY(1)내의 한개의 로우 어드레선이 선택된다.
다음에 M-ARY(1)에서 선택된 한개의 로우 어드레스선에 접속되어 있는 각 메모리 셀에서 리드된 "1" 및 "0"의 정보에 대응하는 데이터 신호는 센스 중폭기(7)(이하 SA(7)이라 한다)에 의해서 증폭된다. 이 SA(7)의 중폭동작은 øPA가 입력되면 개시된다.
제2도 e에 도시되는 적당한 타이밍에 있어서 컬럼 어드레스 신호 Ai+1∼Aj의 각각의 레벨이 바라는 메모리 셀의 어드레스를 선택하는 레벨로 설정된다. 그후
Figure kpo00028
신호가 저레벨로 되고 SG(8)로 부터 신호 øACO가 출력되면, 컬럼 어드레스 신호 Ai+1∼Aj는 컬럼어드레스 버퍼(4)(이하 C-ADB(4)라 한다)에 입력되어 래치 된다. 여기서
Figure kpo00029
신호를 컬럼 어드레스 신호Ai+1∼Aj보다 지연시키는 이유는 메모리 어레이에서의 컬럼 어드레스 신호를 확실하게 C-ADB로 보내기 위해서이다.
다음에
Figure kpo00030
신호에 대해서 지연된 øAC가 SG(8)로부터 출력되어 이것이 C-ADB(4)에 인가된다. C-ADB(4)는 신호øAC가 입력되면 컬럼 어드레스 신호에 대응한 내부 어드레스 신호
Figure kpo00031
내지 aj,
Figure kpo00032
를 컬럼 디코더 및 드라이버(5)(이하, C-DCR(5)라 한다)로 송출한다. C-DCR(5)는 R-DCR(3)과 동일한 동작에 의해서 2j+1개의 디코드 신호를 발생한다. 디코드 신호중에서 내부 어드레스 신호의 조합에 대응한 1개가 고레벨로 된다. 다음에 신호 øAC에 대하여 지연된 신호 øY가 C-DCR(5)에 인가되고, 디코드 신호는 신호 øY가 발생되는 것에 의해서 C-DCR(5)로부터 출력되어 컬럼 스위치 (이하, C-SW라 한다)(6)으로 송출한다. 이와 같이하여 M-ARY(1)에서의 컬럼 어드레스가 설정된다. 즉, M-ARY(1)에 있는 비트선중 한개가 C-SW(6)에 의하여 선택된다.
이와 같은 로우 어드레스와 컬럼 어드레스의 설정에 의하여 M-ARY(1)내의 하나의 메모리 어드레스가 설정된다.
다음에 설정된 어드레스에 대한 리드 및 라이트 동작을 설명한다.
리드 모드는
Figure kpo00033
신호의 고레벨에 의해서 지시된다.
Figure kpo00034
신호는
Figure kpo00035
신호가 저레벨이 되기 전에 고레벨로 된다. 리드 동작의 준비는
Figure kpo00036
산호가 고레벨이 되는 것으로서 이루어 진다. 따라서,
Figure kpo00037
신호가 미리 고레벨로 되면, 리드 동작의 준비는
Figure kpo00038
신호가 저레벨로 되는 것으로서 M-ARY(1)의 하나의 어드레스가 설정되기 전에 이루어 진다. 그 결과, 리드 개시 시간을 단축할 수 있게 된다.
Figure kpo00039
계통의 신호인 신호 øOP가 SG(8)로부터 출력되면, 이에 따라 데이타 출력 버퍼(11)에 포함된 도시하지 않은 출력 증폭기가 활성으로 된다. 설정된 어드레스로부터 리드된 정보, 즉 C-SW(6)을 거쳐서 공급된 정보는 활성으로 된 출력 증폭기에 의해서 증폭된다. 증폭된 정보는 데이터 출력 버퍼(11)(이하, COB라 한다)을 거쳐서 데이터 출력단자(DOUT)에 리드된다. 이와 같이 하여 리드가 이루어진다.
Figure kpo00040
신호가 고레벨로 되면, 리드 동작은 완료한다. 라이트 모드는
Figure kpo00041
신호의 저레벨에 의해서 지시된다. 신호 øRW는 저레벨의
Figure kpo00042
신호와 저레벨의
Figure kpo00043
신호에 의해서 고레벨로 된다. 신호 øRW는 데이터 입력 버퍼(10)(이하, DIB라 한다)에 인가된다. DIB는 고레벨의 신호 øRW에 의해서 활성으로 되어 이때 입력 데이터 단자(DIN)으로부터의 라이트 데이터를 C-SW(6)으로 송출한다. 라이트 데이터는 C-SW(6)을 거쳐서 M-ARY(1)의 설정된 어드레스로 송출된다 그결과, 라이트 동작이 이루어진다.
라이트 동작에 있어서, DOB(11)은 신호 øRW의 반전 신호, 즉 저레벨의 신호 øRW가 인가되는 것으로 불활성으로 된다. 이로 인하여 라이트 동작시에 있어서 데이터의 리드가 이루어지지 않게 된다. 각 클럭 øX와 øY등은 상술한 바와 같이 어드레스 스토로브신호(
Figure kpo00044
신호,
Figure kpo00045
신호)를 받는 SG(8)에서 상기 어드레스 스토로브신호에 의해서 형성된다. 또한, 클럭 øRW는 리드/라이트 클럭 발생회로(9) (R/W-SG)에서 상기의
Figure kpo00046
신호와 SG(8)로부터의 출력신호에 의해서 형성된다.
이 실시예의 DRAM은 외부단자의 증가를 필요로 하지않는 자동 재생회로(12) (이하 REF(12)라 한다)를 갖는다. 이 REF(12)는 외부 단자로부터 공급되는 어드레스 스토로브 신호중의
Figure kpo00047
신호에 의해서 재생동작에 필요한 클럭 및 어드레스 신호를 형성한다.
이 REF(12)의 실시예의 구체적인 블럭도가 제4도에 도시되어 있다. 다음에 REF(12)의 동작을 제4도에 도시된 블럭도에 따라서 설명한다.
외부단자로부터 공급된
Figure kpo00048
신호는 발생회로 PG에 입력된다. 펄스 발생회로 PG는
Figure kpo00049
신호의 프리차지 레벨(전원전압 VDD레벨)로의 상승 타이밍에 대하여 D-RAM의 내부 회로의 프리차지에 필요한 시간만큼 지연되어 발생되고, 또한 상기의
Figure kpo00050
신호의 하강에 동기해서 리세트 레벨로 되는 펄스 ø1을 형성한다. 특히 제한되어 있지 않으나, 이 실시예에서는 펄스 ø1의 리세트를 위해서 SG(8)에서 형성된 내부 어드레스 스토로브 신호 RAS1(
Figure kpo00051
의 반전신호)이 펄스 발행회로 PG에 공급된다.
펄스 ø1은 발진회로 OSC의 동작 개시 신호로서 사용된다. 발진회로 OSC는 재생주기를 설정하는 펄스 ø2를 형성한다. 펄스 ø2의 주기는 제8도 또는 제7도등을 이용한 설명에서 기술한 또는 다음에 기술하는 메모리 액세스 주기 T에 대하여 소정의 분할비를 갖도록 설정된다. 펄스 ø2는 신호 발생회로 SG' 및 카운터 COUNT로 전달된다.
신호 발생회로 SG'는 펄스 ø2가 고레벨로 되면, 재생 동작을 하는데 필요한 클럭, 구체적으로 통상의 동작 사이클에 사용되는 클럭 øX, øPA에 해당되는 클럭 øX', øPA'를 형성한다. 클럭 øX',와 øPA'는 제1도에 도시한 R-DCR(3) 및 SA(7)에 공급된다.
카운터 회로 COUNT에 공급되는 펄스 ø2의 수는 재생 사이클 수와 대응된다. 카운터 회로에 의하여 카운트 되는 펄스수는 재생 어드레스와 대응된다. 따라서, 카운터 회로 COUNT는 재생 사이클 카운트 하는 것에 의하여 순차로 재생 어드레스를 내 보낸다. 카운타 회로 COUNT의 계수 출력 신호는 R-DCR(3)의 어드레스 입력 단자에 전달된다. 카운터 회로 COUNT는, 예를 들면 2i+1진의 카운터 회로로 구성된다.
그리고, R-ADB(2)로 부터 출력되는 어드레스 신호와 카운터 회로 COUNT로부터 출력되는 어드레스 신호를 선택하기 위한 도시하지 않은 멀티플렉서등이 R-DCR(3)의 어드레스입력단자 측에 마련되어 있다. R-DCR(3)에서의 멀티 플렉서는 그 동작이 어드레스 스트로브신호
Figure kpo00052
에 의하여 제어된다. 특별히 제한되어 있지 않으나, 카운터 회로 COUNT의 어드레스 신호는 어드레스 스트로브신호
Figure kpo00053
가 고레벨일때에 R-DCR(3)에 전달된다. 이에 대하여 R-ADB(2)의 어드레스신호는 어드레스 스트로브신호
Figure kpo00054
가 저벨일때에 R-DCR(3)으로 전달된다.
제5도에는 펄스 발생회로 PG 및 발진회로 OSC의 구제적인 1실시예의 회로도가 도시되어 있다. 제5도는에는 설명을 간단하게 하기 위하여 N채널 MOS 트랜지스터에의하여 구성된 기본적인 회로가 도시되어 있다. 구체적으로 집적회로로서 실현할때에는 다음의 설명에서 기술하는 원칙에 따라 여러가지의 변형예가 고려된다. 펄스 발생회로 PG는 다음의 각 회로 소자로 구성되어 있다. 게이트에
Figure kpo00055
신호가 인가되는 MOS트랜시스터 Q1과 커패시터 C1에 의해 적분회로가 구성되어 있다. 이 적분회로의 출력신호 A는 구동 MOS 트랜지스터 Q5의 게이트에 인가된다. 적분 회로의 시정수와 구동 MOS트랜지스터 Q5의 임계값 전압 VL의 적당한 설정에 의해서
Figure kpo00056
신호에 대한 소정의 지연 시간이 설정된다. 구동 MOS 트랜지스터 Q5의 드레인에는
Figure kpo00057
신호로 구동되는 MOS 트랜시스터 Q2가 접속되어 있다. 출력신호 B는 구동 MOS 트랜지스터 Q6과부하 MOS 트랜지스터 Q3으로 구성된 인버터회로에 입력된다. 이 인버터 회로(Q6,Q3)의 출력단자로부터
Figure kpo00058
신호의 프리차지 레벨로의 상승 타이밍에 대하여 DRAM의 각 내부회로의 프리차지에 요하는 시간 만큼 지연에서 상승 펄스 ø1이 출력된다. 이 펄스 ø1의 하강을
Figure kpo00059
신호에 동기시키기 위하여 커패시터 C1과 회로의 접지점 사이에 접속되어 RAS1신호가 게이트에 공급되는 리세트용의 MOSFET Q4와 구동 MOS 트랜지스터 Q6에 병렬로 접속되어 RAS1신호가 게이트에 인가되는 리세트용의 MOSFET Q7이 마련되어 있다.
RAS1신호는 상술한 바와 같이 SG(8)에 형성되어야 할
Figure kpo00060
신호에 대한 반전신호이다.
발진회로 OSC는 링 형상으로 접속된 2개의 인버터 회로로 구성된다. 각 인버터 회로의 부하 MOS 트랜지스터 Q8∼Q10의 게이트에는 펄스ø1이 인가된다.
따라서, 발진회로 OSC는 펄스ø1에 의해서 그 발진동작 개시 및 정지가 제어되는 제어 발진회로를 구성하고 있다.
각 인버터 회로에는 소정의 발진 주기를 얻기 위한 커패시터 C2∼ C4가 결합되어 있다. 발진회로 OSC는 또 발진 출력 펄스 ø2를 상기
Figure kpo00061
신호에 동기시켜서 리세트 시키기 위하여 RAS1신호가 게이트에 인가되는 리세트용 MOS 트랜지스터 Q14를 가지고 있다.
다음에 제5도에 도시한 회로의 동작을 제7도의 타이밍도에 따라서 설명한다.
우선,
Figure kpo00062
신호가 고레벨로 상승하는 것에 의하여 앞에서의 메모리 사이클(메모리 액세스 주기)이 종료되어 다음의 메모리 사이클(메모리 액세스 주기) T가 개시된다. 적분 출력신호 A는
Figure kpo00063
신호의 상승이 응답해서 제7도 b와 같이 상승한다. 펄스 ø1은 적분 출력신호 A가 MOS 트랜지스터 Q5의 논리 임계값전압 VL에 달하면 제7도의 c(ø1)와 같이 상승한다. 발진회로 OSC는 펄스 ø1고레벨로 되는 것에 의하여 활성화로 된다. 그 결과, 펄스 ø2는 펄스 ø1의 고레벨로의 상승에 의해서 제7도의 D(ø2)와 같이 형성된다.
펄스 ø2의 상승 특성 및 주기는 발진회로 OSC를 구성하는 MOS 트랜지스터의 각각의 콘덕턴스 특성 및 커패시터의 커패시턴스에 의해서 결정된다. 예를 들면, 펄스 ø2의 고속 상승은 커패시터 C4의 충전속도를 상승시키는 것에 의해서 가능하게 된다. 펄스 ø2의 고레벨 기간은 구동 MOS 트랜지스터 Q11에 의하여 결정되는 커패시터 C2의 방전속도와 부하 MOS 트랜지스터 Q9에 의해서 결정되는 커패시터 C3의 충전속도 및 MOS 트랜지스터의 임계값 전압등에 의해서 정해진다.
펄스 ø2는 메모리 사이클(메모리 액세스 주기) T내에 있어야할 저레벨 기간 및 고레벨 기간 T1∼T6이 있다.
펄스 ø2는 기간 T1에 있어서 저레벨로 되어 있다. 이 기간 T1내, 즉 펄스 발생회로 PG 및 발진회로 OSC의 응답 지연시간내에서 내부 회로는 프리차지되어 있다.
펄스 ø2기간 T2에 있어서 고레벨로 된다. 이 기간T2에서 재생 동작이 이루어진다. 특히, 제4도에 도시한 카운터 회로 COUNT로부터의 어드레스신호가 제1도에 도시한 R-DOR(3)에 입력된다. R-DOR(3)은 REF(12)회로내의 SG'로부터 출력된 ø'X와 상기 어드레스 신호를 받는 것에 의해, 이 어드드레스 신호에 의해 결정되는 메모리 셀 군을 선택한다. 선택된 메모리 셀 군으로부터의 정보는 제1도에 도시한 센스 증폭기 SA(7)에 입력된다. 이 센스 증폭기 SA는 상기 SG'로부터 출력된 신호 øPA'에 의하여 상기 정보를 증폭한다. 증폭된 정보는 다시 상기의 메모리 셀 군에 라이트된다. 그리고, 제4도에 도시한 카운터 회로 COUNT는 펄스 ø2가 하강할때에 이 하강 에지에 동기해서 계수 동작을 한다. 그 결과, 카운터 회로 COUNT의 계수의 값은 +1(또는 -1)만이 갱신된다.
펄스ø2는 기간 T3에 있어서 재차 저레벨로 된다. 이에 대응해서 재생 동작시에 동작된 회로 R-DCR(3) 및 SA(7)이 프리차지 된다.
메모리 사이클(메모리 액세스 주기) T에 있어서 리드 또는 라이트가 이루어질때에
Figure kpo00064
신호는 제7도에 실선
Figure kpo00065
로 도시하는 것과 같이 저레벨로 변화된다.
그리고, 기간 T3에 있어서 개시되는 내부 회로의 프리차지는
Figure kpo00066
신호가 저레벨로 변화될때에 완료되어야 한다. 그리하여 펄스 ø2는 주기의 메모리 사이클에 맞추어서 설정된다.
Figure kpo00067
신호가 하강하면, 이에 대응해서 펄스 ø1,ø2는 저레벨로 리세트된다. 그리해서, 신호 ø'X, 및 øPA'는 REF(12)회로로부터 더 이상 출력되지 않는다.
Figure kpo00068
신호의 하강에 있어서 라이트 또는 리드 동작을 위해 필요로 하는
Figure kpo00069
신호
Figure kpo00070
신호가 변화된다. 이러한 신호의 변화에 의해, 제1도에 도시한 R/WSG(9) 및 SG(8)로부터 라이트 동작에 필요한 신호 또는 리드 동작에 필요한 신호가 출력된다. 이때에 R-DCR(3)의 어드레스 입력단자측에 설치된 어드레스 멀티플렉서는
Figure kpo00071
신호가 저레벨이기 때문에 어드레스 버퍼 R-ADB로부터 공급되는 어드레스 신호를 선택한다. 어드레스 신호 A0내지 Aj에 의해서 지시된 메모리 셀이 메모리 어레이 M-ARY(1)의 내부로부터 선택되어 그 메모리 셀에 정보의 라이트 또는 리드가 이루어진다. 즉, 앞에서 제2도 및 제3도를 이용하여 설명한 메모리 셀의 정보 라이트 동작 또는 리드 동작이 이루어진다.
이에 대하여 메모리 사이클(메모리 액세스 주기) T에 있어서 DRAM이 선택되지 않을때에는
Figure kpo00072
신호는 제7도의 점선으로 도시한 바와 같이 고레벨인채로 된다. 이때에 발진회로 OSC는 발진을 계속하게 된다. 이로 인하여 펄스 ø2는 기간 T4에서 재차 고레벨로 상승된다. 카운터 회로 COUNT내의 +1(또는 -1)로된 로우 어드레스에 의해서 지시된 메모리 셀 군에 대한 재생 동작이 기간 T2와 마찬가지로 실행한다.
펄스 ø2가 재차 저레벨로 되는 기간 T5에서는 기간 T3과 같이 재차 DRAM의 내부 회로의 프리차지 동작이 이루어진다. 그리고 +1(또는 -1)로된 로우 어드레스, 즉 갱신된 재생 어드레스를 갖는 메모리 셀군의 재생동작이 기간 T6에서 이루어진다. 그리고, 회로동작이 다음의 메모리 사이클로 이동한다.
다음에 같은 동작이 반복된다. 따라서, 어느 메모리 사이클(메모리 액세스 주기)에 있어서 리드 또는 라이트 동작이 이루어질때에는 1회만 재생 동작이 이루어지고, 리드 또는 라이트를 하지 않을때에는 3회(다른 3개의 로우어드레스)이 재생 동작이 이루어진다.
제6도는 제5도에 도시한 기본적 회로 구성의 변형예의 회로도이다.
이 제6도의 실시예의 회로 구성은 제5도의 펄스 발생회로 PG와 같은, 즉 MOS 트랜지스터 Q1∼Q7로 구성된 펄스 발생회로 PG와 그 출력측에 결합된 지연히로 DLY으로 구성되어 있다. 지연회로 DLY에 의해서 지연된 출력신호는 펄스 발생회로 PG로 피드백된다. 즉, 상기 지연회로 DLY의 출력신호는 펄스 발생회로 PG에서의 커패시터 C1과 병렬로 마련된 구동 트랜지스터 Q16으로 피드백된다. 피드백 접속에 의해서 펄스 발생회로 PG와 지연회로 DLY는 실질적으로 하나의 제어 발진회로를 구성한다. 제6도에 도시된 회로 구성에서 출력되는 펄스 ø'2의 주기는 부하 MOS 트랜지스터 Q1과 커패시터 C1으로 되는 적분회로에 의해서 설정되는 지연시간과 지연회로 DLY에 의해서 설정되는 지연시간에 의해서 결정된다.
제6도의 회로가 이용되었을때에는 기간 T1,T3,T5가 적분회로로 설정되고, 기간 T2,T4,T6이 지연회로로 설정되게 되는 것이다.
이 실시예에는 외부 단자를 설정하지 않고, 자동 재생 동작을 실행할 수 있으므로, 예를 들면, 16핀의 패키지에 자동적으로 재생을 하는 기능을 부가한 256K 비트의 DRAM을 내장할 수가 있다. 또한 64K 비트의 DRAM인때에는 거기에 상기 재생 기능을 부가한 후에 1핀을 남길 수가 있기 때문에 이 핀을 이용해서 다른 새로운 기능을 부가 할 수가 있다. 더욱이, 이 실시예에 있어서는 내부 회로에 의해 형성된 펄스 ø'2에 의해서 재생 동작이 이루어지기 때문에 각각의 내부회로의 동작 속도에 대응하여 각 기간 T1과T2등의 설정이 가능하게 되어 메모리 사이클 T의 고속화를 도모할 수가 있다.
그리고, 메모리 사이클(메모리 액세스 주기)은 DRAM이 사용되는 계산기의 중앙 처리 장치(CUP)의 기계 사이클에 의존한다. 따라서, 예를 들면 마이크로 컴퓨터등의 1칩 CUP의 고속화에 충분히 대응할 수 있는 DRAM을 얻을 수가 있다. 또한 종래와 같은 제어신호
Figure kpo00073
가 불필요하게 되기 때문에 메모리 시스템 제어 회로가 간소화되고, DRAM를 실질적으로 스테이틱형 RAM과 같이 사용할 수가 있다.
본 발명의 DRAM을 동작 속도가 빠른 대형 계산기의 기억장치로서 사용하고자 할때 상술한 자동 재생 동작을 실질적으로 할 수 없게 되어 버린다. 즉, 대형 계산기에 있어서는 빠른 동작 속도가 필요하게 되는 것에 따라서 메모리 액세스 주기가 짧게 설정된다. 따라서 DRAM의 내부 회로를 프리차지 하기 위하여 CUP에 의해서 DRAM에 주어지는 시간은 DRAM의 내부 회로를 프리차지 하기 위하여 꼭 필요로하는 정도의 짧은 값으로 된다. 이 짧은 시간내에서는 실시예의 자동 재생에 따른 재생 동작을 하는 것은 곤란하게 된다.
그러나, 이것은 본 발명의 DRAM을 고속의 용도로 사용할 수가 없다는 것을 필연적으로 의미하고 있는 것은 아니다.
제5도 및 제6도에 도시한 것과 같은
Figure kpo00074
신호의 펄스폭을 검출하는 회로, 즉 MOSFET Q1,Q4및 커패시터 C1로된 적분회로와 그 적분회로의 출력신호를 받는 MOSFET Q5로된 회로를 REF 회로에 설치한 DRAM은, 예를 들면 동작속도가 빠른 대형 계산기의 기억 장치로서 사용할 수도 있다.
이와 같은 용도로서의 사용을 가능하게 하기 위하여 검출 회로에 의해서 검출 가능한 시간이 DRAM의 내부 회로를 프리차지 하기 위하여 꼭 필요한 시간 보다도 약간 길게 설정된다. 검출회로의 검출시간은 구체적으로 상기한 적분회로와 그 출력을 받는 MOSFET Q5에 의해서 설정된다.
이와 같이 하면, 동작 속도가 늦은 마이크로 컴퓨터의 사용등에 있어서는
Figure kpo00075
신호가 프리차지 레벨에 있을때 상기 PG로부터 신호 ø1이 출력된다. 그 결과 자동 재생이 이루어진다. 이에 대해서 동작 속도가 빠른 대형 계산기등의 사용에 있어서 PG에서 신호 ø1이 출력되지 않는다. 따라서, 자동 재생 동작은 할 수가 없게 된다. 이때에 본 발명을 적용한 DRAM은 통상의 DRAM과 같이 사용할 수가 있게 된다. 즉, 본 발명을 적용한 DRAM도 통상의 DRAM과 같이, 예를 들면 소위
Figure kpo00076
온리 재생에 의하여 이를 구성하는 메모리 셀의 재생이 이루어진다. 그리하여 본 발명을 적용한 DRAM의 적용 범위는 매우 광범위하게 된다.
본 발명은 상기의 실시예에 한정되지 않는다.
예를 들면, 제7도에 있어서, 재생 동작을 위한 펄스 ø1는 기간 T3,T4및 T5의 사이가 저레벨인 펄스라도 좋다. 또한 기간 T2만이 고레벨인 펄스라도 된다. 이와 같은 펄스는, 예를 들면 상기 발진회로 OSC의 펄스 ø2를 이용하여 소정의 논리 게이트 회로 및 카운터 회로등에 의하여 기간 T4또는 기간 T4및 T6의 고레벨의 변화를 제한하는 것 등에 의해서 형성할 수 있다.
그리고, 제4도에 있어서 재생동작을 위한 카운터 회로 COUNT는 2i+2진 회로로되어 카운트의 1순환의 전반부에서만 재생동작을 하도록 어드레스 신호를 출력하는 것이라도 된다.
이때에, 카운터 회로의 최상위 비트 신호에 의하여 펄스 ø2의 발생을 금지하도록 하면 좋다. 이는, 예를들면 메모리 사이클과의 관계에서 필요이상으로 재생동작이 이루어지는 것에 의한 소비전류를 삭감할 수가 있다는 이점을 갖는다.
또한, 타이머 회로등으로 구성된 펄스 폭 검출회로를 설치하여 장시간 메모리의 유지상태인 것을 검출하고, 상기 재생주기를 전환하도록 하는 것이라도 된다. 즉, 제7도에 있어서, 기간 T4,T6의 재생동작을 생략하기 위해서 타이밍을 전환하는 것이라도 된다. 이때에도 필요이상으로 재생동작을 실행하는 것으로부터 소비전력의 삭감을 도모할 수가 있다.
DRAM의 시스템의 구성은 여러 종류로 변형할 수가 있는 것이다.
제9도는 다른 실시예에 따른 자동 재생회로(12)의 블럭도를 도시한 것이다. 이 실시예에의 자동 재생 회로(12)는 제4도의 실시예와 대략 대응하지만 제4도에 도시한 것과 같은 신호 발생회로 SG'를 가지고 있지 않다. 펄스 발생회로 PG, 발진회로 OSC 및 카운터 회로 COUNT는 제4도와 같다.
발진회로 OSC의 출력신호 ø2는 신호 발생회로(8)로 공급된다.
신호 발생회로(8)은 제4도의 실시예와 다르며, 발진회로 OSC의 출력신호 ø'2를 의사 로우 어드레스 스트로브 신호로 간주되도록 적당하게 구성된 그의 내부 회로를 갖는다. 그리고, 제1도에 도시한 데이터 출력 버퍼 DOB의 동작은 재생 동작 중에는 필요하지 않는다. 따라서, 신호 발생회로(8)은 의사 어드레스 스트로부 신호가 공급되어도 신호 øOP의 출력을 금지하기 위해서 적당한 금지회로를 가지고 있다.
제9도의 회로 동작은 제4도의 회로와 유사하다.
즉, 회로의 외부 단자에 공급되는 로우 어드레스 스트로브신호
Figure kpo00077
가 저레벨에서 고레벨로 되면, 신호 발생회로(8)은 제1도에 도시한 내부 회로를 프리차지 상태로 하기 위한 프리차지 펄스를 발생한다. 로우 어드레스 스트로브신호
Figure kpo00078
가 고레벨되는 것에 대응하여 저레벨로 되는 신호 RAS1이 신호 발생회로(8)로부터 출력된다.
이들에 응답해서 펄스 발생회로 PG는 제4도의 신호 ø1과 같은 신호 ø1을 출력한다. 발진회로 OSC는 펄스 발생회로 PG의 출력신호 ø1에 응답해서 고레벨의 재생펄스 ø2를 출력한다.
신호 발생회로(8)은 재생펄스 ø2에 응답하여 제어펄스 øX,øPA등을 출력한다. 이때에 제어 펄스 øOP는 상술한 바와 같이 출력되지 않는다. 제어 펄스 øX,øPA등에 의해서 재생동작이 실행된다.
발진회로 OSC에 의해서 결정되는 소정의 기간후에 재생펄스 ø2가 재차 저레벨로 된다.
신호 발생회로(8)은 재생 펄스 ø2의 고레벨에서 저레벨의 변화에 응답하여 제1도에 도시된 내부 회로를 프리차지 상태로 하기 위한 프리차지 펄스를 발생한다.
프리차지 동작이 개시되고 나서 소정 기간이 경과하였음에도 불구하고 DRAM이 액세스되지 않으면, 즉 외부의 로우 어드레스 스트로브신호
Figure kpo00079
가 저레벨이 되지 않으면 재차 발진회로 OSC로부터 고레벨의 재생펄스 ø2가 출력된다. 이에 대응하여 다시 재생동작이 개시된다.
외부의 로우 어드레스 스트로브신호
Figure kpo00080
가 고레벨로부터 변화되었을때에는 이에 대응해서 제4도의 실시예와 같이 신호 발생회로(8)로부터 적당한 제어펄스가 발생된다.
또한, 펄스 발생회로 PG를 외부의 로우 어드레스 스트로브 신호에만 응답시키기 위하여 신호 발생회로(8)로부터 발생되는 신호 RAS1은 외부의 로우 어드레스 스트로브 신호에 응답되지만, 재생 펄스 ø2에는 응답되지 않는다. 제9도의 실시예의 회로는 제4도에 도시한 것과 같은 신호 발생회로 SG'를 필요로 하지 않는다.
이에 대응해서 회로의 소자수를 감소시킬 수가 있게된다.

Claims (23)

  1. 주기적으로 재생해야할 필요가 있는 메모리셀, 프리차지상태로 되고 그후에 동작상태로 되는 내부 회로(7,9,10,11), 다이나믹형 랜덤 액세스 메모리에 공급되는 어드레스 스트로브신호에 응답하여 상기 메모리셀을 액세스하는 수단(2,3,4,5,6)을 포함하는 다이나믹형 랜덤 액세스 메모리에 있어서, 상기 어드레스 스트로브신호(
    Figure kpo00081
    )의 공급이 상기 다이나믹형 랜덤 액세스 메모리에 대해서 금지된 것을 검출하는 것에 따라서 재생펄스(ø2)를 발생하는 펄스 발생회로(PG,OSC), 상기 재생펄스(ø2)를 카운트하여 재생 어드레스 데이터
    Figure kpo00082
    를 형성하는 어드레스 카운터(COUNT)를 포함하고, 상기 어드레스 카운터에 의해 지정되는 메모리셀의 재생 타이밍은 상기 다이나믹형 랜덤 액세스 메모리의 상기 어드레스 스트로브신호(
    Figure kpo00083
    )의 공급 금지에 따른 재생펄스에 의해 결정되는 다이나믹형 랜덤 액세스 메모리.
  2. 특허청구의 범위 제1항에 있어서, 또 상기 다이나믹형 랜덤 액세스 메모리로의 상기 어드레스 스트로브신호(
    Figure kpo00084
    ,
    Figure kpo00085
    )의 공급이 금지될때, 상기 내부회로를 프리차지된 상태로 하는 프리차지 펄스를 발생하며, 상기 어드레스 스트로브신호(
    Figure kpo00086
    )가 상기 다이나믹형 랜덤 액세스 메모리로 공급될때, 상기 내부회로를 동작상태로 하기 위한 제어펄스를 발생하는 신호 발생회로(8)을 포함하는 다이나믹형 랜덤 액세스 메모리.
  3. 특허청구의 범위 제2항에 있어서, 상기 펄스발생회로(PG,OSC)는 상기 다이나믹형 랜덤 액세스 메모리로의 어드레스 스트로브신호의 공급금지를 검출하고, 상기 어드레스 스트로브신호의 공급금지의 검출에 따라 검출출력신호(ø1)을 발생하는 제1회로(PG)와 상기 제1회로의 검출출력신호에 따라 가동되고, 상기 검출출력신호의 수신에 응답하여 재생신호(ø2)를 발생하는 제2회로(OSC)를 포함하는 다이나믹형 랜덤 액세스 메모리.
  4. 특허청구의 범위 제3항에 있어서, 상기 제2회로(OSC)는 제어발진회로로 구성되며, 또 상기 제1회로의 검출출력신호(ø1)에 따라서 상기 제어발진회로의 개시시간과 정지시간을 제어하여 상기 어드레스 스트로브신호가 상기 다이니막형 랜덤액세스 메모리에 공급되지 않는 동안 재생펄스(ø2)를 주기적으로 발생하는 수단을 포함하는 다이나믹형 랜덤 액세스 메모리.
  5. 특허청구의 범위 제4항에 있어서, 상기 제1회로(PG)는 적분회로로 구성되는 지연회로를 포함하며, 상기 다이나믹형 랜덤액세스 메모리로의 어드레스 스트로브신호의 공급이 금지되었을때, 프리차지동작이 개시되는 상기 내부회로의 프리차지 동작이 종료된 후에 재생펄스가 발생되도록 상기 지연회로의 지연시간이 설정되는 다이나믹형 랜덤 액세스 메모리.
  6. 특허청구의 범위 제5항에 있어서, 상기 제어발진회로로부터 전달되는 하나의 재생펄스와 이에 따라 출력되는 다른 하나의 재생펄스 사이의 시간간격을 상기 내부회로(7,9,10,11)을 프리차지하는데 요구되는 시간간격보다 길게 설정하는 수단을 포함하는 다이나믹형 랜덤 액세스 메모리.
  7. 특허청구의 범위 제2항에 있어사, 상기 펄스발생회로(PG,OSC)는 적분회로로 구성되는 지연회로를 포함하며, 상기 다이나믹형 랜덤 액세스 메모리로의 어드레스 스트로브신호의 공급이 금지될때 프리차지 동작이 개시되는 상기 내부회로(7,9,10,11)의 프리차지동작이 종료된후에 재생펄스가 발생되도록 상기 지여회로에 대한 지연시간이 설정되는 다이나믹형 랜덤 액세스 메모리.
  8. 특허청구의 범위 제2항에 있어서, 상기 펄스발생회로(PG,OSC)는 어드레스 스트로브 신호(
    Figure kpo00087
    )에 의해 그의 동작이 제어되는 제어발진회로로 구성되는 다이나믹형 랜덤 액세스 메모리.
  9. 특허청구의 범위 제2항에 있어서, 상기 어드레스 스트로브신호(
    Figure kpo00088
    )는 상기 다이나믹형 랜덤 액세스 메모리의 외부단자를 통해 상기의 다이나믹형 랜덤 액세스 메모리에 인가되는 다이나믹형 랜덤 액세스 메모리.
  10. 다수의 메모리셀을 포함하는 메모리셀어레이(1), 상기 메모리셀어레이에 결합되어 외부로부터 인가된 제어신호에 따라서 상기 메모리셀어레이에 대해 리드 및 라이트동작을 실행하는 내부회로(7,9,10,11), 상기 다이나믹형 랜덤 액세스 메모리에 어드레스 스트로브신호가 가해질때, 외부에서 가해지는 어드레스신호(Ao∼Ai, Ai+1∼Ai)에 응답하여 상기 리드 및 라이트동작을 위해 상기 메모리어레이내의 각각의 메모리셀을 선택하는 수단을 포함하는 상기 메모리셀어레이에 결합된 메모리액세스수단(2,3,4,5,6), 상기 내부회로(7,9,10,11)에 결합되어 상기 어드레스 스트로브신호(
    Figure kpo00089
    )가 상기 다이나믹형 랜덤 액세스 메모리에 가해지지 않을때, 상기 내부회로에 프리차지 신호를 공급하는 수단을 포함하는 상기 어드레스 스트로브신호를 공급하는 수단을 포함하는 상기 어드레스 스트로브신호를 받도록 결합된 프리차지수단(8), 상기 어드레스 스트로브신호를 받아들이도록 결합되고, 상기 다이나믹형 랜덤 액세스 메모리에 상기 어드레스 스트로브신호가 가해지지 않을때, 소정의 시간동안 상기 프리차지수단을 금지시키는 수단(PG,OSC)와 상기 소정의 시간동안 상기 메모리셀에 재생신호를 공급하기 위한 수단(SG',COUNT)로 되는 재생수단(12)를 포함하는 다이나믹형 랜덤 액세스 메모리.
  11. 특허청구의 범위 제10항에 있어서, 상기 재생수단(12)는 상기 어드레스 스트로브신호가 상기 다이나믹형 랜덤 액세스 메모리에 가해지는 것이 중지될때 제1의 시간점을 결정하여 상기 제1의 시간점에서 상기 프리차지수단을 활성화하여 상기 프리차지 신호를 상기 내부회로에 공급하는 수단, 상기 프리차지수단에 의해 상기 프리차지신호가 상기 내부회로에 공급되는 것을 금지하기 위하여 상기 제1의 시간점이후의 소정의 제2의 시간점에서 금지신호를 발생하는 수단, 상기 제2의 시간점이후의 소정의 시간간격(TR)동안 상기 재생신호를 발생하고, 상기 소정의 시간간격(TR) 동안 프리차지수단을 금지상태로 하는 수단과 상기 어드레스 스트로브신호가 상기 다이나믹형 랜덤 액세스 메모리에 가해지지 않는 동안, 상기 프리차지신호를 상기 내부회로에 재공급하기 위하여 상기 소정의 시간간격(TR)이후의 제3의 시간점(t2)에서 상기 프리차지수단을 재활성화시키는 수단을 포함하는 다이나믹형 랜덤 액세스 메모리.
  12. 특허청구의 범위 제11항에 있어서, 상기 금지신호 발생수단은 상기 제1의 시간점 이후의 소정의 지연시간을 마련하여 상기 소정의 지연시간 동안, 상기 프리차지 수단을 활성화시키는 적분회로로 되는 펄스 발생회로(PG)와 상기 프리차지 수단을 금지시키기 위하여(TR)에 대응하는 시간 간격을 갖는 타이밍 펄스를 발생하며, 동시에 상기 재생신호를 발생하는 발진회로(OSC)를 포함하는 다다이나믹형 랜덤 액세스 메모리.
  13. 특허청구의 범위 제11항에 있어서, 상기 발진회로(OSC)는 상기 어드레스 스트로브신호가 상기 다이나믹형 랜덤 액세스 메모리에 다시 가해질때까지 상기 프리차지 수단을 간헐적으로 금지시키고, 동시에 상기 제3의 시간점 이후에 상기 재생신호를 상기 메모리셀에 공급하도록 상기 시간 간격(TR)을 가지며, 소정의 시간 간격만큼 서로 떨어져 있는 다수의 타이밍 펄스를 발생하는 다이나믹형 랜덤 액세스 메모리.
  14. 단일 반도체 기판위에 집적회로로써 형성되고, 주기적으로 재생해야 할 필요가 있는 메모리 셀, 프리차지 상태로된 후에 동작 상태로 되는 내부회로(7,9,10,11), 다이나믹형 랜덤 액세스 메모리에 공급되는 어드레스 스트로브신호(
    Figure kpo00090
    )에 응답하여 상기 메모리셀을 액세스하기 위한 수단(2,3,4,5,6)과 재생펄스를 공급하기 위한 외부 단자를 마련할 필요없이 상기 메모리셀에 재생펄스를 공급하는 재생수단(12)를 갖는 다이나믹형 랜덤 액세스 메모리에 있어서, 상기 재생수단(12)는 상기 다이나믹형 랜덤 액세스 메모리의 어드레스 스트로브 신호의 공급 금지를 검출하는 것에 따라서 상기 집적회로내에서 내부적으로 상기 재생펄스를 발생하는 펄스발생회로(PG,OSC)와 상기 재생펄스를 카운트하여 재생 어드레스 데이터를 형성하는 어드레스 카운터(COUNT)를 포함하고, 상기 어드레스 카운터(COUNT)에 의해 지정되는 메모리 셀의 재생 타이밍은 상기 다이나믹형 랜덤 액세스 메모리로의 상기 어드레스 스트로브 신호의 금지에 따라서 재생펄스(ø2)에 의해 결정되는 다이나믹형 랜덤 액세스 메모리.
  15. 특허청구의 범위 제14항에 있어서, 또 상기 다이나믹 랜덤 액세스 메모리로의 상기 어드레스 스트로브 신호의 공급이 금지될때 상기 내부 회로(7,9,10,11)를 프리차지된 상태로 되는 프리차지 펄스를 발생하고, 상기 스트로브 신호가 상기 다이나믹형 랜덤 액세스 메모리로 공급될때, 상기 내부회로를 동작상태로 하는 제어펄스를 발생하는 신호발생회로(8)를 포함하는 다이나믹형 랜덤 액세스 메모리.
  16. 특허청구의 범위 제15항에 있어서, 상기 어드레스 스트로브 신호(
    Figure kpo00091
    )는 상기 다이나믹형 랜덤 액세스 메모리의 외부 단자를 거쳐서 상기 다이나믹형 랜던 액세스 메모리에 가해지는 다이나믹형 랜덤 액세스 메모리.
  17. 단일 반도체 기판위에 집적회로로서 형성된 다이나믹형 랜덤 액세스 메모리에 있어서, 다수의 메모리셀을 포함하는 메모리 셀 어레이(1), 상기 메모리 셀 어레이(1)에 결합되어 외부에서 가해지는 제어신호에 따라 상기 메모리셀 어레이에 대해서 리드 및 라이트 동작을 실행하는 내부회로(7,9,10,11), 상기 다이나믹형 랜덤 액세스 메모리에 어드레스 스트로브신호가 가해지는 것에 따라 외부에서 가해진 어드레스 신호에 응답하여 상기 리드 및 라이트 동작을 위해 상기 메모리 어레이 내의 각각의 메모리 셀을 선택하는 수단을 포함하는 상기 메모리 셀 어레이에 결합된 메모리 액세스 수단(2,3,4,5,6), 상기 내부회로(7,9,10,11)에 결합되고 상기 어드레스 스트로브 신호를 받도록 결합되며, 상기 어드레스 스트로브 신호가 상기 다이나믹형 랜덤 액세스 메모리에 가해지지 않을때, 상기 프리차지 신호를 상기 내부회로에 공급하는 수단을 포함하는 프리차지 수단(8), 상기 어드레스 스트로브신호가 상기 다이나믹형 랜덤 액세스 메모리에 가해지지 않을때 소정의 시간 동안 상기 프리차지 수단을 금지시키는 수단(PG,OSC)와 상기 소정의 시간동안 상기 메모리셀에 공급되어야할 재생 신호를 발생하는 수단(COUNT)를 가지며, 상기 어드레스 스트로브신호를 받도록 결합된 재생수단(12)를 포함하고, 상기 재생신호는 재생신호를 공급하기 위한 외부 단자를 마련할 필요없이 상기 집적회로 내부에서 내부적으로 발생하는 다이나믹형 랜덤 액세스 메모리.
  18. 특허청구의 범위 제17항에 있어서, 상기 재생수단(12)는 상기 다이나믹형 랜덤 액세스 메모리에 어드레스 스트로브 신호가 가해지는 것이 중지될때의 제1의 시간점을 결정하고, 상기 제1의 시간점에서 상기 프리차지 수단을 활성화하여 상기 내부회로(7,9,10,11)에 상기의 프리차지 신호를 공급하는 수단, 상기 프리차지 신호가 상기 내부 회로에 공급되지 못하도록 프리차지 수단을 금지시키기 위하여 상기 제1의 시간점 이후의 소정의 제2의 시간점에서 금지신호를 발생하는 수단, 상기 제2의 시간점 이후의 소정의 시간간격 TR동안 상기 재생신호를 발생시키고, 상기 소정의 시간 간격 TR동안 프리차지 수단을 금지상태로 하는 수단(SG'), 상기 어드레스 스트로브 신호가 상기 다이나믹형 랜덤 액세스 메모리에 가해지지 않는 동안 상기 프리차지 신호를 상기 내부회로에 재공급하기 위하여 상기 소정의 시간간격(TR) 이후의 제3의 시간점(t2)에서 프리차지 수단을 재활성화시키기 위한 수단(COUNT)를 포함하는 다이나믹형 랜덤 액세스 메모리.
  19. 특허청구의 범위 제18항에 있어서, 상기 금지신호 발생수단은 소정의 지연시간동안 상기 프리차지 수단이 활성화되는 상기 제1의 시간점이후의 상기 소정의 지연시간을 공급하는 적분회로로 되는 펄스 발생회로(PG)와 상기 프리차지 수단을 금지시킴과 동시에 상기 재생신호를 발생하도록 상기 시간간격(TR)에 대응하는 시간간격을 갖는 타이밍펄스를 발생하는 발진회로(OSC)를 포함하는 다이나믹형 랜덤 액세스 메모리.
  20. 특허청구의 범위 제18항에 있어서, 상기 발진회로(OSC)는 상기 어드레스 스트로브 신호가 상기 다이나믹형 랜덤 액세스 메모리에 다시 가해질때까지 상기 프리차지 수단을 간헐적으로 금지시키고, 동시에 상기 제3의 시간점 이후에 상기 재생신호를 상기 메모리 셀에 공급하기 위하여 상기 시간간격(TR)을 가지며, 소정의 시간 간격만큼 서로 떨어져 있는 다수의 타이밍 펄스를 발생하는 다이나믹형 랜덤 액세스 메모리.
  21. 단일 반도체 기판위에 하나의 집적회로로써 형성되고, 주기적으로 재생해야 할 필요가 있는 메모리 셀어드레스 스트로브신호에 응답하여 메모리 셀을 액세스 하는 수단(2,3,4,5,6)과 재생 제어신호를 받기 위한 외부단자를 마련할 필요없이 적어도 하나의 재생펄스를 발생하는 재생수단(12)를 갖는 다이나믹형 랜덤 액세스 메모리에 있어서, 상기 재생수단(12)는 상기 어드레스 스트로브 신호(
    Figure kpo00092
    )를 받아서 상기 어드레스 스트로브 신호가 소정의 시간 간격보다 긴 소정의 레벨로 설정될때 검줄신호를 발생하는 검출수단(PG), 상기 검출신호에 응답하여 적어도 하나의 재생펄스를 발생하는 펄스 발생회로(OSC)와 상기 재생 펄스수를 카운트하여 재생 어드레스 데이터를 형성하는 어드레스 카운터(COUNT)를 포함하고, 상기 어드레스 카운터에 의해 지정된 메모리 셀의 재생타이밍은 상기 어드레스 스트로브 신호가 상기 소정의 레벨로 설정되는 주기 사이에서 상기 어드레스 카운터에 의해 지정된 메모리 셀의 재생 동작이 실현되도록 상기 적어도 하나의 재생펄스에 의해 규정되는 다이나믹형 랜덤 액세스 메모리.
  22. 특허청구의 범위 제21항에 있어서, 상기 어드레스 스트로브 신호(
    Figure kpo00093
    )는 상기 랜덤 액세스 메모리의 외부 단자를 거쳐서 상기 다이나믹형 랜덤 액세스 메모리에 가해지는 다이나믹형 랜덤 액세스 메모리.
  23. 특허청구의 범위 제22항에 있어서, 또 상기 재생펄스(ø2)에 응답하여 상기 어드레스 카운터에 의해 지정된 상기 메모리 셀의 재생동작을 실행하도록 타이밍 신호(øX,øPA)를 발생하는 타이밍 신호 발생회로(SG')를 포함하는 다이나믹형 랜덤 액세스 메모리.
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