CN1171239C - 半导体同步存储器件及其控制方法 - Google Patents

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Abstract

一种半导体同步存储器件，其响应外部命令(CSB/RASB/CASB/WE)，由此将数据位写入存储单元阵列(31)并从存储单元阵列(31)读出数据位，当外部电源开始向电源(44)提供外部电源电压时，内部电源电压向固定电平上升，屏蔽信号发生器(46a)响应数据屏蔽信号(DMQ)而产生内部屏蔽信号(OEMSK)，由此使数据端口(48)进入高阻状态，从而防止外部器件(51)出现不确定的数据信号。

Description

半导体同步存储器件及其控制方法
本发明涉及半导体存储器件，特别涉及半导体同步存储器件及其控制半导体同步存储器件的方法。
用户已要求半导体器件制造商提高半导体动态随机存取存储器件的速度。满足用户要求的措施之一是用外部时钟信号同步输入/输出数据缓冲器和存储单元之间传输的信号。当该技术应用到半导体动态随机存取存储器件时，半导体动态随机存取存储器件被称作“同步动态随机存取存储器件”。
图1示出了同步动态随机存取存储器件的一个典型的例子。现有技术的同步动态随机存取存储器件包括存储单元阵列1。虽然未在图1中示出，但在存储单元阵列1中包含了多个动态动态随机存取存储器件、字线和位线对，字线和位线对选择地连接到多个存储单元。数据位以电荷形式分别存储在存储单元中，字线选择地将存储单元连接到位线对。数据位在位线对上产生电位差。
现有技术的同步动态随机存取存储器件还包括行地址缓冲器2、行地址译码器3、读出放大器4、列地址缓冲器5、列地址译码器6、列选择器7和数据线8。刷新计数器包含在列地址缓冲器2中，猝发计数器形成列地址缓冲器5的一部分。
外部行地址信号提供到行地址缓冲器2，行地址缓冲器2将行地址预译码信号提供到行地址译码器3。行地址译码器3响应行地址预译码信号，从而选择性地将字线改变为有效电平。因此，存储单元选择性地连接到位线对，并分别在位线对上产生电位差。由读出放大器4增加电位差，并送到列选择器7。
外部列地址信号提供到列地址缓冲器5，列地址缓冲器5将列地址预译码信号提供到列地址译码器6。列地址译码器6响应列地址预译码信号，从而使列选择器7选择性地将位线对连接到数据线8。
现有技术的同步动态随机存取存储器件还包括数据控制器9、锁存电路10和数据缓冲器11。现有技术的同步动态随机存取存储器件有多种数据传输方式，数据控制器9根据选择的数据传输方式以不同的方式在数据线和锁存电路10之间传输数据位。数据位顺序地在锁存电路10和数据缓冲器11之间传输。数据缓冲器11由读出数据位产生输出数据信号Dout，由输入数据信号Din产生电位差。
现有技术的同步动态随机存取存储器件还包括时钟发生器12、命令译码器13、方式寄存器14、控制信号发生器15、预充电电路16和电源17。预充电电路16连接到每一对位线，将位线平衡在预充电电平。电源17由外部电源电压PW供电，并由外部电源电压PW产生内部电源电压。电源17通过电源线Vdd将内部电源电压分配到存储单元阵列1和其它的元件电路2。电源17还产生上电信号PON。当外部电源线开始将外部电源电压PW提供到现有技术的同步动态随机存取存储器件时，内部的电源电压逐渐升高，并达到预定的电平。电源17产生达到预定电平的上电信号PON，并将上电信号PON提供到数据缓冲器11。
外部的时钟信号CLK和时钟使能信号CKE提供到时钟发生器12，时钟发生器12产生如ICLKOE和ICLK等的内部时钟信号。内部时钟信号ICLKOE提供到数据缓冲器11，并向数据缓冲器11提供数据输出定时。内部时钟信号ICLK提供到锁存电路10、命令译码器13和控制信号发生器15。内部时钟信号ICLK向数据电路10发出锁存定时、向命令译码器13发出译码命令的定时、以及向控制信号发生器15发出顺序产生内部控制信号的定时。
外部控制信号CSB、RASB、CASB和WE为现有技术的同步动态随机存取存储器件命令的代表。电位电平的组合表示不同的命令，例如控制列地址的命令、控制行地址的命令、数据写入的命令、数据读出的命令和指定数据传输方式的命令。外部控制信号CSB、RASB、CASB和WE提供到命令译码器13，命令译码器13解译命令，从而在内部时钟信号ICLK的脉冲上升沿产生译码信号。如果命令表示数据传输方式，译码信号提供到方式寄存器14，并存储于其中。用数据传输方式表示的译码信号提供到控制信号发生器15。命令译码器13由代表其它操作的命令产生译码信号，并将译码信号提供到控制信号发生器15。
控制信号发生器15响应由命令译码器13和方式寄存器14提供的译码信号，由此顺序地产生内部控制信号。内部控制信号提供到行地址缓冲器2、行地址译码器3、读出放大器4、列地址缓冲器5、数据控制器9、锁存电路10、预充电电路16和数据缓冲器11。内部控制信号中的一个被称为“输出使能信号OE”，并提供到数据缓冲器11。内部控制信号顺序地激活这些电路，由此从存储单元阵列1写入数据位和读出数据位。
外部控制信号CSB/RASB/CASB/WE例如假设表示用于激活的命令。控制信号发生器15首先将内部控制信号提供到行地址缓冲器2，外部行地址信号存储在行地址缓冲器2内。行地址缓冲器2产生行地址预译码信号，并将它们提供到行地址译码器3。
随后，控制信号发生器15将内部控制信号提供到行地址译码器3，由此地址译码器3译码用于驱动由行地址信号指定的字线的行地址预译码信号。存储单元中连接到被选择字线的存储单元将数据位放置在相关的位线对上，读出数据位分别在位线对上形成电位差。
之后，控制信号发生器15将内部控制信号提供到读出放大器4，由此读出放大器4快速地增加位线对上的电位差的量值。增加的电位差返回到选择的存储单元，数据位被刷新。
完成激活后，外部控制信号CSB/RASB/CASB/WE将代表数据读出的另一命令传送到命令译码器13。命令译码器13解译命令，并将译码的信号提供到控制信号发生器15。控制信号发生器15首先将内部控制信号提供到列地址缓冲器5。外部列地址信号被列地址缓冲器5锁存，列地址预译码信号提供到列地址译码器6。列地址译码器6使列选择器7选择性地将位线对连接到数据线8，数据控制器9将数据位传输到锁存电路10，由此暂时地存储数据位。数据位由锁存电路10传送到数据缓冲器11。数据缓冲器11由输出使能信号OE变为有效，并响应时钟信号ICLKOE输出输出数据信号Dout。
输出数据信号Dout由数据缓冲器11输送之后，代表预充电的另一命令提供到命令译码器13。命令译码器13译码命令，并指示控制信号发生器15将已提供到行地址译码器3的内部控制信号恢复到未激活电平。选择的存储单元与位线对断开。
此后，控制信号发生器15将内部控制信号提供到预充电电路16，由此预充电电路16将位线平衡在预充电电平。由此，现有技术的同步动态随机存取存储器件已准备好进行下一存取。
图2示出了数据缓冲器11。数据缓冲器11包括输入电路11a和输出电路11b，输入电路11a和输出电路11b并联连接在数据线18和数据端口19之间。下面详细介绍输出电路11b。
输出电路11b包括NOR(或非)门NR1、NAND(与非)门ND1、反相器IV1、n沟道增强型开关晶体管11c/11d、数据存储回路11e和输出驱动器11f。数据线连接到NOR门NR1的一个输入节点和NAND门ND1的一个输入节点，n沟道增强型开关晶体管11c/11d连接在NOR门/NAND门ND1和数据存储回路11e之间。输出使能信号OE直接提供到NAND门ND1的另一个输入节点，并通过反相器IV1提供到NOR门NR1的另一个输入节点。由于这个原因，NAND门ND1和NOR门NR1由高电平的输出使能信号OE变为有效，并响应读出数据信号Sread。n沟道增强型开关晶体管11c/11d由内部时钟信号ICLKOE选通。当内部时钟信号ICLKOE处于低电平时，n沟道增强型开关晶体管11c/11d关断，数据存储回路11e与NOR门NR1和NAND门ND1电隔离。另一方面，当内部时钟信号ICLKOE变为高电平时，n沟道增强型场效应晶体管11c/11d导通，新的读出数据位由NOR门/NAND门NR1/ND1通过数据存储回路11e传送到输出驱动器11f。由于现有技术的同步动态随机存取存储器件容易满足数据输出保持时间tOH和数据输出高阻抗时间tHZ，因此输出使能信号OE提供到位于上游侧的NOR门NR1和NAND门ND1而不是由内部时钟信号ICLKOE选通的n沟道增强型场效应晶体管11c/11d更合理。
数据存储回路11e分别有反相器/NOR门IV2和反相器/NAND门IV3/ND2，每个反相器IV2/IV3的输出节点和输入节点分别连接到NOR门NR2或NAND门ND2的输入节点和输出节点。NOR门/NAND门NR2/ND2将相关反相器IV2/IV3输入节点的电位电平固定为反相器IV2/IV3输出节点的相反电平，并保持读出数据位，直到新的读出数据位到达反相器IV2/IV3的输入节点。
当内部电源电压朝预定电平升高时，上电信号PON处于高电平。当内部电源电压达到预定电平时，上电信号PON恢复到低电平。上电信号PON提供到NOR门NR2的另一个输入节点，并通过反相器IV4提供到NAND门ND2的另一个输入节点。由于这个原因，在内部电源电压不稳定的电位升高期间，NOR门NR2和NAND门ND2由上电信号PON禁止，反相器IV2/IV3将它的输出节点分别固定到高电平和低电平。然而，达到预定电压之后，上电信号PON恢复到低电平，NOR门NR2和NAND门ND2由反相的上电信号PON使能。
图3示出了输出驱动器11f的电路结构。输出驱动器11f包括p沟道增强型场效应晶体管11g和n沟道增强型场效应晶体管11h的串联组合。场效应晶体管11g/11h的串联组合连接在电源线Vdd和地线GND之间。反相器IV2的输出节点和反相器IV3的输出节点分别连接到p沟道增强型场效应晶体管11g的栅电极和n沟道增强型场效应晶体管11h的栅电极。由于这个原因，当上电信号PON处于高电平时，p沟道增强型场效应晶体管11g和n沟道增强型场效应晶体管11h截止，输出端口19与内部电源线Vdd和地线GND隔离。另一方面，当上电信号PON改变为低电平时，反相器IV2/IV3使p沟道增强型场效应晶体管11g和n沟道增强型场效应晶体管11h互补地导通和截止，由此驱动输出端口19。
假设在时间t1外部电源开始提供外部电源电压PW，电源17升高了内部电源电压Vdd，并在时间t2将上电信号PON改变为高电平。上电信号PON提供到NOR门NR2和反相器IV4，NOR门NR2和NAND门ND2由反相的上电信号PON禁止。反相器IV2将它的输出节点固定在高电平，反相器IV3将它的输出节点固定在低电平。因此，场效应晶体管11g/11h都截止，数据端口19与电源线Vdd和地线GND都隔离。由此，数据端口19在时间t3进入高阻状态HZ。在时间t3之前内部时钟信号ICLKOE固定到低电平，NOR门NR2和NAND门ND2不允许反相器IV2/IV3在它的输出节点改变电位电平。内部电源电压在时间t4达到预定的电平，电源17将上电信号PON变为低电平。然后，NOR门NR2和NAND门ND2变为有效，反相器IV2/IV3响应于读出数据信号Sread。因此，根据读出数据信号Sread，数据端口19可与电源线Vdd和地线GND中的一个连接。
电源17不太可靠，有时不能将上电信号PON改变为高电平，这是由于内部电源电压需要变为预定电平。在这种情况下，NOR门NR1和NAND门ND1都变为有效，输出驱动器11f在时间t3处于低阻抗状态，如图5所示。内部电源电压没有达到预定电平，数据端口19可与电源线Vdd和地线GND连接。这导致输出电路11b意外地输出数据信号Dout。
因此本发明的一个重要目的是提供一种半导体同步存储器件，能保证数据端口处于高阻状态直到电源电压稳定。
本发明的另一个重要目的是提供一种控制半导体同步存储器件数据端口的方法。
要实现这些目的，本发明提出由外部控制信号产生一个内部控制信号，由此使输出驱动器进入高阻状态。
根据本发明的一个方面，提供一种半导体同步存储器件，包括存储单元阵列，其包括用于存储数据信息条的多个存储位置；
数据缓冲器，其连接到数据端口，并具有将所述数据端口在高阻状态、在代表所选择的数据信息的第一电位电平和代表另一数据信息的低电位电平之间改变的输出电路；
寻址装置，其选择性地将所述多个存储位置连接到所述数据缓冲器；以及
电源，其从外部电源电压产生固定电平的内部电源电压，
其特征在于，还包括
控制装置，包括一控制信号发生器，其具有响应于所述数据屏蔽信号产生内部屏蔽信号的的第一信号子发生器，响应于外部命令产生所述数据读出信号的第二信号子发生器，以及由所述内部屏蔽信号和所述数据读出信号的一个产生使能信号的第一逻辑电路，所述使能信号提供到所述输出电路；所述控制装置响应数据屏蔽信号，由此产生所述内部屏蔽信号，当所述内部电源电压向所述固定电平上升时，使所述输出电路将所述数据端口变为所述高阻状态；
所述输出电路包括
第二逻辑电路，其提供有来自所述第一逻辑电路的所述使能信号和第一读出数据信号，产生第二读出数据信号，
传输晶体管，其连接到所述第二逻辑电路的输出节点，并响应所述内部时钟信号，由此在导通和截止状态之间改变，
第三逻辑电路，其连接到所述传输晶体管，根据所述第二读出数据信号产生第三读出数据信号，以及
输出驱动器，其连接在所述第三逻辑电路和所述数据端口之间。
根据本发明的另一个方面，提供一种控制半导体同步存储器件的方法，包括以下步骤a)将来自外部信号源表示进入高阻状态的的外部控制信号提供到半导体同步存储器件，b)开始将外部电源电压提供到半导体同步存储器件，以便内部电源电压开始朝固定电平升高，c)识别朝固定电平升高的外部控制信号，由此半导体同步存储器件的输出驱动器使数据端口进入高阻状态，以及d)内部电源电压达到固定电平之后，高阻状态的数据端口变为低阻状态。
通过以下介绍附图的说明，半导体同步存储器件及其控制方法的特点和优点将更容易理解。
图1示出了在现有技术同步动态随机存取存储器件中包含的组成电路的布局的方框图；
图2示出了在现有技术同步动态随机存取存储器件中包含的数据缓冲器的电路图；
图3示出了输出电路中包含的输出驱动器的电路图；
图4示出了电源升高内部电压时的信号波形图；
图5示出了电位升高期间没有产生上电信号的信号波形图；
图6示出了根据本发明的同步动态随机存取存储器件主要部分的电路图；
图7示出了在同步动态随机存取存储器件中包含的数据缓冲器的电路图；
图8示出了数据缓冲器中包含的输出驱动器的电路图；
图9示出了内部电源电压的电位升高期间同步动态随机存取存储器件中观察到的信号波形图；以及
图10示出了在数据读出期间同步动态随机存取存储器件中观察到的信号波形图。
参考图6，在半导体芯片30上制备体现本发明的同步动态随机存取存储器件。存储单元阵列31、行地址缓冲器32、行地址译码器33、读出放大器34、列地址缓冲器35、列地址译码器36、列选择器37、数据控制器39、锁存电路40、命令译码器41、方式寄存器42和预充电电路43包含在同步动态随机存取存储器件中。这些组成电路31/32/33/34/35/36/37/39/40/41/42/43都与现有技术的同步动态随机存取存储器件的组成电路类似，因此下文不再详细介绍。
同步动态随机存取存储器件还包括电源44、时钟发生器45、控制信号发生器46以及连接到数据端口48的数据缓冲器47。这些组成电路44/45/46/47与现有技术的同步动态随机存取存储器件的组成电路不同。电源44由外部电源电压PW产生内部电源电压，并通过电源线Vdd将内部电压分配到其它的组成电路。然而，上电信号PON没有提供到数据缓冲器47。外部时钟信号CLK和时钟使能信号CKE提供到时钟发生器45。时钟使能信号CKE驱动时钟发生器45，时钟发生器45产生内部时钟信号ICLK/ICLKOE。内部时钟信号ICLK分配给选中的组成电路，与内部时钟信号ICLK类似，内部时钟信号ICLKOE提供到数据缓冲器47。内部电源电压朝预定电平升高的同时，时钟发生器45将时钟信号ICLKOE保持在高电平。
控制信号发生器46类似地产生除输出使能信号OE以外的内部控制信号，选择性地将内部控制信号提供到所示的被选中的组成电路。控制信号发生器46包括屏蔽信号发生器46a和NOR门46b。控制信号发生器46的其它特征与控制信号发生器15的特征类似，下面详细地介绍屏蔽信号发生器46a和NOR门46b。
屏蔽信号发生器46a连接到动态随机存取存储控制器50，在图6中缩写为“DRAM控制器”。动态随机存取存储控制器50由微处理器51控制，产生数据屏蔽信号DMQ和其它外部控制信号CSB/RASB/CASB/WE。数据屏蔽信号DMQ使数据端口48无效，数据缓冲器47不响应输入数据信号Din和输出数据信号Dout。由此，数据屏蔽信号DMQ屏蔽数据端口48。当外部电源(未显示)开始将外部电源电压PW提供到电源44时，动态随机存取存储控制器50将数据屏蔽信号DMQ提供到屏蔽信号发生器46a，屏蔽信号发生器46a将内部屏蔽信号OEMSK变为高电平。内部屏蔽信号OEMSK提供到NOR门46b输入节点中的一个，数据读出信号READB提供到NOR门46b的另一个输入节点。控制信号发生器46的其它逻辑门(未显示)在有效低电平和无效高电平之间改变数据读出信号READB。由此，在内部电源电压的电位升高期间，屏蔽信号发生器46a用内部屏蔽信号OEMSK禁止NOR门46b，因此，NOR门46b将输出节点保持在低电平，而与数据读出信号READB无关。NOR门46b的输出节点处的电位电平起输出使能信号OE的作用。
数据缓冲器47显示在图7中，包括并联在锁存电路40和数据端口48之间的输入电路47a和输出电路47b。输出电路47b包括NOR门NR11、NAND门ND11、反相器IV11、n沟道增强型开关晶体管47c/47d、数据存储回路47e和输出驱动器47f。锁存电路40连接到NOR门NR11输入节点中的一个和NAND门ND11输入节点中的一个，n沟道增强型开关晶体管47c/47d连接在NOR门/NAND门NR11/ND11和数据存储回路47e之间。输出使能信号OE直接提供到NAND门ND11的另一个输入节点，并通过反相器IV11提供到NOR门NR11的另一个输入节点。由于这个原因，NOR门NR11和NAND门ND11由高电平的输出使能信号OE使能，并响应于读出数据信号Sread。n沟道增强型开关晶体管47c/47d由内部时钟信号ICLKOE选通。内部时钟信号ICLKOE位于低电平时，n沟道增强型开关晶体管47c/47d截止，数据存储回路47e与NOR门NR11和NAND门ND11电隔离。另一方面，当内部时钟信号ICLKOE变为高电平时，n沟道增强型开关晶体管47c/47d导通，新的读出数据位由NOR门/NAND门NR11/ND11通过数据存储回路47e传输到输出驱动器47f。
数据存储回路47e分别有一对反相器IV12和一对反相器IV13，成对的反相器IV12/IV13中一个的输出节点和输入节点分别连接到相同对的其它反相器IV12/IV13的输入节点和输出节点。
图8示出了输出驱动器47f的电路结构。输出驱动器47f包括串联组合的p沟道增强型场效应晶体管47g和n沟道增强型场效应晶体管47h。场效应晶体管47g/47h的串联组合连接在电源线Vdd和地线GND之间。反相器IV12的输出节点和反相器IV13的输出节点分别连接到p沟道增强型场效应晶体管47g的栅电极和n沟道增强型场效应晶体管47h的栅电极。
如上所述，当电源44朝预定的固定电平升高内部电压Vdd时，时钟发生器45将内部时钟信号ICLKOE保持在高电平，n沟道增强型场效应晶体管47c/47d导通。在电位朝预定的固定电平升高期间，NOR门46b将输出使能信号OE保持在低电平，输出使能信号OE使NAND门ND11和NOR门NR11分别将它们的输出节点固定到高电平和将输出节点固定到低电平。高电平和低电平通过n沟道增强型开关晶体管47c/47d传输到反相器IV12/IV13，反相器IV12/IV13将高电平和低电平分别提供到p沟道增强型场效应晶体管47g的栅电极和n沟道增强型场效应晶体管47h的栅电极。p沟道增强型场效应晶体管47g和n沟道增强型场效应晶体管47h截止，数据端口48进入高阻状态。
下面参考图6到10介绍同步动态随机存取存储器件的电路工作方式。在图9中，在网格状表示的期间，信号CLK/DMQ/OEMSK/ICLKOE/DQ不确定。外部时钟信号CLK连续地提供到时钟发生器45，在时间t30之前，动态随机存取存储控制器50将数据屏蔽信号DMQ变为高电平。
假设在时间t30外部电源开始将外部电源电压PW提供到电源44，电源44逐渐地升高电源线Vdd上的内部电源电压。内部电源电压朝预定的固定电平升高时，同步动态随机存取存储器件经过上电期间，使数据端口48进入高阻状态，如图9所示。
首先，在时间t31，时钟发生器45和屏蔽信号发生器46a识别时钟使能信号CKE和数据屏蔽信号DMQ的电位电平，时钟发生器45马上将内部时钟信号ICLKOE改变为高电平。随后，在时间t32，屏蔽信号发生器46a将内部屏蔽信号OEMSK改变为高电平。
高电平的内部时钟信号ICLKOE使n沟道增强型场效应晶体管47c导通，NAND门ND11的输出节点和NOR门NR11的输出节点通过n沟道增强型场效应晶体管47c/47d和反相器IV12/IV13分别连接p沟道增强型场效应晶体管47g的栅电极和n沟道增强型场效应晶体管47h的栅电极。
高电平的内部屏蔽信号OEMSK禁止NOR门46b，NOR门46b将输出使能信号OE固定到低电平。低电平的输出使能信号OE禁止NAND门ND11和NOR门NR11，NAND门ND11和NOR门NR11将它的输出节点固定到低电平和高电平，而与其它输入节点处的电位电平无关。低电平和高电平由NAND门ND11和NOR门NR11通过n沟道增强型场效应晶体管47c/47d传送到反相器IV12/IV13，反相器IV12/IV13分别将它们的输出节点固定到高电平和低电平。反相器IV12/IV13将高电平和低电平分别提供到p沟道增强型场效应晶体管47g的栅电极和n沟道增强型场效应晶体管47h的栅电极，输出驱动器47f进入高阻状态。因此，输出驱动器47f决不会将任何不确定的输出数据信号输出到它的外部。
内部电源电压达到预定固定电平之后，在时间t34数据屏蔽信号DMQ变为低电平，因此，在时间t35，屏蔽信号发生器46a将内部屏蔽信号OEMSK恢复到低电平。NOR门由低电平的内部屏蔽信号OEMSK驱动，并响应于数据读出请求信号READB。同步动态随机存取存储器件进入备用方式。
进入备用方式之后，动态随机存取存储控制器50请求同步动态随机存取存储器件用命令读出数据位。命令由命令译码器41译码，控制信号发生器51将数据读出请求信号READB变为有效低电平，在时间t41，NOR门46b将输出使能信号OE改变为有效高电平(见图10)。NOR门NR11和NAND门ND11由输出使能信号OE驱动，并响应读出数据信号Sread。
内部时钟信号ICLKOE周期地在高电平和低电平之间改变，n沟道增强型开关晶体管47c/47d在导通状态和截止状态之间重复地改变。当内部时钟信号ICLKOE处于高电平时，n沟道增强型开关晶体管47c/47d将反相的读出数据信号BSread传送到反相器IV12/IV13，反相器IV12/IV13使输出驱动器47f改变输出数据信号Dout。另一方面，当内部时钟信号ICLKOE变为低电平时，n沟道增强型开关晶体管47c/47d截止，读出数据位存储在数据存储回路47e中。
在优选实施例中，行地址缓冲器32、行地址译码器33、读出放大器34、列地址缓冲器35、列地址译码器36、列选择器37、数据控制器39、锁存电路40和预充电电路43整体构成寻址装置。命令译码器41、方式寄存器42、控制信号发生器46和时钟发生器45组合形成控制装置。
从以上说明可以理解，动态随机存取存储控制器50使控制信号发生器46将内部屏蔽信号OEMSK和输出使能信号OE分别固定到有效高电平和无效低电平，使输出驱动器47f进入高阻状态。因此，即使电源不能将上电信号变为有效高电平，输出驱动器47f也必然进入高阻状态。
虽然显示和介绍了本发明的特定实施例，但本领域的技术人员显然可以作出不同的修改和变形而不脱离本发明的精神和范围。

Claims (11)

1.一种半导体同步存储器件，包括：
存储单元阵列(31)，其包括用于存储数据信息条的多个存储位置；
数据缓冲器(47)，其连接到数据端口(48)，并具有将所述数据端口(48)在高阻状态、在代表所选择的数据信息的第一电位电平和代表另一数据信息的低电位电平之间改变的输出电路(47b)；
寻址装(32/33/34/35/36/37/39/40/43)，其选择性地将所述多个存储位置连接到所述数据缓冲器(47)；以及
电源(44)，其从外部电源电压(PW)产生固定电平的内部电源电压，
其特征在于，还包括
控制装置(41/42/45/46)，包括一控制信号发生器，其具有响应于数据屏蔽信号(DMQ)产生内部屏蔽信号(OEMSK)的第一信号子发生器(46a)，响应于外部命令(CSB/RASB/CASB/WE)产生数据读出信号(READB)的第二信号子发生器，以及由所述内部屏蔽信号(OEMSK)和所述数据读出信号(READB)产生使能信号(OE)的第一逻辑电路(46b)，所述使能信号(OE)提供到所述输出电路(47b)；所述控制装置响应数据屏蔽信号(DMQ)，由此产生所述内部屏蔽信号(OEMSK)，当所述内部电源电压向所述固定电平上升时，使所述输出电路(47b)将所述数据端口(48)变为所述高阻状态；
所述输出电路(47b)包括
第二逻辑电路(ND11)，其提供有来自所述第一逻辑电路(46b)的所述使能信号(OE)和第一读出数据信号(Sread)，产生第二读出数据信号(BSread)，
传输晶体管(47d)，其连接到所述第二逻辑电路(ND11)的输出节点，并响应所述内部时钟信号(ICLKOE)，由此在导通和截止状态之间改变，
第三逻辑电路(47e)，其连接到所述传输晶体管(47d)，根据所述第二读出数据信(BSread)产生第三读出数据信号，以及
输出驱动器(47f)，其连接在所述第三逻辑电路(47e)和所述数据端口(48)之间。
2.如权利要求1所述的半导体同步存储器件，其特征在于所述数据屏蔽信号(DMQ)由数据处理单元(51)监控的控制器(50)提供。
3.如权利要求2所述的半导体同步存储器件，其特征在于所述多个存储位置为动态随机存取存储单元，并且所述控制器(50)为动态随机存取存储控制器(50)。
4.如权利要求1所述的半导体同步存储器件，其特征在于所述控制装置(41/42/45/46/47)还响应于外部命令(CSB/RASB/CASB/WE)，由此当所述内部电源电压达到固定电平之后，顺序地将数据读出信号提供到所述寻址装置(32/33/34/35/36/37/39/40/43)和所述数据缓冲器(47)，用于控制所述存储单元阵列(31)和所述数据缓冲器(47)之间的数据传输。
5.如权利要求4所述的半导体同步存储器件，其特征在于所述控制装置包括：
命令译码器(41)，其响应所述外部命令(CSB/RASB/CASB/WE)而产生译码的信号。
6.如权利要求5所述的半导体同步存储器件，其特征在于所述数据屏蔽信号(DMQ)代表所述数据端口(48)上的屏蔽操作，所述内部屏蔽信号(OEMSK)禁止所述第一逻辑电路(46b)响应所述数据读出信号(READB)。
7.如权利要求6所述的半导体同步存储器件，其特征在于所述内部屏蔽信号(OEMSK)处于有效高电平，所述第一逻辑电路为或非门(46b)。
8.如权利要求5所述的半导体同步存储器件，其特征在于所述控制装置还包括响应于外部时钟使能信号(CKE)产生内部时钟信号(ICLKOE)的时钟发生器(45)。
9.如权利要求8所述的半导体同步存储器件，其特征在于所述使能信号(OE)在有效高电平和无效低电平之间改变，所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路分别为一或非门、一与非门和一对反相器。
10.一种控制半导体同步存储器件的方法，包括以下步骤：
a)将来自外部信号源(50)表示进入高阻状态的数据屏蔽信号(DMQ)提供到半导体同步存储器件；
b)开始将外部电源电压(PW)提供到所述半导体同步存储器件，以便内部电源电压开始朝固定电平升高；
c)在所述内部电源电压向所述固定电平升高的同时，识别数据屏蔽信号(DMQ)，由此所述半导体同步存储器件的输出驱动器(47f)使数据端口(48)进入所述高阻状态；以及
d)内部电源电压达到所述固定电平之后，使数据端口(48)从所述高阻状态变为低阻状态。
11.如权利要求10所述的方法，还包括步骤e)：响应于外部命令(CSB/RASB/CASB/WE)，选择性地从所述半导体同步存储器件的存储单元阵列将一条数据信息读出到所述数据端口(48)。
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