CN113764013B - 调节在刷新操作中供应的激活电压的电平的设备 - Google Patents

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Abstract

本申请公开了调节在刷新操作中供应的激活电压的电平的设备。一种设备包括操作控制电路和驱动控制信号发生电路。操作控制电路基于被激活以执行刷新操作的刷新信号来产生被激活以对单元阵列执行激活操作的内部刷新信号，所述单元阵列被耦接至由行地址选择的字线。另外，操作控制电路基于刷新信号来产生预刷新脉冲，并且基于内部刷新信号来产生刷新结束脉冲。驱动控制信号发生电路基于内部刷新信号、预刷新脉冲和刷新结束脉冲来产生驱动控制信号，以控制供应给由行地址选择的字线的激活电压的驱动。

Description

调节在刷新操作中供应的激活电压的电平的设备
相关申请的交叉引用
本申请要求于2020年6月4日向韩国知识产权局提交的申请号为10-2020-0067925的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及执行刷新操作的设备，并且更具体地，涉及调节在刷新操作中供应的激活电压的电平的设备。
背景技术
与静态随机存取随机(SRAM)器件和快闪存储器件不同，即使在供应电力的情况下，半导体器件的动态随机存取随机(DRAM)器件也可能会随着时间的流逝而丢失储存在其单元阵列中的信息(即，数据)。因此，DRAM器件可以周期性地执行激活操作以感测并放大储存在单元阵列中的数据的电平，以便防止单元阵列中的数据丢失，并且用于感测并放大储存在单元阵列中的数据的电平的激活操作可以被称为刷新操作。可以通过在设置于存储体中的单元阵列中的存储单元的数据保留时间内将单元阵列中的字线激活至少一次以感测并放大数据的电平来执行刷新操作。该数据保留时间可以对应于存储单元能够保留呈现原始数据而无需任何刷新操作所需的最小电荷的最长时间。
发明内容
根据一个实施例，一种设备包括操作控制电路和驱动控制信号发生电路。操作控制电路被配置为基于被激活以执行刷新操作的刷新信号来产生被激活以对单元阵列执行激活操作的内部刷新信号，所述单元阵列被耦接至由行地址选择的字线。另外，操作控制电路被配置为基于刷新信号来产生预刷新脉冲，并且被配置为基于内部刷新信号来产生刷新结束脉冲。驱动控制信号发生电路被配置为基于内部刷新信号、预刷新脉冲和刷新结束脉冲来产生驱动控制信号，以控制供应给由行地址选择的字线的激活电压的驱动。
根据另一实施例，一种设备包括刷新脉冲发生电路、内部刷新信号发生电路、刷新结束脉冲发生电路和驱动控制信号发生电路。刷新脉冲发生电路被配置为在每个内部刷新周期期间产生刷新脉冲，所述每个内部刷新周期基于在刷新信号被激活时产生的刷新时钟信号来设置，并且被配置为在产生刷新脉冲之前产生预刷新脉冲。内部刷新信号发生电路被配置为基于在刷新信号被激活时产生的起始脉冲和刷新脉冲来产生内部刷新信号。刷新结束脉冲发生电路被配置为基于内部刷新信号来产生刷新结束脉冲。驱动控制信号发生电路被配置为基于内部刷新信号、预刷新脉冲和刷新结束脉冲来产生驱动控制信号，以控制供应给由行地址选择的字线的激活电压的驱动。
根据又一实施例，一种设备包括刷新时钟发生电路、刷新脉冲发生电路、内部刷新信号发生电路、刷新结束脉冲发生电路以及驱动控制信号发生电路。刷新时钟发生电路被配置为：当刷新信号被激活时产生刷新时钟信号，所述刷新时钟信号的周期基于温度码来调节。刷新脉冲发生电路被配置为在基于刷新时钟信号而设置的每个内部刷新周期期间产生刷新脉冲，并且被配置为在产生刷新脉冲之前产生预刷新脉冲。内部刷新信号发生电路被配置为基于在刷新信号被激活时产生的起始脉冲和刷新脉冲来产生内部刷新信号。刷新结束脉冲发生电路被配置为基于内部刷新信号来产生刷新结束脉冲。驱动控制信号发生电路被配置为基于内部刷新信号、预刷新脉冲和刷新结束脉冲来产生驱动控制信号，以控制供应给由行地址选择的字线的激活电压的驱动。
附图说明
图1是示出根据本公开的实施例的系统的配置的框图。
图2是示出图1所示的系统中包括的设备的示例的配置的框图。
图3示出图2所示的设备中包括的内部刷新信号发生电路的示例。
图4是示出图2所示的设备中包括的刷新结束脉冲发生电路的示例的电路图。
图5是示出图2所示的设备中包括的驱动控制信号发生电路的示例的电路图。
图6是示出图2所示的设备中包括的激活电压发生电路的示例的电路图。
图7至图14示出图2所示的设备的操作。
图15是示出图1所示的系统中包括的设备的另一示例的配置的框图。
图16是示出图15所示的设备中包括的刷新时钟发生电路的示例的框图。
具体实施方式
在实施例的以下描述中，当参数被称为“预定的”时，可能意图表示当该参数用在过程或算法中时提前确定该参数的值。该参数的值可以在过程或算法开始时设置，或者可以在过程或算法被执行的时段期间设置。
将理解，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其他实施例中被称为第二元件，反之亦然。
此外，将理解的是，当元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者可以存在居间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在居间元件。
逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平的电压电平可以被设置为高于逻辑“低”电平的电压电平。另外，信号的逻辑电平可以根据实施例而被设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一实施例中被设置为逻辑“低”电平。
在下文中将参考附图详细描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
图1是示出根据本公开的实施例的系统10的配置的框图。如图1所示，系统10可以包括控制器101和设备103。控制器101可以包括第一控制引脚101_1和第二控制引脚101_3。设备103可以包括第一设备引脚103_1和第二设备引脚103_3。控制器101可以通过将第一控制引脚101_1连接到第一设备引脚103_1的第一传输线105_1而将命令CMD传输到设备103。控制器101可以通过将第二控制引脚101_3连接到第二设备引脚103_3的第二传输线105_3而将电源电压VDD供应到设备103。在本实施例中，命令CMD可以包括多个比特位。在一些实施例中，命令CMD可以通过同一传输线与地址一起传输。
设备103可以通过使用半导体器件来实现。设备103可以包括命令解码器(CMD_DEC)111，该命令解码器(CMD_DEC)111从控制器101接收命令CMD并且对命令CMD进行解码以产生用于执行刷新操作的刷新信号(图2的SREF)。可以通过顺序地访问设备103中包括的单元阵列、通过执行用于感测的激活操作以及通过放大储存在被访问的单元阵列中的数据的电平来执行刷新操作。被访问的单元阵列是指耦接至由行地址(图2的RADD)选择的字线以通过激活电压(图2的SVPP)来驱动的单元阵列。设备103可以包括操作控制电路(OP_CNT)113，当执行刷新操作时，该操作控制电路(OP_CNT)113控制基于刷新时钟信号(图2的TOSC)而顺序地访问的单元阵列的激活操作。刷新时钟信号TOSC可以被产生为具有基于设备103的内部温度来调节的周期。例如，刷新时钟信号TOSC的周期可以随着设备103的内部温度的降低而增大。设备103可以包括激活电压发生电路(SVPP_GEN)119，其在执行刷新操作时调节被供应给字线的激活电压(图2的SVPP)的电平。例如，仅当执行针对在刷新操作期间访问的存储单元的激活操作时，激活电压发生电路119才可以产生具有高电平的激活电压SVPP，从而降低了设备103的功耗。也就是说，能够减少由于未被访问的单元中包括的单元晶体管的栅极感应漏极泄漏(GIDL)现象而引起的诸如结电流泄漏的电流泄漏量。
图2是示出与图1所示的系统10中包括的设备103的示例相对应的设备103A的配置的框图。如图2所示，设备103A可以包括命令解码器111、操作控制电路113、驱动控制信号发生电路(PCTR_GEN)115、内部电压发生电路(VPP_GEN)117、激活电压发生电路(SVPP_GEN)119、行地址发生电路(RADD_GEN)121和字线驱动电路(WL_DRV)123。
命令解码器111可以从控制器101接收命令CMD。命令解码器111可以对命令CMD进行解码以产生刷新信号SREF来执行刷新操作。在刷新操作被执行的情况下，命令解码器111可以产生基于命令CMD中包括的比特位的逻辑电平组合而被激活的刷新信号SREF。在本实施例中，尽管刷新信号SREF被产生以从刷新操作开始的时间点一直到针对设备103A中包括的所有单元阵列的激活操作都终止的时间点为止保持具有逻辑“高”电平的激活状态，本公开不限于此。
操作控制电路113可以从命令解码器111接收刷新信号SREF。操作控制电路113可以基于刷新信号SREF来产生内部刷新信号IREF、刷新脉冲RSP、预刷新脉冲RSP_PRE和刷新结束脉冲RFINP。当刷新信号SREF被激活时，操作控制电路113可以产生内部刷新信号IREF，该内部刷新信号IREF被激活以执行针对基于行地址RADD而被访问的单元阵列的激活操作。操作控制电路113可以在刷新信号SREF被激活时产生刷新时钟信号TOSC，并且可以在由刷新时钟信号TOSC设置的每个内部刷新周期期间产生刷新脉冲RSP。每当刷新脉冲RSP被产生时，操作控制电路113可以产生内部刷新信号IREF，该内部刷新信号IREF被激活以执行针对基于行地址RADD而被访问的单元阵列的激活操作。操作控制电路113可以在由刷新时钟信号TOSC设置的每个内部刷新周期期间产生刷新脉冲RSP之前产生预刷新脉冲RSP_PRE。在一个实施例中，可以在执行针对由行地址RADD访问的单元阵列的激活操作之前产生预刷新脉冲RSP_PRE。当针对单元阵列的激活操作基于内部刷新信号IREF而终止时，操作控制电路113可以产生刷新结束脉冲RFINF。操作控制电路113可以同步于通过将针对单元阵列的激活操作终止而使内部刷新信号IREF去激活的时间点来产生刷新结束脉冲RFINP。
操作控制电路113可以包括起始脉冲发生电路(STRP_GEN)131、刷新时钟发生电路(TOSC_GEN)133、刷新脉冲发生电路(RSP_GEN)135、内部刷新信号发生电路(IREF_GEN)137以及刷新结束脉冲发生电路(RFINP_GEN)139。
起始脉冲发生电路131可以从命令解码器111接收刷新信号SREF。当刷新信号SREF被激活时，起始脉冲发生电路131可以产生起始脉冲STRP。在本实施例中，起始脉冲STRP可以被产生为具有逻辑“高”电平。然而，在一些其他实施例中，起始脉冲STRP的逻辑电平不限于逻辑“高”电平。
刷新时钟发生电路133可以从命令解码器111接收刷新信号SREF。当刷新信号SREF被激活时，刷新时钟发生电路133可以产生刷新时钟信号TOSC。尽管在本实施例中刷新时钟信号TOSC的周期被设置为是恒定的，但是本公开不限于此。
刷新脉冲发生电路135可以从刷新时钟发生电路133接收刷新时钟信号TOSC。刷新脉冲发生电路135可以在由刷新时钟信号TOSC设置的每个内部刷新周期期间产生刷新脉冲RSP。刷新脉冲RSP可以被创建以产生内部刷新信号IREF，该内部刷新信号IREF被激活以执行针对基于行地址RADD而被访问的单元阵列的激活操作。刷新脉冲发生电路135可以在产生刷新脉冲RSP之前产生预刷新脉冲RSP_PRE。可以在执行针对由行地址RADD访问的单元阵列的激活操作之前产生预刷新脉冲RSP_PRE。
内部刷新信号发生电路137可以从起始脉冲发生电路131接收起始脉冲STRP，并且可以从刷新脉冲发生电路135接收刷新脉冲RSP。内部刷新信号发生电路137可以产生内部刷新信号IREF，该内部刷新信号IREF在起始脉冲STRP或刷新脉冲RSP被产生时被激活。内部刷新信号发生电路137可以产生内部刷新信号IREF，该内部刷新信号IREF在刷新信号SREF被激活以创建起始脉冲STRP时被激活。内部刷新信号发生电路137可以产生内部刷新信号IREF，该内部刷新信号IREF在由刷新时钟信号TOSC设置的每个内部刷新周期期间产生刷新脉冲RSP时被激活。尽管在本实施例中内部刷新信号IREF被设置为在针对由行地址RADD访问的单元阵列的激活操作期间被激活，但是本公开不限于此。
刷新结束脉冲发生电路139可以从内部刷新信号发生电路137接收内部刷新信号IREF。当针对单元阵列的激活操作基于内部刷新信号IREF而终止时，刷新结束脉冲发生电路139可以产生刷新结束脉冲RFINF。尽管在本实施例中当发生从具有逻辑“高”电平的激活状态到具有逻辑“低”电平的去激活状态的内部刷新信号IREF的电平转变时(即，与内部刷新信号IREF的下降沿同步)产生刷新结束脉冲RFINP，但是本公开不限于此。例如，在一些其他实施例中，可以与内部刷新信号IREF的上升沿同步地产生刷新结束脉冲RFINF。
驱动控制信号发生电路115可以从命令解码器111接收刷新信号SREF。驱动控制信号发生电路115可以从操作控制电路113接收预刷新脉冲RSP_PRE、内部刷新信号IREF和刷新结束脉冲RFINP。更具体地说，驱动控制信号发生电路115可以从刷新脉冲发生电路135接收预刷新脉冲RSP_PRE，可以从内部刷新信号发生电路137接收内部刷新信号IREF，并且可以从刷新结束脉冲发生电路139接收刷新结束脉冲RFINP。驱动控制信号发生电路115可以基于在执行刷新操作之前被去激活的刷新信号SREF来产生被设置为第一逻辑电平的驱动控制信号PCTR。当刷新信号SREF被激活以进行刷新操作并且内部刷新信号IREF通过起始脉冲STRP而被激活时，驱动控制信号发生电路115可以产生被设置为第一逻辑电平的驱动控制信号PCTR。在刷新操作被执行的情况下，驱动控制信号发生电路115可以在从产生预刷新脉冲RSP_PRE的时间点起直到产生刷新结束脉冲RFINP的时间点为止的时段期间产生具有第一逻辑电平的驱动控制信号PCTR。在针对由行地址RADD访问的单元阵列的激活操作被执行的情况下，驱动控制信号发生电路115可以产生具有第一逻辑电平的驱动控制信号PCTR。在刷新操作被执行的情况下，当内部刷新信号IREF被去激活并且不产生预刷新脉冲RSP_PRE时，驱动控制信号发生电路115可以产生具有第二逻辑电平的驱动控制信号PCTR。在针对由行地址RADD访问的单元阵列的激活操作不被执行的情况下，驱动控制信号发生电路115可以产生具有第二逻辑电平的驱动控制信号PCTR。在本实施例中，第一逻辑电平可以被设置为逻辑“低”电平，并且第二逻辑电平可以被设置为逻辑“高”电平。然而，本公开不限于其中第一逻辑电平是逻辑“低”电平且第二逻辑电平是逻辑“高”电平的示例。
内部电压发生电路117可以从控制器101接收电源电压VDD。内部电压发生电路117可以基于电源电压VDD来产生第一内部电压VPPH和第二内部电压VPPL。内部电压发生电路117可以通过使用电荷泵浦电路来实现，使得第一内部电压VPPH和第二内部电压VPPL的电平高于电源电压VDD的电平。在本实施例中，第一内部电压VPPH的电平可以被设置为高于第二内部电压VPPL的电平。
激活电压发生电路119可以从驱动控制信号发生电路115接收驱动控制信号PCTR。激活电压发生电路119可以产生激活电压SVPP，该激活电压SVPP基于驱动控制信号PCTR而被驱动为第一内部电压VPPH或第二内部电压VPPL。当驱动控制信号PCTR基于在执行刷新操作之前被去激活的刷新信号SREF而具有第一逻辑电平时，激活电压发生电路119可以将激活电压SVPP驱动为第一内部电压VPPH。当驱动控制信号PCTR基于被激活的刷新信号SREF和通过起始脉冲STRP激活的内部刷新信号IREF而具有第一逻辑电平时，激活电压发生电路119可以将激活电压SVPP驱动为第一内部电压VPPH。当驱动控制信号PCTR在从产生预刷新脉冲RSP_PRE的时间点开始直到产生刷新结束脉冲RFINP的时间点为止的时段期间具有第一逻辑电平时，激活电压发生电路119可以将激活电压SVPP驱动为第一内部电压VPPH。当驱动控制信号PCTR通过针对由行地址RADD访问的单元阵列的激活操作而被设置为第一逻辑电平时，激活电压发生电路119可以将激活电压SVPP驱动为第一内部电压VPPH。在刷新操作被执行的情况下，当驱动控制信号PCTR通过被去激活的内部刷新信号IREF和未产生的预刷新脉冲RSP_PRE而被设置为第二逻辑电平时，激活电压发生电路119可以将激活电压SVPP驱动为第二内部电压VPPL。当驱动控制信号PCTR通过不执行针对单元阵列的激活操作而被设置为第二逻辑电平时，激活电压发生电路119可以将激活电压SVPP驱动为第二内部电压VPPL。在不执行激活操作的情况下，激活电压发生电路119可以将激活电压SVPP驱动为比第一内部电压VPPH低的第二内部电压VPPL，从而减少设备103A的功耗。即，能够减少由于设备103A中包括的单元晶体管的栅极感应漏极泄漏(GIDL)现象而引起的诸如结电流泄漏的电流泄漏量。
行地址发生电路121可以从内部刷新信号发生电路137接收内部刷新信号IREF。行地址发生电路121可以基于内部刷新信号IREF来产生行地址RADD。行地址发生电路121可以产生每当内部刷新信号IREF被激活时就被顺序地计数的行地址RADD。更具体地，行地址发生电路121可以在内部刷新信号IREF第一次被激活时，产生具有第一组合R1的行地址RADD，以向设备103A中包括的第一字线供应激活电压SVPP，并且可以在内部刷新信号IREF第二次被激活时，产生具有第二组合R2的行地址RADD，以向设备103A中包括的第二字线提供激活电压SVPP。当设备103A中包括的字线的数量为“N”时，行地址发生电路121可以在内部刷新信号IREF第N次被激活时，产生具有第N组合RAN的行地址RADD，以向设备103A中包括的第N字线提供激活电压SVPP(其中，数字“N”可以被设置为自然数)。行地址发生电路121可以基于内部刷新信号IREF对行地址RADD进行计数，直到执行了针对设备103A中包括的所有单元阵列的激活操作为止。
字线驱动电路123可以从激活电压发生电路119接收激活电压SVPP，并且可以从行地址发生电路121接收行地址RADD。字线驱动电路123可以将激活电压SVPP供应给特定字线，以对耦接到由行地址RADD选择的特定字线的单元阵列执行激活操作。例如，当通过具有第一组合R1的行地址RADD选择第一字线时，字线驱动电路123可以将激活电压SVPP供应给第一字线，以对耦接到第一个字线的单元阵列执行激活操作。在一个实施例中，当执行针对耦接到第一字线的单元阵列的激活操作时，可以将供应给第一字线的激活电压SVPP驱动至高于第二内部电压VPPL的第一内部电压VPPH。在执行刷新操作的情况下，仅当针对耦接到字线的单元阵列的激活操作被执行时，供应给字线的激活电压SVPP可以被驱动至第一内部电压VPPH，而当不执行激活操作时，该激活电压SVPP可以被驱动至低于第一内部电压VPPH的第二内部电压VPPL。结果，可能减少设备103A的功耗。
图3示出内部刷新信号发生电路137的配置。如图3中所示，内部刷新信号发生电路137可以包括或门141、脉冲延迟电路(PUL_DLY)143和内部刷新信号锁存电路(IREF_LATCH)145。或门141可以执行起始脉冲STRP和刷新脉冲RSP的逻辑或运算，以产生合成脉冲SUMP。当起始脉冲STRP或刷新脉冲RSP具有逻辑“高”电平时，或门141可以产生具有逻辑“高”电平的合成脉冲SUMP。脉冲延迟电路143可以将合成脉冲SUMP延迟以产生延迟合成脉冲SUMPd。在本实施例中，可以将由脉冲延迟电路143延迟的合成脉冲SUMP的延迟时间设置为等于执行针对单元阵列的激活操作的时段。然而，由脉冲延迟电路143延迟的合成脉冲SUMP的延迟时间不限于本实施例。内部刷新信号锁存电路145可以产生内部刷新信号IREF，该内部刷新信号IREF在从产生合成脉冲SUMP的时间点起直到产生延迟合成脉冲SUMPd的时间点为止的时段期间被激活。当通过被激活的刷新信号SREF来产生起始脉冲STRP时，可以产生内部刷新信号IREF。每当在由刷新时钟信号TOSC设置的每个内部刷新周期期间产生刷新脉冲RSP时，内部刷新信号IREF就可以被激活。内部刷新信号IREF可以在针对由行地址RADD访问的单元阵列的激活操作期间被激活。
图4是示出刷新结束脉冲发生电路139的配置的电路图。如图4中所示，刷新结束脉冲发生电路139可以包括反相器151、反相/延迟电路153和脉冲输出电路155。反相器151可以反相缓冲内部刷新信号IREF，以输出内部刷新信号IREF的反相缓冲信号。反相/延迟电路153可以包括串联耦接的奇数个反相器，并且可以对反相器151的输出信号进行延迟和反相，以输出反相器151的输出信号的延迟并反相的信号。脉冲输出电路155可以对反相器151的输出信号和反相/延迟电路153的输出信号执行逻辑与运算，以产生刷新结束脉冲RFINP。刷新结束脉冲RFINP可以同步于内部刷新信号IREF的电平从逻辑“高”电平改变为逻辑“低”电平的时间点(即，同步于内部刷新信号IREF的下降沿)来产生。刷新结束脉冲RFINP可以同步于针对由行地址RADD访问的单元阵列的激活操作终止的时间点来产生。
图5是示出驱动控制信号发生电路115的配置的电路图。如图5中所示，驱动控制信号发生电路115可以包括反相器161_1和161_3、与非门163、或非门165_1、165_3和165_5。反相器161_1可以反相缓冲内部刷新信号IREF以输出内部刷新信号IREF的反相缓冲信号。与非门163可以对刷新信号SREF和反相器161_1的输出信号执行逻辑与非运算，以产生第一状态信号NA。在执行刷新操作之前，第一状态信号NA可以被激活为逻辑“高”电平，而刷新信号SREF被去激活为逻辑“低”电平。当内部刷新信号IREF被激活为逻辑“高”电平而刷新信号SREF被激活为逻辑“高”电平以执行刷新操作时，第一状态信号NA可以被设置为逻辑“高”电平。当内部刷新信号IREF被去激活为逻辑“低”而刷新信号SREF被激活为逻辑“高”时，第一状态信号NA可以被设置为逻辑“低”电平。或非门165_1可以执行预刷新脉冲RSP_PRE和或非门165_3的输出信号的逻辑或非运算。或非门165_3可以执行刷新结束脉冲RFINP、复位信号RST和或非门165_1的输出信号的逻辑或非运算。反相器161_3可以对或非门165_1的输出信号进行反相缓冲，以将或非门165_1的输出信号的反相缓冲信号作为第二状态信号NB输出。在设备103A的初始化操作期间，复位信号RST可以被产生为具有逻辑“高”电平。在从预刷新脉冲RSP_PRE被产生为具有逻辑“高”电平的时间点起直到刷新结束脉冲RFINP被产生为具有逻辑“高”电平的时间点为止的时段期间，第二状态信号NB可以被设置为逻辑“高”电平。当复位信号RST被产生为具有用于初始化操作的逻辑“高”电平时，第二状态信号NB可以被设置为逻辑“低”电平。或非门165_5可以对第一状态信号NA和第二状态信号NB执行逻辑或非运算，以产生驱动控制信号PCTR。在执行刷新操作之前，驱动控制信号PCTR可以基于被禁止为逻辑“低”电平的刷新信号SREF而被设置为逻辑“低”电平。当刷新信号SREF被激活为用于刷新操作的逻辑“高”电平并且内部刷新信号IREF通过起始脉冲STRP被激活为逻辑“高”电平时，驱动控制信号PCTR可以被设置成逻辑“低”电平。在从产生预刷新脉冲RSP_PRE的时间点起直到产生刷新结束脉冲RFINP的时间点为止的时段期间，驱动控制信号PCTR可以被设置为逻辑“低”电平。在刷新操作被执行的情况下，当内部刷新信号IREF被去激活为逻辑“低”电平并且不产生预刷新脉冲RSP_PRE时，驱动控制信号PCTR可以被设置为逻辑“高”电平。
图6是示出激活电压发生电路119的配置的电路图。如图6中所示，激活电压发生电路119可以包括PMOS晶体管171_1和171_3以及反相器173。PMOS晶体管171_1可以耦接在第一内部电压VPPH的供应端子与通过其输出激活电压SVPP的节点nd171之间，并且可以基于驱动控制信号PCTR而被导通。当驱动控制信号PCTR具有逻辑“低”电平时，PMOS晶体管171_1可以被导通以将激活电压SVPP驱动至第一内部电压VPPH。反相器173可以反相缓冲驱动控制信号PCTR以输出驱动控制信号PCTR的反相缓冲信号。PMOS晶体管171_3可以耦接在第二内部电压VPPL的供应端子与通过其输出激活电压SVPP的节点nd171之间，并且可以基于反相器173的输出信号而被导通。当驱动控制信号PCTR具有逻辑“高”电平时，PMOS晶体管171_3可以被导通以将激活电压SVPP驱动至第二内部电压VPPL。当通过执行针对由行地址RADD访问的单元阵列的激活操作而将驱动控制信号PCTR设置为逻辑“低”电平时，激活电压发生电路119可以将激活电压SVPP驱动至第一内部电压VPPH。当通过不执行针对单元阵列的激活操作而将驱动控制信号PCTR设置为逻辑“高”电平时，激活电压发生电路119可以将激活电压SVPP驱动至第二内部电压VPPL。在不执行针对单元阵列的激活操作的情况下，激活电压发生电路119可以将激活电压SVPP驱动至低于第一内部电压VPPH的第二内部电压VPPL，以减少设备103A的电流泄漏。结果，可以减少设备103A的功耗。
图7至图14示出了设备103A的操作。
在下文中，将参考图7和图8结合刷新信号SREF在执行刷新操作之前被去激活为逻辑“低”电平的实施例来详细描述设备103A的操作。如图7和图8所示，当刷新信号SREF被去激活为逻辑“低”电平时，第一状态信号NA可以被设置为逻辑“高(H)”电平，并且驱动控制信号PCTR可以被设置为逻辑“低(L)”电平(参见图7的路径“S11”)。当驱动控制信号PCTR具有逻辑“低(L)”电平时，激活电压SVPP可以被驱动以具有第一内部电压VPPH(参见图7的路径“S13”)。
在下文中，将参考图9和图10结合刷新信号SREF被激活至逻辑“高”电平以执行刷新操作的实施例来详细描述设备103A的操作。如图9和图10所示，当同步于具有预定组合C1的命令CMD而将刷新信号SREF激活为逻辑“高”电平时(参见图9的路径“S21”)，可以产生起始脉冲STRP(参见图9的路径“S23”)。当产生起始脉冲STRP时，内部刷新信号IREF可以被激活为逻辑“高”电平(参见图9的路径“S25”)。当内部刷新信号IREF被激活为逻辑“高”电平时，第一状态信号NA可以被设置为逻辑“高(H)”电平，并且驱动控制信号PCTR可以被设置为逻辑“低(L)”(参见图9的路径“S27”)。当内部刷新信号IREF被激活至逻辑“高”电平时，行地址RADD可以被计数为具有第一组合R1(参见图9的路径“S28”)。当驱动控制信号PCTR具有逻辑“低(L)”电平时，可以驱动激活电压SVPP以具有第一内部电压VPPH(参见图9的路径“S29”)，并且可以执行针对耦接至由具有第一组合R1的行地址RADD而选择的第一字线的单元阵列的激活操作。
在下文中，将参考图11至图14详细描述在刷新信号SREF被激活为逻辑“高”电平之后在每个内部刷新周期期间由设备103A执行的操作。如图11和图12所示，当同步于具有预定组合C1的命令CMD而将刷新信号SREF激活至逻辑“高”电平时，可以产生刷新时钟信号TOSC(参见图11的路径“S31”)。刷新脉冲RSP可以在从产生刷新时钟信号TOSC的时间点起经过了内部刷新周期tREFI的时间点处产生。虽然图1示出了内部刷新周期tREFI大于刷新时钟信号TOSC的3个周期的示例，但是本公开不限于此。可以在从产生刷新时钟信号TOSC的时间点起经过了内部刷新周期tREFI的时间点处反复地产生刷新脉冲RSP。可以在产生刷新脉冲RSP之前产生预刷新脉冲RSP_PRE，并且，产生预刷新脉冲RSP_PRE的时间点可以根据实施例而被设置为不同。如图11和图12所示，当预刷新脉冲RSP_PRE被产生为具有逻辑“高(H)”电平时，驱动控制信号PCTR可以被设置为逻辑“低(L)”电平(参见图11的路径“S33”)，并且激活电压SVPP可以被驱动为具有第一内部电压VPPH(参见图11的路径“S34”)。在预刷新脉冲RSP_PRE被产生为具有逻辑“高(H)”电平之前，可以将驱动控制信号PCTR设置为逻辑“高(H)”电平，并且可以将激活电压SVPP驱动为具有第二内部电压VPPL。因此，可以减少设备103A的电流泄漏，并且还可以减少设备103A的功耗。如图11和图13所示，当刷新脉冲RSP被产生为具有逻辑“高”电平时，内部刷新信号IREF可以被激活至逻辑“高”电平(参见图11的路径“S35”)。当内部刷新信号IREF被激活为逻辑“高”电平时，第一状态信号NA可以被设置为逻辑“高(H)”电平，并且驱动控制信号PCTR可以保持逻辑“低”电平(参见图11的路径“S36”)。当内部刷新信号IREF被激活至逻辑“高”电平时，行地址RADD可以被计数为具有第二组合R2(参见图11的路径“S37”)。当驱动控制信号PCTR具有逻辑“低(L)”电平时，激活电压SVPP可以被驱动为具有第一内部电压VPPH并且可以执行针对耦接至由具有第二组合R2的行地址RADD选择的第二字线的单元阵列的激活操作。如图11和图14所示，刷新结束脉冲RFINP可以同步于内部刷新信号IREF的电平从逻辑“高”电平改变为逻辑“低”的时间点而被产生为具有逻辑“高”电平(参见图11的路径“S38”)。由于内部刷新信号IREF被去激活为逻辑“低”电平并且刷新结束脉冲RFINP被产生为具有逻辑“高”电平，因此第一状态信号NA和第二状态信号NB二者都可以被设置为逻辑“低(L)”电平并且驱动控制信号PCTR可以被设置为逻辑“高(H)”电平(参见图11的路径“S39”)。当驱动控制信号PCTR被设置为逻辑“高(H)”电平时，可以将激活电压SVPP驱动为具有第二内部电压VPPL以减少设备103A的电流泄漏。因此，可以减少设备103A的功耗。
图15是示出图1所示的系统10中所包括的与设备103的另一示例相对应的设备103B的配置的框图。如图15所示，设备103B可以包括命令解码器(CMD_DEC)211、操作控制电路213、驱动控制信号发生电路(PCTR_GEN)215、内部电压发生电路(VPP_GEN)217、激活电压发生电路(SVPP_GEN)219、行地址发生电路(RADD_GEN)221和字线驱动电路(WL_DRV)223。
命令解码器211可以对命令CMD进行解码以产生刷新信号SREF来执行刷新操作。命令解码器211可以产生刷新信号SREF，其可以在刷新操作被执行的情况下基于命令CMD中包括的比特位的逻辑电平组合而被激活。可以通过使用与图2所示的设备103A中包括的命令解码器111相同的电路来实现命令解码器211。
操作控制电路213可以从命令解码器211接收刷新信号SREF。操作控制电路213可以基于刷新信号SREF来产生内部刷新信号IREF、刷新脉冲RSP、预刷新脉冲RSP_PRE和刷新结束脉冲RFINP。当刷新信号SREF被激活时，操作控制电路213可以生成内部刷新信号IREF，该内部刷新信号IREF被激活以执行针对基于行地址RADD而被访问的单元阵列的激活操作。当刷新信号SREF被激活时，操作控制电路213可以产生其周期基于温度而被调节的刷新时钟信号TOSC，并且可以在由刷新时钟信号TOSC设置的每个内部刷新周期期间产生刷新脉冲RSP。每当产生刷新脉冲RSP时，操作控制电路213可以产生内部刷新信号IREF，该内部刷新信号IREF被激活以执行针对基于行地址RADD而被访问的单元阵列的激活操作。在由刷新时钟信号TOSC设置的每个内部刷新周期期间，操作控制电路213可以在刷新脉冲RSP被产生之前产生预刷新脉冲RSP_PRE。在一个实施例中，可以在针对由行地址RADD访问的单元阵列的激活操作被执行之前产生预刷新脉冲RSP_PRE。当针对单元阵列的激活操作基于内部刷新信号IREF而终止时，操作控制电路213可以产生刷新结束脉冲RFINF。
操作控制电路213可以包括起始脉冲发生电路(STRP_GEN)231、温度传感器(TEMP_SEN)232、刷新时钟发生电路(TOSC_GEN)233、刷新脉冲发生电路(RSP_GEN)235、内部刷新信号发生电路(IREF_GEN)237和刷新结束脉冲发生电路(RFINP_GEN)239。
当刷新信号SREF被激活时，起始脉冲发生电路231可以产生起始脉冲STRP。可以通过使用与图2所示的设备103A中包括的起始脉冲发生电路131相同的电路来实现起始脉冲发生电路231。
温度传感器232可以感测设备103B的内部温度以产生温度码TC。温度码TC可以包括多个比特位，并且温度码TC中包括的比特位的每个逻辑电平组合可以对应于设备103B的内部温度。例如，温度码TC的第一逻辑电平组合可以对应于设备103B的第一内部温度T1，并且温度码TC的第二逻辑电平组合可以对应于设备103B的第二内部温度T2。
刷新时钟发生电路233可以从命令解码器211接收刷新信号SREF，并且可以从温度传感器232接收温度码TC。当刷新信号SREF被激活时，刷新时钟发生电路233可以产生其周期基于温度码TC而被调节的刷新时钟信号TOSC。刷新时钟信号TOSC的周期可以基于温度码TC中所包括的比特位的逻辑电平组合来调节。例如，当设备103B的内部温度T2从第一内部温度T1改变为比第一内部温度T1高的第二内部温度T2时，基于与第二内部温度T2相对应的温度码TC的第二组合而产生的刷新时钟信号TOSC的周期可以比基于与第一内部温度T1相对应的温度码TC的第一组合而产生的刷新时钟信号TOSC的周期短。
刷新脉冲发生电路235可以从刷新时钟发生电路233接收刷新时钟信号TOSC。刷新脉冲发生电路235可以在由刷新时钟信号TOSC设置的每个内部刷新周期期间产生刷新脉冲RSP。刷新脉冲发生电路235可以在产生刷新脉冲RSP之前产生预刷新脉冲RSP_PRE。刷新脉冲发生电路235可以通过使用与图2所示的设备103A中包括的刷新脉冲发生电路135相同的电路来实现。
内部刷新信号发生电路237可以从起始脉冲发生电路231接收起始脉冲STRP，并且可以从刷新脉冲发生电路235接收刷新脉冲RSP。内部刷新信号发生电路237可以产生内部刷新信号IREF，该内部刷新信号IREF在起始脉冲STRP或刷新脉冲RSP被产生时被激活。内部刷新信号发生电路237可以通过使用与图2所示的设备103A中包括的内部刷新信号发生电路137相同的电路来实现。
刷新结束脉冲发生电路239可以从内部刷新信号发生电路237接收内部刷新信号IREF。当针对单元阵列的激活操作基于内部刷新信号IREF而终止时，刷新结束脉冲发生电路239可以产生刷新结束脉冲RFINP。刷新结束脉冲发生电路239可以通过使用与图2所示的设备103A中包括的刷新结束脉冲发生电路139相同的电路来实现。
驱动控制信号发生电路215可以从命令解码器211接收刷新信号SREF。驱动控制信号发生电路215可以从刷新脉冲发生电路235接收预刷新脉冲RSP_PRE，可以从内部刷新信号发生电路237接收内部刷新信号IREF，以及可以从刷新结束脉冲发生电路239接收刷新结束脉冲RFINP。驱动控制信号发生电路215可以基于刷新信号SREF、预刷新脉冲RSP_PRE、内部刷新信号IREF和刷新结束脉冲RFINP来产生驱动控制信号PCTR。驱动控制信号发生电路215可以通过使用与图2所示的设备103A中包括的驱动控制信号发生电路115相同的电路来实现。
内部电压发生电路217可以基于电源电压VDD来产生第一内部电压VPPH和第二内部电压VPPL。内部电压发生电路217可以通过使用与图2所示的设备103A中包括的内部电压发生电路117相同的电路来实现。
激活电压发生电路219可以从驱动控制信号发生电路215接收驱动控制信号PCTR。激活电压发生电路219可以产生激活电压SVPP，该激活电压SVPP基于驱动控制信号PCTR而被驱动至第一内部电压VPPH或第二内部电压。激活电压发生电路219可以在不执行激活操作的情况下将激活电压SVPP驱动至比第一内部电压VPPH低的第二内部电压VPPL，从而减少设备103B的功耗。即，可能减少由于设备103B中包括的单元晶体管的栅极感应漏极泄漏(GIDL)现象而引起的诸如结电流泄漏的电流泄漏量。激活电压发生电路219可以通过使用与图2所示的设备103A中包括的激活电压发生电路119相同的电路来实现。
行地址发生电路221可以从内部刷新信号发生电路237接收内部刷新信号IREF。行地址发生电路221可以基于内部刷新信号IREF来产生行地址RADD。行地址发生电路221可以产生每当内部刷新信号IREF被激活时就被顺序地计数的行地址RADD。行地址发生电路221可以通过使用与图2所示的设备103A中包括的行地址发生电路121相同的电路来实现。
字线驱动电路223可以从激活电压发生电路219接收激活电压SVPP，并且可以从行地址发生电路221接收行地址RADD。字线驱动电路223可以将激活电压SVPP供应给特定字线，以对耦接至由行地址RADD选择的特定字线的单元阵列执行激活操作。字线驱动电路223可以通过使用与图2所示的设备103A中包括的字线驱动电路123相同的电路来实现。
图16是示出刷新时钟发生电路233的配置的框图。如图16中所示，刷新时钟发生电路233可以包括单位时钟发生电路(UCLK_GEN)241、分频时钟发生电路(DCLK_GEN)243、码解码器(CODE_DEC)245和刷新时钟选择电路(TOSC_SEL)247。
单位时钟发生电路241可以从命令解码器211接收刷新信号SREF。当刷新信号SREF被激活以执行刷新操作时，单位时钟发生电路241可以产生单位时钟信号UCLK。单位时钟信号UCLK的周期可以被设置为等于预定单位周期，并且预定单位周期可以根据实施例而被设置为不同。
分频时钟发生电路243可以从单位时钟发生电路241接收单位时钟信号UCLK。分频时钟发生电路243可以对单位时钟信号UCLK进行分频以产生分频时钟信号DCLK。在本实施例中，分频时钟信号DCLK可以包括单位时钟信号UCLK的“M”分频时钟信号。在“M”分频时钟信号中，数量“M”可以被设置为等于或大于2的自然数。例如，分频时钟信号DCLK可以包括单位时钟信号UCLK的2分频时钟信号、单位时钟信号UCLK的4分频时钟信号以及单位时钟信号UCLK的8分频时钟信号。
码解码器245可以从温度传感器232接收温度码TC。码解码器245可以对温度码TC进行解码以产生解码信号DEC。可以将解码信号DEC中包括的比特位的数量设置为大于温度码TC中包括的比特位的数量。解码信号DEC中包括的比特位的逻辑电平组合可以对应于设备103B的各种内部温度中的一个。
刷新时钟选择电路247可以从分频时钟发生电路243接收分频时钟信号DCLK，并且可以从码解码器245接收解码信号DEC。刷新时钟选择电路247可以基于解码信号DEC的逻辑电平组合来选择分频时钟信号DCLK中包括的单位时钟信号UCLK的“M”分频时钟信号中的一个，以输出所选择的分频时钟信号作为刷新时钟信号TOSC。当设备103B的内部温度降低时，刷新时钟信号TOSC的周期可以被调节为增大“M”倍的单位时钟信号UCLK的周期。
根据实施例，仅当针对在刷新操作期间访问的单元的激活操作被执行时，才可以升高被供应给耦接至被访问单元的字线的激活电压，以降低在刷新操作期间驱动激活电压所需的功耗。
另外，当在刷新操作期间未执行针对被访问单元的激活操作时，可以降低激活电压以减少被访问单元的电流泄漏量。
已经结合如上所述的一些实施例公开了这些概念。本领域技术人员将意识到，在不脱离本公开的范围和精神的情况下，能够进行各种修改、添加和替换。因此，不应从限制性的观点而是从说明性的观点来考虑本说明书中公开的实施例。概念的范围不限于以上描述，而是由所附权利要求书限定，并且等效范围内的所有独特特征都应被解释为包括在所述概念中。

Claims (18)

1.一种设备，包括：
操作控制电路，其被配置为：基于被激活以执行刷新操作的刷新信号来产生被激活以对单元阵列执行激活操作的内部刷新信号，所述单元阵列被耦接至由行地址选择的字线，被配置为基于所述刷新信号来产生预刷新脉冲，并且被配置为基于所述内部刷新信号来产生刷新结束脉冲；
驱动控制信号发生电路，其被配置为基于所述内部刷新信号、所述预刷新脉冲和所述刷新结束脉冲来产生驱动控制信号，以控制供应给由所述行地址选择的所述字线的激活电压的驱动；以及
激活电压发生电路，所述激活电压发生电路被配置为：当所述驱动控制信号具有第一逻辑电平时，将所述激活电压驱动至第一内部电压，并且被配置为：当所述驱动控制信号具有第二逻辑电平时，将所述激活电压驱动至第二内部电压。
2.根据权利要求1所述的设备，其中，所述操作控制电路包括起始脉冲发生电路，所述起始脉冲发生电路被配置为在所述刷新信号被激活时产生起始脉冲。
3.根据权利要求2所述的设备，其中，所述操作控制电路还包括刷新脉冲发生电路，所述刷新脉冲发生电路被配置为：在每个内部刷新周期期间产生刷新脉冲，所述每个内部刷新周期基于在所述刷新信号被激活时产生的刷新时钟信号来设置，并且被配置为：在产生所述刷新脉冲之前产生所述预刷新脉冲。
4.根据权利要求3所述的设备，其中，所述刷新时钟信号的周期被设置为恒定的。
5.根据权利要求3所述的设备，其中，所述刷新时钟信号的周期基于所述设备的内部温度来调节。
6.根据权利要求3所述的设备，其中，所述操作控制电路还包括内部刷新信号发生电路，所述内部刷新信号发生电路被配置为产生所述内部刷新信号，所述内部刷新信号在所述起始脉冲或所述刷新脉冲被产生时被激活。
7.根据权利要求6所述的设备，其中，所述操作控制电路还包括刷新结束脉冲发生电路，所述刷新结束脉冲发生电路被配置为同步于所述内部刷新信号被去激活的时间点来产生所述刷新结束脉冲。
8.根据权利要求1所述的设备，其中，所述驱动控制信号发生电路被配置为：当所述刷新信号被去激活或者所述刷新信号和所述内部刷新信号都被激活时，产生所述驱动控制信号以升高所述激活电压的电平。
9.根据权利要求1所述的设备，其中，所述驱动控制信号发生电路被配置为：在所述刷新信号被激活的情况下，在从产生所述预刷新脉冲的时间点起直到产生所述刷新结束脉冲的时间点为止的时段期间产生所述驱动控制信号以升高所述激活电压的电平。
10.根据权利要求1所述的设备，其中，所述第一内部电压被设置为高于所述第二内部电压。
11.根据权利要求1所述的设备，其中，所述驱动控制信号发生电路被配置为：当所述刷新信号被去激活时，产生具有所述第一逻辑电平的所述驱动控制信号；被配置为：当所述刷新信号和所述内部刷新信号都被激活时，产生具有所述第一逻辑电平的所述驱动控制信号；以及被配置为：在所述刷新信号被激活的情况下，在从产生所述预刷新脉冲的时间点起直到产生所述刷新结束脉冲的时间点为止的时段期间产生具有所述第一逻辑电平的所述驱动控制信号。
12.根据权利要求1所述的设备，还包括：
行地址发生电路，其被配置为基于所述内部刷新信号来产生所述行地址；以及
字线驱动电路，其被配置为向由所述行地址选择的所述字线供应所述激活电压。
13.一种设备，包括：
刷新脉冲发生电路，其被配置为在每个内部刷新周期期间产生刷新脉冲，所述每个内部刷新周期基于在刷新信号被激活时产生的刷新时钟信号来设置，并且被配置为在产生所述刷新脉冲之前产生预刷新脉冲；
内部刷新信号发生电路，其被配置为基于在所述刷新信号被激活时产生的起始脉冲和所述刷新脉冲来产生内部刷新信号；
刷新结束脉冲发生电路，其被配置为基于所述内部刷新信号来产生刷新结束脉冲；
驱动控制信号发生电路，其被配置为基于所述内部刷新信号、所述预刷新脉冲和所述刷新结束脉冲来产生驱动控制信号，以控制供应给由行地址选择的字线的激活电压的驱动；以及
激活电压发生电路，所述激活电压发生电路被配置为：当所述驱动控制信号具有第一逻辑电平时，将所述激活电压驱动至第一内部电压，并且被配置：当所述驱动控制信号具有第二逻辑电平时，将所述激活电压驱动至第二内部电压。
14.根据权利要求13所述的设备，其中，所述刷新时钟信号的周期基于所述设备的内部温度来调节。
15.根据权利要求13所述的设备，其中，所述刷新结束脉冲同步于所述内部刷新信号被去激活的时间点来产生。
16.根据权利要求13所述的设备，其中，所述第一内部电压被设置为高于所述第二内部电压。
17.根据权利要求13所述的设备，其中，所述驱动控制信号发生电路被配置为：当所述刷新信号被去激活时，产生具有所述第一逻辑电平的所述驱动控制信号；被配置为：当所述刷新信号和所述内部刷新信号都被激活时，产生具有所述第一逻辑电平的所述驱动控制信号；以及被配置为：在所述刷新信号被激活的情况下，在从产生所述预刷新脉冲的时间点起直到产生所述刷新结束脉冲的时间点为止的时段期间产生具有所述第一逻辑电平的所述驱动控制信号。
18.一种设备，包括：
刷新时钟发生电路，其被配置为：当刷新信号被激活时产生刷新时钟信号，所述刷新时钟信号的周期基于温度码来调节；
刷新脉冲发生电路，其被配置为：在基于所述刷新时钟信号而设置的每个内部刷新周期期间产生刷新脉冲，并且被配置为：在产生所述刷新脉冲之前产生预刷新脉冲；
内部刷新信号发生电路，其被配置为基于在所述刷新信号被激活时产生的起始脉冲和所述刷新脉冲来产生内部刷新信号；
刷新结束脉冲发生电路，其被配置为基于所述内部刷新信号来产生刷新结束脉冲；
驱动控制信号发生电路，其被配置为基于所述内部刷新信号、所述预刷新脉冲和所述刷新结束脉冲来产生驱动控制信号，以控制供应给由行地址选择的字线的激活电压的驱动；以及
激活电压发生电路，所述激活电压发生电路被配置为：当所述驱动控制信号具有第一逻辑电平时，将所述激活电压驱动至第一内部电压，并且被配置：当所述驱动控制信号具有第二逻辑电平时，将所述激活电压驱动至第二内部电压。
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