CN103093806A - 自刷新脉冲产生电路 - Google Patents

自刷新脉冲产生电路 Download PDF

Info

Publication number
CN103093806A
CN103093806A CN201210032524XA CN201210032524A CN103093806A CN 103093806 A CN103093806 A CN 103093806A CN 201210032524X A CN201210032524X A CN 201210032524XA CN 201210032524 A CN201210032524 A CN 201210032524A CN 103093806 A CN103093806 A CN 103093806A
Authority
CN
China
Prior art keywords
self
pulse
refresh
control signal
generating circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210032524XA
Other languages
English (en)
Other versions
CN103093806B (zh
Inventor
梁钟烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103093806A publication Critical patent/CN103093806A/zh
Application granted granted Critical
Publication of CN103093806B publication Critical patent/CN103093806B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

一种自刷新脉冲产生电路包括：控制信号产生器，配置来产生在自刷新模式的初始周期中确定的控制信号；和自刷新脉冲产生器，配置来产生在自刷新模式中具有响应于控制信号控制的周期的自刷新脉冲。

Description

自刷新脉冲产生电路
相关申请的交叉引用
本申请要求2011年11月4日在韩国知识产权局提交的韩国专利申请：编号10-2011-0114797的优先权，其通过引入整体并入。
技术领域
本发明涉及一种自刷新脉冲产生电路以及刷新存储器的方法，具体地本发明涉及一种自刷新脉冲产生电路以及刷新存储器的方法，能够通过在进入自刷新模式之后产生具有在初始周期处受控的周期的自刷新脉冲。
背景技术
有别于SRAM(静态随机存取存储器)或闪存存储器，DRAM(动态随机存取存储器)可能会随着时间的推移丢失存储在存储器单元中的数据。为了防止这种现象，要求在每个预定的时间段恢复存储在存储器单元中的数据的操作。这样的操作称为刷新。通过在存储体中的单元的保留时间内激活字线至少一次以及感测和放大存储在单元中的数据来执行刷新。保留时间是指期间存储在单元中的数据可以维持而无需刷新的时间。
图1是示出当字线被激活时在字线之间发生的干扰的图。
参考图1，第二字线WL<2>邻近第一和第三字线WL<1>和WL<3>。一般，当字线被激活时，高电压VPP被施加到字线，这样电磁干扰在字线之间发生。当激活第一和第三字线WL<1>和WL<3>时，响应于在第一和第三字线WL<1>和WL<3>之间的电磁干扰，少量的电压在第二字线WL<2>中生成。因此，通过将第二字线WL<2>分别耦合到单元的单元晶体管生成泄漏电流。每个单元的保留时间由于这种泄漏电流而减少。
因此，当在与第二字线WL<2>相邻的第一和第三字线WL<1>和WL<3>被激活后立即进入刷新模式时，因为耦合到第二字线WL<2>的单元的保留时间减少，所以可能会发生刷新失败。也即，参考图2，当具有预设周期t0的刷新脉冲PSRF被输出以执行从时间点T1到时间点T2的刷新操作时，在耦合到第二字线WL<2>的单元的保留时间过去之后产生刷新脉冲RSRF。因此，发生刷新失败。
发明内容
本发明的实施例涉及一种自刷新脉冲产生电路，能够通过在进入自刷新模式之后产生具有在初始周期处受控的周期的自刷新脉冲来防止刷新失败。
在一个实施例中，自刷新脉冲产生电路包括：控制信号产生器，配置来产生在自刷新模式的初始周期中确定(assert)的控制信号；和自刷新脉冲产生器，配置来产生在自刷新模式中具有响应于控制信号控制的周期的自刷新脉冲。
在另一个实施例中，一种自刷新脉冲产生电路包括：脉冲产生单元，配置来响应于自刷新信号产生第一和第二脉冲；和自刷新脉冲输出单元，配置来响应于在自刷新模式的初始周期中确定的控制信号选择地输出第一或第二脉冲以作为自刷新脉冲。
在另一个实施例中，一种刷新存储器的方法包括：在刷新循环期的初始周期选择地输出一系列具有第一周期的第一脉冲作为自刷新脉冲信号；以及在初始周期之后的刷新循环期的剩余部分，选择地输出一系列具有第二周期的第二脉冲作为自刷新脉冲信号，其中初始周期是用于通过由自刷新脉冲信号计时的计数器计数全部行地址的时间量。
附图说明
通过结合附图的以下具体描述，将更清楚地理解以上和其它方面、特征和优点，其中：
图1是示出当字线被激活时在字线之间发生的干扰的图。
图2是说明传统刷新脉冲产生电路的操作的时序图。
图3是说明根据本发明的实施例的示范自刷新脉冲产生电路的框图。
图4是在图3中示出的自刷新脉冲产生电路中包括的示范控制信号输出单元的电路图。
图5是在图4的控制信号输出单元中包括的示范输出部分的电路图。
图6是在图3中示出的自刷新脉冲产生电路中包括的示范自刷新脉冲输出单元的电路图；以及
图7是说明根据本发明的实施例的自刷新脉冲产生电路的操作的时序图。
具体实施方式
将参考附图描述本发明的实施例。但是，实施例仅用于说明的目的，而无意限制本发明的范围。
图3是说明根据本发明的实施例的示范自刷新脉冲产生电路的配置的框图。
参考图3，根据本发明的实施例的自刷新脉冲产生电路包括控制信号产生器2和自刷新脉冲产生器3。在自刷新脉冲产生电路进入自刷新模式之后，控制信号产生器2被配置来产生控制信号，该控制信号的电平在初始周期的结束时间点处改变。自刷新脉冲产生器3配置来响应于自刷新模式中的控制信号CON选择地输出第一或第二脉冲PLS1或PLS2作为自刷新脉冲PSRF。控制信号产生器2包括控制信号输出单元21和地址计数器29。
参考图4，控制信号输出单元21包括第一电平脉冲产生部分23、第二电平脉冲产生部分25和输出部分27。
第一电平脉冲产生部分23被配置来在其中自刷新信号SREF被使能到逻辑高电平的时间点处产生第一电平脉冲LVP1。
第二电平脉冲产生部分25被配置来在其中行地址XADD<1:5>的全部比特被计数的时间点处产生第二电平脉冲LVP2。
参考图5，输出部分27包括上拉驱动器271、下拉驱动器272、锁存器273和缓冲器IV24。上拉驱动器271被配置为响应第一电平脉冲LVP1上拉驱动节点nd27。下拉驱动器272被配置为响应第二电平脉冲LVP2下拉驱动节点nd27。锁存器273被配置为锁存在节点nd27的信号。缓冲器IV24被配置为反转和缓存锁存器273的输出信号。以这种方式配置的输出部分27响应于第一和第二电平脉冲LVP1和LVP2驱动和输出控制信号CON。也即，输出部分27响应于在逻辑高电平的第一电平脉冲LVP1和在逻辑低电平的第二电平脉冲LVP2将控制信号CON改变到逻辑高电平，以及响应于在逻辑高电平的第二电平脉冲LVP2和在逻辑低电平的第一电平脉冲LVP1将控制信号CON改变到逻辑低电平。
图3的地址计数器29包括一般计数器，并且被配置来响应于自刷新脉冲PSRF计数行地址XADD<1:5>。这里，行地址XADD<1:5>可以具有设置为“00000”的初始值。在以下说明中，假设行地址XADD<1:5>的初始值设置为“00000”。地址计数器29响应于自刷新脉冲PSRF顺序计数行地址XADD<1:5>直到其计数到最终值“11111”。然后，地址计数器29再次从初始值“00000”计数行地址XADD<1:5>。初始周期是指从其中自刷新脉冲产生电路进入自刷新模式的时间点到其中行地址的全部比特被计数的时间点的周期。换句话说，初始周期是指从其中自刷新信号SREF被使能为逻辑高电平的时间点到其中行地址XADD<1:5>从初始值“00000”到最终值“11111”顺序计数的时间点的周期。
以这种方式配置的控制信号产生器2(图3)响应于在其中自刷新信号SREF被使能为逻辑高电平的时间点产生的第一电平脉冲LVP1将控制信号CON改变到逻辑高电平。此外，控制信号产生器2响应于在其中行地址XADD<1:5>从初始值“00000”到最终值“11111”顺序计数的时间点(也即，行地址XADD<1:5>的全部比特已经被计数的时间点)产生的第二电平脉冲LVP2将控制信号CON改变到逻辑低电平。
自刷新脉冲产生器3包括脉冲产生单元31和自刷新脉冲输出单元33。
脉冲产生单元31配置来响应于自刷新信号SREF产生第一和第二脉冲PLS1和PLS2。这里，当自刷新脉冲产生电路进入自刷新模式时，自刷新信号SREF被使能为逻辑高电平。第一脉冲PLS1的周期可以设置为短于第二脉冲PLS2的周期。
参考图6，自刷新脉冲输出单元33包括三个NAND门ND31到ND33和一个反相器IV31。自刷新脉冲输出单元33被配置来当控制信号CON处于逻辑高电平时缓存第一脉冲PLS1以作为自刷新脉冲PSRF输出，以及当控制信号CON处于逻辑低电平时缓存第二脉冲PLS2以作为自刷新脉冲PSRF输出。
按这种方式配置的自刷新脉冲产生器3在自刷新模式中响应于控制信号CON选择地输出第一或第二脉冲PLS2作为自刷新脉冲PSRF。
将基于五比特行地址XADD<1:5>参考图7来描述按如上方式配置的自刷新脉冲产生电路的操作。
在其中自刷新信号SREF被使能为逻辑高电平的时间点T1，控制信号产生器2将控制信号CON改变为逻辑高电平。更具体地，参考图4和5，第一电平脉冲产生部分23响应于高电平自刷新信号SREF产生第一电平脉冲LVP1。输出部分27响应于第一电平脉冲LVP1将控制信号CON改变到逻辑高电平。自刷新脉冲产生器3响应于高电平控制信号CON输出具有第一周期(a)的第一脉冲PLS1作为自刷新脉冲PSRF。响应于自刷新脉冲PSRF从第一字线WL<1>起顺序激活字线，并且在耦合到激活的字线的单元上执行自刷新操作。
然后，在其中行地址XADD<1:5>的全部比特被计数的时间点T2处，控制信号产生器2将控制信号CON改变到逻辑低电平。更具体地，参考图4和5，第二电平脉冲产生部分25响应于在时间点T2(其中行地址XADD<1:5>已经从初始值“00000”到最终值“11111”被顺序计数)的行地址XADD<1:5>产生第二电平脉冲LVP2。输出部分27响应于第二电平脉冲LVP2将控制信号CON改变到逻辑低电平。自刷新脉冲产生器3响应于低电平控制信号CON输出具有第二周期(b)的第二脉冲PLS2作为自刷新脉冲PSRF。响应于自刷新脉冲PSRF从第一字线WL<1>起顺序激活字线直到自刷新信号SREF被禁止，并且耦合到激活的字线的单元被自刷新。第一周期(a)短于第二周期(b)。
从其中自刷新信号SREF被禁止为逻辑低电平的时间点T3，不产生第一和第二脉冲PLS1和PLS2。因此，不输出自刷新脉冲PSRF。
总之，根据本发明的实施例的自刷新脉冲产生电路在进入自刷新模式之后的初始周期期间产生具有短循环期的自刷新脉冲PSRF。由此防止刷新失败。
出于说明的目的，上面已经公开本发明的实施例。本领域的技术人员将理解在不脱离在所附权利要求中公开的本发明的精神和范围的前提下各种修改、增加和替换是可能的。

Claims (21)

1.一种自刷新脉冲产生电路，包括：
控制信号产生器，配置来产生在自刷新模式的初始周期中确定的控制信号；和
自刷新脉冲产生器，配置来产生在自刷新模式中具有响应于控制信号控制的周期的自刷新脉冲。
2.根据权利要求1所述的自刷新脉冲产生电路，其中该初始周期是从自刷新模式的开始到行地址的计数处于其最大值的时间。
3.根据权利要求1所述的自刷新脉冲产生电路，其中控制信号产生器包括：
地址计数器，配置来响应于自刷新脉冲计数行地址；和
控制信号输出单元，配置来响应于自刷新信号和行地址输出该控制信号。
4.根据权利要求3所述的自刷新脉冲产生电路，其中无论何时产生自刷新脉冲，地址计数器都将行地址增加一。
5.根据权利要求3所述的自刷新脉冲产生电路，其中控制信号输出单元包括：
第一电平脉冲产生部分，配置来响应于自刷新信号产生第一电平脉冲；
第二电平脉冲产生部分，配置来响应于行地址产生第二电平脉冲；和
输出部分，配置来响应于第一和第二电平脉冲中的一个驱动和输出该控制信号。
6.根据权利要求5所述的自刷新脉冲产生电路，其中输出部分包括：
上拉驱动器，配置为响应第一电平脉冲上拉驱动一节点；
下拉驱动器，配置为响应第二电平脉冲下拉驱动该节点；以及
锁存器，配置为锁存在节点的信号。
7.根据权利要求6所述的自刷新脉冲产生电路，还包括缓冲器，配置为缓存锁存器的输出信号。
8.根据权利要求1所述的自刷新脉冲产生电路，其中自刷新脉冲产生器包括：
脉冲产生单元，配置来响应于自刷新信号产生第一和第二脉冲；和
自刷新脉冲输出单元，配置来响应于控制信号选择地输出第一或第二脉冲以作为自刷新脉冲。
9.根据权利要求8所述的自刷新脉冲产生电路，其中第一脉冲具有比第二脉冲短的周期。
10.根据权利要求8所述的自刷新脉冲产生电路，其中当控制信号被确定时选择地输出第一脉冲。
11.一种自刷新脉冲产生电路，包括：
脉冲产生单元，配置来响应于自刷新信号产生第一和第二脉冲；和
自刷新脉冲输出单元，配置来响应于在自刷新模式的初始周期中确定的控制信号选择地输出第一或第二脉冲以作为自刷新脉冲。
12.根据权利要求11所述的自刷新脉冲产生电路，其中第一脉冲具有比第二脉冲短的周期。
13.根据权利要求11所述的自刷新脉冲产生电路，其中当控制信号被确定时选择地输出第一脉冲。
14.根据权利要求11所述的自刷新脉冲产生电路，其中该初始周期的范围是从自刷新模式的开始到行地址的计数处于其最大值的时间。
15.根据权利要求11所述的自刷新脉冲产生电路，还包括控制信号产生器，配置来产生控制信号。
16.根据权利要求15所述的自刷新脉冲产生电路，其中控制信号产生器包括：
地址计数器，配置来响应于自刷新脉冲计数行地址；和
控制信号输出单元，配置来响应于自刷新信号和行地址输出该控制信号。
17.根据权利要求16所述的自刷新脉冲产生电路，其中无论何时产生自刷新脉冲，地址计数器都将行地址增加一。
18.根据权利要求16所述的自刷新脉冲产生电路，其中控制信号输出单元包括：
第一电平脉冲产生部分，配置来响应于自刷新信号产生第一电平脉冲；
第二电平脉冲产生部分，配置来响应于行地址产生第二电平脉冲；和
输出部分，配置来响应于第一和第二电平脉冲驱动和输出该控制信号。
19.根据权利要求18所述的自刷新脉冲产生电路，其中输出部分包括：
上拉驱动器，配置为响应第一电平脉冲上拉驱动一节点；
下拉驱动器，配置为响应第二电平脉冲下拉驱动该节点；和
锁存器，配置为锁存该节点的信号。
20.根据权利要求19所述的自刷新脉冲产生电路，还包括缓冲器，用于缓存该锁存器的输出信号。
21.一种刷新存储器的方法，包括：
在刷新循环期的初始周期选择地输出一系列具有第一周期的第一脉冲作为自刷新脉冲信号；以及
在初始周期之后的刷新循环期的剩余部分，选择地输出一系列具有第二周期的第二脉冲作为自刷新脉冲信号，其中初始周期是用于通过由自刷新脉冲信号计时的计数器计数全部行地址的时间量。
CN201210032524.XA 2011-11-04 2012-02-14 自刷新脉冲产生电路 Active CN103093806B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0114797 2011-11-04
KR1020110114797A KR20130049656A (ko) 2011-11-04 2011-11-04 셀프리프레쉬펄스 생성회로

Publications (2)

Publication Number Publication Date
CN103093806A true CN103093806A (zh) 2013-05-08
CN103093806B CN103093806B (zh) 2017-04-12

Family

ID=48206290

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210032524.XA Active CN103093806B (zh) 2011-11-04 2012-02-14 自刷新脉冲产生电路

Country Status (4)

Country Link
US (1) US8780661B2 (zh)
JP (1) JP2013097853A (zh)
KR (1) KR20130049656A (zh)
CN (1) CN103093806B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106373601A (zh) * 2016-10-19 2017-02-01 成都益睿信科技有限公司 一种自刷新的脉冲发生器
CN107799143A (zh) * 2016-09-06 2018-03-13 钰创科技股份有限公司 输出存储电路在自刷新模式的信息的电路及其相关方法
CN113764013A (zh) * 2020-06-04 2021-12-07 爱思开海力士有限公司 调节在刷新操作中供应的激活电压的电平的设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102469113B1 (ko) * 2018-09-18 2022-11-22 에스케이하이닉스 주식회사 메모리 및 메모리의 리프레시 동작 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243576A (en) * 1990-08-30 1993-09-07 Nec Corporation Semiconductor memory device
US6327208B1 (en) * 1999-11-29 2001-12-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having self refresh mode
CN1574082A (zh) * 2003-05-23 2005-02-02 海力士半导体有限公司 用于控制同步半导体存储装置中自我刷新操作的控制设备
CN1828771A (zh) * 2005-03-04 2006-09-06 恩益禧电子股份有限公司 半导体存储器件及其操作方法
US20070070767A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Multi-port memory device having self-refresh mode
US20090180344A1 (en) * 2005-11-29 2009-07-16 Hynix Semiconductor Inc. Self-refresh period measurement circuit of semiconductor device
TW201112117A (en) * 2009-09-24 2011-04-01 Ind Tech Res Inst Configurable processing apparatus and system thereof
CN102110468A (zh) * 2009-12-24 2011-06-29 海力士半导体有限公司 内部命令产生器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0536274A (ja) * 1990-08-30 1993-02-12 Nec Corp 半導体メモリ装置
KR100668822B1 (ko) 2004-04-28 2007-01-16 주식회사 하이닉스반도체 메모리 장치의 셀프 리프레쉬 주기 제어 장치
KR101288113B1 (ko) * 2009-07-13 2013-07-19 가부시키가이샤 어드밴티스트 시험 장치 및 구제 해석 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243576A (en) * 1990-08-30 1993-09-07 Nec Corporation Semiconductor memory device
US6327208B1 (en) * 1999-11-29 2001-12-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having self refresh mode
CN1574082A (zh) * 2003-05-23 2005-02-02 海力士半导体有限公司 用于控制同步半导体存储装置中自我刷新操作的控制设备
CN1828771A (zh) * 2005-03-04 2006-09-06 恩益禧电子股份有限公司 半导体存储器件及其操作方法
US20070070767A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Multi-port memory device having self-refresh mode
US20090180344A1 (en) * 2005-11-29 2009-07-16 Hynix Semiconductor Inc. Self-refresh period measurement circuit of semiconductor device
TW201112117A (en) * 2009-09-24 2011-04-01 Ind Tech Res Inst Configurable processing apparatus and system thereof
CN102110468A (zh) * 2009-12-24 2011-06-29 海力士半导体有限公司 内部命令产生器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107799143A (zh) * 2016-09-06 2018-03-13 钰创科技股份有限公司 输出存储电路在自刷新模式的信息的电路及其相关方法
CN106373601A (zh) * 2016-10-19 2017-02-01 成都益睿信科技有限公司 一种自刷新的脉冲发生器
CN106373601B (zh) * 2016-10-19 2019-02-19 成都益睿信科技有限公司 一种自刷新的脉冲发生器
CN113764013A (zh) * 2020-06-04 2021-12-07 爱思开海力士有限公司 调节在刷新操作中供应的激活电压的电平的设备
CN113764013B (zh) * 2020-06-04 2024-02-13 爱思开海力士有限公司 调节在刷新操作中供应的激活电压的电平的设备

Also Published As

Publication number Publication date
CN103093806B (zh) 2017-04-12
KR20130049656A (ko) 2013-05-14
US8780661B2 (en) 2014-07-15
JP2013097853A (ja) 2013-05-20
US20130114348A1 (en) 2013-05-09

Similar Documents

Publication Publication Date Title
US11984148B2 (en) Apparatuses and methods for tracking victim rows
US10755763B2 (en) Apparatuses and methods for detection refresh starvation of a memory
US8630132B2 (en) SRAM read and write assist apparatus
US9953696B2 (en) Refresh control circuit for target refresh operation of semiconductor memory device, and operating method thereof
CN106710621B (zh) 刷新控制电路及包括其的存储器件
TWI631560B (zh) 記憶體及包含該記憶體的記憶體系統
US8854910B2 (en) Semiconductor memory device and refresh method thereof
US7551505B1 (en) Memory refresh method and apparatus
CN102779549B (zh) Sram写辅助装置
US8570791B2 (en) Circuit and method of word line suppression
CN102737697A (zh) 差分读写回读出放大器电路和方法
US20130088926A1 (en) Tracking mechanisms
JP3752288B2 (ja) 半導体記憶装置
CN103093806A (zh) 自刷新脉冲产生电路
JP2007536684A (ja) メモリデバイスにおける動的リフレッシュを改善する装置及び方法
US7327631B2 (en) Semiconductor memory device and method of operating semiconductor memory device
KR102471525B1 (ko) 반도체 메모리 장치 및 리프레쉬 방법
US11087834B2 (en) Read and write techniques
US9508451B2 (en) Detecting write disturb in multi-port memories
US20140269141A1 (en) Wordline doubler
KR100642395B1 (ko) 반도체 장치
KR20210002945A (ko) 반도체 메모리 장치 및 메모리 시스템
CN105336360A (zh) Sram存储阵列的控制电路和sram存储器
KR101046994B1 (ko) 리프레쉬 주기조절회로
US20150117094A1 (en) Memory device and a method of operating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant