CN102779549B - Sram写辅助装置 - Google Patents

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Abstract

一种SRAM写辅助装置包括：定时器单元和分压器。分压器单元被配置为将电压电势划分为更低电平。在写操作中，分压器的输出连接至存储器单元。时序单元被配置为生成脉冲，该脉冲所具有的宽度与施加到存储器芯片的电压电势成反比。此外，时序单元控制周期，在该周期中，将来自分压器的输出的更低电压施加到存储器单元。而且，外部电平和时序可编程信号可以用于进一步调节分压器的比率和来自定时器单元的脉冲的宽度。通过采用SRAM写辅助装置，存储器芯片可以实施可靠的、快速的写操作。

Description

SRAM写辅助装置
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种SRAM写辅助装置。
背景技术
诸如笔记本电脑的现代电子装置包括用于存储信息的各种存储器。存储电路包括两种主要类型。一种是易失存储器；另一种是非易失存储器。易失存储器包括随机存取存储器(RAM)，可以将该随机存取存储器进一步划分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。因为当SRAM和DRAM断电时会丢失信息，所以这两种存储器为易失的。另一方面，非易失存储器可以保留住存储在其上的数据。非易失存储器包括各个子类别，例如，电可擦可编程只读存储器(EEPROM)和闪速存储器。
SRAM单元可以包括不同数量的晶体管。根据SRAM单元中的晶体管的总数量，可以将SRAM单元称为六晶体管(6-T)SRAM。在SRAM存储器芯片中，以行和列布置多个SRAM单元。在读操作或写操作期间通过选择SRAM单元的行和列来选择SRAM单元。通过二进制编码来确定要选择的行和列。例如，64Kb存储器芯片可以利用控制写和读操作的16位二进制编码。更具体地来说，将16位二进制编码划分为分别用于选择行和列的两组独立的8位二进制编码。64Kb存储器芯片可以进一步包括行解码器和列解码器。响应于8位编码，行解码器能够生成28个输出，从而得到256个输出。同样，列解码器能够生成另外的28个输出。通过启用来自行解码器的输出和来自列解码器的输出，可以从具有256行和256列的存储器单元阵列中选择出SRAM单元。
将SRAM单元的每列都连接至位线(BL)和反相BL将每个SRAM单元的数据锁存器都用于存储单个位。将BL和用于控制从SRAM单元读取位或将位写入SRAM单元的操作。例如，在SRAM写操作中，可以通过将BL设置为“0”并将设置为“1”而将存储在SRAM单元中的数据锁存器中的逻辑状态“1”进行复位。此外，通过字线控制连接在数据锁存器以及BL和之间的两个选通门晶体管。响应于来自行解码器的二进制编码，字线信号生效，从而选择数据锁存器以进入写操作。在写操作期间，通过BL将数据锁存器的一个存储节点放电至“0”，并且通过将数据锁存器的其他存储节点充电至“1”。结果，新数据逻辑“0”被锁存在SRAM单元中。
随着半导体技术的发展，SRAM存储器芯片的工作电压进一步降低。工作电压的降低可以降低SRAM单元功耗。然而，SRAM单元的更低的工作电压可能将写入和读取裕度降低至低电平。这种低电平可能导致较为不可靠的写和读操作。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种装置，包括：定时器单元，被配置为生成脉冲，所述脉冲所具有的宽度与施加到存储器芯片的电压电势成反比；以及分压器单元，被配置为将所述电压电势划分为更低电平，其中，所述分压器的输入连接至所述定时器单元的输出。
在该装置中，所述定时器单元包括：延迟元件，包括多个串联连接的反相器；以及AND门，包括：第一输入，连接至定时器控制信号；第二输入，连接至所述延迟元件的输出；以及输出，连接至所述分压器的所述输入。
在该装置中，所述分压器单元包括：第一p型金属氧化物半导体(PMOS)晶体管，具有连接至所述电压电势的源极；以及第二PMOS晶体管，具有连接至所述第一PMOS晶体管的漏极的源极和接地的漏极。
在该装置中，所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极被配置为使得：在写操作期间，所述第一PMOS晶体管和所述第二PMOS晶体管均在其线性区域中运行；以及响应于通过所述定时器单元生成的信号，所述第二PMOS晶体管截止，从而使得所述电压电势被施加到所述存储器芯片。
在该装置中，所述分压器单元包括：第一PMOS晶体管，具有连接至所述电压电势的源极；第二PMOS晶体管，具有连接至所述第一PMOS晶体管的漏极的源极；以及第一n型金属氧化物半导体(NMOS)晶体管，具有连接至所述第二PMOS晶体管的漏极的漏极和接地的源极。
在该装置中，所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极、以及所述第一NMOS晶体管的栅极被配置为使得：在写操作期间，所述第一PMOS晶体管和所述第二PMOS晶体管在其线性区域中运行；以及响应于通过所述定时器单元生成的信号，所述第一NMOS晶体管截止，从而使得所述电压电势被施加到所述存储器芯片。
在该装置中，进一步包括：头部控制单元，具有被配置为接收头部控制信号的输入，以及连接至所述分压器单元的第一PMOS晶体管的栅极的输出；以及保持控制单元，具有被配置为接收保持控制信号的输入，以及连接至在所述第一PMOS晶体管的所述栅极和所述第一PMOS晶体管的漏极之间连接的晶体管的栅极的输出。
在该装置中，所述头部控制单元和所述保持控制单元被配置为使得：当通过所述头部控制单元生成的头部控制信号生效时，所述第一PMOS晶体管截止；以及当通过所述保持控制单元生成的保持控制信号生效时，所述晶体管和所述第一PMOS晶体管形成了二极管接法晶体管。
根据本发明的另一方面，提供了一种系统，包括：存储器芯片，包括布置为阵列的多个存储器单元，其中，在写操作中的一个存储器单元被配置为接收从电压电势所划分出的工作电压；以及写辅助装置，包括：定时器单元，被配置为生成脉冲，所述脉冲所具有的宽度与施加到所述存储器芯片的所述电压电势成反比；以及多个分压器，当对应存储器单元在写操作模式下运行时，每个分压器被配置为将所述电压电势划分为更低电压，并且将所述更低电压发送到所述对应存储器单元。
在该系统中，进一步包括：Y列解码器，具有：被配置为接收二进制编码的输入；连接至所述定时器单元的输入的第一输出；以及连接至所述存储器芯片的输入的第二输出。
在该系统中，所述定时器单元和所述存储器芯片被配置为使得：响应于通过所述Y列解码器生成的信号，所述定时器单元在写操作模式中启动连接至存储器单元的分压器；以及响应于通过所述Y列解码器生成的信号，在所述存储器单元上实施写操作。
在该系统中，所述存储器单元为静态随机存取存储器(SRAM)单元，包括：数据锁存器，由交叉连接的反相器对形成，所述反相器对包括：第一存储节点和第二存储节点；工作电压总线，通过控制电路连接至所述数据锁存器的一端；第一选通门晶体管，连接在第一列选择线和所述数据锁存器的第一反相器之间，其中，所述第一选通门晶体管的栅极连接至字线；以及第二选通门晶体管，连接在第二列选择线和所述数据锁存器的第二反相器之间，其中，所述第二选通门晶体管的栅极连接至所述字线。
在该系统中，所述控制电路被配置为使得：当在写模式中选择所述存储器单元时，所述工作电压总线与所述数据锁存器断开；以及当在所述写模式中未选择所述存储器单元时，所述工作电压总线连接至所述数据锁存器。
在该系统中，进一步包括：电平可编程装置，其中，响应于接收到的电平可编程信号，所述电平可编程器件调节一个分压器的比率。
在该系统中，进一步包括：时序可编程器件，其中，响应于接收到的时序可编程信号，所述时序可编程器件调节通过所述定时器单元生成的脉冲的宽度。
根据本发明的又一方面，提供了一种方法，包括：从以行和列布置的多个存储器单元中选择存储器单元；将所述存储器单元与工作电压电势断开；将所述存储器单元连接至更低电压；以及在通过定时器单元控制的周期之后，将所述存储器单元重新连接至所述工作电压电势。
在该方法中，分压器用于将所述工作电压电势划分为所述更低电压。
在该方法中，进一步包括：响应于接收到的电平可编程信号，调节一个分压器的比率；以及响应于接收到的时序可编程信号，调节通过所述定时器单元生成的脉冲的宽度。
在该方法中，进一步包括：从写辅助装置的多个分压器中选择所述存储器单元和对应分压器；将所述对应分压器的输出连接至所述存储器单元；将所述存储器单元的第一存储节点放电至等于所述对应分压器的所述输出的电压电平；以及在写操作期间，将所述存储器单元的所述第一存储节点放电至零伏。
在该方法中，进一步包括：将所述存储器单元的第二存储节点从零伏充电至等于所述对应分压器的所述输出的电压电平；以及将所述存储器单元的所述第二存储节点充电至所述工作电压电势。
在该方法中，进一步包括：当通过头部控制单元生成的头部控制信号生效时，截止分压器的第一p型金属氧化物半导体(PMOS)晶体管；以及当通过保持控制单元生成的保持控制信号生效时，通过导通连接在所述第一PMOS晶体管的栅极和第一PMOS晶体管的漏极之间的晶体管，形成二极管接法晶体管。
附图说明
为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1A示出了根据实施例的静态随机存取存储器(SRAM)单元的原理图；
图1B示出了示出在图1A中所示的SRAM单元的写操作的时序图；
图2示出了利用在图1A和图1B中所示的写辅助电压和时序(timing)的存储器芯片的实例；
图3示出了实现用于驱动在图2中所示的存储器芯片列的SRAM写辅助装置的原理图；
图4示出了基于图3中所示的SRAM写辅助装置的仿真结果。
除非另有说明，否则在不同附图中的对应数字和标号通常指的是对应部件。为了清晰地示出各个实施例的相关方面绘制附图，但是没有必要按比例绘制。
具体实施方式
下面，详细讨论本发明优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制本公开的范围。
参考特定上下文中的优选实施例，即，在静态随机存取存储器(SRAM)写辅助装置，描述了本发明。然而，还可以将本发明应用于各种存储电路。
首先，参照图1A，根据实施例示出了SRAM单元的原理图。SRAM单元100包括：第一反相器，由上拉PMOS晶体管106和下拉NMOS晶体管102形成；和第二反相器，由上拉PMOS晶体管108和下拉NMOS晶体管104形成。将第一反相器和第二反相器连接在电压总线CVDD和地电位之间。此外，交叉连接第一反相器和第二反相器。即，第一反相器的输入连接至第二反相器的输出。同样，第二反相器的输入连接至第一反相器的输出。将第一反相器的输出称为存储节点C，并且将第二反相器的输出称为存储节点T。在标准工作模式下，存储节点C处于与存储节点T相反的逻辑状态。通过采用两个交叉连接的反相器，SRAM单元100可以使用锁存结构保存数据，从而使得在没有应用更新周期的情况下，将不会丢失所存储的数据。
SRAM单元100包括：第一选通门NMOS晶体管112，该晶体管连接在和第一反相器的输出之间。SRAM单元100进一步包括：第二选通门NMOS晶体管114，该晶体管连接在BL和第二反相器的输出之间。第一选通门NMOS晶体管112和第二选通门NMOS晶体管114的栅极连接至字线(WL)。在写操作期间，根据将写入SRAM单元100中的新数据将和BL设置为相反的逻辑值。因此，当选择SRAM单元100时，将逻辑高状态施加给WL。结果，将存储节点C和T分别连接至和BL。结果，将和BL处的逻辑值写入存储节点C和T中。
将电压总线CVDD配置为使得，在写操作期间，通过由写辅助时序控制单元110所控制的开关将电压总线CVDD连接至写辅助电压电势Vwas。反之，当SRAM单元100不在写操作模式下时，写辅助时序控制单元110将电压总线CVDD和写辅助电压电势Vwas之间的连接截止，并且将电压总线CVDD连接至电压电势VDD。应该注意，Vwas的电压电平小于VDD的电压电平。通过在写操作期间将电压总线CVDD连接至更低的电压电势，写操作可以更快和更容易。在下文中，关于图2描述了写辅助时序控制单元的具体操作。
图1B示出了在图1A中所示的SRAM单元100的写操作的时序图。在本实例中，假设存储在存储节点T和存储节点C处的初始逻辑值分别为逻辑高和逻辑低。为了将位写入数据锁存器中，将和BL设置为对应的逻辑值。例如，当将逻辑低状态写入存储节点T时，通过将BL接地而将位线BL设置为逻辑低状态，通过将连接至高电压电势(比如VDD)而将设置为逻辑高状态。在第一时间点上(通过虚线1所标示出的)，当到达写时钟信号的上升沿时，写辅助时序控制单元110通过切换在图1A中所示的三端开关将电压总线CVDD连接至写辅助电压电势Vwas。结果，因为导通的上拉PMOS晶体管108将存储节点T连接至电压总线CVDD，所以在存储节点T处的电压从VDD降至Vwas。相反，因为当通过存储节点T将上拉PMOS晶体管106的栅极设置为高时，上拉PMOS晶体管106截止，所以不会影响存储节点C电压。如图1B所示，存储节点T的电压保持为Vwas，直到第二时间点(通过虚线2标示出的)。
在第二时间点上，响应于SRAM单元100的选择，连接至SRAM单元100的WL信号从逻辑低状态上升至逻辑高状态。WL处的逻辑高值使第一选通门NMOS晶体管112和第二选通门NMOS晶体管114均导通。因为BL接地，所以导通的第二选通门晶体管114开始下拉存储节点T的电压。如图1B所示，在存储节点T处的电压放电到地电位。同时，导通的第一选通门NMOS晶体管112提供了通道，从而将存储节点C的电压充电为通过电压总线CVDD所箝位的电平。应该注意，在第二时间点和第三时间点之间的周期期间，在存储节点T的电压放电到低于上拉PMOS晶体管106的导通阈值之后，该上拉PMOS晶体管106导通。结果，导通的上拉PMOS晶体管106将存储节点C的电压箝位至写辅助电压电势Vwas。
在第三时间点上(通过虚线3所标示的)，当预定定时器(没有示出，而是在图2中示出的)超时的时候，写辅助时序控制单元110通过切换在图1A中所示的三端开关将电压总线CVDD重新连接至电压电势VDD。结果，电压总线CVDD处的电压从Vwas充电至VDD。同时，因为导通的上拉PMOS晶体管106将存储节点C连接至电压总线CVDD，所以在存储节点C处的电压随着与电压总线CVDD相同的曲线增大。在第四时间点上，存储节点C到达VDD的电压电平。相反，在相同周期期间，因为当通过存储节点C将上拉PMOS晶体管108的栅极设置为高时，上拉PMOS晶体管108截止，所以不影响存储节点T的电压。具有写辅助电压电势Vwas的有利特征为，在写操作以前，将SRAM单元100预充电至更低的电平，从而使得具有逻辑高状态的存储节点可以可靠地对地放电。
图2示出了采用在图1A和图1B中所示的写辅助电压和时序的存储器芯片实例。在存储器芯片212的实例中，可能具有八列存储器单元。每列可以包括多个SRAM单元。每列存储器芯片212都具有电压总线CVDD，该电压总线通过三端开关连接至电压电势VDD或者写辅助电压电势Vwas。另一方面，每列存储器芯片212还通过开关连接至写缓冲器210。写缓冲器210用于保存从外部源传送的数据。本领域中公知写缓冲器210的功能，因此，在本文中没有详细讨论。将Y列解码器208用于选择出数据将要被写入的一列。更具体地来说，Y列解码器接收二进制编码，例如，n位地址，并且生成2n个输出，激活这些输出之一。在本实例中，Y列解码器208接收3位地址并且将3位地址转换为8个输出。激活这些输出之一，比如，连接至第一列的第二输出。响应于Y列解码器208的输出，存储器芯片的第一列在写操作模式下运行。
在写操作期间，存储器芯片212的工作电压总线连接至SRAM写辅助装置200。SRAM写辅助装置200可以包括：第一电阻器面板202、第二电阻器面板204、以及定时器单元206。应该注意，第一电阻器面板202或第二电阻器面板204的电阻器可以由在晶体管的线性区域中工作的NMOS晶体管或PMOS晶体管形成。而且，如本领域所公知，电阻器还可以由多晶硅形成。虽然这里没有限定本发明所要求保护的范围，但是确信在10kOhm至100kOhm范围内的电阻器为优选的。为了示出各种实施例的发明方面，在本实例中，每个电阻器面板都可以包括八个电阻器。将第一电阻器面板202中的一个电阻器、第二电阻器面板204中的对应电阻器、以及开关S1串联连接在电压电势VDD和地电位之间，从而形成分压器。分压器为存储器芯片212的列提供按比例降低的电压。例如，当选择存储器芯片212的列1时，通过导通与R1和R2串联连接的开关S1来激活对应的分压器。尤其，Y列解码器208将控制信号发送至定时器单元206，该定时器单元响应于控制信号将特定开关导通。在本实例中，开关S1导通。因此，将由以下等式确定的电压施加给存储器芯片212的列1的电压总线。
V was = VDD R 2 R 1 + R 2
同时，定时器单元206没有导通连接至其他分压器的剩余开关。结果，VDD电压电平被施加给其他列。另外，来自定时器单元206的控制信号为脉冲信号，该脉冲信号的宽度能够基于VDD电压电平进行调节。以下，关于图3描述了定时器单元206的详细操作。SRAM写辅助装置200可以包括电平可编程器件(未示出)，其中，响应于接收到的电平可编程信号，电平可编程器件调节一个分压器的比率(ratio)。此外，SRAM写辅助装置200可以包括时序可编程器件(未示出)，其中，响应于接收到的时序可编程信号，时序可编程器件调节通过定时器单元206生成的脉冲宽度。总之，可以通过连接至SRAM写辅助装置200的两个外部信号预先确定或动态调节分压器比率和通过定时器单元206生成的脉冲宽度。
图3示出了实现用于驱动图2中所示的存储器芯片列的SRAM写辅助装置的原理图。存储器芯片列可以包括四个SRAM单元，即，332、334、336、以及338。将四个SRAM单元的工作电压总线连接在一起并且共同称为CVDD。将电压总线CVDD连接至SRAM写辅助装置300的输出。每个SRAM单元(例如，SRAM单元332)都具有连接至NMOS晶体管Q5的漏极的线。如图3所示，将列的BL线连接至NMOS晶体管Q6的漏极。NMOS晶体管Q5的源极通过第一反相器342连接至NMOS晶体管Q6的源极通过第二反相器344连接至NMOS晶体管Q5的源极。
在写操作中，将来自Y列解码器(没有示出，而在图2中示出)的输出Y-DEC用于选择列，其中，SRAM单元位于该列中。当选择列时，将输出Y-DEC设置为逻辑高状态。该逻辑高状态将NMOS晶体管Q5和NMOS晶体管Q6导通。将要写入SRAM单元的数据通过导通的NMOS晶体管Q5和NMOS晶体管Q6被发送至SRAM单元的数据锁存器。例如，当具有逻辑低状态时，第一反相器342的输出具有逻辑高状态。结果，线通过导通的NMOS晶体管Q5连接至高电压电势。同时，通过第二反相器344，第一反相器342的输出被反相，并且在第二反相器344的输出处生成逻辑低状态。如上所述，响应于写操作，NMOS晶体管Q6导通。因此，将BL线连接至逻辑低状态。根据实施例，当写操作开始时，WL线驱动器340的信号生效。结果，SRAM单元336的两个选通门晶体管导通。将和BL上的逻辑状态写入SRAM单元336。关于图1A和图1B描述了写操作的具体时序图，因此，为了避免重复，本文没有进行描述。
采用SRAM写辅助装置300调节电压降范围和电压降的持续时间。SRAM写辅助装置300包括：定时器单元330和分压器320。定时器单元330包括串联连接的5个反相器。应该注意，虽然图3示出了5个反相器，但是定时器单元330可以包括多个反相器。仅仅为了清晰地示出各个实施例的发明方面，限定了本文所描述的反相器的数量。本发明不仅限于任何特定数量的反相器。5个反相器，即，302、304、306、308以及310通过电压电势VDD进一步供电。如本领域所公知，反相器的传播延迟与反相器的电源电压成反比。结果，当电源电压VDD降低时，来自反相器链的总传播延迟增加。在通过AND门312以后，在AND312的输出生成的脉冲信号的宽度与VDD成反比。通过采用定时单元330，SRAM写辅助装置300所生成的控制信号的脉冲宽度与VDD成反比。
分压器320为多功能器件。通过施加不同的控制信号，分压器320可以为：用于将VDD划分为更低电压电阻分压器；用于节省功耗的头部控制(headercontrol)器件；或者保持控制(retentioncontrol)器件，电源电压通过该保持控制器件降至低于正常工作电压的电平，同时将数据保存在SRAM单元中。当分压器320在电阻分压器模式下操作时，PMOS晶体管Q1和PMOS晶体管Q3处于其线性区域内。Q1和Q3相当于两个串联连接的电阻器。此外，通过调节Q1和Q3的参数(比如，沟道长度L1或L2)，Q1和Q3的电阻值因此改变。结果，电阻分压器可以在写操作期间提供连接至CVDD的可调节电压。应该注意，NMOS晶体管Q4为可选器件。AND门322的输出可以直接连接至PMOS晶体管Q3的栅极。PMOS晶体管Q3可以用作电阻器和开关。例如，当将逻辑高状态施加到PMOS晶体管Q3的栅极时，PMOS晶体管Q3用作开关，并且因此分压器320失效。另一方面，当将适当电压施加给PMOS晶体管Q3的栅极时，Q3在其线性区域中运行。Q1和Q3形成分压器，并且将电压电势VDD划分为更低的电压。
当分压器320在头部控制模式下工作时，响应于头部控制信号的逻辑高状态，PMOS晶体管Q1截止。截止的PMOS晶体管Q1切断了VDD和SRAM单元之间的泄露路径。结果，可以节省不必要的功耗。可选地，可以将分压器320用于实现保持控制。如图3所示，当分压器320在保持模式下运行时，PMOS晶体管Q2导通。结果，PMOS晶体管Q1的栅极和漏极连接在一起用作二极管。这种二极管接法PMOS晶体管导致产生了从VDD的约0.7V的电压降。通过将CVDD连接至PMOS晶体管Q1的漏极，CVDD的电压小于标准工作电压，同时将数据保存在SRAM单元中。具有分压器320的有利特征为，多种功能可以通过不同控制信号共享一个单个器件。因此，可以通过来自相同装置的多种功能补偿用于实现写辅助装置的额外管芯区域。
图4示出了基于在图3中所示的SRAM写辅助装置的仿真结果。图4的水平轴代表了VDD处的电源电压。图4的垂直轴代表了写控制信号和完成80％写操作之间的延迟。曲线402给出了当采用写辅助装置时，电源电压和用于完成写操作的对应延迟之间的关系。根据实施例，工作电压可以低至0.6V。反之，曲线404给出了当没有采用写辅助装置时，电源电压和用于完成写操作的对应延迟之间的关系。在相同的操作环境下，曲线404示出了用于可靠的写操作的最低电压为0.72V。曲线406通过采用写辅助装置示出了改进(约0.12V)。在SRAM单元中的写数据速度为通常用于评估写操作的另一性能指标。如图4所示，在相同的工作电压(例如，通过虚线410所标出的0.73V)下，示出了通过采用写辅助装置在曲线402和曲线404之间的垂直偏差，总延迟时间减小约50皮秒。可选地，当通过采用写辅助装置将写操作的速度指定为固定值(比如，160皮秒)时，如通过曲线408所示出的，用于可靠写操作的电源电压可以进一步减小约0.6V。图4中的曲线示出了写辅助装置的另一有利特征为，写辅助装置不仅改进了写速度，而且增大了SRAM单元的电源电压的范围。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明的公开，现有的或今后开发的用于执行与本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (18)

1.一种SRAM写辅助装置，包括：
定时器单元，被配置为生成脉冲，所述脉冲所具有的宽度与施加到存储器芯片的电压电势成反比；以及
分压器单元，被配置为将所述电压电势划分为更低电平，其中，所述分压器的输入连接至所述定时器单元的输出，其中，所述分压器单元包括：第一p型金属氧化物半导体PMOS晶体管，具有连接至所述电压电势的源极；以及第二PMOS晶体管，具有连接至所述第一PMOS晶体管的漏极的源极和接地的漏极，并且其中，所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极被配置为使得：
在写操作期间，所述第一PMOS晶体管和所述第二PMOS晶体管均在其线性区域中运行；以及
响应于通过所述定时器单元生成的信号，所述第二PMOS晶体管截止，从而使得所述电压电势被施加到所述存储器芯片。
2.根据权利要求1所述的SRAM写辅助装置，其中，所述定时器单元包括：
延迟元件，包括多个串联连接的反相器；以及
AND门，包括：
第一输入，连接至定时器控制信号；
第二输入，连接至所述延迟元件的输出；以及
输出，连接至所述分压器的所述输入。
3.根据权利要求1所述的SRAM写辅助装置，其中，所述分压器单元包括：
第一PMOS晶体管，具有连接至所述电压电势的源极；
第二PMOS晶体管，具有连接至所述第一PMOS晶体管的漏极的源极；以及
第一n型金属氧化物半导体NMOS晶体管，具有连接至所述第二PMOS晶体管的漏极的漏极和接地的源极。
4.根据权利要求3所述的SRAM写辅助装置，其中，所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极、以及所述第一NMOS晶体管的栅极被配置为使得：
在写操作期间，所述第一PMOS晶体管和所述第二PMOS晶体管在其线性区域中运行；以及
响应于通过所述定时器单元生成的信号，所述第一NMOS晶体管截止，从而使得所述电压电势被施加到所述存储器芯片。
5.根据权利要求1所述的SRAM写辅助装置，进一步包括：
头部控制单元，具有被配置为接收头部控制信号的输入，以及连接至所述分压器单元的第一PMOS晶体管的栅极的输出；以及
保持控制单元，具有被配置为接收保持控制信号的输入，以及连接至在所述第一PMOS晶体管的所述栅极和所述第一PMOS晶体管的漏极之间连接的晶体管的栅极的输出。
6.根据权利要求5所述的SRAM写辅助装置，其中，所述头部控制单元和所述保持控制单元被配置为使得：
当通过所述头部控制单元生成的头部控制信号生效时，所述第一PMOS晶体管截止；以及
当通过所述保持控制单元生成的保持控制信号生效时，所述晶体管和所述第一PMOS晶体管形成了二极管接法晶体管。
7.一种具有写辅助装置的系统，包括：
存储器芯片，包括布置为阵列的多个存储器单元，其中，在写操作中的一个存储器单元被配置为接收从电压电势所划分出的工作电压；以及
写辅助装置，包括：
定时器单元，被配置为生成脉冲，所述脉冲所具有的宽度与施加到所述存储器芯片的所述电压电势成反比；以及
多个分压器，当对应存储器单元在写操作模式下运行时，每个分压器被配置为将所述电压电势划分为更低电压，并且将所述更低电压发送到所述对应存储器单元，
其中，所述分压器的输入连接至所述定时器单元的输出，
其中，所述分压器单元包括：第一p型金属氧化物半导体(PMOS)晶体管，具有连接至所述电压电势的源极；以及第二PMOS晶体管，具有连接至所述第一PMOS晶体管的漏极的源极和接地的漏极，并且其中，所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极被配置为使得：
在写操作期间，所述第一PMOS晶体管和所述第二PMOS晶体管均在其线性区域中运行；以及
响应于通过所述定时器单元生成的信号，所述第二PMOS晶体管截止，从而使得所述电压电势被施加到所述存储器芯片。
8.根据权利要求7所述的系统，进一步包括：Y列解码器，具有：被配置为接收二进制编码的输入；连接至所述定时器单元的输入的第一输出；以及连接至所述存储器芯片的输入的第二输出。
9.根据权利要求8所述的系统，其中，所述定时器单元和所述存储器芯片被配置为使得：
响应于通过所述Y列解码器生成的信号，所述定时器单元在写操作模式中启动连接至存储器单元的分压器；以及
响应于通过所述Y列解码器生成的信号，在所述存储器单元上实施写操作。
10.根据权利要求7所述的系统，其中，所述存储器单元为静态随机存取存储器(SRAM)单元，包括：
数据锁存器，由交叉连接的反相器对形成，所述反相器对包括：第一存储节点和第二存储节点；
工作电压总线，通过控制电路连接至所述数据锁存器的一端；
第一选通门晶体管，连接在第一列选择线和所述数据锁存器的第一反相器之间，其中，所述第一选通门晶体管的栅极连接至字线；以及
第二选通门晶体管，连接在第二列选择线和所述数据锁存器的第二反相器之间，其中，所述第二选通门晶体管的栅极连接至所述字线。
11.根据权利要求10所述的系统，其中，所述控制电路被配置为使得：
当在写模式中选择所述存储器单元时，所述工作电压总线与所述数据锁存器断开；以及
当在所述写模式中未选择所述存储器单元时，所述工作电压总线连接至所述数据锁存器。
12.根据权利要求7所述的系统，进一步包括：电平可编程装置，其中，响应于接收到的电平可编程信号，所述电平可编程器件调节一个分压器的比率。
13.根据权利要求7所述的系统，进一步包括：时序可编程器件，其中，响应于接收到的时序可编程信号，所述时序可编程器件调节通过所述定时器单元生成的脉冲的宽度。
14.一种用于辅助写操作的方法，包括：
从以行和列布置的多个存储器单元中选择存储器单元；
将所述存储器单元与工作电压电势断开；
将所述存储器单元连接至更低电压；以及
在通过定时器单元控制的周期之后，将所述存储器单元重新连接至所述工作电压电势，
其中，定时器单元，被配置为生成脉冲，所述脉冲所具有的宽度与施加到存储器芯片的所述电压电势成反比，
其中，当通过头部控制单元生成的头部控制信号生效时，截止分压器的第一p型金属氧化物半导体PMOS晶体管；以及
当通过保持控制单元生成的保持控制信号生效时，通过导通连接在所述第一PMOS晶体管的栅极和第一PMOS晶体管的漏极之间的晶体管，形成二极管接法晶体管。
15.根据权利要求14所述的方法，其中，分压器用于将所述工作电压电势划分为所述更低电压。
16.根据权利要求14所述的方法，进一步包括：
响应于接收到的电平可编程信号，调节一个分压器的比率；以及
响应于接收到的时序可编程信号，调节通过所述定时器单元生成的脉冲的宽度。
17.根据权利要求14所述的方法，进一步包括：
从写辅助装置的多个分压器中选择所述存储器单元和对应分压器；
将所述对应分压器的输出连接至所述存储器单元；
将所述存储器单元的第一存储节点放电至等于所述对应分压器的所述输出的电压电平；以及
在写操作期间，将所述存储器单元的所述第一存储节点放电至零伏。
18.根据权利要求17所述的方法，进一步包括：
将所述存储器单元的第二存储节点从零伏充电至等于所述对应分压器的所述输出的电压电平；以及
将所述存储器单元的所述第二存储节点充电至所述工作电压电势。
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