CN102110468A - 内部命令产生器件 - Google Patents

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Abstract

提供一种内部命令产生器件，包括：第一标记信号产生单元，被配置为响应复位命令来产生用于设置复位时段的复位标记信号；初始脉冲信号产生单元，被配置为响应该复位标记信号来产生第一初始脉冲信号和第二初始脉冲信号；第二标记信号产生单元，被配置为响应该第一初始脉冲信号来产生用于设置器件自动初始化时段的器件自动初始化标记信号；和内部命令产生单元，被配置为响应该第二初始脉冲信号来产生在器件自动初始化时段被使能的内部刷新命令。

Description

内部命令产生器件
相关申请的交叉引用
本发明要求2009年12月24日在韩国知识产权局提交的韩国专利申请：编号10-2009-0131272的优先权，其公开内容通过引入在此全部并入。
技术领域
本发明的示范实施例涉及一种内部命令产生器件。
背景技术
半导体存储器件接收外部电压(VDD)和地电压(VSS)并且将接收的外部电压(VDD)和地电压(VSS)转换为内部操作所需的内部电压。用于半导体器件的内部操作所需的内部电压的示例包括：提供给核心区域的核心电压(VCORE)、提供来驱动字线的高电压(VPP)、提供给电容器的板极的单元板电压(VCP)，以及在预充电操作期间提供给位线对BL和BLB的位线预充电电压(VBLP)。
当半导体存储器件进入加电模式(电源斜坡序列)时，内部电压增长直到它顺着外部电压(VDD)电平达到预定的电平。因此，在开始诸如读或写操作的正常操作之前需要稳定内部电压的过程。内部电压的稳定通过内部电压的持续使用获得。因此，典型的SDRAM通过响应于输入的外部刷新命令执行刷新操作来稳定内部电压。
同时，如在说明书描述的，LPDDR2RAM接收外部复位命令并且在进入复位状态之后对器件设置大约10μs的自动初始化时段。和SDRAM一样，在LPDDR2RAM的器件自动初始化中没有输入刷新命令。因此，没有办法来稳定该内部电压。
发明内容
本发明的实施例涉及半导体存储器件的内部命令产生器件，其通过产生内部刷新命令和执行刷新操作来稳定内部电压。
在一个实施例中，内部命令产生器件包括：第一标记信号产生单元，被配置为响应复位命令来产生用于设置复位时段的复位标记信号；初始脉冲信号产生单元，被配置为响应该复位标记信号来产生第一初始脉冲信号和第二初始脉冲信号；第二标记信号产生单元，被配置为响应该第一初始脉冲信号来产生用于设置器件自动初始化时段的器件自动初始化标记信号；和内部命令产生单元，被配置为响应该第二初始脉冲信号来产生在器件自动初始化时段内被使能的内部刷新命令。
在另一实施例中，内部命令产生器件包括：第一标记信号产生单元，被配置为响应复位命令来产生用于设置复位时段的复位标记信号；第一初始脉冲信号产生单元，被配置为响应该复位标记信号来产生第一初始脉冲信号；第二标记信号产生单元，被配置为响应该第一初始脉冲信号来产生用于设置器件自动初始化时段的器件自动初始化标记信号；计数单元，被配置为当第二初始脉冲信号产生预设数量的次数时产生计数信号；第二初始脉冲信号产生单元，被配置为响应第一初始脉冲信号和内部刷新命令产生第二初始脉冲信号，并且配置为响应于计数信号而停止产生第二初始脉冲信号；和内部命令产生单元，被配置为响应该第二初始脉冲信号来产生在器件自动初始化时段中的内部刷新命令。
附图说明
通过结合附图的以下详细描述，上述和其它方面、特征和其他优点将更加清楚地理解，其中：
图1是说明根据本发明的实施例的内部命令产生器件的框图。
图2是说明图1的第一标记信号产生单元的电路图。
图3是说明图1的初始脉冲信号产生单元的电路图。
图4是说明图1的第二标记信号产生单元的电路图。
图5是说明图1的内部命令产生单元的电路图。
图6是说明图1的内部命令产生器件的操作的时序图。
图7是说明根据本发明的另一实施例的内部命令产生器件的框图。
图8是说明图7的第一标记信号产生单元的电路图。
图9是说明图7的第一初始脉冲信号产生单元的电路图。
图10是说明图7的第二标记信号产生单元的电路图。
图11是说明图7的第二初始脉冲信号产生单元的电路图。
图12是说明图7的内部命令产生单元的电路图。
图13是说明图7的计数单元的电路图。
图14是说明图13的第一熔丝信号产生单元的电路图。
图15是从图13的计数单元输出的第一到第三初始计数信号的时序图；以及
图16是说明图7的内部命令产生器件的操作的时序图。
具体实施方式
下文中，将参考附图描述本发明的特定实施例。附图不必依比例决定且在某些示例中，放大了比例以便清楚地说明本发明的某个特征。
图1是说明根据本发明的实施例的内部命令产生器件的框图。
参考图1，内部命令产生器件包括第一标记信号产生单元1、初始脉冲信号产生单元2、第二标记信号产生单元3和内部命令产生单元4。
如图2所示，第一标记信号产生单元1包括第一脉冲产生部分10、第一驱动部分11、第一锁存部分12以及第一缓冲器部分13。第一脉冲产生部分10包括第一反转延迟14和第一OR(或)门OR1。第一反转延迟14被配置来反转和延迟器件自动初始化标记DAIF信号并且输出第一反转延迟信号RD1。第一OR门OR1被配置来对DAIF和RD1信号执行OR运算并且随后产生第一脉冲信号PUL1的脉冲。第一驱动部分11包括第一PMOS晶体管P1和第一NMOS晶体管N1。第一PMOS晶体管P1配置成作为上拉元件操作以响应于第一脉冲信号PUL1来上拉驱动第一节点nd1。第一NMOS晶体管N1配置成作为下拉元件操作以响应于复位命令RST来下拉驱动第一节点nd1。第一锁存部分12被配置有反转类型的锁存器配置，其锁存第一节点nd1的信号。第一缓冲器部分13被配置有反转类型的缓冲器，其延迟和缓冲第一锁存部分12的输出信号。第一标记信号产生单元1还包括第二PMOS晶体管P2，配置来作为复位元件操作，其响应于加电信号PWRUP复位第一节点nd1。复位命令RST是允许半导体存储器件在特定情况中进入复位状态的命令。特定情况的示例是在其中外部控制器故障因此仅外部控制器重新引导的情况。在这种情况下，向半导体存储器件传送复位命令RST并且允许半导体存储器件进入复位状态。
如上配置的第一标记信号产生单元1在复位命令RST的脉冲产生时使得复位标记信号RSTF能够为高电平，并且在器件自动初始化标记信号DAIF被禁止而使其成为低电平时禁止复位标记信号RSTF而使其成为低电平。具体地，当复位命令RST的脉冲产生时，第一驱动部分11的第一NMOS晶体管N1被驱动来将第一节点nd1下拉为低电平。第一锁存部分12锁存和反转第一节点nd1的低电平信号，并且第一缓冲器部分13延迟和缓冲第一锁存部分12的输出信号并且使得复位标记信号RSTF能够为高电平。当器件自动初始化标记信号DAIF被禁止而使其成为低电平时，第一脉冲产生部分10产生第一脉冲信号PUL1的脉冲并且驱动第一驱动部分11的第一PMOS晶体管P1。因此，第一节点nd1被上拉至高电平。第一锁存部分12锁存和反转第一节点nd1的高电平信号，并且第一缓冲器部分13延迟和缓冲第一锁存部分12的输出信号并且禁止复位标记信号RSTF而使其成为低电平。
如图3所示，初始脉冲信号产生单元2包括第二脉冲产生部分20和第一延迟单元21。第二脉冲产生部分20包括第二反转延迟22和第一AND(与)门AN1。第二反转延迟22被配置来反转和延迟复位标记信号RSTF并且输出第二反转延迟信号RD2。第一AND门AN1被配置来对复位标记信号RSTF和第二反转延迟信号RD2执行AND运算并且产生第一初始脉冲信号INIP的脉冲。第一延迟部分21被配置为将第一初始脉冲信号INIP延迟预设的延迟时间并且输出第二初始脉冲信号INIDP。
如上配置的初始脉冲信号产生单元2响应于被使能为高电平的复位标记信号RSTF产生第一初始脉冲信号INIP的脉冲，按照第一延迟部分21的延迟时间延迟第一初始脉冲信号INIP，并且产生第二初始脉冲信号INIDP的脉冲。
如图4所示，第二标记信号产生单元3包括第三脉冲产生部分30、第二驱动部分31、第二锁存部分32，以及第二缓冲器部分33。第三脉冲产生部分30包括第三反转延迟34和第二OR门OR2。第三反转延迟34被配置来反转和延迟内部刷新命令AREFPF并且输出第三反转延迟信号RD3。第二OR门OR2被配置来对内部刷新命令AREFPF和第三反转延迟信号RD3执行OR运算并且产生第二脉冲信号PUL2的脉冲。第二驱动部分31包括第二NMOS晶体管N2和第三PMOS晶体管P3。第二NMOS晶体管N2配置成作为下拉元件操作以响应于第一初始脉冲信号INIP来下拉驱动第二节点nd2。第三PMOS晶体管P3配置成作为上拉元件操作以响应于第二脉冲信号PUL2来上拉驱动第二节点nd2。第二锁存部分32被配置有反转类型的锁存器，其锁存第二节点nd2的信号。第二缓冲器部分33被配置有反转类型的缓冲器，其延迟和缓冲第二锁存部分32的输出信号，并且输出器件自动初始化标记信号DAIF。第二标记信号产生单元3还包括第四PMOS晶体管P4，配置来作为复位元件操作，其响应于加电信号PWRUP复位第二节点nd2。
如上配置的第二标记信号产生单元3在第一初始脉冲信号INIP的脉冲产生时使能器件自动初始化标记信号DAIF为高电平，并且在初始刷新命令AREFPF被禁止而使其成为低电平时禁止该器件自动初始化标记信号DAIF而使其成为低电平。具体地，当第一初始脉冲信号INIP的脉冲产生时，第二驱动部分31的第二NMOS晶体管N2被驱动来将第二节点nd2下拉为低电平。第二锁存部分32锁存和反转第二节点nd2的低电平信号，并且第二缓冲器部分33延迟和缓冲第二锁存部分32的输出信号并且使能器件自动初始化标记信号DAIF为高电平。当内部刷新命令AREFPF被禁止而使其成为低电平时，第二脉冲产生部分30产生第二脉冲信号PUL2的脉冲并且驱动第二驱动部分31的第三PMOS晶体管P3。因此，第二节点nd2被上拉至高电平。第二锁存部分32锁存和反转第二节点nd2的高电平信号，并且第二缓冲器部分33延迟和缓冲第二锁存部分32的输出信号并且禁止器件自动初始化标记信号DAIF而使其成为低电平。
如图5所示，内部命令产生单元4包括第四脉冲产生部分40、第三驱动部分41、第三锁存部分42，第一和第二反转器IV1和IV2，以及第二延迟部分43。第四脉冲产生部分40包括第四反转延迟44和第三OR门OR3。第四反转延迟44被配置来反转和延迟第一延迟信号AREFPFD并且输出第四反转延迟信号RD4。第三OR门OR3被配置来对第一延迟信号AREFPFD和第四反转延迟信号RD4执行OR运算。第三驱动部分41包括第三NMOS晶体管N3和第五PMOS晶体管P5。第三NMOS晶体管N3配置成作为下拉元件操作以响应于第二初始脉冲信号INIDP来下拉驱动第三节点nd3。第五PMOS晶体管P5配置成作为上拉元件操作以响应于第三脉冲信号PUL3来上拉驱动第三节点nd3。第三锁存部分42被配置有反转类型的锁存器，其锁存第三节点nd3的信号。第一和第二反转器IV1和IV2被配置来延迟和缓冲第三锁存部分42的输出信号并且输出内部刷新命令AREFPF。具体地，第一反转器IV1被配置来反转第三锁存部分42的输出信号并且输出前内部刷新命令AREFPB。第二反转器IV2被配置来反转前内部刷新命令AREFPB并且输出内部刷新命令AREFPF。第二延迟部分43被配置来将前内部刷新命令AREFPB延迟刷新时间(tRFC)并且输出第一延迟信号AREFPFD。内部命令产生单元4还包括第六PMOS晶体管P6，配置来作为复位元件操作，其响应于加电信号PWRUP复位第三节点nd3。内部刷新命令AREFPF是用于执行刷新操作的内部命令，并且在刷新时间(tRFC)内被使能。
如上配置的内部命令产生单元4在第二初始脉冲信号INIDP的脉冲产生时使能内部刷新命令AREFPF为高电平，并且在刷新时间(tRFC)逝去之后禁止内部刷新命令AREFPF而使其成为低电平。具体地，当第二初始脉冲信号INIDP的脉冲产生时，第三驱动部分41的第三NMOS晶体管N3被驱动来将第三节点nd3下拉为低电平。第三锁存部分42锁存和反转第三节点nd3的低电平信号，并且第一和第二反转器IV1和IV2延迟和缓冲第三锁存部分42的输出信号并且使能内部刷新命令AREFPF为高电平。当在其中按刷新时间(tRFC)延迟从第一反转器IV1输出的前内部刷新命令AREFPB产生的第一延迟信号AREFPFD被使能为低电平的时刻产生第三脉冲信号PUL3的脉冲时，第三驱动部分41的第五PMOS晶体管P5被驱动以将第三节点nd3上拉至高电平。第三锁存部分42锁存和反转第三节点nd3的高电平信号，并且第一和第二反转器IV1和IV2延迟和缓冲第三锁存部分42的输出信号并且禁止内部刷新命令AREFPF而使其成为低电平。
下面将参考图6描述内部命令产生器件的操作。
首先，当在时间t1处输入复位命令RST的脉冲时，第一标记信号产生单元1在时间t2处使能复位标记信号RSTF为高电平。具体地，当在时间t1处输入复位命令RST的脉冲时，第一驱动部分11被驱动以将第一节点nd1下拉至低电平。第一锁存部分12锁存和反转第一节点nd1的低电平信号，并且第一缓冲器部分13延迟和缓冲第一锁存部分12的输出信号并且在时间t2处使能复位标记信号RSTF为高电平。复位时段响应于被使能为高电平的复位标记信号RSTF而开始。
接下来，当在时间t2处复位标记信号RSTF被使能为高电平时，初始脉冲信号产生单元2在时间t2处产生第一初始脉冲信号INIP的脉冲，按照第一延迟部分21的延迟时间延迟第一初始脉冲信号INIP的脉冲，并且在时间t3处产生第二初始脉冲信号INIDP的脉冲。因此，第二初始脉冲信号INIDP比第一初始脉冲信号INIP较后产生。
接下来，当在时间t2处产生第一初始脉冲信号INIP的脉冲时，第二标记信号产生单元3在时间t4处使能器件自动初始化标记信号DAIF为高电平。具体地，当在时间t2处产生第一初始脉冲信号INIP的脉冲时，第二驱动部分31被驱动以将第二节点nd2下拉至低电平。第二锁存部分32锁存和反转第二节点nd2的低电平信号，并且第二缓冲器部分33延迟和缓冲第二锁存部分32的输出信号并且在时间t4处使能器件自动初始化标记信号DAIF为高电平。器件自动初始化时段响应于被使能为高电平的器件自动初始化标记信号DAIF而开始。
接下来，当在时间t3处产生第二初始脉冲信号INIDP的脉冲时，内部命令产生单元4在时间t5处使能内部刷新命令AREFPF为高电平，并且在刷新时间(tRFC)逝去之后的时间t6处禁止内部刷新命令AREFPF而使其成为低电平。具体地，当在时间t3处第二初始脉冲信号INIDP的脉冲产生时，第三驱动部分41被驱动来将第三节点nd3下拉为低电平。第三锁存部分42锁存和反转第三节点nd3的低电平信号，并且第一和第二反转器IV1和IV2延迟和缓冲第三锁存部分42的输出信号并且在时间t5处使能内部刷新命令AREFPF为高电平。当在其中按刷新时间延迟从第一反转器IV1输出的前内部刷新命令AREFPB产生的第一延迟信号AREFPFD被使能为低电平的时刻产生第三脉冲信号PUL3的脉冲时，第三驱动部分41被驱动以将第三节点nd3上拉至高电平。第三锁存部分42锁存和反转第三节点nd3的高电平信号，并且第一和第二反转器IV1和IV2延迟和缓冲第三锁存部分42的输出信号并且在时间t6处禁止内部刷新命令AREFPF而使其成为低电平。
接下来，当在时间t6处禁止内部刷新命令AREFPF而使其成为低电平时，第二标记信号产生单元3在时间t7处禁止器件自动初始化标记信号DAIF而使其成为低电平。具体地，当在时间t6处禁止内部刷新命令AREFPF而使其成为低电平时，第二脉冲产生单元30产生第二脉冲信号PUL2的脉冲并且驱动第二驱动部分31的第三PMOS晶体管P3。因此，第二节点nd2被上拉至高电平。第二锁存部分32锁存和反转第二节点nd2的高电平信号，并且第二缓冲器部分33延迟和缓冲第二锁存部分32的输出信号并且在时间t7处禁止器件自动初始化标记信号DAIF而使其成为低电平。器件自动初始化时段响应于被禁止而使其成为低电平的器件自动初始化标记信号DAIF而结束。具体地，器件自动初始化时段是t4到t7，在其中器件自动初始化标记信号DAIF被使能。
接下来，当在时间t7处禁止器件自动初始化标记信号DAIF而使其成为低电平时，在时间t8处第一标记信号产生单元1禁止复位标记信号RSTF而使其成为低电平。具体地，当在时间t7处禁止器件自动初始化标记信号DAIF而使其成为低电平时，第一脉冲产生部分10产生第一脉冲信号PUL1的脉冲并且驱动第一驱动部分11的第一PMOS晶体管P1。因此，第一节点nd1被上拉至高电平。第一锁存部分12锁存和反转第一节点nd1的高电平信号，并且第一缓冲器部分13延迟和缓冲第一锁存部分12的输出信号并且在时间t8处禁止复位标记信号RSTF而使其成为低电平。复位时段响应于被禁止而使其成为低电平的复位标记信号RSTF而结束。具体地，复位时段是t2到t8，在其中复位标记信号RSTF被使能。
总之，根据本发明的实施例的内部命令产生器件通过当输入复位命令RST的脉冲时顺序地产生复位标记信号RSTF和器件自动初始化标记信号DAIF来设置复位时段和器件自动初始化时段，以及通过在器件自动初始化时段内产生内部刷新命令AREFPF来指引该刷新操作。因此，当输入复位命令时，根据本发明的实施例的内部命令产生器件通过产生内部刷新命令AREFPF和执行刷新操作来稳定内部电压。
图7是说明根据本发明的另一实施例的内部命令产生器件的框图。
参考图7，内部命令产生器件包括第一标记信号产生单元100、第一初始脉冲信号产生单元110、第二标记信号产生单元120，第二初始脉冲信号产生单元130、内部命令产生单元140、计数单元150，和状态信号产生单元160。
如图8所示，第一标记信号产生单元100包括第一脉冲产生部分101、第一驱动部分102、第一锁存部分103，以及第一缓冲器部分104。第一脉冲产生部分101包括第一反转延迟105和第一OR门OR10。第一反转延迟105被配置来反转和延迟器件自动初始化标记信号DAIF并且输出第一反转延迟信号RD10。第一OR门OR10被配置来对器件自动初始化标记信号DAIF和第一反转延迟信号RD10执行OR运算并且产生第一脉冲信号PUL10的脉冲。第一驱动部分102包括第一PMOS晶体管P10和第一NMOS晶体管N10。第一NMOS晶体管N10配置成作为下拉元件操作以响应于复位命令RST来下拉驱动第一节点nd10。第一PMOS晶体管P10配置成作为上拉元件操作以响应于第一脉冲信号PUL10来上拉驱动第一节点nd10。第一锁存部分103被配置有反转类型的锁存器，其锁存第一节点nd10的信号。第一缓冲器单元104被配置为反转类型的缓冲器，其延迟和缓冲第一锁存部分103的输出信号并且输出复位标记信号RSTF。第一标记信号产生单元100还包括第二PMOS晶体管P11，配置来作为复位元件操作，其响应于加电信号PWRUP复位第一节点nd10。复位命令RST是允许半导体存储器件在特定情况中进入复位状态的命令。特定情况的示例是在其中外部控制器故障因此仅外部控制器重新引导的情况。在这种情况下，向半导体存储器件传送复位命令RST并且允许半导体存储器件进入复位状态。
如上配置的第一标记信号产生单元100在复位命令RST的脉冲产生时使能复位标记信号RSTF为高电平，并且在器件自动初始化标记信号DAIF被禁止而使其成为低电平时禁止复位标记信号RSTF而使其成为低电平。具体地，当复位命令RST的脉冲输入时，第一驱动部分102的第一NMOS晶体管N10被驱动来将第一节点nd10下拉为低电平。第一锁存部分103锁存和反转第一节点nd10的低电平信号，并且第一缓冲器部分104延迟和缓冲第一锁存部分103的输出信号并且使能复位标记信号RSTF为高电平。当在器件自动初始化标记信号DAIF被禁止而使其成为低电平的时刻产生第一脉冲信号PUL10的脉冲时，驱动第一驱动部分102的第一PMOS晶体管P10以将第一节点nd10上拉至高电平。第一锁存部分103锁存和反转第一节点nd10的高电平信号，并且第一缓冲器部分104延迟和缓冲第一锁存部分103的输出信号并且禁止复位标记信号RSTF而使其成为低电平。
如图9所示，初始脉冲信号产生单元110包括第二反转延迟111和第一AND门AN10。第二反转延迟111被配置来反转和延迟复位标记信号RSTF并且输出第二反转延迟信号RD11。第一AND门AN10被配置来对复位标记信号RSTF和第二反转延迟信号RD11执行AND运算并且产生第一初始脉冲信号INIP的脉冲。
如上配置的初始脉冲信号产生单元100在复位标记信号RSTF被使能为高电平时产生第一初始脉冲信号INIP的脉冲。
如图10所示，第二标记信号产生单元120包括第二脉冲产生部分121、第二驱动部分122、第二锁存部分123，以及第二缓冲器部分124。第二脉冲产生部分121包括第一反转器IV10、第二AND门AN11、第三反转延迟125和第二OR门OR11。第一反转器IV10和第二OR门OR11被配置来反转计数信号CNT。第二AND门AN11被配置来对第一反转器IV10的输出信号和内部刷新命令AREFPF执行AND运算。第三反转延迟125被配置来反转和延迟第二AND门AN11的输出信号并且输出第三反转延迟信号RD12。第二OR门OR11被配置来对第二AND门AN11的输出信号和第三反转延迟信号RD12执行OR运算并且产生第二脉冲信号PUL11的脉冲。第二驱动部分122包括第二NMOS晶体管N11和第三PMOS晶体管P12。第二NMOS晶体管N11配置成作为下拉元件操作以响应于第一初始脉冲信号INIP的脉冲来下拉驱动第二节点nd11。第三PMOS晶体管P12配置成作为上拉元件操作以响应于第二脉冲信号PUL11的脉冲来上拉驱动第二节点nd11。第二锁存部分123被配置有反转类型的锁存器，其锁存第二节点nd11的信号。第二缓冲器部分124被配置有反转类型的缓冲器，其延迟和缓冲第二锁存部分123的输出信号，并且输出器件自动初始化标记信号DAIF。第二标记信号产生单元120还包括第四PMOS晶体管P13，配置来作为复位电路操作，其响应于加电信号PWRUP复位第二节点nd11。
第二标记信号产生单元120在第一初始脉冲信号INIP的脉冲产生时使能器件自动初始化标记信号DAIF为高电平，并且在计数信号CNT和内部刷新命令AREFPF分别在低电平和高电平时禁止该器件自动初始化标记信号DAIF而使其成为低电平。具体地，当第一初始脉冲信号INIP的脉冲产生时，第二驱动部分122的第二NMOS晶体管N11被驱动来将第二节点nd11下拉为低电平。第二锁存部分123锁存和反转第二节点nd11的低电平信号，并且第二缓冲器部分124延迟和缓冲第二锁存部分123的输出信号并且使能器件自动初始化标记信号DAIF为高电平。当在计数信号CNT和内部刷新命令AREFPF分别为低电平和高电平的时刻产生第二脉冲信号PUL11的脉冲时，驱动第二驱动部分122的第三PMOS晶体管P12以将第二节点nd11上拉至高电平。第二锁存部分123锁存和反转第二节点nd11的高电平信号，并且第二缓冲器124延迟和缓冲第二锁存部分123的输出信号并且禁止器件自动初始化标记信号DAIF以使其成为低电平。
如图11所示，第二初始脉冲信号产生单元130包括第三脉冲产生部分131、第三OR门OR12、第四AND门AN13和第一延迟部分132。第三脉冲产生部分131被配置来响应于内部刷新命令AREFPF而产生第三脉冲信号PUL12的脉冲。第三OR门OR12被配置来对第一初始脉冲信号INIP和第三脉冲信号PUL12执行OR运算。第四AND门AN13被配置来对复位标记信号RSTF、第三脉冲信号PUL12和计数信号CNT执行AND运算并且产生第二前初始脉冲信号IINIDP的脉冲。第一延迟部分132被配置来延迟第二前初始脉冲信号IINIDP并且产生第二初始脉冲信号INIDP的脉冲。第三脉冲产生部分131包括第二反转器IV11、第四反转延迟1310和第三AND门AN12。第二反转器IV11被配置来反转内部刷新命令AREFPF。第四反转延迟1310被配置来反转和延迟第二反转器IV11的输出信号并且输出第四反转延迟信号RD13。第三AND门AN12被配置来对第二反转器IV11的输出信号和第四反转延迟信号RD13执行AND运算并且产生第三脉冲信号PUL12的脉冲
第二初始脉冲信号产生单元130在其中复位标记信号RSTF和计数信号CNT处于高电平且内部刷新命令AREFPF处于低电平的时段响应于第一初始脉冲信号INIP的脉冲产生第二初始脉冲信号INIDP的脉冲。接下来，第二初始脉冲信号产生单元130在其中复位标记信号RSTF和计数信号CNT处于高电平的时段响应于内部刷新命令AREFPF的由高到低的转换而产生第二初始脉冲信号INIDP的脉冲。接下来，第二初始脉冲信号产生单元130在其中复位标记信号RSTF和计数信号CNT处于高电平的时段响应于内部刷新命令AREFPF的由高到低的转换而产生第二初始脉冲信号INIDP的脉冲。第二初始脉冲信号产生单元130持续产生第二初始脉冲信号INIDP的脉冲然后响应于计数信号CNT由高到低的转换而停止产生第二初始脉冲信号INIDP的脉冲。当假设刷新操作执行八次时，第二初始脉冲信号INIDP的脉冲被产生八次然后通过计数信号CNT来停止它的产生。为了方便起见，下文中假设刷新操作执行八次。
如图12所示，内部命令产生单元140包括第四脉冲产生部分141、第三驱动部分142、第三锁存部分143，第三和第四反转器IV12和IV13、以及第二延迟部分144。第四脉冲产生部分141包括第五反转延迟145和第四OR门OR13。第五反转延迟145被配置来反转和延迟第一延迟信号AREFPFD并且输出第五反转延迟信号RD14。第四OR门OR13被配置来对第一延迟信号AREFPFD和第五反转延迟信号RD14执行OR运算并且产生第四脉冲信号PUL13的脉冲。第三驱动部分142包括第五PMOS晶体管P14和第三NMOS晶体管N12。第三NMOS晶体管N12配置成作为下拉元件操作以响应于第二初始脉冲信号INIDP来下拉驱动第三节点nd12。第五PMOS晶体管P14配置成作为上拉元件操作以响应于第四脉冲信号PUL13的脉冲来上拉驱动第三节点nd12。第三锁存部分143被配置有反转类型的锁存器，其锁存第三节点nd12的信号。第三反转器IV12被配置来反转第三锁存部分143的输出信号并且输出前内部刷新命令AREFPB，且第四反转器IV13被配置来反转前内部刷新命令AREFPB并且输出内部刷新命令AREFPF。第二延迟部分144被配置来按刷新时间(tRFC)延迟该前内部刷新命令AREFPB并且输出第一延迟信号AREFPFD。内部命令产生单元140还包括第六PMOS晶体管P15，配置来作为复位电路操作，其响应于加电信号PWRUP复位第三节点nd12。
内部命令产生单元140在第二初始脉冲信号INIDP的脉冲产生时使能内部刷新命令AREFPF为高电平，并且在刷新时间(tRFC)逝去之后禁止内部刷新命令AREFPF而使其成为低电平。具体地，当第二初始脉冲信号INIDP的脉冲产生时，第三驱动部分142的第三NMOS晶体管N12被驱动来将第三节点nd12下拉为低电平。第三锁存部分143锁存和反转第三节点nd12的低电平信号，并且第一和第二反转器IV12和IV13延迟和缓冲第三锁存部分143的输出信号并且使能内部刷新命令AREFPF为高电平。当在其中按刷新时间延迟从第一反转器IV12输出的前内部刷新命令AREFPB而产生的第一延迟信号AREFPFD被使能为低电平的时刻产生第三四冲信号PUL13的脉冲时，第三驱动部分142的第五PMOS晶体管P14被驱动以将第三节点nd12上拉至高电平。第三锁存部分143锁存和反转第三节点nd12的高电平信号，并且第一和第二反转器IV12和IV13延迟和缓冲第三锁存部分143的输出信号并且使能内部刷新命令AREFPF而使其成为低电平。
如图13所示，计数单元150包括熔丝部分151、初始计数信号产生部分152和选择部分153。熔丝部分151包括第一熔丝信号产生块1510、第二熔丝信号产生块1511和译码块1512。如图14所示，第一熔丝信号产生块1510包括熔丝FU、第四驱动器1513和第四锁存器1514。熔丝FU被布置在电源电压端子和第四驱动器1513的第七PMOS晶体管P16之间。第四驱动器1513包括第七PMOS晶体管P16，其配置成作为上拉元件操作以响应于熔丝使能信号FUEN来上拉驱动第四节点nd13，以及第四驱动器1513包括第四NMOS晶体管N13，其配置成作为下拉元件操作以响应于熔丝使能信号FUEN来下拉驱动第四节点nd13。第四锁存器1514包括第五反转器IV14和第五NMOS晶体管N14，第五反转器IV14被配置来反转第四节点nd13的信号并且输出第一熔丝信号FUSIG10，而第五NMOS晶体管N14被配置来在第一熔丝信号FUSIG10变为高电平时锁定第一熔丝信号FUSIG10的电平。除了输出信号不同外，第二熔丝信号产生块1511实现为具有和第一熔丝信号产生块1510相同的电路配置。译码块1512被配置来译码第一熔丝信号FUSIG10和第二熔丝信号FUSIG11并且输出第一到第三选择信号SEL 10到SEL 12。下面表1示出输入到译码块1512的第一和第二熔丝信号FUSIG10和FUSIG11的电平和从译码块1512输出的第一到第三选择信号SEL 10到SEL 12的电平。
表1
  FUSIG10   FUSIG11   SEL10   SEL11   SEL12
  H   H   H   L   L
  H   L   L   H   L
  L   H   L   L   H
  L   L   L   L   L
参考以上表1，当第一熔丝信号FUSIG10和第二熔丝信号FUSIG11均变为高电平时，仅第一选择信号SEL 10被使能为高电平。当第一熔丝信号FUSIG10和第二熔丝信号FUSIG11分别变为高电平和低电平时，仅第二选择信号SEL 11被使能为高电平。当第一熔丝信号FUSIG10和第二熔丝信号FUSIG11分别变为低电平和高电平时，仅第三选择信号SEL 12被使能为高电平。当第一熔丝信号FUSIG10和第二熔丝信号FUSIG11均变为低电平时，第一到第三选择信号SEL 10到SEL 12被禁止而使其成为低电平。因此，在第一熔丝信号产生块1510和第二熔丝信号产生块1511内的熔丝FU必须被全部切断或选择地切断。
初始计数信号产生部分152包括第一除法器1520、第二除法器1521、第三除法器1522和第四除法器1523。第一除法器1520被配置来通过由第五反转器IV4反转的复位标记信号RSTF来复位，将第二初始脉冲信号INIDP除以二，并且输出前初始计数信号PDV1。第二除法器1521被配置通过复位标记信号RSTF的反转信号来复位，将前初始计数信号PDV1除以二，并且输出第一初始计数信号DV1。第三除法器1522被配置通过复位标记信号RSTF的反转信号来复位，将第一初始计数信号DV1除以二，并且输出第二初始计数信号DV2。第四除法器1523被配置通过复位标记信号RSTF的反转信号来复位，将第二初始计数信号DV2除以二，并且输出第三初始计数信号DV3。选择部分153包括第一传输门T1、第二传输门T2和第三传输门T3，第一传输门T1被配置成响应于第一选择信号SEL 10输出第一初始计数信号DV1作为计数信号CNT，第二传输门T2被配置成响应于第二选择信号SEL 11输出第二初始计数信号DV2作为计数信号CNT，而第三传输门T3被配置成响应于第三选择信号SEL 12输出第三初始计数信号DV3作为计数信号。第一到第三传输门T1到T3的设计可以利用诸如三相输入缓冲器(其能够响应于控制信号传送对应的信号)的器件来修改。
计数单元150通过熔丝切断产生具有预设电平的第一和第二熔丝信号FUSIG10和FUSIG11，并且使能第一到第三选择信号SEL 10到SEL 12中的一个为高电平。为了执行刷新操作八次，第二初始脉冲信号INIDP必须被使能八次。通过仅切断第二熔丝信号产生块1511的熔丝产生低电平的第一熔丝信号FUSIG10和高电平的第二熔丝信号FUSIG11。因此，如表1所示，仅第三选择信号SEL 12被使能为高电平。当第三选择信号SEL 12被使能为高电平时，通过将第二初始脉冲信号INIDP除以16产生的第三初始计数信号DV3被输出为计数信号CNT。参考说明第一到第三初始计数信号DV1到DV3的时序图的图15，能够核对出在通过将第二初始脉冲信号INIDP除以16产生的第三初始计数信号DV3的使能时段内第二初始脉冲信号INIDP的脉冲产生了八次。因此，计数单元150通过输出作为计数信号CNT的第三初始计数信号DV3来允许第二初始脉冲信号INIDP的脉冲仅产生八次。
状态信号产生单元160包括模式寄存器161和DQ控制器162。模式寄存器161响应模式寄存器读命令MRR而根据器件自动初始化标记信号DAIF的电平来输出状态信号OP。例如，在模式寄存器读命令MRR被输入的此类状态中，当器件自动初始化标记信号DAIF处于高电平时，模式寄存器161将状态信号OP改变为高电平，以及当器件自动初始化标记信号DAIF为低电平时，将状态信号OP改变为低电平。DQ控制器162响应于状态信号OP的电平传送DQ信号DQ0到DQ焊盘(pad)。传送到DQ焊盘的DQ信号DQ0被输出到外部控制器。
当从外部控制器输入模式寄存器读命令MRR时，状态信号产生单元160在器件自动初始化标记信号DAIF处于高电平时将DQ信号DQ0改变为高电平，并且传送DQ信号DQ0到DQ焊盘。另一方面，当器件自动初始化标记信号DAIF处于低电平时，状态信号产生单元160将DQ信号DQ0改变为低电平，并且传送DQ信号DQ0到DQ焊盘。也即，当半导体存储器件进入器件自动初始化模式时，DQ信号DQ0被改变为高电平。当半导体存储器件退出器件自动初始化模式时，DQ信号DQ0被改变为低电平并且传送到DQ焊盘。传送到DQ焊盘的DQ信号DQ0被输出到外部控制器，由此通知半导体存储器件是进入还是退出器件自动初始化模式。
以下将参考图16描述如上配置的内部命令产生器件的操作。
首先，当在时间t1处输入复位命令RST的脉冲时，第一标记信号产生单元100在时间t2处使能复位标记信号RSTF为高电平。具体地，当在时间t1处输入复位命令RST的脉冲时，第一驱动部分102的第一NMOS晶体管N10被驱动以将第一节点nd10下拉至低电平。第一锁存部分103锁存和反转第一节点nd10的低电平信号，并且第一缓冲器部分104延迟和缓冲第一锁存部分103的输出信号并且在时间t2处使能复位标记信号RSTF为高电平。复位时段响应于被使能为高电平的复位标记信号RSTF而开始。
接下来，当在时间t2处使能复位标记信号RSTF为高电平时，第一初始脉冲信号产生部分110在时间t2处产生第一初始脉冲信号INIP的脉冲。
接下来，当在时间t2处产生第一初始脉冲信号INIP的脉冲时，第二标记信号产生部分102在时间t3处使能器件自动初始化标记信号DAIF为高电平。具体地，当在时间t2处产生第一初始脉冲信号INIP的脉冲时，第二驱动部分122的第二NMOS晶体管N11被驱动以将第二节点nd11下拉至低电平。第二锁存部分123锁存和反转第二节点nd11的低电平信号，并且第二缓冲器部分124延迟和缓冲第二锁存部分123的输出信号并且在时间t3处使能器件自动初始化标记信号DAIF为高电平。器件自动初始化时段响应于被使能为高电平的器件自动初始化标记信号DAIF而开始。
接下来，第二初始脉冲信号产生单元130在时间t4处产生第二初始脉冲信号INIDP的脉冲，时间t4处于这样的时段中：其中第一初始脉冲信号INIP的脉冲在时间t2处产生以及计数信号CNT和内部刷新命令AREFPF分别为高电平和低电平。
接下来，当在时间t4处产生第二初始脉冲信号INIDP的脉冲时，内部命令产生单元140在时间t5处使能内部刷新命令AREFPF为高电平，并且在刷新时间(tRFC)逝去之后的时间t6处禁止内部刷新命令AREFPF而使其成为低电平。具体地，当在时间t4处第二初始脉冲信号INIDP的脉冲产生时，第三驱动部分142的第三NMOS晶体管N12被驱动来将第三节点nd12下拉为低电平。第三锁存部分143锁存和反转第三节点nd12的低电平信号，并且第一和第二反转器IV1和IV2延迟和缓冲第三锁存部分143的输出信号并且在时间t5处使能内部刷新命令AREFPF为高电平。然后，当在其中按刷新时间延迟从第一反转器IV1输出的前内部刷新命令AREFPB而产生的第一延迟信号AREFPFD被使能为低电平的时刻产生第四脉冲信号PUL13的脉冲时，第三驱动部分142的第五PMOS晶体管P14被驱动以将第三节点nd12上拉至高电平。第三锁存部分143锁存和反转第三节点nd12的高电平信号，并且第一和第二反转器IV1和IV2延迟和缓冲第三锁存部分143的输出信号并且在时间t6处禁止内部刷新命令AREFPF而使其成为低电平。
接下来，当在其中在时间t6处禁止内部刷新命令AREFPF而使其成为低电平并且复位标记信号RSTF和计数信号CNT处于高电平的时刻，第二初始脉冲信号产生单元130在时间t7处产生第二初始脉冲信号INIDP的脉冲。当产生第二初始脉冲信号INIDP的脉冲时，内部命令产生单元140在时间t8处使能内部刷新命令AREFPF为高电平，并且在刷新时间(tRFC)逝去之后的时间t9处禁止内部刷新命令AREFPF而使其成为低电平。当在时间t9处禁止内部刷新命令AREFPF而使其成为低电平时，第二初始脉冲信号产生单元130在其中复位标记信号RSTF和计数信号CNT处于高电平的时段产生第二初始脉冲信号INIDP的脉冲。第二初始脉冲信号产生单元130和内部命令产生单元140重复以上操作以连续地产生第二初始脉冲信号INIDP的脉冲和内部刷新命令AREFPF。
接下来，当第二初始脉冲信号INIDP的脉冲被产生预设数量的次数(也即，八次)时，在时间t12处计数信号CNT从高电平改变到低电平。第二初始脉冲信号产生单元130响应于计数信号CNT由高到低的转换而停止产生第二初始脉冲信号INIDP的脉冲。因此，在第二初始脉冲信号INIDP的脉冲产生八次之后，它不再产生。同样，在内部刷新命令AREFPF被使能八次之后，其维持在禁止状态。
接下来，第二标记信号产生单元120响应于在时间t12处改变为低电平的计数信号CNT和高电平的内部刷新命令AREFPF在时间t13处禁止器件自动初始化标记信号DAIF而使其成为低电平。具体地，当在其中计数信号CNT和内部刷新命令AREFPF分别变为低电平和高电平的时刻产生第二脉冲信号PUL11的脉冲时，驱动第二驱动部分122的第三PMOS晶体管P12以将第二节点nd11上拉至高电平。第二锁存部分123锁存和反转第二节点nd11的高电平信号，并且第二缓冲器部分124延迟和缓冲第二锁存部分123的输出信号并且在时间t13处禁止器件自动初始化标记信号DAIF而使其成为低电平。
接下来，当器件自动初始化标记信号DAIF在时间t13处被禁止而使其成为低电平时，第一标记信号产生单元100在时间t14处禁止复位标记信号RSTF而使其成为低电平。具体地，当器件自动初始化标记信号DAIF在时间t13处被禁止而使其成为低电平时，产生第一脉冲信号PUL10的脉冲以驱动第一驱动部分102的第一PMOS晶体管P10。因此，第一节点nd10被上拉至高电平。第一锁存部分103锁存和反转第一节点nd10的高电平信号，并且第一缓冲器部分104延迟和缓冲第一锁存部分103的输出信号并且在时间t14处禁止复位标记信号RSTF而使其成为低电平。
接下来，当在时间t14处禁止复位标记信号RSTF而使其成为低电平时，计数单元150在时间t15处将计数信号CNT从低电平改变为高电平。
同时，当模式寄存器读命令MRR在时间t11处被使能为高电平时，状态信号产生单元160响应于被使能为高电平的器件自动初始化标记信号DAIF将DQ信号DQ0改变为高电平。当在时间t15处模式寄存器读命令MRR被使能为高电平时，状态信号产生单元160响应于被禁止而使其成为低电平的器件自动初始化标记信号DAIF将DQ信号DQ0改变为低电平。输出的DQ信号DQ0被传送到外部控制器，通知器件自动初始化时段是在进行还是结束了。
总之，根据本发明的实施例的内部命令产生器件通过当输入复位命令RST的脉冲时顺序地产生复位标记信号RSTF和器件自动初始化标记信号DAIF来设置复位时段和器件自动初始化时段，以及通过在器件自动初始化时段内产生内部刷新命令AREFPF(其被使能多次)来引导多个刷新操作。因此，当接收复位命令的脉冲时，根据本发明的实施例的内部命令产生器件通过产生多个内部刷新命令AREFPF来执行刷新操作，由此稳定内部电压。在这种情况下，内部刷新命令AREFPF可以产生预定的次数，其足够于稳定该内部电压。
同时，可以使用振荡器来产生内部刷新命令AREFPF。可是，目前半导体存储器件(其中内部刷新命令AREFPF的使能时段，也即，刷新时间(tRFC)被设置为130ns或更少)的振荡器对环境因素(制造工艺、温度、电压)敏感。因此，要确保刷新时间(tRFC)是困难的。可是，由于根据本发明的另一实施例的内部命令产生器件通过使用脉冲产生器产生内部刷新命令AREFPF，刷新时间(tRFC)能够被充分地保证。
已经为了说明的目的公开了本发明的实施例。本领域技术人员将理解，在不脱离在所附权利要求书中公开的本发明的精神和范围的情况下，各种修改、增减都是可能的。

Claims (42)

1.一种内部命令产生器件，包括：
第一标记信号产生单元，被配置为响应复位命令来产生用于设置复位时段的复位标记信号；
初始脉冲信号产生单元，被配置为响应该复位标记信号来产生第一初始脉冲信号和第二初始脉冲信号；
第二标记信号产生单元，被配置为响应该第一初始脉冲信号来产生用于设置器件自动初始化时段的器件自动初始化标记信号；和
内部命令产生单元，被配置为响应该第二初始脉冲信号来产生在器件自动初始化时段内被使能的内部刷新命令。
2.根据权利要求1所述的内部命令产生器件，其中该复位标记信号响应于该复位命令被使能并且响应于器件自动初始化标记信号被禁止。
3.根据权利要求1所述的内部命令产生器件，其中该器件自动初始化标记信号响应于第一初始脉冲信号被使能并且响应于内部刷新命令被禁止。
4.根据权利要求1所述的内部命令产生器件，其中内部刷新命令被使能达一刷新时间。
5.根据权利要求1所述的内部命令产生器件，其中在第二初始脉冲信号之前产生第一初始脉冲信号。
6.根据权利要求1所述的内部命令产生器件，其中第一标记信号产生单元包括：
第一脉冲产生部分，被配置为响应器件自动初始化标记信号来产生第一脉冲信号；
第一驱动部分，被配置为响应复位命令和第一脉冲信号来驱动第一节点；
第一锁存部分，被配置来锁存第一节点的信号；
第一缓冲器部分，被配置来延迟和缓冲第一锁存部分的输出信号并且输出复位标记信号。
7.根据权利要求6所述的内部命令产生器件，其中第一脉冲产生部分包括：
第一反转延迟，被配置来反转和延迟器件自动初始化标记信号并且输出第一反转延迟信号；和
第一逻辑元件，被配置来对器件自动初始化标记信号和第一反转延迟信号执行OR运算并且输出第一脉冲信号。
8.根据权利要求6所述的内部命令产生器件，其中第一驱动部分包括：
第一上拉元件，被配置为响应于第一脉冲信号来上拉驱动第一节点；和
第一下拉元件，被配置为响应于复位命令来下拉驱动第一节点。
9.根据权利要求1所述的内部命令产生器件，其中初始脉冲信号产生单元包括：
第二脉冲产生部分，被配置为响应于复位标记信号来输出第一初始脉冲信号；和
第一延迟部分，被配置为延迟第一初始脉冲信号并且输出第二初始脉冲信号。
10.根据权利要求9所述的内部命令产生器件，其中第二脉冲产生部分包括：
第二反转延迟，被配置来反转和延迟复位标记信号并且输出第二反转延迟信号；和
第二逻辑元件，被配置来对复位标记信号和第二反转延迟信号执行AND运算并且输出第一初始脉冲信号。
11.根据权利要求1所述的内部命令产生器件，其中第二标记信号产生单元包括：
第三脉冲产生部分，被配置为响应内部刷新命令来产生第二脉冲信号；
第二驱动部分，被配置为响应第一初始脉冲信号和第二脉冲信号来驱动第二节点；
第二锁存部分，被配置来锁存第二节点的信号；以及
第二缓冲器部分，被配置来延迟和缓冲第二锁存部分的输出信号并且输出器件自动初始化标记信号。
12.根据权利要求11所述的内部命令产生器件，其中第三脉冲产生部分包括：
第三反转延迟，被配置来反转和延迟内部刷新命令并且输出第三反转延迟信号；和
第三逻辑元件，被配置来对内部刷新命令和第三反转延迟信号执行OR运算并且输出第二脉冲信号。
13.根据权利要求11所述的内部命令产生器件，其中第二驱动部分包括：
第二上拉元件，被配置为响应于第二脉冲信号来上拉驱动第二节点；和
第二下拉元件，被配置为响应于第一初始脉冲信号来下拉驱动第二节点。
14.根据权利要求1所述的内部命令产生器件，其中内部命令产生单元包括：
第四脉冲产生部分，被配置为响应第一延迟信号来输出第三脉冲信号；
第三驱动部分，被配置为响应第二初始脉冲信号和第三脉冲信号来驱动第三节点并输出内部刷新命令；
第三锁存部分，被配置来锁存第三节点的信号；
第一反转器，被配置来反转第三锁存部分的输出信号；
第二反转器，被配置来反转第一反转器的输出信号并且输出内部刷新命令；和
第二延迟部分，被配置来延迟第一反转器的输出信号并且输出第一延迟信号。
15.根据权利要求14所述的内部命令产生器件，其中第四脉冲产生部分包括：
第四反转延迟，被配置来反转和延迟第一延迟信号且输出第四反转延迟信号；和
第四逻辑元件，被配置来对第一延迟信号和第四反转延迟信号执行OR运算并且输出第三脉冲信号。
16.根据权利要求14所述的内部命令产生器件，其中第三驱动部分包括：
第三上拉元件，被配置成响应于第三脉冲信号来上拉驱动第三节点；和
第三下拉元件，被配置成响应于第二初始脉冲信号来下拉驱动第三节点。
17.根据权利要求14所述的内部命令产生器件，其中第二延迟部分具有对应于刷新时间的延迟时间。
18.一种内部命令产生器件，包括：
第一标记信号产生单元，被配置为响应复位命令来产生用于设置复位时段的复位标记信号；
第一初始脉冲信号产生单元，被配置为响应该复位标记信号来产生第一初始脉冲信号；
第二标记信号产生单元，被配置为响应该第一初始脉冲信号来产生用于设置器件自动初始化时段的器件自动初始化标记信号；
计数单元，被配置为当第二初始脉冲信号被产生预设数量的次数时产生计数信号；
第二初始脉冲信号产生单元，被配置为响应第一初始脉冲信号和内部刷新命令产生第二初始脉冲信号，并且配置为响应于计数信号而停止产生第二初始脉冲信号；和
内部命令产生单元，被配置为响应该第二初始脉冲信号来在器件自动初始化时段中产生内部刷新命令。
19.根据权利要求18所述的内部命令产生器件，其中该复位标记信号响应于该复位命令被使能并且响应于器件自动初始化标记信号被禁止。
20.根据权利要求18所述的内部命令产生器件，其中该器件自动初始化标记信号响应于第一初始脉冲信号被使能并且响应于内部刷新命令被禁止。
21.根据权利要求18所述的内部命令产生器件，其中第二初始脉冲信号产生单元通过延迟第一初始脉冲信号来产生第二初始脉冲信号，并且响应于内部刷新命令来产生第二初始脉冲信号。
22.根据权利要求18所述的内部命令产生器件，其中计数单元通过将响应于与预设数量的次数对应的选择信号划分第二初始脉冲信号而输出计数信号。
23.根据权利要求22所述的内部命令产生器件，其中预设数量的次数通过熔丝切断设置。
24.根据权利要求18所述的内部命令产生器件，其中内部刷新命令被使能达一刷新时间。
25.根据权利要求18所述的内部命令产生器件，其中在第二初始脉冲信号之前产生第一初始脉冲信号。
26.根据权利要求18所述的内部命令产生器件，其中第一标记信号产生单元包括：
第一脉冲产生部分，被配置为响应器件自动初始化标记信号来产生第一脉冲信号；
第一驱动部分，被配置为响应复位命令和第一脉冲信号来驱动第一节点；
第一锁存部分，被配置来锁存第一节点的信号；和
第一缓冲器部分，被配置来延迟和缓冲第一锁存部分的输出信号并且输出复位标记信号。
27.根据权利要求26所述的内部命令产生器件，其中第一脉冲产生部分包括：
第一反转延迟，被配置来反转和延迟器件自动初始化标记信号并且输出第一反转延迟信号；和
第一逻辑元件，被配置来对器件自动初始化标记信号和第一反转延迟信号执行OR运算并且输出第一脉冲信号。
28.根据权利要求26所述的内部命令产生器件，其中第一驱动部分包括：
第一上拉元件，被配置为响应于第一脉冲信号来上拉驱动第一节点；和
第一下拉元件，被配置为响应于复位命令来下拉驱动第一节点。
29.根据权利要求18所述的内部命令产生器件，其中第一初始脉冲信号产生单元包括：
第二反转延迟，被配置来反转和延迟复位标记信号并且输出第二反转延迟信号；和
第二逻辑元件，被配置来对复位标记信号和第二反转延迟信号执行AND运算并且输出第一初始脉冲信号。
30.根据权利要求18所述的内部命令产生器件，其中第二标记信号产生单元包括：
第二脉冲产生部分，被配置为响应计数信号和内部刷新命令来输出第二脉冲信号；
第二驱动部分，被配置为响应第一初始脉冲信号和第二脉冲信号来驱动第二节点；
第二锁存部分，被配置来锁存第二节点的信号；和
第二缓冲器部分，被配置来延迟和缓冲第二锁存部分的输出信号并且输出器件自动初始化标记信号。
31.根据权利要求30所述的内部命令产生器件，其中第二脉冲产生部分包括：
第三逻辑元件，被配置来反转计数信号；
第四逻辑元件，被配置来对第三逻辑元件的输出信号和内部刷新命令执行AND运算；
第三反转延迟，被配置来反转和延迟第四逻辑元件的输出信号并且输出第三反转延迟信号；和
第五逻辑元件，被配置来对第四逻辑元件的输出信号和第三反转延迟信号执行OR运算。
32.根据权利要求30所述的内部命令产生器件，其中第二驱动部分包括：
第二上拉元件，被配置为响应于第二脉冲信号来上拉驱动第二节点；和
第二下拉元件，被配置为响应于第一初始脉冲信号来下拉驱动第二节点。
33.根据权利要求18所述的内部命令产生器件，其中第二初始脉冲信号产生单元包括：
第三脉冲产生部分，被配置为响应内部刷新命令来输出第三脉冲信号；
第六逻辑元件，被配置来对第一初始脉冲信号和第三脉冲信号执行OR运算；
第七逻辑元件，被配置来对复位标记信号、第六逻辑元件的输出信号和计数信号执行AND运算；和
第一延迟部分，被配置来延迟第七逻辑元件的输出信号并且输出第二初始脉冲信号。
34.根据权利要求33所述的内部命令产生器件，其中第三脉冲产生部分包括：
第八逻辑元件，被配置为反转内部刷新命令；
第四反转延迟，被配置为反转和延迟第八逻辑元件的输出信号并且输出第四反转延迟信号；和
第九逻辑元件，被配置来对第八逻辑元件的输出信号和第四反转延迟信号执行AND运算。
35.根据权利要求18所述的内部命令产生器件，其中内部命令产生单元包括：
第三驱动部分，被配置为响应第二初始脉冲信号和第四脉冲信号来驱动第三节点；
第十逻辑元件，被配置来反转第三节点的信号并且输出前内部刷新命令；
第十一逻辑元件，被配置来反转前内部刷新命令并且输出内部刷新命令；
第二延迟部分，被配置来延迟前内部刷新命令并且输出第一延迟信号；和
第四脉冲产生部分，被配置来响应于第一延迟信号产生第四脉冲信号。
36.根据权利要求35所述的内部命令产生器件，其中第三驱动部分包括：
第三上拉元件，被配置成响应于第四脉冲信号来上拉驱动第三节点；和
第三下拉元件，被配置成响应于第二初始脉冲信号来下拉驱动第三节点。
37.根据权利要求35所述的内部命令产生器件，其中第二延迟部分具有对应于刷新时间的延迟时间。
38.根据权利要求35所述的内部命令产生器件，其中第四脉冲产生部分包括：
第五反转延迟，被配置为反转和延迟第一延迟信号并且输出第五反转延迟信号；和
第十二逻辑元件，被配置来对第一延迟信号和第五反转延迟信号执行OR运算并且输出第四脉冲信号。
39.根据权利要求18所述的内部命令产生器件，其中计数单元包括：
熔丝部分，被配置为输出对应于预设数量的次数的选择信号；
除法部分，被配置为响应复位标记信号而复位，划分第二初始脉冲信号，并且输出多个初始计数信号；和
选择部分，被配置来响应该选择信号来选择多个初始计数信号中的一个，并且输出选择的初始计数信号以作为计数信号。
40.根据权利要求39所述的内部命令产生器件，其中熔丝部分包括：
多个熔丝电路，被配置来响应于熔丝使能信号而输出多个熔丝信号；和
译码器，被配置来对多个熔丝信号进行译码并且输出选择信号。
41.根据权利要求18所述的内部命令产生器件，还包括状态信号产生单元，被配置来响应于从外部输入的模式寄存器读命令而向外部传送器件自动初始化时段的状态。
42.根据权利要求41所述的内部命令产生器件，其中状态信号产生单元包括：
模式寄存器，被配置为根据模式寄存器读命令来检测器件自动初始化标记信号的电平，并且产生指示器件自动初始化时段的状态的状态信号；和
DQ控制器，被配置为传送对应于该状态信号的DQ信号到DQ焊盘。
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