CN106158009A - 执行初始化操作的半导体器件和半导体系统 - Google Patents

执行初始化操作的半导体器件和半导体系统 Download PDF

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Abstract

提供了半导体系统。半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以输出命令和电源电压。第二半导体器件可以在电源电压达到目标电压电平之后，响应于第一重置命令来产生用于初始化操作的重置信号的脉冲和用于自动刷新操作的自动刷新信号的脉冲，其中，第一重置命令响应于命令而产生。第二半导体器件可以响应于第二重置命令来产生重置信号的脉冲，其中，第二重置命令响应于命令而产生。

Description

执行初始化操作的半导体器件和半导体系统
相关申请的交叉引用
本申请要求2015年5月11日在韩国知识产权局提交的第10-2015-0065620号韩国申请的优先权，该韩国申请如所充分阐述地通过引用全部合并于此。
技术领域
本公开的实施例总体上涉及一种用于执行初始化操作的半导体器件和半导体系统。
背景技术
一般而言，半导体器件可以通过接收电源电压来操作。电源可以供应自半导体器件外部的设备或外部设备。供应至半导体器件的电源电压的电平可以以恒定梯度从接地电压电平增大至目标电压电平。如果在电源电压的电平增大至目标电压电平的同时，半导体器件接收电源电压并且开始包括读取操作、写入操作等各种操作，那么可能因低电源电压电平而出现故障。因此，半导体器件可以被设计为在电源电压的电平达到预定目标电压电平之后开始各种操作。
半导体器件可以包括用于执行包括读取操作、写入操作等各种操作的各种内部电路。包括在半导体器件中的内部电路需要被初始化，使得内部电路的内部节点在执行各种操作之前具有预定电平。初始化内部电路的内部节点允许内部电路在将电源电压供应至半导体器件之后执行稳定的操作。另外，储存在半导体器件的存储单元中的数据需要维持在稳定电平。
发明内容
根据实施例，可以提供一种半导体系统。半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以适用于输出命令和电源电压。第二半导体器件可以适用于在电源电压达到目标电压电平之后，响应于第一重置命令来产生用于初始化操作的重置信号的脉冲和用于自动刷新操作的自动刷新信号的脉冲，其中，第一重置命令响应于命令而产生。第二半导体器件可以适用于响应于第二重置命令来产生重置信号的脉冲，其中，第二重置命令响应于命令而产生。
根据实施例，可以提供一种半导体器件。半导体器件可以包括初始化控制电路、初始化电路和自动刷新控制电路。初始化控制电路可以适用于在电源电压达到目标电压电平之后，响应于第一重置命令来产生重置信号的脉冲和自动刷新信号的脉冲，其中，第一重置命令响应于命令而产生。初始化控制电路可以适用于响应于第二重置命令来产生重置信号的脉冲，其中，第二重置命令响应于命令而产生。初始化电路可以适用于当重置信号的脉冲产生时，执行将包括在内部电路中的内部节点初始化为预定电平的初始化操作。自动刷新控制电路可以适用于当自动刷新信号的脉冲产生时，控制用于维持储存在存储单元中的数据的自动刷新操作。
附图说明
图1是示出根据实施例的示例的半导体系统的代表的框图。
图2是示出包括在图1中所示的半导体系统中的初始化控制电路的示例的代表的框图。
图3是示出包括在图2中所示的初始化控制电路中的控制信号发生单元的示例的代表的电路图。
图4是示出包括在图2中所示的初始化控制电路中的标志信号发生单元的示例的代表的电路图。
图5是示出包括在图2中所示的初始化控制电路中的自动刷新信号发生单元的示例的代表的框图。
图6是示出图1至图5中所示的半导体系统的操作的示例的代表的时序图。
图7示出了采用根据以上参照图1-图6所讨论的各种实施例的半导体系统和/或半导体器件的系统的代表的示例的框图。
具体实施方式
在下文中将参照附图来描述本公开的各种实施例。然而，本文中描述的实施例仅是出于说明的目的，而不意在限制本公开的范围。
各种实施例可以针对一种被配置为执行初始化操作的半导体器件和半导体系统。
参照图1，根据实施例的示例的半导体系统可以包括第一半导体器件11和第二半导体器件12。第二半导体器件12可以包括命令解码器121、上电信号发生电路122和初始化控制电路123。第二半导体器件12可以包括初始化电路124和自动刷新控制电路125。
第一半导体器件11可以将命令CMD和电源电压VDD施加至第二半导体器件12。根据各种实施例，命令CMD可以包括至少一种信号，并且可以经由地址线或不同于地址线的另一线被传输至第二半导体器件12。根据各种实施例，电源电压VDD的电平可以被不同地设置。
命令解码器121可以通过解码命令CMD来产生重置命令RST_COM。当包括在命令CMD中的信号的电平组合与预定电平组合相同时，可以产生重置命令RST_COM。根据各种实施例，重置命令RST_COM可以产生为具有特定逻辑电平或脉冲。
上电信号发生电路122可以检测电源电压VDD的电平来产生上电信号PWRUPB。上电信号PWRUPB可以在电源电压VDD增大至目标电压电平的时间段期间(在下文中，被称为上电时段)被设置为具有逻辑低电平，以及可以在上电时段结束之后被设置为具有逻辑高电平。根据各种实施例，上电信号PWRUPB的逻辑电平可以被不同地设置。
初始化控制电路123可以响应于重置命令RST_COM和上电信号PWRUPB来产生重置信号RSTPB和自动刷新信号AREFP。如果上电时段结束之后产生第一重置命令RST_COM，那么初始化控制电路123可以产生重置信号RSTPB的脉冲和自动刷新信号AREFP的脉冲。如果第二重置信号或下一重置信号RST_COM产生，那么初始化控制电路123可以只产生重置信号RSTPB的脉冲，而不产生自动刷新信号AREFP的脉冲。稍后将在下面参照图2来描述初始化控制电路123的配置和操作。
如果重置信号RSTPB的脉冲产生，那么初始化电路124可以执行初始化操作，使得包括在第二半导体器件12中的内部电路(未示出)的内部节点具有预定电平。在第二半导体器件12开始正常操作(诸如读取操作、写入操作或刷新操作)之前，初始化电路124可以执行用于防止内部电路(未示出)的故障的各种初始化操作。根据不同实施例，可以以各种形式来执行初始化操作。
如果自动刷新信号AREFP的脉冲产生，那么自动刷新控制电路125可以控制自动刷新操作，用于稳定地维持储存在包括在第二半导体器件12中的存储单元(未示出)中的数据。
参照图2，初始化控制电路123可以包括重置信号发生单元21、控制信号发生单元22和标志信号发生单元23。初始化控制电路123可以包括自动刷新信号发生单元24。
每当重置命令RST_COM产生时，重置信号发生单元21可以产生重置信号RSTPB的脉冲。根据各种实施例，重置信号发生单元21可以被配置为与重置命令RST_COM的电平转换点同步地产生重置信号RSTPB的脉冲，或者被配置为当重置命令RST_COM的脉冲产生时产生重置信号RSTPB的脉冲。
控制信号发生单元22可以响应于重置信号RSTPB、内部电压VPERI和上电信号PWRUPB来产生控制信号CNTP的脉冲。例如，如果重置信号RSTPB的第一脉冲产生，那么控制信号发生单元22可以缓冲内部节点(图3的nd32)的信号，以将缓冲的信号输出为控制信号CNTP的脉冲。内部节点(图3的nd32)的电平响应于上电信号PWRUPB而被设置。即使重置信号RSTPB的第二脉冲或下一脉冲产生，控制信号发生单元22也可以利用内部电压VPERI来终止控制信号CNTP的脉冲的产生。稍后将参照图3来描述控制信号发生单元22的配置和操作。
标志信号发生单元23可以响应于控制信号CNTP和驱动控制信号DRV_CNT来产生标志信号RST_FLAG。例如，标志信号发生单元23可以产生标志信号RST_FLAG。例如，当控制信号CNTP产生时，标志信号发生单元23可以产生被使能的标志信号RST_FLAG。例如，当驱动控制信号DRV_CNT被使能时，标志信号发生单元23可以产生被禁止的标志信号RST_FLAG。根据各种实施例，被使能的标志信号RST_FLAG的逻辑电平和被禁止的标志信号RST_FLAG的逻辑电平可以被不同地设置。稍后将参照图4来描述标志信号发生单元23的配置和操作。
自动刷新信号发生单元24可以响应于标志信号RST_FLAG和时钟信号CLK来产生驱动控制信号DRV_CNT和自动刷新信号AREFP的脉冲。例如，如果标志信号RST_FLAG被使能，那么自动刷新信号发生单元24可以与时钟信号CLK同步地产生自动刷新信号AREFP的至少一个脉冲。在从标志信号RST_FLAG被使能的时间点开始基于时钟信号CLK而过去预定时间段之后，自动刷新信号发生单元24可以产生被使能的驱动控制信号DRV_CNT。根据各种实施例，被使能的驱动控制信号DRV_CNT的逻辑电平和预定时间段可以被不同地设置。稍后将参照图5来描述自动刷新信号发生单元24的配置和操作。
参照图3，控制信号发生单元22可以包括传输门T31和T32、NMOS晶体管N31和N32、第一锁存单元31、第二锁存单元32和缓冲单元33。传输门T31可以在重置信号RSTPB从逻辑高电平变为逻辑低电平的时间点将内部电压VPERI传输至节点nd31。NMOS晶体管N31可以响应于上电信号PWRUPB来将节点nd31驱动为接地电压VSS，上电信号PWRUPB的电平在上电时段结束之后从逻辑低电平变为逻辑高电平。第一锁存单元31可以锁存、缓冲以及输出节点nd31的信号。第一锁存单元31可以包括反相器IV31、IV32和IV33。传输门T32可以在重置信号RSTPB从逻辑低电平变为逻辑高电平的时间点将第一锁存单元31的输出信号传输至节点nd32。NMOS晶体管N32可以响应于上电信号PWRUPB来将节点nd32驱动为接地电压VSS。第二锁存单元32可以锁存、缓冲以及输出节点nd32的信号。第二锁存单元32可以包括反相器IV34、IV35和IV36。缓冲单元33可以在重置信号RSTPB从逻辑高电平变为逻辑低电平的时间点，缓冲第二锁存单元32的输出信号并且将缓冲的输出信号输出为控制信号CNTP。缓冲单元33可以包括逻辑门。例如，缓冲单元33可以包括被配置为接收重置信号RSTPB和第二缓冲单元32的输出的NOR门NOR 31。NOR门NOR 31的输出可以被反相器IV37接收。反相器IV37可以输出控制信号CNTP。反相器IV38可以反向地缓冲重置信号RSTPB来产生反相的重置信号RSTP。
当重置信号RSTPB的第一脉冲产生时，具有前述配置的控制信号发生单元22可以响应于上电信号PWRUPB来利用第二锁存单元32和缓冲单元33缓冲被设置为具有逻辑低电平的内部节点nd32的信号，以及可以将缓冲的信号输出为控制信号CNTP的脉冲。同时，即使重置信号RSTPB的第二脉冲或下一脉冲产生，控制信号发生单元22也可以响应于通过内部电压VPERI而被设置为具有逻辑高电平的内部节点nd31和nd32的信号来终止控制信号CNTP的脉冲的产生。
参照图4，标志信号发生单元23可以包括下拉信号发生单元41、驱动单元42和输出单元43。下拉信号发生单元41可以包括反相器IV41和IV42以及NAND门NAND 41和NAND 42。如果在标志信号RST_FLAG被使能为具有逻辑低电平的同时，控制信号CNTP的脉冲被输入至下拉信号发生单元41，那么下拉信号发生单元41可以产生被使能为具有逻辑高电平的下拉信号PD。在控制信号CNTP具有逻辑高电平的同时，下拉信号发生单元41可以产生被禁止为具有逻辑低电平的下拉信号PD。驱动单元42可以包括反相器IV43、PMOS晶体管P41和NMOS晶体管N41。当被使能为具有逻辑高电平的下拉信号PD输入至驱动单元42时，驱动单元42可以将节点nd41的电压下拉至接地电压VSS。当被使能为具有逻辑高电平的驱动控制信号DRV_CNT输入至驱动单元42时，驱动单元42可以产生被使能为具有逻辑低电平的上拉信号PUB，并且可以将节点nd41的电压上拉至内部电压VPERI。输出单元43可以被配置为包括反相器IV44、IV45、IV46和IV47，并且可以缓冲节点nd41的信号来产生标志信号RST_FLAG。
具有前述配置的标志信号发生单元23可以产生在控制信号CNTP的脉冲产生时被使能的标志信号RST_FLAG，以及可以产生在驱动控制信号DRV_CNT被使能时被禁止的标志信号RST_FLAG。
参照图5，自动刷新信号发生单元24可以包括计数器51、脉冲输出单元52和驱动控制信号发生单元53。计数器51可以输出计数信号CNT<1:4>，计数信号CNT<1:4>在标志信号RST_FLAG被使能的时间段内同步于时钟信号CLK而被顺序地计数。脉冲输出单元52可以被配置为每当计数信号CNT<1:4>被计数时，产生自动刷新信号AREFP的脉冲。当计数信号CNT<1:4>具有预定电平组合时，驱动控制信号发生单元53可以产生被使能的驱动控制信号DRV_CNT。
在下文中将在以下假设下来描述具有前述配置的自动刷新信号发生单元24的操作的示例，即，例如，在标志信号RST_FLAG被使能并且计数信号CNT<1:4>的预定电平组合被设置为例如“0110”时，按“0000”、“0001”、“0010”……的顺序以一个位对计数信号CNT<1:4>进行递增计数。
当计数信号CNT<1:4>具有电平组合“0001”、“0010”、“0011”、“0100”、“0101”和“0110”时，自动刷新信号发生单元24可以产生自动刷新信号AREFP的脉冲。另外，当计数信号CNT<1:4>具有电平组合“0110”时，自动刷新信号发生单元24可以产生被使能的驱动控制信号DRV_CNT。电平组合“0001”意味着第一计数信号CNT<1>具有逻辑高电平，而所有第二计数信号至第四计数信号CNT<2:4>具有逻辑低电平。
在下文中将参照图6来描述参照图1至图5阐述的半导体系统的操作的示例。
当在时间点“t61”产生重置命令RST_COM时，重置信号RSTPB的第一脉冲可以产生。可以响应于重置信号RSTPB的第一脉冲来执行用于将包括在第二半导体器件12中的内部电路(未示出)的内部节点初始化为预定电平的初始化操作。重置信号RSTPB的第一脉冲可以作为控制信号CNTP的脉冲被传输。标志信号RST_FLAG可以被控制信号CNTP的脉冲使能为逻辑高电平。标志信号RST_FLAG可以被驱动控制信号DRV_CNT禁止为逻辑低电平，其中，驱动控制信号DRV_CNT在从时间点“t61”直到时间点“t62”的预定时间段过去的时间点被使能为逻辑高电平。可以根据从自动刷新信号发生单元24产生的计数信号CNT<1:4>的电平组合来设置从时间点“t61”直到时间点“t62”的预定时间段。在标志信号RST_FLAG被使能为具有逻辑高电平的同时，自动刷新信号AREFP的脉冲可以响应于计数信号CNT<1:4>而产生，其中，计数信号CNT<1:4>与时钟信号CLK同步地计数。当自动刷新信号AREFP的脉冲产生时，可以执行用于稳定地维持储存在包括在第二半导体器件12中的存储单元(未示出)中的数据的自动刷新操作。
当在时间点“t63”、“t64”和“t65”产生重置命令RST_COM时，重置信号RSTPB的第二脉冲、第三脉冲和第四脉冲可以分别在时间点“t63”、“t64”和“t65”产生。因此，可执行用于将包括在第二半导体器件12中的内部电路(未示出)的内部节点初始化为预定电平的初始化操作。同时，重置信号RSTPB的第二脉冲、第三脉冲和第四脉冲可以不作为控制信号CNTP的脉冲来传输。因此，可以不产生用于控制自动刷新操作的自动刷新信号AREFP的脉冲。
如上所述，当第一重置命令RST_COM产生时，根据实施例的半导体系统可执行用于将包括在第二半导体器件12中的内部电路(未示出)的内部节点初始化为预定电平的初始化操作，以及用于刷新储存在包括在第二半导体器件12中的存储单元(未示出)中的数据的自动刷新操作。结果，包括在第二半导体器件中的内部电路和存储单元可以全部被稳定地初始化。当第二重置信号或下一重置信号RST_COM产生时，仅执行初始化操作，以防止因重置命令RST_COM的不规则输入而发生自动刷新信号AREFT的故障。
以上讨论的半导体器件和/或半导体系统(见图1-6)可具体用在存储器件、处理器和计算机系统的设计中。例如，参照图7，采用根据各种实施例的半导体器件和/或半导体系统的系统的框图被示出，并且总体由附图标记1000表示。系统1000可以包括一个或更多个处理器(即，处理器)或者例如但不局限于中央处理单元(CPU)1100。处理器(即，CPU)1100可以单独使用或与其他处理器(即，CPU)组合使用。虽然处理器(即，CPU)1100将主要以单数提及，但是本领域技术人员应当明白，可以实施具有任意数目的物理处理器或逻辑处理器(即，CPU)的系统1000。
芯片组1150可以可操作地耦接至处理器(即，CPU)1100。芯片组1150是处理器(即，CPU)1100和系统1000的其他组件之间的信号的通信路径。系统1000的其他组件可以包括存储器控制器1200、输入/输出(I/O)总线1250和盘驱动控制器1300。根据系统1000的配置，可以通过芯片组1150传送若干不同信号中的任意一种，本领域技术人员应当理解，在不改变系统1000的根本性质的情况下，可以容易地调整贯穿系统1000的信号路径。
如上所述，存储器控制器1200可以可操作地耦接至芯片组1150。存储器控制器1200可以包括以上参考图1-6所讨论的至少一个半导体器件和/或半导体系统。因此，存储器控制器1200可以通过芯片组1150接收从处理器(即，CPU)1100提供的请求。在可替选的实施例中，存储器控制器1200可以被集成至芯片组1150。存储器控制器1200可以可操作地耦接至一个或更多个存储器件1350。在实施例中，存储器件1350可以包括以上参考图1-6所讨论的至少一个半导体器件和/或半导体系统，存储器件1350可以包括用于定义多个存储单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任何一种，包括但不限于单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。进一步，存储器件1350可以通过储存指令和数据二者而便于外部数据储存设备的安全移除。
芯片组1150也可以耦接至I/O总线1250。I/O总线1250可以用作从芯片组1150至I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括例如但不局限于鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任何一种与I/O设备1410、1420和1430通信。在实施例中，I/O总线1250可以集成至芯片组1150。
盘驱动控制器1300可以可操作地耦接至芯片组1150。盘驱动控制器1300可以用作芯片组1150与一个内部盘驱动器1450或不止一个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者而便于外部数据储存设备的断开。盘驱动控制器1300和内部盘驱动器1450可以利用几乎任何类型的通信协议彼此通信或与芯片组1150通信，通信协议包括例如但不局限于以上关于I/O总线1250提及的所有通信协议。
重要的是要注意，以上参考图7描述的系统1000仅是利用以上参考图1-6所讨论的半导体器件和/或半导体系统的系统1000的一个示例。在可替选的实施例中，诸如例如但不局限于移动电话或数字照相机，组件可以与图7所示的实施例不同。
通过以上实施例可见，本申请可以提供以下技术方案。
技术方案1.一种半导体系统，包括：
第一半导体器件，适用于输出命令和电源电压；以及
第二半导体器件，在电源电压达到目标电压电平之后，适用于响应于第一重置命令来产生用于初始化操作的重置信号的脉冲和用于自动刷新操作的自动刷新信号的脉冲，以及适用于响应于第二重置命令来产生重置信号的脉冲，其中，第一重置命令响应于命令而产生，第二重置命令响应于命令而产生。
技术方案2.如技术方案1所述的半导体系统，其中，第二半导体器件响应于第二重置命令来终止自动刷新信号的脉冲的产生。
技术方案3.如技术方案1所述的半导体系统，其中，第二半导体器件包括命令译码器，命令译码器适用于通过译码命令来产生第一重置命令和第二重置命令。
技术方案4.如技术方案1所述的半导体系统，
其中，第二半导体器件响应于电源电压来产生上电信号；以及
其中，上电信号在电源电压达到目标电压电平之前的上电时段期间具有第一电平，以及在上电时段结束之后具有第二电平。
技术方案5.如技术方案1所述的半导体系统，其中，第二半导体器件包括初始化控制电路，初始化控制电路适用于响应于上电信号、第一重置命令和第二重置命令来控制自动刷新信号和重置信号的脉冲的产生。
技术方案6.如技术方案5所述的半导体系统，其中，第二半导体器件还包括：
初始化电路，适用于当重置信号的脉冲产生时，执行将包括在内部电路中的内部节点初始化为预定电平的初始化操作。
技术方案7.如技术方案5所述的半导体系统，其中，第二半导体器件还包括：
自动刷新控制电路，适用于当自动刷新信号的脉冲产生时，执行用于维持储存在存储单元中的数据的自动刷新操作。
技术方案8.如技术方案5所述的半导体系统，其中，初始化控制电路包括：
重置信号发生单元，适用于响应于第一重置命令和第二重置命令来产生重置信号的脉冲；
控制信号发生单元，适用于响应于重置信号、上电信号和内部电压来产生控制信号；
标志信号发生单元，适用于响应于控制信号和驱动控制信号来产生标志信号；以及
自动刷新信号发生单元，适用于响应于标志信号和时钟信号来产生自动刷新信号的脉冲和驱动控制信号。
技术方案9.如技术方案8所述的半导体系统，
其中，当重置信号的第一脉冲根据第一重置命令而产生时，控制信号发生单元缓冲通过上电信号设置的内部节点的电压，以将缓冲的电压输出为控制信号；以及
其中，当重置信号的第二脉冲产生时，控制信号发生单元缓冲内部电压，以将缓冲的内部电压输出为控制信号。
技术方案10.如技术方案8所述的半导体系统，其中，控制信号发生单元包括：
第一传输门，适用于响应于重置信号将内部电压传输至第一内部节点；
第一电平设置元件，适用于响应于上电信号来设置第一内部节点的电压电平；
第一锁存单元，适用于锁存、缓冲以及输出第一内部节点的电压；
第二传输门，适用于响应于重置信号将第一锁存单元的输出信号传输至第二内部节点；
第二电平设置元件，适用于响应于上电信号来设置第二内部节点的电压电平；
第二锁存单元，适用于锁存、缓冲以及输出第二内部节点的电压；以及
缓冲单元，适用于响应于重置信号来缓冲第二锁存单元的输出信号，以将缓冲的信号输出为控制信号。
技术方案11.如技术方案8所述的半导体系统，其中，标志信号发生单元当控制信号的脉冲产生时产生被使能的标志信号，以及当驱动控制信号被使能时禁止标志信号。
技术方案12.如技术方案11所述的半导体系统，其中，标志信号发生单元包括：
下拉信号发生单元，适用于产生下拉信号，下拉信号在控制信号的脉冲产生时被使能而在标志信号被使能时被禁止；
驱动单元，适用于响应于驱动控制信号来上拉内部节点的电压，以及适用于响应于下拉信号来下拉内部节点的电压；以及
输出单元，适用于锁存、缓冲以及输出内部节点的信号。
技术方案13.如技术方案8所述的半导体系统，其中，自动刷新信号发生单元包括：
计数器，适用于产生计数信号，计数信号在标志信号被使能的同时与时钟信号同步地被计数；
脉冲输出单元，适用于响应于计数信号来产生自动刷新信号的脉冲；以及
驱动控制信号发生单元，适用于响应于计数信号来产生驱动控制信号。
技术方案14.一种半导体器件，包括：
初始化控制电路，适用于在电源电压达到目标电压电平之后，响应于第一重置命令来产生重置信号的脉冲和自动刷新信号的脉冲，以及适用于响应于第二重置命令来产生重置信号的脉冲，其中，第一重置命令响应于命令而产生，第二重置命令响应于命令而产生；
初始化电路，适用于当重置信号的脉冲产生时，执行将包括在内部电路中的内部节点初始化为预定电平的初始化操作；以及
自动刷新控制电路，适用于当自动刷新信号的脉冲产生时，控制用于维持储存在存储单元中的数据的自动刷新操作。
技术方案15.如技术方案14所述的半导体器件，其中，初始化控制电路包括重置信号发生单元，重置信号发生单元适用于响应于第一重置命令和第二重置命令来产生重置信号的脉冲。
技术方案16.如技术方案15所述的半导体器件，其中，初始化控制电路还包括控制信号发生单元，控制信号发生单元适用于响应于重置信号、上电信号和内部电压来产生控制信号。
技术方案17.如技术方案16所述的半导体器件，
其中，当重置信号的第一脉冲根据第一重置命令产生时，控制信号发生单元缓冲通过上电信号设置的内部节点的电压，以将缓冲的电压输出为控制信号；以及
其中，当重置信号的第二脉冲产生时，控制信号发生单元缓冲内部电压，以将缓冲的内部电压输出为控制信号。
技术方案18.如技术方案16所述的半导体器件，其中，初始化控制电路还包括：标志信号发生单元，适用于响应于控制信号和驱动控制信号来产生标志信号。
技术方案19.如技术方案18所述的半导体器件，其中，标志信号发生单元当控制信号的脉冲产生时产生被使能的标志信号，以及当驱动控制信号被使能时禁止标志信号。
技术方案20.如技术方案18所述的半导体器件，还包括：
自动刷新信号发生单元，适用于响应于标志信号和时钟信号来产生自动刷新信号的脉冲和驱动控制信号。

Claims (10)

1.一种半导体系统，包括：
第一半导体器件，适用于输出命令和电源电压；以及
第二半导体器件，在电源电压达到目标电压电平之后，适用于响应于第一重置命令来产生用于初始化操作的重置信号的脉冲和用于自动刷新操作的自动刷新信号的脉冲，以及适用于响应于第二重置命令来产生重置信号的脉冲，其中，第一重置命令响应于命令而产生，第二重置命令响应于命令而产生。
2.如权利要求1所述的半导体系统，其中，第二半导体器件响应于第二重置命令来终止自动刷新信号的脉冲的产生。
3.如权利要求1所述的半导体系统，其中，第二半导体器件包括命令译码器，命令译码器适用于通过译码命令来产生第一重置命令和第二重置命令。
4.如权利要求1所述的半导体系统，
其中，第二半导体器件响应于电源电压来产生上电信号；以及
其中，上电信号在电源电压达到目标电压电平之前的上电时段期间具有第一电平，以及在上电时段结束之后具有第二电平。
5.如权利要求1所述的半导体系统，其中，第二半导体器件包括初始化控制电路，初始化控制电路适用于响应于上电信号、第一重置命令和第二重置命令来控制自动刷新信号和重置信号的脉冲的产生。
6.如权利要求5所述的半导体系统，其中，第二半导体器件还包括：
初始化电路，适用于当重置信号的脉冲产生时，执行将包括在内部电路中的内部节点初始化为预定电平的初始化操作。
7.如权利要求5所述的半导体系统，其中，第二半导体器件还包括：
自动刷新控制电路，适用于当自动刷新信号的脉冲产生时，执行用于维持储存在存储单元中的数据的自动刷新操作。
8.如权利要求5所述的半导体系统，其中，初始化控制电路包括：
重置信号发生单元，适用于响应于第一重置命令和第二重置命令来产生重置信号的脉冲；
控制信号发生单元，适用于响应于重置信号、上电信号和内部电压来产生控制信号；
标志信号发生单元，适用于响应于控制信号和驱动控制信号来产生标志信号；以及
自动刷新信号发生单元，适用于响应于标志信号和时钟信号来产生自动刷新信号的脉冲和驱动控制信号。
9.如权利要求8所述的半导体系统，
其中，当重置信号的第一脉冲根据第一重置命令而产生时，控制信号发生单元缓冲通过上电信号设置的内部节点的电压，以将缓冲的电压输出为控制信号；以及
其中，当重置信号的第二脉冲产生时，控制信号发生单元缓冲内部电压，以将缓冲的内部电压输出为控制信号。
10.一种半导体器件，包括：
初始化控制电路，适用于在电源电压达到目标电压电平之后，响应于第一重置命令来产生重置信号的脉冲和自动刷新信号的脉冲，以及适用于响应于第二重置命令来产生重置信号的脉冲，其中，第一重置命令响应于命令而产生，第二重置命令响应于命令而产生；
初始化电路，适用于当重置信号的脉冲产生时，执行将包括在内部电路中的内部节点初始化为预定电平的初始化操作；以及
自动刷新控制电路，适用于当自动刷新信号的脉冲产生时，控制用于维持储存在存储单元中的数据的自动刷新操作。
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