CN103426462A - 刷新方法和使用刷新方法的半导体存储器件 - Google Patents

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Abstract

本发明公开了一种刷新方法和使用刷新方法的半导体存储器件。所述半导体存储器件包括全体存储体选择信号发生模块，所述全体存储体选择信号发生模块被配置成接收包括关于已被刷新了的至少一个存储体的信息的电平信号，并响应于全体存储体刷新命令而产生全体存储体选择信号；以及包括多个存储体的存储体模块，所述存储体模块被配置成响应于全体存储体选择信号而被刷新，或响应于在电平信号被使能时而被使能的单个存储体选择信号而被刷新。

Description

刷新方法和使用刷新方法的半导体存储器件
相关申请的交叉引用
本申请要求2012年5月21日向韩国知识产权局提交的申请号为10-2012-0053907的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例总体而言涉及一种具有存储体的半导体存储器件，更具体而言，涉及对半导体存储器件的存储体进行刷新和执行刷新的方法。
背景技术
一般地，在半导体存储器件中，根据在记录数据信号的多个存储器单元中积累的电荷量，而将数据信号读取为“1”或“0”。在这点上，由于积累在存储器单元中的电荷随着时间的流逝而被放电，所以难以确定“1”或“0”。因而，执行用于将记录在存储器单元中的数据信号放大并将数据信号再记录在存储器单元中的自动刷新操作。
自动刷新分为单个存储体刷新和全体存储体刷新，单个存储体刷新是针对半导体存储器件的各个存储体执行刷新，全体存储体刷新是针对半导体存储器的所有存储体执行刷新。
图1是执行自动刷新的现有的半导体存储器件的框图。
参见图1，半导体存储器件包括：单个存储体刷新模块10，所述单个存储体刷新模块10接收单个存储体刷新命令PBR_CMD，并产生使能的单个存储体选择信号PER_BS<1:4>；全体存储体刷新模块20，所述全体存储体刷新模块20接收全体存储体刷新命令ABR_CMD，并产生使能的全体存储体选择信号ALL_BS；以及存储体模块30，所述存储体模块30中的第一至第四存储体31至34各个在单个存储体选择信号PER_BS<1:4>被使能的情况下被分别刷新，且所有的第一至第四存储体31至34分别在全体存储体选择信号ALL_BS被使能的情况下被刷新。
将参照图1来描述如上所述配置的半导体存储器件的操作，假设在第一存储体31和第二存储体32通过接收单个存储体刷新命令PBR_CMD而被分别刷新之后，输入全体存储体刷新命令ABR_CMD。
首先，单个存储体刷新模块10接收单个存储体刷新命令PBR_CMD，并将第一和第二单个存储体选择信号PER_BS<1:2>使能而将第三和第四单个存储体选择信号PER_BS<3:4>禁止。第一存储体31和第二存储体32分别接收使能的第一和第二单个存储体选择信号PER_BS<1:2>且被刷新。第三存储体33和第四存储体34分别接收禁止的第三和第四单个存储体选择信号PER_BS<3:4>且不被刷新。
然后，全体存储体刷新模块20接收全体存储体刷新命令ABR_CMD，并将全体存储体选择信号ALL_BS使能。第一至第四存储体31至34接收使能的全体存储体选择信号ALL_BS且全部被刷新。
在以这种方式配置的半导体存储器件中，在输入单个存储体刷新命令PBR_CMD且分别刷新第一存储体31和第二存储体32之后，在输入全体存储体刷新命令ABR_CMD的情况下，分别刷新所有的第一至第四存储体31至34。因而，由于第一存储体31和第二存储体32分别被再次刷新，所以引起不必要的电流消耗。
发明内容
本发明的一个实施例总体而言涉及一种防止经历了刷新的存储体被重复刷新以减少不必要的电流损耗的半导体存储器件。
在一个实施例中，一种半导体存储器件包括：全体存储体选择信号发生模块，所述全体存储体选择信号发生模块被配置成接收电平信号并响应于全体存储体刷新命令而产生全体存储体选择信号，所述电平信号包括关于已经被刷新的至少一个存储体的信息；以及包括多个存储体的存储体模块，所述多个存储体被配置成响应于全体存储体选择信号而被刷新，或响应于在电平信号被使能时而被使能的单个存储体选择信号而被刷新。
在一个实施例中，一种半导体存储器件包括：存储体选择单元，所述存储体选择单元被配置成储存电平信号，并产生在电平信号被使能时被使能的单个存储体选择信号，所述电平信号包括关于响应于在单个存储体刷新命令输入时被使能的第一脉冲信号而已经被刷新的至少一个存储体的信息；信号传送单元，所述信号传送单元被配置成响应于在全体存储体刷新命令输入时被使能的第二脉冲信号，来传送电平信号；以及包括多个存储体的存储体模块，所述多个存储体被配置成响应于单个存储体选择信号或全体存储体选择信号而被刷新。
在一个实施例中，一种刷新方法包括以下步骤：第一步骤，储存响应于单个存储体刷新命令而被使能的第一和第二电平信号，以及根据在第一和第二电平信号被使能时而被使能的第一和第二单个存储体选择信号，来选择存储体刷新；第二步骤，根据通过响应于全体存储体刷新命令而传送第一和第二电平信号所产生的第一和第二全体选择信号，来选择存储体刷新。
附图说明
从以下结合附图的详细描述中将更加清楚地理解以上和其它的方面、特征和优点：
图1是示出执行自动刷新的现有的半导体存储器件的框图；
图2是示出根据一个实施例的半导体存储器件的配置的框图；
图3是图2所示的单个存储体选择信号发生模块中包括的存储体选择单元的电路图；以及
图4是图2所示的全体存储体选择信号发生模块中所包括的信号传送单元的电路图。
具体实施方式
在下文中，将参照附图来描述本发明的实施例。然而，所述实施例仅是说明性的目的，而并非意图限定本发明的范围。
图2是示出根据一个实施例的半导体存储器件的配置的框图。
参见图2，根据一个实施例的半导体存储器件可以包括单个存储体选择信号发生模块40、全体存储体选择信号发生模块50、地址发生模块60以及存储体模块70。
单个存储体选择信号发生模块40可以包括：第一脉冲信号发生单元41，所述第一脉冲信号发生单元41被配置成接收单个存储体刷新命令PBR_CMD，并产生被使能的第一脉冲信号PER_PUL；以及存储体选择单元42，所述存储体选择单元42被配置成接收第一脉冲信号PER_PUL，并产生被使能的第一至第四电平信号LEV<1:4>，以及产生在第一至第四电平信号LEV<1:4>被使能时被使能的第一至第四单个存储体选择信号BS1<1:4>。
另外，以下将参照图3来描述存储体选择单元42的配置。
参见图3，存储体选择单元42可以包括第一存储体选择部420，所述第一存储体选择部420被配置成接收第一脉冲信号PER_PUL、将电源电压VDD缓冲以及产生第一电平信号LEV<1>和第一单个存储体选择信号BS1<1>。存储体选择单元42可以包括第二存储体选择部421，所述第二存储体选择部421被配置成接收第一脉冲信号PER PUL、将第一电平信号LEV<1>缓冲以及产生第二电平信号LEV<2>和第二单个存储体选择信号BS1<2>。存储体选择单元42可以包括第三存储体选择部422，所述第三存储体选择部422被配置成接收第一脉冲信号PER_PUL、将第二电平信号LEV<2>缓冲以及产生第三电平信号LEV<3>和第三单个存储体选择信号BS1<3>。存储体选择单元42可以包括第四存储体选择部423，所述第四存储体选择部423被配置成接收第一脉冲信号PER_PUL、将第三电平信号LEV<3>缓冲以及产生第四电平信号LEV<4>和第四单个存储体选择信号BS1<4>。
第一存储体选择部420可以包括第一锁存部分4200，所述第一锁存部分4200被配置成在第一脉冲信号PER_PUL的第一脉冲输入时将传送到第一节点nd40的电源电压VDD锁存，将电源电压VDD缓冲，以及产生被从逻辑低电平使能成逻辑高电平的第一电平信号LEV<1>。第一存储体选择部420可以包括第一逻辑部分4201，所述第一逻辑部分4201被配置成产生第一单个存储体选择信号BS1<1>，所述第一单个存储体选择信号BS1<1>可以在第一电平信号LEV<1>从逻辑低电平被使能成逻辑高电平时被使能。
第二存储体选择部421可以包括第二锁存部分4210，所述第二锁存部分4210被配置成在第一脉冲信号PER_PUL的第二脉冲输入时将传送到第二节点nd41的第一电平信号LEV<1>锁存，将第一电平信号LEV<1>缓冲，以及产生从逻辑低电平被使能成逻辑高电平的第二电平信号LEV<2>。第二存储体选择部421可以包括第二逻辑部分4211，所述第二逻辑部分4211被配置成产生第二单个存储体选择信号BS1<2>，所述第二单个存储体选择信号BS1<2>可以在第二电平信号LEV<2>从逻辑低电平被使能成逻辑高电平时被使能。
第三存储体选择部422可以包括第三锁存部分4220，所述第三锁存部分4220被配置成在第一脉冲信号PER_PUL的第三脉冲输入时将传送到第三节点nd42的第二电平信号LEV<2>锁存，将第二电平信号LEV<2>缓冲，以及产生从逻辑低电平被使能成逻辑高电平的第三电平信号LEV<3>。第三存储体选择部422可以包括第三逻辑部分4221，所述第三逻辑部分4221被配置成产生第三单个存储体选择信号BS1<3>，所述第三单个存储体选择信号BS1<3>可以在第三电平信号LEV<3>从逻辑低电平被使能成逻辑高电平时被使能。
第四存储体选择部423可以包括第四锁存部分4230，所述第四锁存部分4230被配置成在第一脉冲信号PER_PUL的第四脉冲输入时将传送到第四节点nd43的第三电平信号LEV<3>锁存，将第三电平信号LEV<3>缓冲，以及产生从逻辑低电平被使能成逻辑高电平的第四电平信号LEV<4>。第四存储体选择部423可以包括第四逻辑部分4231，所述第四逻辑部分4231被配置成产生第四单个存储体选择信号BS1<4>，所述第四单个存储体选择信号BS1<4>可以在第四电平信号LEV<4>从逻辑低电平被使能成逻辑高电平时被使能。
存储体选择单元42还可以包括初始化信号发生部424，所述初始化信号发生部424被配置成将复位信号RST、第四电平信号LEV<4>以及第二脉冲信号ALL_PUL执行或非操作，并产生用于将第一至第四节点nd40至nd43初始化成逻辑低电平的初始化信号RSTB。复位信号RST是一种在半导体存储器件的内部电压的电平根据电源电压VDD的电平而上升的加电时段期间被使能的信号。也就是说，存储体选择单元42可以在加电时段期间，且在第四电平信号LEV<4>被使能和第二脉冲信号ALL_PUL被使能的情况下，将第一至第四节点nd40至nd43初始化成逻辑低电平，并禁止第一第四电平信号LEV<1:4>。
参见图2，全体存储体选择信号发生模块50可以包括第二脉冲信号发生单元51，所述第二脉冲信号发生单元51被配置成接收全体存储体刷新命令ABR_CMD，并产生被使能的第二脉冲信号ALL_PUL；以及信号传送单元52，所述信号传送单元52被配置成接收第二脉冲信号ALL_PUL，反相缓冲第一至第四电平信号LEV<1:4>以及产生第一至第四全体存储体选择信号BS2<1:4>。
另外，以下将参照图4来描述信号传送单元52的配置。
参见图4，信号传送单元52可以包括第一缓冲部520，所述第一缓冲部520被配置成接收第二脉冲信号ALL_PUL，反相缓冲第一电平信号LEV<1>以及产生第一全体存储体选择信号BS2<1>。信号传送单元52可以包括第二缓冲部521，所述第二缓冲部521被配置成接收第二脉冲信号ALL_PUL，反相缓冲第二电平信号LEV<2>以及产生第二全体存储体选择信号BS2<2>。信号传送单元52可以包括第三缓冲部522，所述第三缓冲部522被配置成接收第二脉冲信号ALL_PUL，反相缓冲第三电平信号LEV<3>以及产生第三全体存储体选择信号BS2<3>。信号传送单元52可以包括第四缓冲部523，所述第四缓冲部523被配置成接收第二脉冲信号ALL_PUL，反相缓冲第四电平信号LEV<4>以及产生第四全体存储体选择信号BS2<4>。
地址发生模块60可以被配置成在第一脉冲信号PER_PUL或第二脉冲信号ALL_PUL输入的情况下，产生内部地址ADD<1:N>和对内部地址ADD<1:N>计数。
存储体模块70可以包括第一存储体71，所述第一存储体71被配置成在第一单个存储体选择信号BS1<1>或第一全体存储体选择信号BS2<1>被使能时，根据内部地址ADD<1:N>的组合而被刷新。存储体模块70可以包括第二存储体72，所述第二存储体72被配置成在第二单个存储体选择信号BS1<2>或第二全体存储体选择信号BS2<2>被使能时，根据内部地址ADD<1:N>的组合而被刷新。存储体模块70可以包括第三存储体73，所述第三存储体73被配置成在第三单个存储体选择信号BS1<3>或第三全体存储体选择信号BS2<3>被使能时，根据内部地址ADD<1:N>的组合而被刷新。存储体模块70可以包括第四存储体74，所述第四存储体74被配置成在第四单个存储体选择信号BS1<4>或第四全体存储体选择信号BS2<4>被使能时，根据内部地址ADD<1:N>的组合而被刷新。
将参照图2至图4来描述如上所述配置的半导体存储器件的刷新操作，这个实例是如下情况：在通过接收单个存储体刷新命令PBR_CMD来执行刷新操作时，全体存储体刷新命令ABR_CMD输入，即，在由单个存储体刷新命令PBR_CMD刷新第一存储体71和第二存储体72之后，全体存储体刷新命令ABR_CMD输入。
首先，单个存储体选择信号发生模块40的第一脉冲信号发生单元41接收首先输入的单个存储体刷新命令PBR_CMD，并产生逻辑高电平的第一脉冲信号PER_PUL。
存储体选择单元42的第一存储体选择部420接收逻辑高电平的第一脉冲信号PER_PUL，缓冲电源电压VDD并产生从逻辑低电平被使能成逻辑高电平的第一电平信号LEV<1>，以及产生逻辑高电平的第一单个存储体选择信号BS1<1>。第二至第四存储体选择部421至423产生逻辑低电平的第二至第四电平信号LEV<2:4>和逻辑低电平的第二至第四单个存储体选择信号BS1<2:4>。
地址发生模块60接收逻辑高电平的第一脉冲信号PER_PUL，并对内部地址ADD<1:N>计数。
存储体模块70的第一存储体71接收逻辑高电平的第一单个存储体选择信号BS1<1>，并根据内部地址ADD<1:N>的组合而被刷新。第二至第四存储体72至74接收逻辑低电平的第二至第四单个存储体选择信号BS1<2:4>且不被刷新。
接着，单个存储体选择信号发生模块40的第一脉冲信号发生单元41接收其次输入的单个存储体刷新命令PBR_CMD，并产生逻辑高电平的第一脉冲信号PER_PUL。
存储体选择单元42的第一存储体选择部420接收逻辑高电平的第一脉冲信号PER_PUL，并产生逻辑高电平的第一电平信号LEV<1>和逻辑低电平的第一单个存储体选择信号BS1<1>。存储体选择单元42的第二存储体选择部421接收逻辑高电平的第一脉冲信号PER_PUL，缓冲逻辑高电平的第一电平信号LEV<1>并产生从逻辑低电平转变成逻辑高电平的第二电平信号LEV<2>，以及产生逻辑高电平的第二单个存储体选择信号BS1<2>。第三存储体选择部422和第四存储体选择部423产生逻辑低电平的第三和第四电平信号LEV<3:4>和逻辑低电平的第三和第四单个存储体选择信号BS1<3:4>。
地址发生模块60接收逻辑高电平的第一脉冲信号PER_PUL并对内部地址ADD<1:N>计数。
存储体模块70的第一存储体71接收逻辑低电平的第一单个存储体选择信号BS1<1>且不被刷新。存储体模块70的第二存储体72接收逻辑高电平的第二单个存储体选择信号BS1<2>并根据内部地址ADD<1:N>的组合而被刷新。第三存储体73和第四存储体74接收逻辑低电平的第三和第四单个存储体选择信号BS1<3:4>且不被刷新。
然后，全体存储体选择信号发生模块50的第二脉冲信号发生单元51接收全体存储体刷新命令ABR_CMD，并产生逻辑高电平的第二脉冲信号ALL_PUL。
信号传送单元52的第一缓冲部520接收逻辑高电平的第二脉冲信号ALL_PUL，反相缓冲逻辑高电平的第一电平信号LEV<1>以及产生逻辑低电平的第一全体存储体选择信号BS2<1>。信号传送单元52的第二缓冲部521接收逻辑高电平的第二脉冲信号ALL_PUL、反相缓冲逻辑高电平的第二电平信号LEV<2>以及产生逻辑低电平的第二全体存储体选择信号BS2<2>。信号传送单元52的第三缓冲部522接收逻辑高电平的第二脉冲信号ALL_PUL、反相缓冲逻辑低电平的第三电平信号LEV<3>以及产生逻辑高电平的第三全体存储体选择信号BS2<3>。信号传送单元52的第四缓冲部分523接收逻辑高电平的第二脉冲信号ALL_PUL、反相缓冲逻辑低电平的第四电平信号LEV<4>以及产生逻辑高电平的第四全体存储体选择信号BS2<4>。
地址发生模块60接收逻辑高电平的第二脉冲信号ALL_PUL并对内部地址ADD<1:N>计数。
存储体模块70的第一存储体71接收逻辑低电平的第一全体存储体选择信号BS2<1>且不被刷新。存储体模块70的第二存储体72接收逻辑低电平的第二全体存储体选择信号BS2<2>且不被刷新。存储体模块70的第三存储体73接收逻辑高电平的第三全体存储体选择信号BS2<3>并根据内部地址ADD<1:N>的组合而被刷新。存储体模块70的第四存储体74接收逻辑高电平的第四全体存储体选择信号BS2<4>并根据内部地址ADD<1:N>的组合而被刷新。
从以上描述显然可知的是，在根据实施例的半导体存储器件中，储存关于已经在单个存储体刷新操作中被刷新了的存储体的信息，且已经在单个存储体刷新操作中被刷新了的存储体在全体存储体刷新操作中不被刷新，由此可以减少不必要的电流消耗。
以上出于说明的目的，已经公开了实施例。本领域的技术人员将会理解的是，在不脱离附属权利要求所公开的本发明的范围与精神的情况下，可以进行各种修改、增加和替换。

Claims (23)

1.一种半导体存储器件，包括：
全体存储体选择信号发生模块，所述全体存储体选择信号发生模块被配置成接收电平信号并响应于全体存储体刷新命令而产生全体存储体选择信号，所述电平信号包括关于已被刷新了的至少一个存储体的信息；以及
包括多个存储体的存储体模块，所述多个存储体被配置成响应于所述全体存储体选择信号而被刷新，或响应于在所述电平信号被使能时被使能的单个存储体选择信号而被刷新。
2.如权利要求1所述的半导体存储器件，其中，所述全体存储体选择信号是在所述电平信号被使能时被禁止的信号。
3.如权利要求1所述的半导体存储器件，其中，所述全体存储体选择信号发生模块包括：
第一脉冲信号发生单元，所述第一脉冲信号发生单元被配置成产生响应于所述全体存储体刷新命令而被使能的第一脉冲信号；以及
信号传送单元，所述信号传送单元被配置成响应于所述第一脉冲信号而缓冲所述电平信号，并产生所述全体存储体选择信号。
4.如权利要求3所述的半导体存储器件，其中，所述信号传送单元包括：
第一缓冲部，所述第一缓冲部被配置成响应于所述第一脉冲信号而反相缓冲第一电平信号，并产生第一全体存储体选择信号；以及
第二缓冲部，所述第二缓冲部被配置成响应于所述第一脉冲信号而反相缓冲第二电平信号，并产生第二全体存储体选择信号。
5.如权利要求4所述的半导体存储器件，还包括：
单个存储体选择信号发生模块，所述单个存储体选择信号发生模块被配置成响应于单个存储体刷新命令而产生所述电平信号和所述单个存储体选择信号。
6.如权利要求5所述的半导体存储器件，其中，所述单个存储体选择信号发生模块包括：
第二脉冲信号发生单元，所述第二脉冲信号发生单元被配置成产生响应于所述单个存储体刷新命令而被使能的第二脉冲信号；以及
存储体选择单元，所述存储体选择单元被配置成储存响应于所述第二脉冲信号而被使能的所述电平信号，并产生响应于所述电平信号而被使能的所述单个存储体选择信号。
7.如权利要求6所述的半导体存储器件，其中，所述存储体选择单元包括：
第一存储体选择部，所述第一存储体选择部被配置成响应于所述第二脉冲信号而缓冲被传送到第一节点的电源电压，并产生所述第一电平信号和第一单个存储体选择信号；
第二存储体选择部，所述第二存储体选择部被配置成响应于所述第二脉冲信号而缓冲被传送到第二节点的所述第一电平信号，并产生所述第二电平信号和第二单个存储体选择信号；以及
初始化信号发生部，所述初始化信号发生部被配置成当复位信号、所述第二电平信号以及所述第二脉冲信号中至少任何一个被使能时，产生用于将所述第一节点和所述第二节点初始化的初始化信号，所述复位信号在内部电压的电平根据所述电源电压的电平而上升的加电时段期间被使能。
8.如权利要求7所述的半导体存储器件，其中，所述第一存储体选择部包括：
第一锁存部分，所述第一锁存部分被配置成响应于所述第二脉冲信号而缓冲所述电源电压，并储存被使能的所述第一电平信号；以及
第一逻辑部分，所述第一逻辑部分被配置成产生在所述第一电平信号被使能时被使能的所述第一单个存储体选择信号。
9.如权利要求7所述的半导体存储器件，其中，所述第二存储体选择部包括：
第二锁存部分，所述第二锁存部分被配置成响应于所述第二脉冲信号而缓冲所述第一电平信号，并储存被使能的所述第二电平信号；以及
第二逻辑部分，所述第二逻辑部分被配置成产生在所述第二电平信号被使能时被使能的所述第二单个存储体选择信号。
10.如权利要求7所述的半导体器件，还包括：
地址发生模块，所述地址发生模块被配置成在所述第一脉冲信号或所述第二脉冲信号输入时产生内部地址。
11.如权利要求10所述的半导体器件，其中，所述存储体模块包括：
第一存储体，所述第一存储体被配置成响应于所述第一单个存储体选择信号或所述第一全体存储体选择信号，根据所述内部地址的组合而被刷新；以及
第二存储体，所述第二存储体被配置成响应于所述第二单个存储体选择信号或所述第二全体存储体选择信号，根据所述内部地址的组合而被刷新。
12.一种半导体存储器件，包括：
存储体选择单元，所述存储体选择单元被配置成储存电平信号，并产生在所述电平信号被使能时被使能的单个存储体选择信号，所述电平信号包括关于响应于在单个存储体刷新命令输入时被使能的第一脉冲信号而被刷新的至少一个存储体的信息；
信号传送单元，所述信号传送单元被配置成响应于在全体存储体刷新命令输入时被使能的第二脉冲信号而传送所述电平信号，并产生全体存储体选择信号；以及
包括多个存储体的存储体模块，所述多个存储体被配置成响应于所述单个存储体选择信号或所述全体存储体选择信号而被刷新。
13.如权利要求12所述的半导体存储器件，其中，所述全体存储体选择信号是在所述电平信号被使能时被禁止的信号。
14.如权利要求12所述的半导体存储器件，其中，所述存储体选择单元包括：
第一存储体选择部，所述第一存储体选择部被配置成响应于所述第一脉冲信号而缓冲被传送到第一节点的电源电压，并产生第一电平信号和第一单个存储体选择信号；
第二存储体选择部，所述第二存储体选择部被配置成响应于所述第一脉冲信号而缓冲被传送到第二节点的所述第一电平信号，并产生第二电平信号和第二单个存储体选择信号；以及
初始化信号发生部，所述初始化信号发生部被配置成当复位信号、所述第二电平信号以及所述第二脉冲信号中至少任何一个被使能时，产生用于将所述第一节点和所述第二节点初始化的初始化信号，所述复位信号在内部电压的电平根据所述电源电压的电平上升的加电时段期间被使能。
15.如权利要求14所述的半导体存储器件，其中，所述第一存储体选择部包括：
第一锁存部分，所述第一锁存部分被配置成响应于所述第一脉冲信号而缓冲所述电源电压，并储存被使能的所述第一电平信号；以及
第一逻辑部分，所述第一逻辑部被配置成产生在所述第一电平信号被使能时被使能的所述第一单个存储体选择信号。
16.如权利要求14所述的半导体存储器件，其中，所述第二存储体选择部包括：
第二锁存部分，所述第二锁存部分被配置成响应于所述第一脉冲信号而缓冲所述第一电平信号，并储存被使能的所述第二电平信号；以及
第二逻辑部分，所述第二逻辑部分被配置成产生在所述第二电平信号被使能时被使能的所述第二单个存储体选择信号。
17.如权利要求14所述的半导体存储器件，所述信号传送单元包括：
第一缓冲部，所述第一缓冲部被配置成响应于所述第二脉冲信号而反相缓冲所述第一电平信号，并产生第一全体存储体选择信号；以及
第二缓冲部，所述第二缓冲部被配置成响应于所述第二脉冲信号而反相缓冲所述第二电平信号，并产生第二全体存储体选择信号。
18.如权利要求17所述的半导体存储器件，还包括：
地址发生模块，所述地址发生模块被配置成在所述第一脉冲信号或所述第二脉冲信号输入时产生内部地址。
19.如权利要求18所述的半导体存储器件，其中，所述存储体模块包括：
第一存储体，所述第一存储体被配置成响应于所述第一单个存储体选择信号或所述第一全体存储体选择信号，根据所述内部地址的组合而被刷新；以及
第二存储体，所述第二存储体被配置成响应于所述第二单个存储体选择信号或所述第二全体存储体选择信号，根据所述内部地址的组合而被刷新。
20.一种刷新方法，包括以下步骤：
第一步骤，储存响应于单个存储体刷新命令而被使能的第一和第二电平信号，并根据在所述第一和第二电平信号被使能时被使能的第一和第二单个存储体选择信号，来选择存储体刷新；以及
第二步骤，根据通过响应于全体存储体刷新命令而传送所述第一和第二电平信号产生的第一和第二全体存储体选择信号，来选择存储体刷新。
21.如权利要求20所述的刷新方法，其中，所述第一全体存储体选择信号是在所述第一电平信号被使能时被使能的信号，且所述第二全体存储体选择信号是在所述第二电平信号被使能时被禁止的信号。
22.如权利要求20所述的刷新方法，其中，所述第一步骤包括以下步骤：
产生响应于所述单个存储体刷新命令而被使能的第一脉冲信号；
响应于所述第一脉冲信号而产生所述第一和第二电平信号；以及
产生响应于所述第一和第二电平信号而被使能的所述第一和第二单个存储体选择信号。
23.如权利要求20所述的刷新方法，其中，所述第二步骤包括以下步骤：
产生响应于所述全体存储体刷新命令而被使能的第二脉冲信号；以及
响应于所述第二脉冲信号而反相缓冲所述第一和第二电平信号，并产生所述第一和第二全体存储体选择信号。
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