CN109949844A - 存储器系统和操作存储器系统的方法 - Google Patents

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Abstract

公开一种存储器系统和操作存储器系统的方法。存储器控制器在刷新周期期间将一个或多个自刷新进入命令和随后的自刷新退出命令的命令对发送到半导体存储器装置。半导体存储器装置包括存储器单元阵列和刷新控制电路，存储器单元阵列包括多个存储器单元行，每个存储器单元行包括多个动态存储器单元。刷新控制电路在刷新周期期间，在自刷新模式下对所有存储器单元行执行刷新操作，刷新周期的自刷新模式响应于一个或多个命令对的每个自刷新进入命令而被配置，针对所述一个或多个命令对中的每个命令对，存储器控制器在刷新周期期间，将通过一个或多个时间间隙分开的至少一个自刷新进入命令和至少一个自刷新退出命令顺序地发送到半导体存储器装置。

Description

存储器系统和操作存储器系统的方法
本申请要求于2017年12月20日提交到韩国知识产权局的第10-2017-0176061号韩国专利申请的优先权权益，所述韩国专利申请的内容通过引用完整地包含于此。
技术领域
示例性实施例涉及存储器装置，更具体地讲，涉及一种半导体存储器装置、包括所述半导体存储器装置的存储器系统和操作半导体存储器装置的方法。
背景技术
随着广泛用于电子装置中的半导体存储器装置的容量和速度的迅速发展，半导体存储器装置的功耗一直在增加。具体地讲，在便携式电子装置的情况下，减少便携式电子装置中的半导体存储器装置的功耗非常重要。
例如，动态随机存取存储器(DRAM)是一种通过使用存储在电容器中的电荷来存储数据的易失性半导体存储器装置。由于存储在电容器中的电荷可随着时间流逝以各种方式泄漏，所以DRAM具有有限的数据保持特性。为了解决有限的数据保持，DRAM通常需要根据存储在DRAM中的数据周期性地刷新以对电容器进行充电/放电。
然而，随着存储器密度的增加，在DRAM中执行刷新操作消耗更多的能量。因此，降低功耗对高密度存储器装置来说是重要的。
发明内容
根据示例性实施例，一种存储器系统包括存储器控制器和半导体存储器装置。存储器控制器可在刷新周期期间，将一个或多个自刷新进入命令和随后的自刷新退出命令的命令对发送到半导体存储器装置。半导体存储器装置包括存储器单元阵列和刷新控制电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括多个动态存储器单元。刷新控制电路在刷新周期期间，在自刷新模式下对存储器单元阵列的所有存储器单元行执行刷新操作，刷新周期的自刷新模式响应于一个或多个命令对的每个自刷新进入命令而被配置，针对所述一个或多个命令对中的每个命令对，存储器控制器被配置为：在刷新周期期间，将通过一个或多个时间间隙分开的至少一个自刷新进入命令和至少一个自刷新退出命令顺序地发送到半导体存储器装置。等于所述一个或多个时间间隙之和的第一时间段可被预先确定。
半导体存储器装置被配置为：在刷新周期期间，在自刷新模式之外，接收和执行访问命令。
刷新控制电路包括：振荡器，被配置为生成振荡信号，响应于与自刷新进入命令相应的自刷新进入信号而被启用，并且响应于与自刷新退出命令相应的自刷新退出信号而被禁用；刷新时钟发生器，被配置为：响应于振荡信号而生成以半导体存储器装置的刷新间隔的周期触发的刷新时钟信号；刷新地址计数器，被配置为：通过响应于刷新时钟信号执行计数操作，来生成指定将被刷新的存储器单元行的刷新行地址。
半导体存储器装置还包括：控制逻辑电路，包括模式寄存器，被配置为：从存储器控制器接收代码信号，并且被配置为基于代码信号生成刷新控制信号，其中，存储器控制器被配置为：基于通过感测半导体存储器装置的操作温度的变化而生成的温度信号，来提供代码信号，其中，刷新控制电路被配置为：响应于基于代码信号而生成的刷新控制信号，来改变半导体存储器装置的刷新间隔。
刷新控制电路被配置为：根据增加操作温度，减小刷新间隔。
刷新控制电路被配置为：在刷新周期期间，对所述多个存储器单元行的一个或多个弱页执行至少两次刷新操作，每个弱页包括数据保持时间短于正常单元的至少一个弱单元。
刷新控制电路被配置为：在刷新周期期间，与对存储器单元行的正常自刷新操作并行地对所述一个或多个弱页执行弱自刷新操作。
在刷新控制电路在刷新周期期间对存储器单元行执行正常自刷新操作的同时，当刷新控制电路刷新存储器单元行的第一存储器单元行时，刷新控制电路同时刷新相应的弱页，其中，第一存储器单元行具有第一页地址，第一页地址除了与弱页的一个弱页地址在至少一位上不同以外，与所述一个弱页地址相同。
当刷新控制电路在刷新周期期间对存储器单元行执行正常自刷新操作时，刷新控制电路在对存储器单元行的正常自刷新操作完成之后，对所述一个或多个弱页执行弱自刷新操作。
刷新控制电路被配置为减小半导体存储器装置的刷新间隔，被配置为在刷新周期的第一子间隔期间执行正常自刷新操作，并且被配置为在刷新周期的第二子间隔期间执行弱自刷新操作，其中，第二子间隔紧跟在第一子间隔之后。
刷新控制电路包括：刷新时钟发生器，包括：振荡器，被配置为响应于与自刷新进入命令相应的自刷新进入信号而被启用，响应于自刷新控制信号和模式信号而生成刷新时钟信号，并且被配置为响应于与自刷新退出命令相应的自刷新退出信号而被禁用；刷新地址计数器，被配置为：响应于刷新时钟信号而生成用于顺序地刷新存储器单元行的计数地址，其中，刷新地址计数器在生成最大计数地址时输出完成信号；弱页地址生成器，被配置为：存储弱页的弱页地址，并响应于刷新时钟信号而输出弱页地址；地址比较电路，被配置为：将计数地址和弱页地址进行比较，以输出第一匹配信号和第二匹配信号；控制信号生成器，被配置为：基于刷新控制信号、模式信号、完成信号、第一匹配信号和第二匹配信号，生成多个控制信号；地址转换器，被配置为：响应于所述多个控制信号中的第三控制信号，通过不管对计数地址的至少一位的处理，生成改变的刷新行地址；刷新地址输出电路，被配置为：根据刷新模式，基于所述多个控制信号中的第一控制信号和第二控制信号，输出计数地址、弱页地址和改变的刷新行地址中的一个作为刷新行地址。
刷新地址输出电路包括：第一复用器，被配置为：响应于第一控制信号，选择计数地址和弱页地址中的一个；第二复用器，被配置为：响应于第二控制信号，选择改变的刷新行地址和第一复用器的输出中的一个，以输出刷新行地址。
存储器单元阵列包括多个存储体阵列，每个存储体阵列包括多个动态存储器单元；刷新控制电路被配置为：当自刷新进入命令对应于指定对所有存储体阵列的刷新操作的所有存储体刷新命令时，对所有存储体阵列同时执行刷新操作；当对所有存储体存储器的刷新操作完成时，半导体存储器装置进入掉电模式。
存储器单元阵列包括多个存储体阵列，每个存储体阵列包括多个动态存储器单元；刷新控制电路被配置为：当自刷新进入命令对应于指定对每个存储体阵列的刷新操作的每存储体刷新命令时，对所述多个存储体阵列顺序地执行刷新操作；当对所有存储体阵列的刷新操作完成时，半导体存储器装置进入掉电模式。
半导体存储器装置还包括：至少一个缓冲器裸片；多个存储器裸片，堆叠在所述至少一个缓冲器裸片上，并且通过多条硅通孔线传输数据，其中，所述多个存储器裸片中的每个存储器裸片包括存储器单元阵列，其中，所述至少一个缓冲器裸片包括刷新控制电路。
根据示例性实施例，一种存储器系统包括至少一个半导体存储器装置和控制所述至少一个半导体存储器装置的存储器控制器。存储器控制器在刷新周期期间，将一个或多个自刷新进入命令和随后的自刷新退出命令的命令对发送到所述至少一个半导体存储器装置。所述至少一个半导体存储器装置包括存储器单元阵列和刷新控制电路。存储器单元阵列包括多个存储体阵列，每个存储体阵列包括多个存储器单元行，每个存储器单元行包括多个动态存储器单元。刷新控制电路在刷新周期期间，在自刷新模式下对所有存储器单元行执行刷新操作，刷新周期的自刷新模式响应于一个或多个命令对的每个自刷新进入命令而被配置，针对所述一个或多个命令对中的每个命令对，存储器控制器被配置为：在刷新周期期间，将通过一个或多个时间间隙分开的至少一个自刷新进入命令和至少一个自刷新退出命令顺序地发送到半导体存储器装置。当存储器控制器将所有存储体自刷新命令和自刷新进入命令发送到半导体存储器装置时，刷新控制电路对所有存储体阵列执行刷新操作。当存储器控制器在自刷新模式下将每存储体自刷新命令和自刷新进入命令发送到半导体存储器装置时，刷新控制电路对每个存储体阵列执行刷新操作。
存储器控制器包括：命令生成器，被配置为：按照所述一个或多个时间间隙，顺序地生成所述至少一个自刷新进入命令和所述至少一个自刷新退出命令；定时器，被配置为接收自刷新进入命令，并且当从接收到自刷新进入命令时开始过去所述一个或多个时间间隙中的每个时间间隙时，将定时信号提供给命令生成器；调度器，被配置为调度来自命令生成器的命令，所述命令包括所述至少一个自刷新进入命令和所述至少一个自刷新退出命令；控制电路，被配置为：控制定时器、命令生成器和调度器，其中，调度器被配置为：调度所述命令，使得有效的命令不被插入到自刷新进入命令和随后的自刷新退出命令之间。
存储器控制器还包括：温度传感器，被配置为：将基于通过感测半导体存储器装置的操作温度的变化而生成的温度信号而生成的代码信号提供给半导体存储器装置，其中，刷新控制电路被配置为：响应于代码信号改变刷新间隔。
刷新控制电路被配置为：在刷新周期期间，对存储器单元行的一个或多个弱页执行至少两次刷新操作，所述一个或多个弱页中的每个弱页包括数据保持时间短于正常单元的至少一个弱单元；在刷新周期期间，与对存储器单元行的正常自刷新操作并行地对所述一个或多个弱页执行弱自刷新操作；或者，在刷新周期期间，在对存储器单元行的正常自刷新操作完成以后，对所述一个或多个弱页执行弱自刷新操作。
根据示例性实施例，一种操作存储器系统的方法，存储器系统包括存储器控制器和半导体存储器装置，半导体存储器装置包括存储器单元阵列，存储器单元阵列包括多个存储器单元行，每个存储器单元行包括多个动态存储器单元。所述方法包括：通过存储器控制器，在刷新周期期间将一个或多个自刷新进入命令和自刷新退出命令的命令对发送到半导体存储器装置；通过半导体存储器装置的刷新控制电路，在刷新周期期间，响应于一个或多个命令对的每个自刷新进入命令，在自刷新模式下对所有存储器单元行执行刷新操作；针对所述一个或多个命令对中的每个命令对，发送所述一个或多个命令对的步骤包括：在刷新周期期间，将通过一个或多个时间间隙分开的至少一个自刷新进入命令和至少一个自刷新退出命令顺序地发送到半导体存储器装置。等于所述一个或多个时间间隙之和的第一时间段被预先确定。
因此，半导体存储器装置可在不使用自动刷新命令的情况下，使用自刷新进入命令和自刷新退出命令，对所有的存储器单元行执行刷新操作，以确保对所有的存储器单元行执行自刷新操作的间隔。因此，在刷新操作期间，半导体存储器装置可减小电流消耗。
附图说明
通过以下结合附图进行的详细描述，将更清楚地理解说明性的、非限制性的示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
图2是示出根据示例性实施例的图1中的存储器控制器的示例的框图。
图3是示出根据示例性实施例的图1中的半导体存储器装置的示例的框图。
图4A示出图3的半导体存储器装置中的第一存储体阵列。
图4B示出在图1的存储器系统中执行自刷新操作。
图5是示出根据示例性实施例的在图3的半导体存储器装置中的刷新控制电路的示例的框图。
图6是示出根据示例性实施例的在图3的半导体存储器装置中的刷新控制电路的另一示例的框图。
图7是示出根据示例性实施例的在图6中示出的刷新时钟发生器的示例的电路图。
图8是示出根据示例性实施例的在图6中的刷新时钟发生器的另一示例的电路图。
图9示出根据示例性实施例的在图6的刷新控制电路中的弱页地址生成器。
图10示出根据示例性实施例的在图6的刷新控制电路中示出的地址比较电路。
图11示出在图10中示出的单元比较电路中的一个。
图12示出根据示例性实施例的在图6的刷新控制电路中的地址转换器。
图13示出在图3的半导体存储器装置中并行地执行正常自刷新操作和弱自刷新操作。
图14示出在图3的半导体存储器装置中顺序地执行正常自刷新操作和弱自刷新操作。
图15是示出图3中的温度传感器的感测操作的曲线图。
图16是示出根据示例性实施例的感测的温度间隔中的代码信号的表。
图17是示出根据示例性实施例的根据图6中的刷新时钟发生器的代码信号来选择刷新周期模式的表。
图18和图19示出在图1的存储器系统中执行刷新操作。
图20是示出根据示例性实施例的操作半导体存储器装置的方法的流程图。
图21是采用根据示例性实施例的半导体存储器装置的3D芯片结构的剖视图。
图22是示出包括根据示例性实施例的半导体存储器装置的移动系统的框图。
具体实施方式
在下文中，将参照附图对各种示例性实施例进行更充分的描述，在附图中示出一些示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
参照图1，存储器系统10可包括存储器控制器100和半导体存储器装置200。
存储器控制器100可控制存储器系统10的整体操作。存储器控制器100可控制在外部主机(未示出)和半导体存储器装置200之间的整体数据交换。
例如，存储器控制器100可响应于来自外部主机的请求，将数据写入半导体存储器装置200中或者从半导体存储器装置200读取数据。此外，存储器控制器100可向半导体存储器装置200发布用于控制半导体存储器装置200的操作命令。
在一些实施例中，半导体存储器装置200是包括诸如双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)、低功率双倍数据速率5(LPDDR5)SDRAM或Rambus动态随机存取存储器(RDRAM)的动态存储器单元的存储器装置。
存储器控制器100将命令CMD和地址(信号)ADDR发送到半导体存储器装置200，并且分别沿着连接半导体装置200和存储器控制器100的总线的诸如命令线、地址线和数据线与半导体存储器装置200交换数据DQ。
存储器控制器可包括代码信号生成器170，代码信号生成器170可通过感测温度信号TS的变化来生成代码信号MR，并且可将代码信号MR提供给半导体存储器装置200，其中，温度信号TS指示半导体存储器装置200的操作温度。
半导体存储器装置200可包括刷新控制电路400。刷新控制电路400可顺序地接收由第一时间间隙分开的自刷新进入命令和自刷新退出命令。在一些示例中，响应于自刷新进入命令，半导体存储器装置200可在自刷新模式下，在与第一时间间隙相应的第一间隔(例如，第一间隔与第一时间间隙的持续时间基本相同)期间对半导体存储器装置200中的所有存储器单元行执行刷新操作。
在一些示例中，半导体存储器装置200可在刷新周期tREF上的几个分隔开的第一间隔期间，对半导体存储器装置200中的所有存储器单元行执行刷新操作。第一时间间隙可被预先确定，并且可明显地小于刷新周期tREF，在刷新周期tREF中，半导体装置200的所有行都应当被刷新。因此，可在刷新周期tREF期间执行正常的存取操作(例如，读取操作和写入操作)，在刷新周期tREF中，响应于在该刷新周期期间接收的自刷新进入命令，所有的存储器单元行被刷新。在刷新周期tREF期间，存储器装置200可执行存取操作，并且可仅通过自刷新操作来刷新它的所有存储器单元行(即，在刷新周期tREF期间，在仍然允许对存储器装置200进行存取(读取操作和写入操作)时，可以避免自动刷新操作和/或接收自刷新命令以外的刷新命令)。第一时间间隙可由存储器控制器设置，并且可在发布自刷新进入命令之前被确定。对于在特定持续时间内接收的所有的若干顺序地发布的自刷新进入命令和自刷新退出命令对，第一时间间隙可以相同。
图2是示出根据示例性实施例的图1中的存储器控制器的示例的框图。
参照图2，存储器控制器100可包括控制电路110、定时器120、命令生成器130、调度器140和输入/输出(I/O)缓冲器150。调度器140可包括命令队列143。
当从定时器120接收到从I/O缓冲器150提供的自刷新进入命令SRE的时间点开始过去与第一时间间隙相应的时间间隔时，定时器120可在控制电路110的控制下，将定时信号TMS提供给命令生成器130。
命令生成器130可将自刷新进入命令SRE和自刷新退出命令SRX顺序地提供给调度器140。在一些示例中，响应于检测到自刷新进入命令SRE的发布，可将自刷新退出命令SRX插入到命令队列的前面。在响应于定时器120而发布自刷新进入命令SRE之后，可将自刷新退出命令SRE的发布延迟第一时间间隙。此外，命令生成器130可在控制电路110的控制下，将命令提供给调度器140，使得半导体存储器装置200执行激活、刷新、读取和写入操作。当命令生成器130从定时器120接收到定时信号TMS时，命令生成器130将复位信号RST1施加到定时器120以复位定时器120。响应于由调度器140发布自刷新进入命令SRE，可以开始定时器120在复位以后的操作。
调度器140存储来自命令生成器130的命令，并且执行命令调度。调度器140可执行命令调度，使得任何有效的命令不被插入到自刷新进入命令SRE和自刷新退出命令SRX之间。在发布自刷新进入命令SRE之后，调度器140可避免向存储器装置200发布除自刷新退出命令SRX以外的任何命令，直到自刷新退出命令SRX发布之后为止。
控制电路110从主机接收主机请求HREQ和主机地址信号HADDR，来控制命令生成器130生成命令，并且半导体存储器装置200可基于该命令执行激活、刷新、读取和写入操作。
I/O缓冲器150可临时存储将被发送到半导体存储器装置200的信号或从半导体存储器装置200发送的信号。存储器控制器100可通过I/O缓冲器150，将数据DQ、地址ADDR和命令CMD发送到半导体存储器装置200。命令CMD可包括代码信号MR。
图1中的代码信号生成器170可被包括在命令生成器130中。
图3是示出根据示例性实施例的图1中的半导体存储器装置的示例的框图。
参照图3，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/O)选通电路290、数据输入/输出(I/O)缓冲器295、温度传感器280和刷新控制电路400。
存储器单元阵列300可包括第一存储体阵列310至第八存储体阵列380。行解码器260可包括第一存储体行解码器260a至第八存储体行解码器260h，第一存储体行解码器260a至第八存储体行解码器260h分别连接到第一存储体阵列310至第八存储体阵列380，列解码器270可包括第一存储体列解码器270a至第八存储体列解码器270h，第一存储体列解码器270a至第八存储体列解码器270h分别连接到第一存储体阵列310至第八存储体阵列380，感测放大器单元285可包括第一感测放大器285a至第八感测放大器285h，第一感测放大器285a至第八感测放大器285h分别连接到第一存储体阵列310至第八存储体阵列380。
第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h和第一感测放大器285a至第八感测放大器285h可形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个可包括多个动态存储器单元，所述多个动态存储器单元在多条字线和多条位线之间的交叉点附近形成。尽管半导体存储器装置200在图3中被示出为包括八个存储体，但是半导体存储器装置200可包括任何数量的存储体。
地址寄存器220可从存储器控制器100接收地址ADDR，地址ADDR包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。地址寄存器220可将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，可将接收到的行地址ROW_ADDR提供给行地址复用器240，并可将接收到的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可响应于存储体地址BANK_ADDR而生成存储体控制信号。第一存储体行解码器260a至第八存储体行解码器260h中的与存储体地址BANK_ADDR相应的一个可响应于存储体控制信号而被激活，并且第一存储体列解码器270a至第八存储体列解码器270h中的与存储体地址BANK_ADDR相应的一个可响应于存储体控制信号而被激活。
行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新控制电路400接收刷新行地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA可被施加到第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中的激活的存储体行解码器可对从行地址复用器240输出的行地址RA进行解码，并且可激活与行地址RA相应的字线。例如，激活的存储体行解码器可将字线驱动电压施加到与行地址RA相应的字线。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可临时存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可生成从接收的列地址COL_ADDR增加的地址COL_ADDR’。列地址锁存器250可将临时存储的或生成的列地址COL_ADDR’施加到第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中的激活的存储体列解码器可对从列地址锁存器250输出的列地址COL_ADDR’进行解码，并且可控制输入/输出选通电路290，以输入和/或输出与列地址COL_ADDR’相应的数据。
I/O选通电路290可包括用于选通输入/输出数据的电路。I/O选通电路290还可包括读取数据锁存器和写入驱动器，读取数据锁存器用于存储从第一存储体阵列310至第八存储体阵列380输出的数据，写入驱动器用于向第一存储体阵列310至第八存储体阵列380写入数据。
将从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的数据DQ可由感测放大器感测，并且可被存储在读取数据锁存器中，其中，感测放大器连接到将被读取数据的所述一个存储体阵列。可通过数据I/O缓冲器295将存储在读取数据锁存器中的数据DQ提供给存储器控制器100。将被写入到第一存储体阵列310至第八存储体阵列380中的一个存储体阵列的数据DQ可从存储器控制器100被提供给数据I/O缓冲器295。数据I/O缓冲器295中的写入驱动器可将数据DQ写入到第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成半导体存储器装置200的控制信号，以执行写入操作或读取操作。控制逻辑电路210可包括命令解码器211和模式寄存器212，命令解码器211对从存储器控制器100接收的命令CMD进行解码，模式寄存器212设置半导体存储器装置200的操作模式。
例如，命令解码器211可通过对写入使能信号WEB、行地址选通信号RASB、列地址选通信号CASB、芯片选择信号CSB、时钟使能信号CKE等进行解码，来生成与命令CMD相应的控制信号。作为示例，命令解码器211可通过对写入使能信号WEB、行地址选通信号RASB、列地址选通信号CASB、芯片选择信号CSB、时钟使能信号CKE等进行解码，来生成内部自刷新进入命令(或内部自刷新进入信号)SRES和内部自刷新退出命令(或内部自刷新退出信号)SRXS(其中，外部自刷新进入命令SRE和外部自刷新退出命令SRX由存储器控制器100提供)。作为另一示例，命令解码器211可通过对包括地址信号的其他信号进行组合，来生成内部自刷新进入信号SRES和内部自刷新退出信号SRXS。
当半导体存储器装置200执行自刷新操作时，半导体存储器装置200使用在半导体存储器装置200中生成的内部时钟信号，而非存储器控制器100的时钟信号，因此，存储器控制器100可不知道执行自刷新操作的半导体存储器装置200的操作状态。因此，在存储器控制器100将自刷新退出命令SRX发送到半导体存储器装置200之后，在将另一有效命令(例如：激活命令、读取命令或写入命令)发送到半导体存储器装置200之前，存储器控制器100在从自刷新模式退出所需的最大时间内待机。
从自刷新模式退出所需的最大时间可在电子器件工程联合委员会(JEDEC)标准中定义。例如，参照针对低功率双倍数据速率2(LPDDR2)的JEDEC标准，从自刷新模式退出所需的最大时间通过使用符号“tXSR”被定义为“自刷新退出至下一有效命令延迟”。此外，tXSR被定义为“tRFCab+10ns”。
就这一点而言，tRFCab是被称为刷新循环时间的参数的符号，并且在LPDDR2为64Mb、128Mb、256Mb和512Mb的情况下，tRFCab为90ns。然而，在LPDDR2为1Gb、2Gb和4Gb的情况下，tRFCab为130ns，并且在LPDDR2为8Gb的情况下，tRFCab为210ns。在DDR3的情况下，tRFCab针对512Mb为90ns，针对1Gb为110ns，针对2Gb为160ns，针对4Gb为300ns，针对8Gb为350ns。换句话说，由于存储器控制器100不知道半导体存储器装置200的操作状态，因此在存储器控制器100发送与自刷新退出命令相应的外部命令信号之后，存储器控制器100在tXSR的时间内待机，然后发送下一有效命令(例如：激活命令、读取命令或写入命令)。例如，下一有效命令还可提供有存储器地址。
如果当外部命令信号CSB、RASB和CASB为低电平时，外部命令信号CKE从高电平转变为低电平，并且外部命令信号WEB为高电平，则自刷新进入命令SRE被解码(这也可被描述为自刷新进入命令SRE被接收)。如果当外部命令信号CASB、RASB和WEB为高电平时，外部命令信号CKE从低电平转变为高电平，则自刷新退出命令SRX被解码(这也可被描述为自刷新退出命令SRX被接收)。
控制逻辑电路210可将与自刷新进入命令SRE相应的内部自刷新进入信号SRES和与自刷新退出命令SRX相应的内部自刷新退出信号SRXS提供给刷新控制电路400。
在与内部自刷新进入信号SRES和内部自刷新退出信号SRXS之间的时间间隔相应的第一间隔期间，刷新控制电路400可响应于内部自刷新进入信号SRES，在自刷新模式下执行计数操作，以输出刷新行地址REF_ADDR。
温度传感器280感测半导体存储器装置200的操作温度，并且可将指示半导体存储器装置200的操作温度的温度信号TS提供给存储器控制器100中的代码信号生成器170。
代码信号生成器170可响应于温度信号TS生成代码信号MR，并且可将代码信号MR提供给命令生成器130。命令生成器130可将包括代码信号MR的命令CMD提供给半导体存储器装置200。因此，半导体存储器装置200的模式寄存器212响应于代码信号MR设置刷新间隔tREFI，并且刷新控制电路400的刷新周期模式由模式寄存器212设置。
图4A示出图3的半导体存储器装置中的第一存储体阵列。
参照图4A，第一存储体阵列310可包括多条字线WL1～WLN、多条位线BL1～BLM和设置在字线WL1～WLN与位线BL1～BLM之间的交叉点附近的多个存储器单元MC。在一个实施例中，多个存储器单元MC中的每个存储器单元可包括动态随机存取存储器(DRAM)单元结构。
多个存储器单元MC所连接到的多条字线WL1～WLN可被定义为第一存储体阵列310的行，多个存储器单元MC所连接到的多条位线BL1～BLM可被定义为存储体阵列的列。连接到字线WL1～WLN中的每条字线的存储器单元可被定义为存储器单元行，连接到位线BL1～BLM中的每条位线的存储器单元可被定义为存储器单元列。
图4B示出在图1的存储器系统中执行自刷新操作。
参照图1和图4B，存储器控制器100在时间点t11将自刷新进入命令SRE发送到半导体存储器装置200，并且在时间点t13将自刷新退出命令SRX发送到半导体存储器装置200。
在示例实施例中，存储器控制器100可在刷新周期tREF期间仅发送一个自刷新进入命令SRE和自刷新退出命令SRX的顺序对，或者可在刷新周期tREF期间发送若干个自刷新进入命令SRE和自刷新退出命令SRX的顺序对。作为示例，这些顺序对中的每个顺序对可以是自刷新进入命令SRE和随后的自刷新退出命令SRX，并且自刷新进入命令SRE和随后的自刷新退出命令SRX可被相同的预定第一间隔INT1分开。例如，存储器单元阵列300的所有存储器单元行可在每个刷新周期tREF(例如：32ms、64ms、128ms等)被刷新。在示例中，当在刷新周期tREF期间仅发布一对自刷新进入命令SRE和自刷新退出命令SRX时，半导体存储器装置200在刷新周期tREF期间，在单个自刷新模式期间(在这个示例中，在时间点t12和时间点t14之间的时间间隔期间)对所有的存储器单元行执行自刷新操作。在一些示例中，不论半导体存储器装置200的操作温度如何，第一间隔INT1可由规范(例如：用户手册)来固定。
在其他示例实施例中，存储器控制器100可在刷新周期tREF期间，顺序地发送若干对自刷新进入命令SRE和自刷新退出命令SRX，其中，每对自刷新进入命令SRE和自刷新退出命令SRX由预定的间隔分开。
在一些示例中，自刷新进入命令SRE和自刷新退出命令SRX的每个顺序对的间隔可被预先确定，并且可以是相同的，然而，在其他示例中，SRE/SRX对可由不同的间隔分开，并且这些不同的间隔可或不可被预先确定。例如，在刷新周期tREF期间，存储器控制器100顺序地发送通过第一间隔INT11分开的第一自刷新进入命令SRE和随后的第一自刷新退出命令SRX，以及通过第二间隔INT12分开的第二自刷新进入命令SRE和随后的第二自刷新退出命令SRX。第一间隔INT11与第二间隔INT12之和的时间段可被预先确定，然而，第一间隔INT11可由存储器控制器100响应于主机(诸如，应用处理器)接收到的未完成的请求的数量和/或主机的已知的存取调度来选择，因此第一间隔INT11可由用户设置。随后，第二间隔INT12可在刷新周期tREF期间被设置为预定时间段减去INT11。
在示例实施例中，刷新周期tREF期间的顺序的SRE/SRX命令对之间的所有间隔之和可不管操作温度如何而被固定。例如，存储器控制器100可将操作温度为35℃时的刷新周期tREF期间的顺序的SRE/SRX命令对之间的所有间隔之和提供为比操作温度为70℃时提供的所有间隔之和大。刷新周期tREF期间的顺序的SRE/SRX命令对之间的所有间隔之和可被设置为等于刷新循环时间tRFC×(存储器装置200的行数)/(同时可被刷新的行数(诸如，存储体的数量))。刷新循环时间tRFC可以是在两个顺序的刷新操作可被执行之间的最小时间。刷新循环时间可响应于操作温度而被调节。
图5是示出根据示例性实施例的在图3的半导体存储器装置中的刷新控制电路的示例的框图。
参照图5，刷新控制电路400a可包括振荡器405、刷新时钟发生器410和刷新地址计数器420。
振荡器405可响应于来自控制逻辑电路210的内部自刷新进入信号SRES而被启用，以生成振荡信号POSC，并且可响应于来自控制逻辑电路210的内部自刷新退出信号SRXS而被禁用。当半导体存储器装置200进入自刷新模式时，振荡器405可在第一间隔期间被启用以生成震荡信号POSC。
在刷新周期tREF期间(例如：32ms、64ms、128ms等)，可根据刷新间隔tREFI(例如：3.9us、7.8us、15.6us等)刷新存储器单元阵列300的存储器单元行的组。例如，在刷新周期tREF期间，可顺序地刷新N组M个存储器单元行，每个tREFI刷新一个组(其中，N×M等于存储器装置200的存储器单元行的数量)。
刷新时钟生成器410可响应于来自控制逻辑电路210的刷新控制信号IREF，生成刷新时钟信号RCK。在示例实施例中，控制逻辑电路210可基于代码信号MR，生成刷新控制信号IREF，以使刷新间隔tREFI具有可变的周期。因此，半导体存储器装置200可基于半导体存储器装置200的操作温度，根据可变的时间段(即，不同的刷新间隔tREFI)对存储器单元阵列300的所有的存储器行执行刷新操作。
刷新地址计数器420可响应于刷新时钟信号RCK，通过执行计数操作，生成指定在刷新时钟信号RCK的每个上升沿将被刷新的存储器单元行的刷新行地址REF_ADDR。
当半导体存储器装置200响应于自刷新进入命令SRE执行自刷新操作时，刷新时钟发生器410可响应于刷新控制信号IREF，生成以不同的刷新间隔tREFI触发的刷新时钟信号RCK。刷新时钟发生器410可根据增加半导体存储器装置200的操作温度，生成刷新时钟信号RCK以减小刷新间隔。
在一些示例中，当半导体存储器装置200在预定的刷新周期tREF期间，基于顺序的SRE/SRX命令对之间的多个间隔(单独或一起)执行自刷新操作，并且半导体存储器装置200在与SRE/SRX命令对相应的自刷新模式之外继续被访问时，IREF可被设置为刷新循环时间tRFC，使得顺序的刷新操作被无延迟地执行(例如，顺序的刷新操作在针对一组行的突发刷新操作中被无延迟地执行，其中，所述一组行可以是半导体存储器装置200的所有行，或者是如在此讨论的N组M行中的一个)。然而，如果确定没有对半导体存储器装置200发生访问，或者基于用户设置确定对半导体存储器装置200不将发生访问，则可增加IREF(例如，增加到tREFI)，使得每个随后的刷新操作由插入在它们之间的延迟分隔开，以使刷新操作均匀地分布在刷新周期tREF中。在后面这种自刷新操作中，半导体装置200可进入睡眠模式，其中，半导体装置的DLL(或PLL或其他电路)被关闭以节省电力，此外，随后的SRX命令和之前的SRE命令之间的间隔可以不是预定的间隔，而可以是来自主机的请求的函数。随后接收的SRX命令可用于开启DLL(或PLL)并唤醒半导体装置200，并且退出自刷新模式。
图6是示出根据示例性实施例的在图3的半导体存储器装置中的刷新控制电路的另一示例的框图。
参照图6，刷新控制电路400b可包括刷新时钟发生器510、刷新地址计数器530、弱页地址生成器540、地址比较电路550、控制信号生成器570、地址转换器580和刷新地址输出电路590。
刷新时钟发生器510可响应于来自控制逻辑电路210的内部自刷新进入信号SRES而被启用，并且可响应于来自控制逻辑电路210的内部自刷新退出信号SRXS而被禁用。刷新时钟发生器510可响应于刷新控制信号IREF和模式信号MS而生成刷新时钟信号RCK。控制逻辑电路210可基于来自存储器控制器100的命令或信号，生成刷新控制信号IREF和模式信号MS。
刷新控制信号IREF可基于来自存储器控制器100的命令，指示自动刷新模式或自刷新模式。在自动刷新模式下，刷新控制电路400b可响应于来存储器控制器100的刷新命令，对存储器单元阵列300中的存储器单元行执行正常刷新操作。在自刷新模式下，刷新控制电路400b可响应于来自存储器控制器100的待机信号或睡眠模式信号，对存储器单元阵列300中的存储器单元行执行正常刷新操作。
刷新控制信号IREF可基于从存储器控制器100提供的代码信号MR，指定刷新周期模式。例如，刷新周期模式对应于一种刷新周期tREF(例如：32ms、64ms、128ms等)。
此外，模式信号MS可指示是与正常自刷新操作并行地执行对一个或多个弱页的弱自刷新操作，还是在正常自刷新操作之后顺序地执行对一个或多个弱页的弱自刷新操作。例如，当模式信号MS具有第一逻辑电平(逻辑高电平)时，刷新控制电路400b可与正常自刷新操作并行地执行弱自刷新操作(并行刷新模式)。当模式信号MS具有第二逻辑电平(逻辑低电平)时，刷新控制电路400b可在正常自刷新操作完成之后执行弱自刷新操作(顺序刷新模式)。模式寄存器212可将模式信号MS提供给刷新控制电路400b。
通常需要比正常单元更频繁地刷新具有弱保持特性的弱页的弱单元，而具有优异的保持特性的良好单元可具有比正常单元更长的刷新周期。
刷新时钟发生器510可响应于刷新控制信号IREF和模式信号MS，改变刷新时钟信号RCK的周期。例如，当模式信号MS指示顺序刷新模式时，刷新时钟发生器510可减小刷新时钟信号RCK的周期。
当刷新时钟信号RCK的周期减小时，刷新间隔tREFI也被减小。因此，刷新控制电路400b可在半导体存储器装置200的规范中定义的刷新周期tREF内，顺序地执行正常自刷新操作和弱自刷新操作。例如，在刷新周期tREF期间，弱页被刷新至少两次。
刷新地址计数器530可通过在刷新时钟信号RCK的周期执行计数操作，来生成指定各个存储器单元行的计数地址CNT_ADDR。刷新地址计数器530可在刷新地址计数器530输出计数地址CNT_ADDR的最大值时输出完成信号DS。
控制逻辑电路210可在上电序列期间将复位信号RST2提供给刷新地址计数器530，并且刷新地址计数器530可响应于复位信号RST2而被复位，以初始化计数地址CNT_ADDR的值。弱页地址生成器540可存储弱页的弱页地址，并且可输出弱页地址WEAK_ADDR。
当模式信号MS具有第一逻辑电平时(当模式信号MS指示并行刷新模式时)，地址比较电路550被启用，并且可将弱页地址WEAK_ADDR1～WEAK_ADDRK(K是大于1的自然数)中的每个与计数地址CNT_ADDR进行比较，以提供第一匹配信号MATCH1和第二匹配信号MATCH2。
当计数地址CNT_ADDR中的每一位与弱页地址WEAK_ADDR1～WEAK_ADDRK中的一个的每一位匹配时，第一匹配信号MATCH1和第二匹配信号MATCH2中的每个具有第一逻辑电平。当计数地址CNT_ADDR中的每一位除了至少一位(诸如最高有效位(MSB))之外都与弱页地址WEAK_ADDR1～WEAK_ADDRK中的一个的每一位匹配时，第一匹配信号MATCH1具有第二逻辑电平，并且第二匹配信号MATCH2具有第一逻辑电平。
控制信号生成器570可基于刷新控制信号IREF、模式信号MS和完成信号DS，生成多个控制信号CTL1、CTL2和CTL3。控制信号生成器570可将第一控制信号CTL1和第二控制信号CTL2输出到刷新地址输出电路590，并且可将第三控制信号CTL3输出到地址转换器580。
当刷新控制信号IREF指示第一操作温度的第一刷新周期模式(例如：tREF1)，并且模式信号MS指示弱刷新操作的并行刷新模式时，控制信号生成器570可输出具有第二逻辑电平的第二控制信号CTL2和第三控制信号CTL3。因此，刷新地址输出电路590可输出改变的刷新行地址CREF_ADDR作为刷新行地址REF_ADDR。
当刷新控制信号IREF指示第一刷新周期模式，并且模式信号MS指示弱刷新操作的顺序刷新模式时，控制信号生成器570可输出具有第一逻辑电平的第二控制信号CTL2，并且可输出具有第二逻辑电平的第一控制信号CTL1。因此，刷新地址输出电路590可输出计数地址CNT_ADDR作为刷新行地址REF_ADDR。然后，控制信号生成器570可响应于完成信号DS转变到第一逻辑电平，而输出转变到第一逻辑电平的第一控制信号CTL1。因此，刷新地址输出电路590可输出弱页地址WEAK_ADDR(WEAK_ADDR1～WEAK_ADDRK)作为刷新行地址REF_ADDR。
当模式信号MS指示并行刷新模式时，地址转换器580被激活，并且可响应于第三控制信号CTL3，而不管对计数地址CNT_ADDR的至少一位(诸如计数地址CNT_ADDR的MSB)的处理，以输出改变的刷新行地址CREF_ADDR。当改变的刷新行地址CREF_ADDR作为刷新行地址REF_ADDR被输出时，与MSB互不相同的两个页地址相应的两个存储器单元行同时被启用。与MSB互不相同的两个页地址相应的两个存储器单元行属于存储器单元阵列300中的不同的存储器块，它们不共享一个感测放大器。
刷新地址输出电路590可包括第一复用器591和第二复用器593。第一复用器591可响应于第一控制信号CTL1而选择计数地址CNT_ADDR和弱页地址WEAK_ADDR(WEAK_ADDR1～WEAK_ADDRK)中的一个。第二复用器593可响应于第二控制信号CTL2而选择改变的刷新行地址CREF_ADDR和第一复用器591的输出中的一个，以输出刷新行地址REF_ADDR。
图7是示出根据示例性实施例的在图6中示出的刷新时钟发生器的示例的电路图。
参照图7，刷新时钟发生器510a可包括多个振荡器521、522、523、复用器524和解码器525。解码器525可对刷新控制信号IREF和模式信号MS进行解码，以输出时钟控制信号RCS1。振荡器521、522和523生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。复用器524响应于时钟控制信号RCS1，选择刷新时钟信号RCK1、RCK2和RCK3中的一个，以提供刷新时钟信号RCK。
图8是示出根据示例性实施例的图6中的刷新时钟发生器的另一示例的电路图。
参照图8，刷新时钟发生器510b可包括解码器526、偏置单元527和振荡器528。解码器526可对刷新控制信号IREF和模式信号MS进行解码，以输出时钟控制信号RCS2。偏置单元527响应于时钟控制信号RCS2而生成控制电压VCON。振荡器528根据控制电压VCON，生成具有可变周期的刷新时钟信号RCK。
图9示出根据示例性实施例的图6的刷新控制电路中的弱页地址生成器。
参照图9，弱页地址生成器540可包括查找表(LUT)指针541和LUT 543。
LUT指针541生成指示与刷新时钟信号RCK同步地逐渐增加LUT 543的表地址的表指向信号TPS，并且通过由等待时钟信息WCKI指示的等待时钟，延迟将表指向信号TPS提供给LUT 543。LUT指针541将表指向信号TPS提供给LUT 543。LUT 543可根据随着地址增加的顺序存储存储器单元阵列300的弱地址WEAK_ADDR1～WEAK_ADDRK。LUT 543可存储用于指定弱地址WEAK_ADDR的输出时序的等待时钟信息WCKI。
LUT指针541可根据基于刷新控制信号REF1和模式信号MS的刷新模式，通过由等待时钟信息WCKI指示的等待时钟来延迟将表指向信号TPS提供给LUT 543，或者与刷新时钟信号RCK同步地将表指向信号TPS输出给LUT 543。
例如，当模式信号MS指示并行刷新模式时，LUT指针541可通过由等待时钟信息WCKI指示的等待时钟，延迟将表指向信号TPS提供给LUT 543。例如，当模式信号MS指示顺序刷新模式时，LUT指针541可与刷新时钟信号RCK同步地将表指向信号TPS输出给LUT 543，而不考虑等待时钟信息WCKI。
图10示出根据示例性实施例的在图6的刷新控制电路中示出的地址比较电路。
参照图10，地址比较电路550可包括多个单元比较电路551～55K和运算单元560。
单元比较电路551～55K中的每个可将弱页地址WEAK_ADDR1～WEAK_ADDRK中的每个与计数地址CNT_ADDR进行比较，以提供多个第一中间匹配信号MATCH11～MATCH1K，并且将缩短的弱页地址中的每个与缩短的计数地址进行比较，以提供多个第二中间匹配信号MATCH21～MATCH2K。缩短的弱页地址中的每个可通过省略每个弱页地址WEAK_ADDR1～WEAK_ADDRK的至少一位(诸如，MSB)而获得，并且缩短的计数地址可通过省略计数地址CNT_ADDR的MSB而获得。
运算单元560分别基于第一中间匹配信号MATCH11～MATCH1K和第二中间匹配信号MATCH21～MATCH2K，提供第一匹配信号MATCH1和第二匹配信号MATCH2。运算单元560可包括或门561和或门563。或门561对第一中间匹配信号MATCH11～MATCH1K执行逻辑或运算，以提供第一匹配信号MATCH1，或门563对第二中间匹配信号MATCH21～MATCH2K执行逻辑或运算，以提供第二匹配信号MATCH2。
因此，当弱页地址WEAK_ADDR1～WEAK_ADDRK中的至少一个与计数地址CNT_ADDR匹配时，第一匹配信号MATCH1为第一逻辑电平。此外，当缩短的弱页地址中的至少一个与缩短的计数地址匹配时，第二匹配信号MATCH2为第一逻辑电平。也就是说，当弱页地址WEAK_ADDR1～WEAK_ADDRK中的至少一个与计数地址CNT_ADDR在每一位都匹配时，第一匹配信号MATCH1和第二匹配信号MATCH2为第一逻辑电平。当弱页地址WEAK_ADDR1～WEAK_ADDRK中的至少一个的每个地址位除了至少一位(诸如最高有效位MSB)以外都与计数地址CNT_ADDR的每个地址位匹配时，第一匹配信号MATCH1为第二逻辑电平，并且第二匹配信号MATCH2为第一逻辑电平。
图11示出在图10中示出的单元比较电路中的一个。
在图11中，示出了图10中的单元比较电路551～55K中的第一单元比较电路551的配置。
参照图11，第一单元比较电路551可包括多个比较器C1～CN、与门5511和与门5513。比较器C1～CN将第一弱页地址WEAK_ADDR1的WA11～WA1N位与计数地址CNT_ADDR的CTA1～CTAN位分别进行比较。与门5511对除了比较器CN的输出以外的比较器C1～CN-1的输出执行逻辑与运算，以提供第二中间匹配信号MATCH21，其中，比较器CN将弱页地址WEAK_ADDR1的MSB与计数地址CNT_ADDR的MSB进行比较。与门5513对与门5511的输出和比较器CN的输出执行逻辑与运算，以提供第一中间匹配信号MATCH11。
因此，当第一弱页地址WEAK_ADDR1的每一位WA11～WA1N与计数地址CNT_ADDR的相应位CTA1～CTAN匹配时，第一中间匹配信号MATCH11为第一逻辑电平。此外，当第一弱页地址WEAK_ADDR1的除了MSB以外的每一位WA11～WA1N-1与计数地址CNT_ADDR的除了MSB以外的相应位CTA1～CTAN-1匹配时，第二中间匹配信号MATCH21为第一逻辑电平。也就是说，当第一中间匹配信号MATCH11为第二逻辑电平并且第二中间匹配信号MATCH21为第一逻辑电平时，计数地址CNT_ADDR的MSB与第一弱页地址WEAK_ADDR1的MSB不同。
图12示出根据示例性实施例的图6的刷新控制电路中的地址转换器。
参照图12，地址转换器580可包括与非门581、与非门582、反相器583、反相器584、反相器585、反相器586和反相器587。与非门581对计数地址CNT_ADDR的MSB CTAN和第三控制信号CTL3执行逻辑与非运算，以输出改变的刷新行地址CREF_ADDR的MSB CAN。
反相器583对计数地址CNT_ADDR的MSB CTAN进行反相，与非门582对反相器583的输出和第三控制信号CTL3执行逻辑与非运算，以输出改变的刷新行地址CREF_ADDR的MSBCAN的反相版本CANB。反相器584和反相器585缓冲计数地址CNT_ADDR的CTAN-1位，以输出改变的刷新行地址CREF_ADDR的CAN-1位。反相器586和反相器587缓冲计数地址CNT_ADDR的第一位CTA1，以输出改变的刷新行地址CREF_ADDR的第一位CA1。
当第三控制信号CTL3具有第二逻辑电平时，与非门581和与非门582可提供具有相同逻辑电平的双相输出CAN和CANB，而不考虑计数地址CNT_ADDR的MSB CTAN的逻辑电平。也就是说，当不管对计数地址CNT_ADDR的MSB CTAN的处理时，可从改变的刷新行地址CREF_ADDR的除了改变的刷新行地址CREF_ADDR的MSB以外的位选择两个存储器单元行。因此，当第三控制信号CTL3具有第二逻辑电平时，两个存储器单元行可通过一个刷新行地址REF_ADDR被同时刷新。
图13示出在图3的半导体存储器装置中并行地执行正常自刷新操作和弱自刷新操作。
参照图13，当半导体存储器装置200从存储器控制器100接收到自刷新进入命令SRE时，在刷新周期tREF期间，对弱页的弱自刷新操作与正常刷新操作被并行地执行。与行地址R1～RN相应的存储器单元行被顺序地刷新。在这个示例中，存储器单元行的不同组(诸如M个存储器单元行)可分别与在图13和图14中示出的每个行地址R1～RN相应。例如，多个存储器单元行的自刷新操作可由在图13和图14中示出的R1～RN中的每个来表示，并且这些自刷新操作中的每个可对应于图4B及其描述(包括如在这里描述的响应于由固定的间隔分开的SRE/SRX命令对而被启动和执行)。行地址R1～RN由刷新地址计数器生成。当与行地址R3相应的一个或多个存储器单元行被刷新时，与行地址R3在MSB上不同的弱页地址WP1相应的弱页被同时刷新。
此外，当与行地址RQ(Q是大于3小于N的自然数)相应的一个或多个存储器单元行被刷新时，与行地址RQ在MSB上不同的弱页地址WPK相应的弱页被同时刷新。在图13中，与行地址R1～RN相应的存储器单元行的组可在刷新周期tREF之内，根据第一刷新间隔tREFI1被顺序地刷新。例如，可针对R1～RN中的每个，在每个tREFI1接收SRE/SRX命令对，以在刷新周期tREF期间对R1～RN中的每个提供一系列的N个分隔开的自刷新模式刷新操作，并且在这N个自刷新模式刷新操作之间，允许和/或发生正常的访问操作。在这N个分隔开的自刷新模式刷新操作中的每个自刷新模式刷新操作期间，一组存储器单元行(如在这里描述的，诸如一组M个存储器单元行，在M行的每个随后的刷新操作之间具有最小延迟)可通过自刷新而被刷新。
在示例实施例中，存储器控制器100可通过比刷新周期tREF短的特定间隔，只顺序地发送一个自刷新进入命令和一个自刷新退出命令。例如，在刷新周期tREF之内，响应于自刷新进入命令，存储器单元阵列300的与行地址R1～RN相应的所有存储器单元行可根据比第一刷新间隔tREFI1短的特定刷新周期而被刷新。在这种情况下，存储器控制器100可比图13的情况更早将自刷新退出命令发送到半导体存储器装置200。
在其他示例实施例中，在刷新周期tREF期间，存储器控制器100可通过M-1个间隔，顺序地发送M个自刷新进入命令和M个自刷新退出命令。响应于M个自刷新进入命令，在刷新周期tREF之内，存储器单元阵列300的与行地址R1～RN相应的所有存储器单元行根据第二刷新间隔而被刷新。
图14示出在图3的半导体存储器装置中顺序地执行正常自刷新操作和弱自刷新操作。
参照图14，当半导体存储器装置200从存储器控制器100接收到自刷新进入命令SRE时，对弱页的弱自刷新操作在正常自刷新操作之后被执行。在刷新周期tREF之内的第一子间隔SINT1期间，与行地址R1～RN相应的存储器单元行根据第二刷新间隔tREFI2被顺序地刷新，并且在刷新周期tREF之内的第二子间隔SINT2期间，弱页WP1～WPK根据第二刷新间隔tREFI2被顺序地刷新。在图14的情况下，与图13的情况相比，刷新时钟发生器510可将刷新时钟信号RCK的周期减小例如一半。
图15是示出图3中的温度传感器的感测操作的曲线图，图16是示出根据示例性实施例的感测的温度间隔中的代码信号的表。
将参照图15和图16详细描述温度传感器280(见图3)的操作。
图15的X轴表示时间，图15的Y轴表示温度。
例如，当在45摄氏度(℃)至85℃的范围内的温度间隔表示室温时，45℃或小于45℃的温度表示低温，85℃或大于85℃的温度表示高温。
参照图15，由于在时间间隔t0至t1中温度在45℃与85℃之间，所以温度被检测为室温。由于在时间间隔t1至t2中温度为45℃或更低，所以温度被检测为低温。由于在时间间隔t2至t3中温度在45℃与85℃之间，所以温度被检测为室温。由于在时间间隔t3至t4中温度为85℃或更高，所以温度被检测为高温。
参照图16中的表，温度传感器280(见图3)提供指示时间间隔t0至t1为室温间隔的温度信号TS，并且代码信号生成器170提供与‘010’相应的第二代码信号MR2。此外，由于时间间隔t1至t2为低温间隔，所以代码信号生成器170提供与‘001’相应的第一代码信号MR1。由于时间间隔t2至t3为室温间隔，所以代码信号生成器170提供与‘010’相应的第二代码信号MR2。由于时间间隔t3至t4为高温间隔，所以代码信号生成器170提供与‘011’相应的第三代码信号MR3。
图17是示出根据示例性实施例的根据图6中的刷新时钟发生器的代码信号来选择刷新周期模式的表。
参照图17，应注意，可根据反映代码信号MR的刷新控制信号IREF来选择不同的刷新间隔。
图18和图19示出在图1的存储器系统中执行刷新操作。
参照图1、图3和图18，在时间点t51～t55之间，在内部自刷新进入信号SRES和时钟使能信号CKE中的每个为高电平期间，半导体存储器装置200在自刷新模式下操作，并且在时间点t55～t56之间，在时钟使能信号CKE为低电平期间，半导体存储器装置200可进入掉电模式。
在时间点t51～t52期间，响应于来自存储器控制器100的每存储体自刷新命令SPBR-A，在第一存储体阵列BANK_A中的存储器单元行中执行刷新操作；在时间点t52～t53期间，响应于每存储体自刷新命令SPBR-B，在第二存储体阵列BANK_B中的存储器单元行中执行刷新操作；在时间点t53～t54期间，响应于每存储体自刷新命令SPBR_C，在第三存储体阵列BANK_C中的存储器单元行中执行刷新操作；在时间点t54～t55期间，响应于每存储体自刷新命令SPBR_D，在第四存储体阵列BANK_D中的存储器单元行中执行刷新操作。
当存储器控制器100将每存储体自刷新命令SPBR施加到半导体存储器装置200时，存储器控制器100还将关于将被刷新的存储体阵列的信息提供给半导体存储器装置200。当存储器系统10执行每存储体刷新操作时，存储器控制器100对存储体阵列BANK_A～BANK_H中的每个存储体阵列执行每存储体自刷新命令SPBR，然后存储器系统10进入掉电模式。在这种情况下，半导体存储器装置200的功耗会增加。
在一些示例中，伴随自刷新进入命令，存储器控制器100可将所有存储体自刷新命令SABR或每存储体自刷新命令SPBR发送到半导体存储器装置200。例如，所有存储体自刷新命令SABR和每存储体自刷新命令SPBR中的每个可通过对写入使能信号WEB、行地址选通信号RASB、列地址选通信号CASB、芯片选择信号CSB、时钟使能信号CKE和地址信号等进行解码而生成。
当通过存储器控制器100对存储体阵列BANK_A～BANK_H顺序地执行每存储体自刷新操作时，如果在对所有的存储体阵列BANK_A～BANK_H完成每存储体自刷新操作之前(如在时间点t55)，存储器控制器100没有接收到除了每存储体刷新操作请求以外的访问请求(也就是说，在调度器140的命令队列143中，除了指示每存储体自刷新操作的请求之外，没有其他的访问请求)，则存储器控制器100通过命令生成器130向半导体存储器装置200发布一个所有存储体自刷新命令SABR，来刷新存储体阵列BANK_A～BANK_H的没有通过每存储体自刷新操作刷新的一些存储体阵列BANK_E～BANK_H。可响应于所有存储体自刷新命令SABR，在时间点t55～t56之间刷新所述一些存储体阵列BANK_E～BANK_H。当所述一些存储体阵列BANK_E～BANK_H的刷新操作在时间点t55～t56之间的特定时间点完成时，半导体存储器装置200可在所述特定时间点进入掉电模式。因此，由于进入断电模式所需的时间可小于对存储体阵列BANK_A～BANK_H顺序地执行每存储体自刷新操作所需的时间，所以存储器系统10可减小刷新电流。
通常，当存储器控制器100发布所有存储体刷新命令时，半导体存储器装置200对存储体阵列BANK_A～BANK_H内部地执行刷新操作，以完成一个刷新操作。然而，根据本公开，在执行每存储体自刷新操作的同时，半导体存储器装置200可响应于所有存储体自刷新命令，在对在每存储体自刷新操作中没有被刷新的一些存储体阵列执行刷新操作之后进入掉电模式。因此，可减小功耗。
图20是示出根据示例性实施例的操作存储器系统的方法的流程图。
参照图1至图20，在操作包括半导体存储器装置的存储器系统的方法中，存储器控制器100在刷新周期期间，将由一个或多个第一时间间隙分开的至少一个自刷新进入命令SRE和至少一个自刷新退出命令SRX顺序地发送到半导体存储器装置200(S610)，其中，半导体存储器装置具有存储器单元阵列300，存储器单元阵列300包括多个存储器单元行，并且每个存储器单元行包括动态存储器单元。
半导体存储器装置200的刷新控制电路400在刷新周期内，响应于至少一个自刷新进入命令SRE，在自刷新模式下在等于所述一个或多个第一时间间隙之和的第一时间段期间，对所有的存储器单元行执行自刷新操作(S620)。
图21是采用根据示例性实施例的半导体存储器装置的3D芯片结构的剖视图。
参照图21，存储器系统600可包括半导体存储器装置610、片上系统(SoC)630、插入件640和封装基底650。
存储器系统600可以是高带宽存储器(HBM)装置，并且可包括缓冲器裸片620和第一存储器裸片611至第八存储器裸片618。缓冲器裸片620和第一存储器裸片611至第八存储器裸片618可通过硅通孔彼此连接。第一存储器裸片611至第八存储器裸片618可采用图3中的存储器单元阵列300。这里，第一存储器裸片611至第八存储器裸片618可以是例如核裸片。
缓冲器裸片620可包括刷新控制电路621，并且刷新控制电路621可响应于自刷新进入命令，在自刷新进入命令和自刷新退出命令之间的第一间隔期间，对存储器裸片611～618中的存储器单元阵列中的所有存储器单元行执行自刷新操作。刷新控制电路621可采用图5的刷新控制电路或图6的刷新控制电路。因此，刷新控制电路621可对存储器单元行执行刷新操作，而不需要自动刷新命令，因此可减小电流消耗。
SoC 630可包括存储器控制器631。存储器控制器631可采用图1或图2的存储器控制器100。插入件640可通过线将SoC 630与缓冲器裸片620连接。封装基底650可支撑SoC630和半导体存储器装置610，并且可将SoC 630和半导体存储器装置610连接到母板(未示出)。
图22是示出包括根据示例性实施例的半导体存储器装置的移动系统的框图。
参照图22，移动系统900可包括应用处理器(AP)910、连接电路920、半导体存储器装置950、非易失性存储器装置(NVM)940、用户接口930和电源960。
应用处理器910可执行应用，诸如，网页浏览器、游戏应用、视频播放器等。在一些实施例中，应用处理器910可包括单核或多核。例如，应用处理器910可以是多核处理器，诸如，双核处理器、四核处理器、六核处理器等。应用处理器910包括存储器控制器(MCT)911。
连接电路920可与外部装置执行有线通信或无线通信。半导体存储器装置950可存储由应用处理器910处理的数据，或者作为工作存储器操作。如上所述，存储器控制器911可将自刷新进入命令SRE和自刷新退出命令SRX发送到半导体存储器装置950。
半导体存储器装置950可包括刷新控制电路(RCC)951和存储器单元阵列(MCA)953。刷新控制电路951可采用图3的刷新控制电路400、图5的刷新控制电路400a或图6的刷新控制电路400b。
非易失性存储器装置940可存储用于启动移动系统900的启动镜像。
用户接口930可包括至少一个输入装置(诸如，键盘、触摸屏等)和至少一个输出装置(诸如，扬声器、显示装置等)。电源960可向移动系统900提供电源电压。
在一些实施例中，移动系统900和/或移动系统900的组件可以以各种形式封装。
本公开可应用于使用存储器控制器和半导体存储器装置的系统，以减小电流消耗。
前述是对示例性实施例的说明，并且不被解释为对示例性实施例的限制。虽然已经描述了一些示例性实施例，但是本领域的技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，在示例性实施例中可以进行很多修改。因此，所有这样的修改意图包括在如权利要求限定的本公开的范围内。

Claims (20)

1.一种存储器系统，包括：
存储器控制器，被配置为：在刷新周期期间，将一个或多个命令对发送到半导体存储器装置，每个命令对包括自刷新进入命令和随后的自刷新退出命令，
其中，半导体存储器装置包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括多个动态存储器单元；
刷新控制电路，被配置为：在刷新周期期间，在自刷新模式下对存储器单元阵列的所有存储器单元行执行刷新操作，刷新周期的自刷新模式响应于所述一个或多个命令对的每个自刷新进入命令而被配置，
其中，针对所述一个或多个命令对中的每个命令对，存储器控制器被配置为：在刷新周期期间，将通过一个或多个时间间隙分开的至少一个自刷新进入命令和至少一个自刷新退出命令顺序地发送到半导体存储器装置，
其中，等于所述一个或多个时间间隙之和的第一时间段被预先确定。
2.根据权利要求1所述的存储器系统，其中，半导体存储器装置被配置为：在刷新周期期间，在自刷新模式之外，接收和执行访问命令。
3.根据权利要求1所述的存储器系统，其中，刷新控制电路包括：
振荡器，被配置为生成振荡信号，响应于与自刷新进入命令相应的自刷新进入信号而被启用，并且响应于与自刷新退出命令相应的自刷新退出信号而被禁用；
刷新时钟发生器，被配置为：响应于振荡信号而生成以半导体存储器装置的刷新间隔触发的刷新时钟信号；
刷新地址计数器，被配置为：通过响应于刷新时钟信号执行计数操作，来生成指定将被刷新的存储器单元行的刷新行地址。
4.根据权利要求3所述的存储器系统，其中，半导体存储器装置还包括：
控制逻辑电路，包括模式寄存器，被配置为：从存储器控制器接收代码信号，并且被配置为基于代码信号生成刷新控制信号，
其中，存储器控制器被配置为：基于通过感测半导体存储器装置的操作温度的变化而生成的温度信号，来提供代码信号，
其中，刷新控制电路被配置为：响应于基于代码信号而生成的刷新控制信号，来改变半导体存储器装置的刷新间隔。
5.根据权利要求4所述的存储器系统，其中，刷新控制电路被配置为：根据增加操作温度，减小刷新间隔。
6.根据权利要求1所述的存储器系统，其中，刷新控制电路被配置为：在刷新周期期间，对所述多个存储器单元行的一个或多个弱页执行至少两次刷新操作，每个弱页包括数据保持时间短于正常单元的至少一个弱单元。
7.根据权利要求6所述的存储器系统，其中，刷新控制电路被配置为：在刷新周期期间，与对存储器单元行的正常自刷新操作并行地对所述一个或多个弱页执行弱自刷新操作。
8.根据权利要求7所述的存储器系统，其中，在刷新控制电路在刷新周期期间对存储器单元行执行正常自刷新操作的同时，当刷新控制电路刷新存储器单元行的第一存储器单元行时，刷新控制电路同时刷新相应的弱页，其中，第一存储器单元行具有第一页地址，第一页地址除了与所述一个或多个弱页中的一个弱页的弱页地址在至少一位上不同以外，与所述弱页地址相同。
9.根据权利要求6所述的存储器系统，其中，当刷新控制电路在刷新周期期间对存储器单元行执行正常自刷新操作时，刷新控制电路在对存储器单元行的正常自刷新操作完成之后，对所述一个或多个弱页执行弱自刷新操作。
10.根据权利要求9所述的存储器系统，其中，刷新控制电路被配置为减小半导体存储器装置的刷新间隔，被配置为在刷新周期的第一子间隔期间执行正常自刷新操作，并且被配置为在刷新周期的第二子间隔期间执行弱自刷新操作，其中，第二子间隔紧跟在第一子间隔之后。
11.根据权利要求1所述的存储器系统，其中，刷新控制电路包括：
刷新时钟发生器，包括：振荡器，被配置为响应于与自刷新进入命令相应的自刷新进入信号而被启用，响应于自刷新控制信号和模式信号而生成刷新时钟信号，并且被配置为响应于与自刷新退出命令相应的自刷新退出信号而被禁用；
刷新地址计数器，被配置为：响应于刷新时钟信号而生成用于顺序地刷新存储器单元行的计数地址，其中，刷新地址计数器在生成最大计数地址时输出完成信号；
弱页地址生成器，被配置为：存储弱页的弱页地址，并响应于刷新时钟信号而输出弱页地址；
地址比较电路，被配置为：将计数地址和弱页地址进行比较，以输出第一匹配信号和第二匹配信号；
控制信号生成器，被配置为：基于刷新控制信号、模式信号、完成信号、第一匹配信号和第二匹配信号，生成多个控制信号；
地址转换器，被配置为：响应于所述多个控制信号中的第三控制信号，通过不管对计数地址的至少一位的处理，生成改变的刷新行地址；
刷新地址输出电路，被配置为：根据刷新模式，基于所述多个控制信号中的第一控制信号和第二控制信号，输出计数地址、弱页地址和改变的刷新行地址中的一个作为刷新行地址。
12.根据权利要求11所述的存储器系统，其中，刷新地址输出电路包括：
第一复用器，被配置为：响应于第一控制信号，选择计数地址和弱页地址中的一个；
第二复用器，被配置为：响应于第二控制信号，选择改变的刷新行地址和第一复用器的输出中的一个，以输出刷新行地址。
13.根据权利要求1所述的存储器系统，其中：
存储器单元阵列包括多个存储体阵列，每个存储体阵列包括多个动态存储器单元；
刷新控制电路被配置为：当自刷新进入命令对应于指定对所有存储体阵列的刷新操作的所有存储体刷新命令时，对所有存储体阵列同时执行刷新操作；
当对所有存储体阵列的刷新操作完成时，半导体存储器装置进入掉电模式。
14.根据权利要求1所述的存储器系统，其中：
存储器单元阵列包括多个存储体阵列，每个存储体阵列包括多个动态存储器单元；
刷新控制电路被配置为：当自刷新进入命令对应于指定对每个存储体阵列的刷新操作的每存储体刷新命令时，对所述多个存储体阵列顺序地执行刷新操作；
当对所有存储体阵列的刷新操作完成时，半导体存储器装置进入掉电模式。
15.根据权利要求1所述的存储器系统，其中，半导体存储器装置还包括：
至少一个缓冲器裸片；
多个存储器裸片，堆叠在所述至少一个缓冲器裸片上，并且通过多条硅通孔线传输数据，
其中，所述多个存储器裸片中的每个存储器裸片包括存储器单元阵列，
其中，所述至少一个缓冲器裸片包括刷新控制电路。
16.一种存储器系统，包括：
至少一个半导体存储器装置；
存储器控制器，被配置为：在刷新周期期间将一个或多个命令对发送到所述至少一个半导体存储器装置，每个命令对包括自刷新进入命令和随后的自刷新退出命令，
其中，所述至少一个半导体存储器装置包括：
存储器单元阵列，包括多个存储体阵列，每个存储体阵列包括多个存储器单元行，每个存储器单元行包括多个动态存储器单元；
刷新控制电路，被配置为：在刷新周期期间，在自刷新模式下对所有存储器单元行执行刷新操作，刷新周期的自刷新模式响应于所述一个或多个命令对的每个自刷新进入命令而被配置，
其中，针对所述一个或多个命令对中的每个命令对，存储器控制器被配置为：在刷新周期期间，将通过一个或多个时间间隙分开的至少一个自刷新进入命令和至少一个自刷新退出命令顺序地发送到半导体存储器装置，
其中，当存储器控制器将所有存储体自刷新命令和自刷新进入命令发送到半导体存储器装置时，刷新控制电路对所有存储体阵列执行刷新操作，
其中，当存储器控制器在自刷新模式下将每存储体自刷新命令和自刷新进入命令发送到半导体存储器装置时，刷新控制电路对每个存储体阵列执行刷新操作。
17.根据权利要求16所述的存储器系统，其中，存储器控制器包括：
命令生成器，被配置为：按照所述一个或多个时间间隙，顺序地生成所述至少一个自刷新进入命令和所述至少一个自刷新退出命令；
定时器，被配置为接收自刷新进入命令，并且当从接收到自刷新进入命令时开始过去所述一个或多个时间间隙中的每个时间间隙时，将定时信号提供给命令生成器；
调度器，被配置为调度来自命令生成器的命令，所述命令包括所述至少一个自刷新进入命令和所述至少一个自刷新退出命令；
控制电路，被配置为：控制定时器、命令生成器和调度器，
其中，调度器被配置为：调度所述命令，使得有效的命令不被插入到自刷新进入命令和随后的自刷新退出命令之间。
18.根据权利要求16所述的存储器系统，其中，存储器控制器还包括：
温度传感器，被配置为：将基于通过感测半导体存储器装置的操作温度的变化而生成的温度信号而生成的代码信号提供给半导体存储器装置，
其中，刷新控制电路被配置为：响应于代码信号改变刷新间隔。
19.根据权利要求16所述的存储器系统，其中，刷新控制电路被配置为：
在刷新周期期间，对存储器单元行的一个或多个弱页执行至少两次刷新操作，所述一个或多个弱页中的每个弱页包括数据保持时间短于正常单元的至少一个弱单元；
在刷新周期期间，与对存储器单元行的正常自刷新操作并行地对所述一个或多个弱页执行弱自刷新操作；或者
在刷新周期期间，在对存储器单元行的正常自刷新操作完成以后，对所述一个或多个弱页执行弱自刷新操作。
20.一种操作存储器系统的方法，存储器系统包括存储器控制器和半导体存储器装置，半导体存储器装置具有包括多个存储器单元行的存储器单元阵列，每个存储器单元行包括多个动态存储器单元，所述方法包括：
通过存储器控制器，在刷新周期期间将一个或多个命令对发送到半导体存储器装置，每个命令对包括自刷新进入命令和自刷新退出命令；
通过半导体存储器装置的刷新控制电路，在刷新周期期间，响应于所述一个或多个命令对的每个自刷新进入命令，在自刷新模式下对所有存储器单元行执行刷新操作，
其中，针对所述一个或多个命令对中的每个命令对，发送所述一个或多个命令对的步骤包括：在刷新周期期间，将通过一个或多个时间间隙分开的至少一个自刷新进入命令和至少一个自刷新退出命令顺序地发送到半导体存储器装置，
其中，等于所述一个或多个时间间隙之和的第一时间段被预先确定。
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