CN114627925A - 半导体存储器件和包括该存储器件的存储器系统 - Google Patents

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Abstract

本发明公开了一种半导体存储器件和包括该半导体存储器件的存储器系统。该存储器系统包括：存储器控制器，该存储器控制器适于：通过根据激活命令对激活地址进行采样来生成第一目标地址，将激活地址与激活命令一起来提供，以及将第一目标刷新命令与第一目标地址一起来提供；和存储器件，该存储器件适于：通过根据该激活命令对该激活地址进行采样来生成第二目标地址，根据该第一目标刷新命令对与该第一目标地址相对应的至少一个字线执行目标刷新操作，以及根据第二目标刷新命令对与该第二目标地址相对应的至少一个字线执行该目标刷新操作。

Description

半导体存储器件和包括该存储器件的存储器系统
相关申请的交叉引用
本申请要求于2020年12月10日提交的申请号为63/123695的美国临时专利申请以及于2021年1月19提交的申请号为10-2021-0007434的韩国专利申请的优先权，这两者都通过引用整体合并于此。
技术领域
本发明的各个实施例涉及半导体设计技术，以及更具体地涉及包括执行目标刷新操作的半导体存储器件的存储器系统。
背景技术
半导体存储器件的存储器单元包括用作开关的晶体管和存储电荷(或数据)的电容器。根据存储器单元的电容器中是否存在任何电荷(即，电容器的端电压是高还是低)，将数据确定为处于逻辑高电平(逻辑电平1)和处于逻辑低电平(逻辑电平0)。
以在电容器中累积电荷的形式来存储数据，理论上不存在功率消耗。然而，由于晶体管的PN耦合等原因可能存在泄漏电流，因此存储在电容器中的初始量的电荷可能消失，从而导致数据丢失。为了防止这种情况的发生，应当在数据丢失之前读取存储器单元中的数据，并且根据所读取的数据将正常量的电荷再充电回到存储器单元中。仅当周期性地重复这样的操作时才可以保留数据，并且对单元电荷进行再充电的处理被称为刷新操作(在下文中称为“正常刷新操作”)。
最近，除正常刷新操作之外，对由于行锤击可能丢失数据的特定字线的存储器单元执行额外的刷新操作(在下文中称为“目标刷新操作”)。行锤击现象指的是耦合到特定字线或设置于与该字线相邻的字线的存储器单元的数据由于对应字线的高频次激活而损坏的现象。为了防止行锤击现象，对激活超过预定次数的字线(在下文中称为“目标字线”)及与所述字线相邻设置的字线执行目标刷新操作。
为了选择在目标刷新操作期间被刷新的字线，存储器件需要对与激活命令一起输入的所有地址进行计数。存储器件具有计数电路来对地址的输入的数量进行计数，并且随着技术规模进展，存储器件的尺寸越小，计数电路占据的部分就越大。
发明内容
本发明的实施例涉及一种存储器系统，该存储器系统能够允许存储器控制器和存储器件协作地生成目标地址，每个目标地址用于选择要在目标刷新操作期间被刷新的至少一个字线。
根据本发明的实施例，一种存储器系统包括：存储器控制器：通过根据激活命令对激活地址进行采样来生成第一目标地址，将激活地址与激活命令一起来提供，以及将第一目标刷新命令与第一目标地址一起来提供；和存储器件，该存储器件适于：通过根据激活命令对激活地址进行采样来生成第二目标地址，根据第一目标刷新命令对与第一目标地址相对应的至少一个字线执行目标刷新操作，以及根据第二目标刷新命令对与第二目标地址相对应的至少一个字线执行该目标刷新操作。
根据本发明的实施例，一种半导体存储器件包括：第一锁存器，其通过根据第一目标刷新命令锁存内部地址来输出第一目标地址；第二锁存器，其通过根据激活命令锁存内部地址来输出激活地址；第二随机采样电路，其通过随机地采样激活地址来生成多个采样地址；输出控制电路，适于：响应于比较信号，根据第二目标刷新命令顺序地输出采样地址作为第二目标地址，同时掩蔽当前采样地址；以及地址选择电路，适于：通过根据第二目标刷新命令选择第一目标地址和第二目标地址中的任何目标地址来输出最终目标地址，以及通过将第一目标地址与第二目标地址相比较而在第一目标地址与第二目标地址相同时生成比较信号。
根据本发明的实施例，一种存储器系统的操作方法包括：在存储器控制器，通过根据激活命令对激活地址进行采样来生成第一目标地址；在存储器控制器，将激活地址与激活命令一起来提供；在存储器控制器，将第一目标刷新命令与第一目标地址一起来提供；在存储器件，根据第一目标刷新命令对与第一目标地址相对应的至少一个字线执行目标刷新操作；在存储器件，通过根据激活命令对激活地址进行采样来生成第二目标地址；以及在存储器件，根据第二目标刷新命令对与第二目标地址相对应的至少一个字线执行目标刷新操作。
根据本发明的实施例，一种存储器件的操作方法包括：响应于第一目标刷新命令对与第一目标地址相对应的字线执行第一目标刷新操作，该第一目标地址和第一目标命令是从存储器控制器接收的；通过响应于激活命令对激活地址进行采样来生成第二目标地址；确定正常刷新命令的输入的数量是否达到阈值；以及响应于确定正常刷新命令的输入的数量达到阈值，对与第二目标地址相对应的字线执行第二目标刷新操作。
根据本发明的实施例，存储器系统可以以这样的方式生成最终目标地址：存储器控制器可以生成具有高激活次数(或频率)的第一目标地址，并且存储器件可以使用随机采样而生成第二目标地址。因为存储器控制器和存储器件协作来对目标地址进行采样，所以存储器系统可以减小存储器件上的负担，同时提高目标刷新操作的准确度。
根据本发明的实施例，存储器件可以选择与由存储器控制器提供的第一目标地址不同的第二目标地址。因而，存储器系统可以防止根据相同的地址的不必要的目标刷新操作，从而提高刷新效率。
根据本发明的实施例，存储器控制器可以仅仅跟踪激活地址的少量比特位来预测激活地址出现的频率，并且基于预测的结果随机地采样激活地址以从所采样的激活地址当中选择第一目标地址。因而，存储器系统可以最大化地址采样准确度，同时减少存储器控制器上的面积负担。
根据本发明的实施例，存储器件中使用的随机采样电路和存储器控制器中使用的随机采样电路可以使用不同的采样算法来实现。因而，存储器系统可以消除采样电路的周期性并且进一步优化目标地址以在目标刷新操作期间选择至少一个字线。
附图说明
图1是示出根据本公开的实施例的存储器系统的框图。
图2是示出根据本公开的实施例的、图1中示出的存储器控制器的刷新控制模块的详细框图。
图3是示出根据本公开的实施例的、图2的跟踪电路的详细框图。
图4是示出根据本公开的实施例的、图3的部分采样电路的详细框图。
图5是示出根据本公开的实施例的、图4的第一锁存电路和地址计数器的详细框图。
图6是示出根据本公开的实施例的、图3的第一随机采样电路的详细框图。
图7是示出根据本公开的实施例的、图6的目标地址生成电路的详细框图。
图8是示出根据本公开的实施例的、图1中示出的存储器件的详细框图。
图9是示出根据本公开的实施例的、图8的地址选择电路的详细结构图。
图10A和10B是用于描述根据本公开的实施例的存储器系统的操作的时序图。
具体实施方式
以下将参考附图更详细地描述本公开的各个实施例。本公开可以具有不同形式的实施例，并且不应被理解为仅限于在本文阐述的实施例。确切的讲，提供这些实施例，以使得本公开将是彻底的和完整的，并且将向本领域技术人员充分地传达本发明的范围。在整个本公开中，在整个本公开的各个图和实施例中，相同的附图标记指的是相同的部分。
将理解的是，当提及元件“被耦合”或“被连接”到另一个元件时，这可以意指，两者相互直接耦合，或者两者之间通过另一个电路相互电连接。还应理解，当在本说明书中使用术语“包含”、“包括”、“具有”等时，这些术语规定了所陈述的特征、数字、步骤、操作、元件、组件和/或其组合的存在，但是并不排除一个或多个其他特征、数字、步骤、操作、元件、组件和/或其组合的存在或添加其他特征、数字、步骤、操作、元件、组件和/或其组合。在本公开中，除非上下文另有明确指示，否则单数形式也旨在包括复数形式。
在下文中，为了集中于刷新操作，将省略与数据输入/输出操作相关联的配置的描述。具体地，为了便于描述，可以通过附图标记“_ADD”来指定由存储器系统中的存储器控制器使用的地址，而通过附图标记“ADD_”可以指定在存储器件中使用的地址。
图1是示出根据本公开的实施例的存储器系统10的框图。
参考图1，存储器系统10可以包括存储器控制器100和半导体存储器件200。
存储器控制器100可以控制存储器系统10的一般操作，并且可以控制主机和半导体存储器件200之间的一般数据交换。存储器控制器100可以根据来自主机的请求REQ生成命令/地址信号C/A，并将所生成的命令/地址信号C/A提供给半导体存储器件200。存储器控制器100可以将时钟CK与命令/地址信号C/A一起提供给半导体存储器件200。存储器控制器100可以将与从主机提供的主机数据HDATA相对应的数据DQ与数据选通信号DQS一起提供给半导体存储器件200。存储器控制器100可以将从半导体存储器件200读取的数据DQ与数据选通信号DQS一起接收，并且将数据DQ和数据选通信号DQS作为主机数据HDATA提供给主机。
详细地，存储器控制器100可以包括主机接口(主机I/F)110、处理器120、刷新控制模块130、命令/地址(CMD/ADD)生成模块140、存储器接口(存储器I/F)150以及总线170。
主机接口110可以被配置为在处理器120的控制下与连接到存储器系统10的主机进行通信。例如，主机接口110可以从主机接收请求REQ和主机数据HDATA，并且通过经由存储器接口150接收从半导体存储器件200读取的数据DQ来向主机提供主机数据HDATA。
处理器120可以执行各种类型的计算操作和/或用于控制半导体存储器件200的其他操作，和/或可以执行固件形式或其他类型的软件形式的指令。处理器120可以接收通过主机接口110从主机提供的请求REQ和主机数据HDATA。处理器120可以生成与请求REQ相对应的各种命令(例如激活命令ACT、读取命令、写入命令)以及地址，以将命令提供给刷新控制模块130和命令/地址生成模块140。处理器120可以向存储器接口150传送主机数据HDATA。与激活命令ACT一起生成的地址可以被定义为激活地址ACT_ADD。处理器120可以控制主机接口110、刷新控制模块130、命令/地址生成模块140以及存储器接口150的总体操作。
刷新控制模块130可以基于从处理器120提供的激活命令ACT来生成关于刷新操作的命令，例如正常刷新命令REF和第一目标刷新命令TREF1。每当激活命令ACT的输入的数量达到一定数量，刷新控制模块130都可以在以规则的间隔生成设置数量的正常刷新命令REF之后生成第一目标刷新命令TREF1。刷新控制模块130可以生成具有高激活次数或高激活频率的第一目标地址TREF1_ADD。将在图2至7中描述根据实施例的刷新控制模块130的详细结构。
命令/地址生成模块140可以通过调度从处理器120和刷新控制模块130提供的命令和地址来生成命令/地址信号C/A。命令/地址生成模块140可以将激活地址ACT_ADD与激活命令ACT一起作为命令/地址信号C/A来提供，并且将第一目标刷新命令TREF1与第一目标地址TREF1_ADD一起作为命令/地址信号C/A来提供。
存储器接口150可以在处理器120的控制下与半导体存储器件200进行通信。例如，存储器接口150可以向半导体存储器件200传送命令/地址信号C/A和数据DQ，并向主机接口110传送从半导体存储器件200读取的数据DQ。
处理器120可以经由总线170在主机接口110、刷新控制模块130、命令/地址生成模块140以及存储器接口150之间传送数据。根据实施例，主机接口110、刷新控制模块130、命令/地址生成模块140以及存储器接口150可以在不经过总线170的情况下相互独立地通信。例如，刷新控制模块130和主机接口110可以在不经过总线170的情况下相互直接通信。刷新控制模块130和存储器接口150可以在不经过总线170的情况下相互直接通信。主机接口110和存储器接口150也可以在不经过总线170的情况下相互直接通信。
半导体存储器件200可以根据从存储器控制器100提供的时钟CK、命令/地址信号C/A、数据选通信号DQS和/或数据DQ来执行刷新操作、写入操作和读取操作。刷新操作可以包括正常刷新操作和目标刷新操作，在正常刷新操作中，在正常刷新周期期间，半导体存储器件200顺序地刷新多个字线；在目标刷新操作中，在目标刷新周期期间，对布置为相邻于具有高激活次数(或高激活频率)的字线的一个或多个邻近字线进行刷新。
半导体存储器件200可以通过缓冲命令/地址信号C/A来生成内部命令(图8的ICMD)和内部地址(图8的IADD)，并且通过对命令ICMD进行解码来生成与行控制操作有关的激活命令ACT、预充电命令PCG、正常刷新命令REF和第一目标刷新命令TREF1。每当正常刷新命令REF的输入的数量达到设置的数量，半导体存储器件200都可以生成第二目标刷新命令(图8的TREF2)。也就是说，第一目标刷新命令TREF1可以从存储器控制器100来生成和提供，而第二目标刷新命令TREF2可以通过半导体存储器件200本身来生成。
半导体存储器件200可以根据正常刷新命令REF来执行正常刷新操作，并且根据第一目标刷新命令TREF1或第二目标刷新命令TREF2来执行目标刷新操作。作为参考，内部地址IADD可以对应于生成激活命令ACT时的激活地址ACT_ADD。根据实施例，内部地址IADD可以对应于生成第一目标刷新命令TREF1时的第一目标地址TREF1_ADD。另外，半导体存储器件200可以通过对内部命令ICMD进行解码来另外地生成涉及数据输入/输出操作的命令(例如，读取命令或写入命令)。
详细地，半导体存储器件200可以包括存储器单元阵列210和刷新控制电路230。
存储器单元阵列210可以包括耦合到多个字线和多个位线的多个存储器单元，并且可以以阵列的形式来布置。
刷新控制电路230可以提供最终目标地址TADD来选择字线中的要在目标刷新操作期间被刷新的字线。刷新控制电路230可以通过根据激活命令ACT来采样激活地址ACT_ADD而生成第二目标地址(图8的ADD_TREF2)。刷新控制电路230可以通过根据第二目标刷新命令TREF2选择第一目标地址TREF1_ADD和第二目标地址ADD_TREF2之一来输出最终目标地址TADD。刷新控制电路230可以在没有输入第二目标刷新命令TREF2时选择第一目标地址TREF1_ADD，并且在输入第二目标刷新命令TREF2时选择与第一目标地址TREF1_ADD不同的第二目标地址ADD_TREF2。
因此，半导体存储器件200可以响应于第一目标刷新命令TREF1来对与第一目标地址TREF1_ADD相对应的字线执行目标刷新操作，而响应于第二目标刷新命令TREF2来对与不同于第一目标地址TREF1_ADD的第二目标地址ADD_TREF2相对应的字线执行目标刷新操作。将在图8和9中描述根据实施例的半导体存储器件200的详细结构。
如上所述，根据本发明的实施例，存储器控制器100可以生成具有高激活次数(或高激活频率)的第一目标地址TREF1_ADD，并且半导体存储器件200可以利用随机采样生成第二目标地址ADD_TREF2。因为存储器控制器和存储器件协作来生成最终目标地址TADD，所以存储器系统10可以减小半导体存储器件200上的负担，同时提高目标刷新操作的准确度。
图2是示出根据本公开的实施例的、图1中示出的存储器控制器100的刷新控制模块130的详细框图。在图2中，为了集中于实施例的特性，已经省略了附加的配置(例如，主机接口110和存储器接口150)。图3是示出根据本公开的实施例的、图2的跟踪电路134的详细框图。
参考图2，处理器120可以通过主机接口110从主机接收请求REQ。处理器120可以生成与请求REQ相对应的激活命令ACT和激活地址ACT_ADD。
刷新控制模块130可以包括刷新命令发布电路132和跟踪电路134。
刷新命令发布电路132可以基于从处理器120提供的激活命令ACT来生成正常刷新命令REF和第一目标刷新命令TREF1。刷新命令发布电路132可以在激活命令ACT的输入的数量达到一定数量时发布第一目标刷新命令TREF1或正常刷新命令REF。
例如，刷新命令发布电路132可以包括命令计数器1322和计数器分析器1324。
命令计数器1322可以通过对激活命令ACT的输入的数量进行计数来生成计数值。当计数值达到一定数量时，计数器分析器1324可以以规则的间隔发布设置数量的正常刷新命令REF。计数器分析器1324可以在发布设置数量的正常刷新命令REF之后发布第一目标刷新命令TREF1。例如，每当计数值达到10，计数器分析器1324都可以在发布4096个正常刷新命令REF之后发布至少一个第一目标刷新命令TREF1。
跟踪电路134可以通过响应于激活命令ACT来采样激活地址ACT_ADD而生成第一目标地址TREF1_ADD。跟踪电路134可以在第一目标刷新命令TREF1的每一个发布时输出第一目标地址TREF1_ADD。
参考图3，跟踪电路134可以包括部分采样电路310、第一随机采样电路320和目标地址生成电路330。
部分采样电路310可以根据激活命令ACT将激活地址ACT_ADD(例如，ACT_ADD<0:m>)中的部分比特位存储为部分地址ACT_ADD<0:n>，其中n和m是自然数，并且n小于m。部分采样电路310可以通过对部分地址ACT_ADD<0:n>的输入的数量进行计数来设置优先地址P_ADD<0:n>。可以在第一目标刷新命令TREF1的每一个发布时初始化部分采样电路310以复位优先地址P_ADD<0:n>。第一随机采样电路320可以通过随机地采样激活地址ACT_ADD<0:m>来生成多个采样地址SAM_ADDx<0:m>，其中x是大于等于0的整数。目标地址生成电路330可以响应于第一目标刷新命令TREF1来输出采样地址SAM_ADDx<0:m>中的与优先地址P_ADD<0:n>相同的任何采样地址作为第一目标地址TREF1_ADD<0:m>。
返回参考图2，命令/地址生成模块140可以通过调度从处理器120提供的激活命令ACT和激活地址ACT_ADD，以及从刷新控制模块130提供的正常刷新命令REF、第一目标刷新命令TREF1和第一目标地址TREF1_ADD来生成命令/地址信号C/A。命令/地址生成模块140可以将激活地址ACT_ADD与激活命令ACT一起作为命令/地址信号C/A来输出，并且提供正常刷新命令REF作为命令/地址信号C/A，或者将第一目标刷新命令TREF1与第一目标地址TREF1_ADD一起作为命令/地址信号C/A来提供。
图4是示出根据本公开的实施例的、图3的部分采样电路310的详细框图。图5是示出根据本公开的实施例的、图4的第一锁存电路312和地址计数器314的详细框图。
参考图4，部分采样电路310可以包括第一锁存电路312、地址计数器314、比较分析器316以及多个优先地址储存器318_0至318_k。
当激活命令ACT被输入时，第一锁存电路312可以存储(m+1)个比特位的激活地址ACT_ADD<0:m>中的(n+1)个比特位作为(n+1)个比特位的部分地址ACT_ADD<0:n>。例如，第一锁存电路312存储12比特位激活地址ACT_ADD<0:11>中的低4比特位作为4比特位部分地址ACT_ADD<0:3>。在实施例中，激活地址ACT_ADD<0:11>中的低4比特位可以用于指定存储器单元阵列210的字线。参考图5，第一锁存电路312可以包括多个锁存器LAT10至LAT1k，该多个锁存器LAT10至LAT1k的每个可以响应于激活命令ACT来存储(m+1)个比特位的激活地址ACT_ADD<0:m>中的(n+1)个比特位作为部分地址ACT_ADD<0:n>。第一锁存电路312可以与锁存器LAT10至LAT1k的数量一样多次地存储多个部分地址ACT_ADD<0:n>。
返回参考图4，每当响应于激活命令ACT将相同的部分地址ACT_ADD<0:n>存储在锁存器LAT10至LAT1k的对应的锁存器中，地址计数器314都可以通过对输入到每一个锁存器LAT10至LAT1k中的部分地址ACT_ADD<0:n>的输入的数量进行计数来生成多个计数值。可以通过第一目标刷新命令TREF1来初始化地址计数器314。也就是说，地址计数器314可以在发布第一目标刷新命令TREF1的每个周期期间对部分地址ACT_ADD<0:n>的输入的数量进行累积地计数。参考图5，地址计数器314可以包括分别与锁存器LAT10至LAT1k相对应的多个计数器CNT10至CNT1k。每当相同的部分地址ACT_ADD<0:n>被存储到锁存器LAT10至LAT1k的对应之一中，计数器CNT10至CNT1k中的每一个都可以将其计数值增加+1。
返回参考图4，比较分析器316可以对从地址计数器314提供的计数值进行比较，以根据计数值的递减次序的优先级来排列分别存储在锁存器LAT10至LAT1k中的部分地址ACT_ADD<0:n>。比较分析器316可以将根据优先级排列的部分地址ACT_ADD<0:n>分别顺序地存储到优先地址储存器318_0至318_k中。优先地址储存器318_0至318_k可以输出存储于其中的、排列的部分地址ACT_ADD<0:n>中的具有最高优先级的优先地址P_ADD<0:n>。
图6是示出根据本公开的实施例的、图3的第一随机采样电路320的详细框图。图7是示出根据本公开的实施例的、图6的目标地址生成电路330的详细框图。
参考图6，第一随机采样电路320可以包括第一随机信号生成器322和第二锁存电路324。
第一随机信号生成器322可以生成随机地使能的第一采样信号SAM_EN1。第一随机信号生成器322可以用基于线性反馈移位寄存器(LFSR)的随机模式生成器来实现。
第二锁存电路324可以根据第一采样信号SAM_EN1来存储激活地址ACT_ADD<0:m>作为采样地址SAM_ADDx<0:m>，其中x是从0到j的整数。例如，第二锁存电路324可以包括多个锁存器LAT20至LAT2j，每当第一采样信号SAM_EN1被使能，该多个锁存器LAT20至LAT2j都可以顺序地存储激活地址ACT_ADD<0:m>作为采样地址SAM_ADDx<0:m>。在这时，因为锁存器LAT20至LAT2j中的每一个都可以存储激活地址ACT_ADD<0:m>中的所有比特位(即，(m+1)个比特位)，所以第二锁存电路324可以具有与第一锁存电路312相比更大的尺寸。
可以响应于第一目标刷新命令TREF1来激活目标地址生成电路330。目标地址生成电路330可以响应于第一目标刷新命令TREF1来输出采样地址SAM_ADDx<0:m>中的与优先地址P_ADD<0:n>相同的任何采样地址作为第一目标地址TREF1_ADD<0:m>。
参考图7，目标地址生成电路330可以包括多个比较输出电路332_0至332_j和缓冲电路334。
比较输出电路332_0至332_j可以分别对应于采样地址SAM_ADDx<0:m>。比较输出电路332_0至332_j中的每一个可以通过将对应的采样地址与优先地址P_ADD<0:n>相比较来输出采样地址SAM_ADDx<0:m>中的对应的采样地址。当对应的采样地址中的部分比特位(例如，SAM_ADDx<0:n>)与优先地址P_ADD<0:n>中的所有比特位相同时，比较输出电路332_0至332_j中的每一个可以输出对应的采样地址。缓冲电路334可以响应于第一目标刷新命令TREF1来缓冲和输出从比较输出电路332_0至332_j输出的采样地址SAM_ADDx<0:m>作为第一目标地址TREF1_ADD<0:m>。例如，当在第一采样地址SAM_ADD0<0:11>是“110101010101”并且第二采样地址SAM_ADD1<0:11>是“110101010111”的状态中输入“0101”的优先地址P_ADD<0:3>时，目标地址生成电路330可以输出低4比特位与“0101”的优先地址P_ADD<0:3>相同的第一采样地址SAM_ADD0<0:11>作为第一目标地址TREF1_ADD<0:11>。
利用图2至7中示出的以上结构，刷新控制模块130可以通过根据激活命令ACT对激活地址ACT_ADD的输入的数量进行计数，来生成具有高激活次数(或高激活频率)的第一目标地址TREF1_ADD。刷新控制模块130可以仅仅跟踪激活地址ACT_ADD的少量比特位来预测激活地址出现的频率，并且基于预测的结果随机地采样激活地址ACT_ADD以从所选择的激活地址ACT_ADD当中选择第一目标地址TREF1_ADD。因而，存储器系统10可以最大化地址采样准确度，同时减少存储器控制器100上的面积负担。
图8是示出根据本公开的实施例的、图1中示出的半导体存储器件200的详细框图。图9是示出根据本公开的实施例的、图8的地址选择电路238的详细结构图。
参考图8，半导体存储器件200可以包括存储器单元阵列210、行控制电路212、时钟缓冲器221、命令/地址(CA)缓冲器222、命令解码器223、目标命令生成电路224以及刷新控制电路230。
存储器单元阵列210可以包括耦合到字线WL和位线的多个存储器单元MC，并且可以以阵列的形式来布置。存储器单元阵列210可以包括至少一个存储体。可以根据半导体存储器件200的容量来确定存储体的数量或存储器单元MC的数量。
时钟缓冲器221可以从存储器控制器100接收时钟CK。时钟缓冲器221可以通过缓冲时钟CK来生成内部时钟CLK。根据实施例，存储器控制器100可以以差分方式向半导体存储器件200传递系统时钟CK_t和CK_c，并且半导体存储器件200可以包括分别接收差分时钟CK_t和CK_c的时钟缓冲器。
CA缓冲器222可以基于时钟CK从存储器控制器100接收命令/地址信号C/A。CA缓冲器222可以基于时钟CK对命令/地址信号C/A进行采样，并且输出内部命令ICMD和内部地址IADD。因此，半导体存储器件200可以与时钟CK同步。
命令解码器223可以对从CA缓冲器222输出的内部命令ICMD进行解码，以生成激活命令ACT、预充电命令PCG、正常刷新命令REF和第一目标刷新命令TREF1。尽管未示出，命令解码器223可以另外通过对内部命令ICMD进行解码来生成读取命令RD、写入命令WT、模式寄存器命令MRS等。
目标命令生成电路224可以基于正常刷新命令REF来生成第二目标刷新命令TREF2。每当正常刷新命令REF的输入的数量达到一定数量，目标命令生成电路224都可以生成第二目标刷新命令TREF2。在实施例中，可以与由半导体存储器件200的目标命令生成电路224所发布的第二目标刷新命令TREF2的频率不同地来设置由存储器控制器100的刷新命令发布电路132所发布的第一目标刷新命令TREF1的频率。例如，可以在发布4096个正常刷新命令REF之后生成第一目标刷新命令TREF1，并且可以在发布8092个正常刷新命令REF之后生成第二目标刷新命令TREF2。
刷新控制电路230可以根据第一目标刷新命令TREF1将内部地址IADD锁存为第一目标地址ADD_TREF1。刷新控制电路230可以根据激活命令ACT将内部地址IADD锁存为激活地址ADD_ACT，并且随机地采样激活地址ADD_ACT以存储多个采样地址ADD_SAMy。当第一目标地址ADD_TREF1与第二目标地址ADD_TREF2相同时，刷新控制电路230可以根据第二目标刷新命令TREF2顺序地输出采样地址ADD_SAMy作为第二目标地址ADD_TREF2，同时掩蔽当前采样地址并且输出下一采样地址作为第二目标地址ADD_TREF2。刷新控制电路230可以通过根据第二目标刷新命令TREF2选择第一目标地址ADD_TREF1和第二目标地址ADD_TREF2中的任何目标地址来输出最终目标地址TADD。
作为参考，由存储器控制器100的第一随机采样电路320生成的采样地址SAM_ADDx可以被定义为初级采样地址，而由半导体存储器件200的第二随机采样电路234生成的采样地址ADD_SAMy可以被定义为次级采样地址。
详细地，刷新控制电路230可以包括第一锁存器231、第二锁存器232、第二随机采样电路234、输出控制电路236以及地址选择电路238。
第一锁存器231可以通过根据第一目标刷新命令TREF1锁存内部地址IADD来输出第一目标地址ADD_TREF1。第二锁存器232可以通过根据激活命令ACT锁存内部地址IADD来输出激活地址ADD_ACT。
第二随机采样电路234可以通过随机地采样激活地址ADD_ACT来生成采样地址ADD_SAMy。
详细地，第二随机采样电路234可以包括第二随机信号生成器2342和第三锁存电路2344。
第二随机信号生成器2342可以基于内部时钟CLK生成第二采样信号SAM_EN2，该第二采样信号SAM_EN2随机地变换或周期性地变换。第二随机信号生成器2342可以用基于伪随机二进制序列(PRBS)的随机模式生成器来实现。
第三锁存电路2344可以根据第二采样信号SAM_EN2来存储激活地址ADD_ACT作为采样地址ADD_SAMy，其中y是从0到i的整数。例如，第三锁存电路2344可以包括多个锁存器LAT30至LAT3i，每当第二采样信号SAM_EN2被使能，该多个锁存器LAT30至LAT3i都可以顺序地存储激活地址ADD_ACT作为采样地址ADD_SAMy。
输出控制电路236可以根据第二目标刷新命令TREF2顺序地输出采样地址ADD_SAMy作为第二目标地址ADD_TREF2。当比较信号HIT被使能时，输出控制电路236可以掩蔽当前采样地址并且输出下一采样地址作为第二目标地址ADD_TREF2。
地址选择电路238可以通过根据第二目标刷新命令TREF2选择第一目标地址ADD_TREF1和第二目标地址ADD_TREF2中的任何目标地址来输出最终目标地址TADD。地址选择电路238可以通过将第一目标地址ADD_TREF1与第二目标地址ADD_TREF2相比较来生成比较信号HIT。
参考图9，地址选择电路238可以包括选择器2382和比较器2384。
选择器2382可以通过根据第二目标刷新命令TREF2选择第一目标地址ADD_TREF1和第二目标地址ADD_TREF2中的任何目标地址来输出最终目标地址TADD。比较器2384可以将第一目标地址ADD_TREF1与第二目标地址ADD_TREF2相比较，并且在第一目标地址ADD_TREF1中的相应的比特位与第二目标地址ADD_TREF2中的那些比特位相同时来使能比较信号HIT。
返回参考图8，行控制电路212可以根据激活命令ACT来激活与内部地址IADD相对应的字线WL，并且根据预充电命令PCG来对激活的字线WL进行预充电。为了选择要在正常刷新操作期间刷新的字线，可以另外提供刷新计数器(未示出)，用于生成根据正常刷新命令REF顺序地增加的计数地址。行控制电路212可以根据正常刷新命令REF来执行顺序地刷新与计数地址相对应的多个字线WL的正常刷新操作。行控制电路212可以根据第一目标刷新命令TREF1或第二目标刷新命令TREF2来执行刷新与最终目标地址TADD相对应的字线WL的一个或多个邻近字线的目标刷新操作。
尽管未示出，但存储器件200还可以包括列控制电路，用于根据读取命令RD或写入命令WT来选择与内部地址IADD当中的列地址相对应的位线。存储器件200可以在列控制电路的控制下，将通过位线从存储器单元阵列210读取的数据DQ与数据选通信号DQS一起输出到存储器控制器100的存储器接口150。
如上所述，半导体存储器件200可以响应于第一目标刷新命令TREF1，对与第一目标地址ADD_TREF1相对应的相邻的字线执行目标刷新操作，并且响应于第二目标刷新命令TREF2，对与和第一目标地址ADD_TREF1不同的第二目标地址ADD_TREF2相对应的相邻的字线执行目标刷新操作。因而，根据实施例的存储器系统10可以防止根据相同的地址的不必要的目标刷新操作，从而提高刷新效率。
此外，在存储器设备200中使用的第二随机信号生成器2342可以以与在存储器控制器100中使用的第一随机信号生成器322不同的方案来生成随机采样信号。因而，根据实施例的存储器系统10可以通过混合采样算法来补偿由于采样电路的周期性所造成的随机化困难，并且进一步优化目标刷新目标选择。
在本发明的各个实施例中，尽管描述了第一随机信号生成器322包括基于LFSR的随机模式生成器以及第二随机信号生成器2342包括基于PRBS的随机模式生成器的示例，但本发明不限于此。根据实施例，第一随机信号生成器322可以用从基于LFSR或基于PRBS的随机模式生成器中选择的任何一个来实现，并且第二随机信号生成器2342可以用另一个随机模式生成器来实现。也就是说，根据实施例，第一随机信号生成器322可以根据从基于LFSR或基于PRBS的随机模式生成方案中选择的任何方案来实现，并且第二随机信号生成器2342可以根据另一个随机模式生成方案来实现。
在下文中，参考图1至10B，将描述存储器系统的操作。
图10A和10B是用于描述根据本公开的实施例的存储器系统的操作的时序图。
参考图10A，示出了第一目标地址ADD_TREF1不同于第二目标地址ADD_TREF2的情况。
当激活命令ACT的输入的数量达到一定数量时，存储器控制器100的刷新命令发布电路132可以发布第一目标刷新命令TREF1。跟踪电路134可以通过响应于激活命令ACT来采样激活地址ACT_ADD而生成第一目标地址TREF1_ADD。命令/地址生成模块140可以将第一目标刷新命令TREF1与第一目标地址TREF1_ADD一起输出作为命令/地址信号C/A。
半导体存储器件200的CA缓冲器222可以从存储器控制器100接收命令/地址信号C/A以输出内部命令ICMD和内部地址IADD。命令解码器223可以对内部命令ICMD进行解码以生成第一目标刷新命令TREF1。在这时，内部地址IADD可以对应于第一目标地址TREF1_ADD。根据第一目标刷新命令TREF1，刷新控制电路230可以通过锁存“A”的内部地址IADD来输出第一目标地址ADD_TREF1，并且通过选择第一目标地址ADD_TREF1来输出最终目标地址TADD。行控制电路212可以根据第一目标刷新命令TREF1来执行刷新与最终目标地址TADD相对应的字线WL的一个或多个邻近字线的目标刷新操作。具体地，行控制电路212可以在激活第一目标刷新命令TREF1起预定时间之后来执行目标刷新操作。
接下来，处理器120可以生成与来自主机的请求REQ相对应的激活命令ACT和激活地址ACT_ADD。命令/地址生成模块140可以将激活地址ACT_ADD与激活命令ACT一起作为命令/地址信号C/A来提供。半导体存储器件200可以根据命令/地址信号C/A来输出内部命令ICMD和内部地址IADD，并且对内部命令ICMD进行解码以生成激活命令ACT。行控制电路212可以根据激活命令ACT来执行激活与内部地址IADD相对应的字线WL的激活操作。每当输入激活命令ACT，都可以反复地执行这样的激活操作。
每当输入激活命令ACT，第二锁存器232都可以通过锁存内部地址IADD来输出激活地址ADD_ACT，并且第二随机采样电路234可以在第二采样信号SAM_EN2被使能的激活区段期间顺序地存储激活地址ADD_ACT作为采样地址ADD_SAMy。例如，在第二采样信号SAM_EN2的第一激活区段期间，可以将“C”的激活地址ADD_ACT存储为第一采样地址ADD_SAM0。在第二采样信号SAM_EN2的第二激活区段期间，可以将“E”的激活地址ADD_ACT存储为第二采样地址ADD_SAM1。
此后，当正常刷新命令REF的输入的数量达到一定数量时，目标命令生成电路224可以生成第二目标刷新命令TREF2。输出控制电路236可以根据第二目标刷新命令TREF2来输出“C”的第一采样地址ADD_SAM0作为第二目标地址ADD_TREF2。在这时，因为“A”的第一目标地址ADD_TREF1不同于“C”的第二目标地址ADD_TREF2，所以地址选择电路238可以禁止比较信号HIT。地址选择电路238可以通过根据第二目标刷新命令TREF2来选择第二目标地址ADD_TREF2而输出最终目标地址TADD。行控制电路212可以根据第二目标刷新命令TREF2来执行刷新与最终目标地址TADD相对应的字线WL的一个或多个邻近字线的目标刷新操作。具体地，行控制电路212可以在激活第二目标刷新命令TREF2起预定时间之后执行目标刷新操作。
参考图10B，示出了第一目标地址ADD_TREF1与第二目标地址ADD_TREF2相同的情况。在图10B中，可以在第二采样信号SAM_EN2的第一激活区段期间将“A”的激活地址ADD_ACT存储为第一采样地址ADD_SAM0，并且可以在第二采样信号SAM_EN2的第二激活区段期间将“E”的激活地址ADD_ACT存储为第二采样地址ADD_SAM1。
输出控制电路236可以根据第二目标刷新命令TREF2来输出“A”的第一采样地址ADD_SAM0作为第二目标地址ADD_TREF2。在这时，因为“A”的第一目标地址ADD_TREF1与“A”的第二目标地址ADD_TREF2相同，所以地址选择电路238可以使能比较信号HIT。因而，输出控制电路236可以掩蔽“A”的第一采样地址ADD_SAM0，而输出“E”的第二采样地址ADD_SAM1作为第二目标地址ADD_TREF2。地址选择电路238可以通过根据第二目标刷新命令TREF2来选择“E”的第二目标地址ADD_TREF2而输出最终目标地址TADD。行控制电路212可以根据第二目标刷新命令TREF2来执行刷新与最终目标地址TADD相对应的字线WL的一个或多个邻近字线的目标刷新操作。具体地，行控制电路212可以在激活第二目标刷新命令TREF2起预定时间之后执行目标刷新操作。
如上所述，存储器设备200可以根据与对应于最近刷新的字线的第一目标地址ADD_TREF1不同的第二目标地址ADD_TREF2来执行目标刷新操作。因而，存储器系统10可以防止根据相同的地址的不必要的目标刷新操作，从而提高刷新效率。
已经在附图和说明书中描述了本公开的各个实施例。尽管在这里使用特定术语，但这些术语仅仅用于描述本公开的实施例。因此，本公开不局限于以上所描述的实施例，并且许多变化在本公开的精神和范围内是可能的。本领域的技术人员应当清楚，除在本文公开的实施例之外，还能够基于本公开的技术范围进行各种修改。可以将实施例组合以形成附加的实施例。
应当注意到，尽管已经结合本公开的实施例描述了本公开的技术精神，但这仅仅用于描述目的并且不应当被理解为进行限制。本领域技术普通技术人员应当理解，可以在不背离本公开的技术精神和所附权利要求的情况下对其进行各种改变。
例如，对于在上述实施例中作为示例提供的逻辑门和晶体管，可以根据输入信号的极性来实施不同的位置和类型。

Claims (23)

1.一种存储器系统，包括：
存储器控制器，适于：
通过根据激活命令对激活地址进行采样来生成第一目标地址，
将所述激活地址与所述激活命令一起来提供，以及
将第一目标刷新命令与所述第一目标地址一起来提供；以及
存储器件，适于：
通过根据所述激活命令对所述激活地址进行采样来生成第二目标地址，
根据所述第一目标刷新命令对与所述第一目标地址相对应的至少一个字线执行目标刷新操作，以及
根据第二目标刷新命令对与所述第二目标地址相对应的至少一个字线执行所述目标刷新操作。
2.根据权利要求1所述的存储器系统，
其中，所述存储器控制器基于优先地址和多个初级采样地址来生成所述第一目标地址，
其中，所述存储器控制器进一步适于：
通过对与所述激活地址的部分比特位相对应的部分地址的输入的数量进行计数来生成所述优先地址，以及
通过随机地采样所述激活地址来生成所述初级采样地址，
其中，所述存储器件基于多个次级采样地址来生成所述第二目标地址，以及
其中，所述存储器件进一步通过随机地采样所述激活地址来生成所述多个次级采样地址。
3.根据权利要求2所述的存储器系统，
其中，所述存储器控制器包括从基于线性反馈移位寄存器的随机模式生成器和基于伪随机二进制序列的随机模式生成器中选择的一个随机模式生成器，以及
其中，所述存储器控制器包括所述随机模式生成器中的另一个。
4.根据权利要求2所述的存储器系统，
其中，每当所述激活命令的输入的数量达到一定数量，所述存储器控制器进一步在以规则的间隔生成设置数量的正常刷新命令之后生成所述第一目标刷新命令，以及
其中，每当所述正常刷新命令的输入的数量达到设置数量，所述存储器件进一步生成所述第二目标刷新命令。
5.根据权利要求1所述的存储器系统，其中，所述存储器控制器包括：
刷新命令发布电路，其在所述激活命令的输入的数量达到一定数量时发布所述第一目标刷新命令；
部分采样电路，适于：
根据所述激活命令将所述激活地址中的部分比特位存储为部分地址，以及
通过对所述部分地址的输入的数量进行计数来设置优先地址；
第一随机采样电路，其通过随机地采样所述激活地址来生成多个初级采样地址；以及
目标地址生成电路，其响应于所述第一目标刷新命令来输出所述初级采样地址中的与所述优先地址相同的任何初级采样地址作为所述第一目标地址。
6.根据权利要求5所述的存储器系统，其中，所述刷新命令发布电路包括：
命令计数器，其通过对所述激活命令的输入的数量进行计数来生成计数值；以及
计数器分析器，其在当所述计数值达到所述一定数量时以规则的间隔生成设置数量的正常刷新命令之后发布所述第一目标刷新命令。
7.根据权利要求5所述的存储器系统，其中，所述部分采样电路包括：
包括多个锁存器的第一锁存电路，所述多个锁存器每个均响应于所述激活命令来将所述激活地址中的所述部分比特位存储为所述部分地址；
地址计数器，其通过对在所述第一目标刷新命令的发布的每个周期期间输入到每一个所述锁存器中的相同的部分地址的输入的数量进行计数来生成多个计数值；
比较分析器，其通过对所述计数值进行比较来根据优先级排列存储在所述锁存器中的所述部分地址；以及
多个优先地址储存器，其顺序地在其中存储根据所述优先级排列的相应部分地址，以及输出存储于其中的所述排列的部分地址中的具有最高优先级的所述优先地址。
8.根据权利要求5所述的存储器系统，其中，所述第一随机采样电路包括：
第一随机信号生成器，其生成被随机地使能的第一采样信号；以及
第二锁存电路，其根据所述第一采样信号顺序地将所述激活地址作为所述初级采样地址存储到多个锁存器中。
9.根据权利要求5所述的存储器系统，其中，所述目标地址生成电路包括：
多个比较输出电路，每个均适于：通过将所述初级采样地址中的对应的初级采样地址与所述优先地址相比较，以在所述对应的初级采样地址与所述优先地址相同时输出所述对应的初级采样地址；以及
缓冲电路，其响应于所述第一目标刷新命令来输出从所述比较输出电路输出的所述初级采样地址作为所述第一目标地址。
10.根据权利要求1所述的存储器系统，其中，所述存储器件包括：
第二随机采样电路，其通过随机地采样所述激活地址来生成多个次级采样地址；
输出控制电路，适于：根据所述第二目标刷新命令顺序地输出所述次级采样地址作为所述第二目标地址，并且响应于比较信号而掩蔽当前的次级采样地址；以及
地址选择电路，适于：通过根据所述第二目标刷新命令选择所述第一目标地址和所述第二目标地址中的任何目标地址来输出最终目标地址，以及通过将所述第一目标地址与所述第二目标地址相比较而在所述第一目标地址与所述第二目标地址相同时生成所述比较信号。
11.根据权利要求10所述的存储器系统，其中，所述第二随机采样电路包括：
第二随机信号生成器，其生成被随机地使能的第二采样信号；以及
第三锁存电路，其根据所述第二采样信号顺序地将所述激活地址作为所述次级采样地址存储到多个锁存器中。
12.根据权利要求10所述的存储器系统，其中，所述存储器件进一步包括行控制电路，所述行控制电路根据所述第一目标刷新命令或所述第二目标刷新命令对与所述最终目标地址相对应的所述字线执行所述目标刷新操作。
13.一种半导体存储器件，包括：
第一锁存器，其通过根据第一目标刷新命令锁存内部地址来输出第一目标地址；
第二锁存器，其通过根据激活命令锁存所述内部地址来输出激活地址；
第二随机采样电路，其通过随机地采样所述激活地址来生成多个采样地址；
输出控制电路，适于：根据第二目标刷新命令顺序地输出所述采样地址作为第二目标地址，并且响应于比较信号而掩蔽当前采样地址；以及
地址选择电路，适于：通过根据所述第二目标刷新命令选择所述第一目标地址和所述第二目标地址中的任何目标地址来输出最终目标地址，以及通过将所述第一目标地址与所述第二目标地址相比较而在所述第一目标地址与所述第二目标地址相同时生成所述比较信号。
14.根据权利要求13所述的半导体存储器件，进一步包括行控制电路，所述行控制电路根据所述第一目标刷新命令或所述第二目标刷新命令对与所述最终目标地址相对应的至少一个字线执行目标刷新操作。
15.根据权利要求13所述的半导体存储器件，其中，所述第二随机采样电路包括：
随机信号生成器，其生成被随机地使能的采样信号；以及
锁存电路，其根据所述采样信号顺序地将所述激活地址作为所述采样地址存储到多个锁存器中。
16.根据权利要求13所述的半导体存储器件，其中，所述地址选择电路包括：
选择器，其通过根据所述第二目标刷新命令选择所述第一目标地址和所述第二目标地址中的任何目标地址来输出所述最终目标地址；以及
比较器，其将所述第一目标地址与所述第二目标地址相比较，以及在所述第一目标地址与所述第二目标地址相同时生成所述比较信号。
17.根据权利要求13所述的半导体存储器件，进一步包括：
命令解码器，其对命令进行解码以生成正常刷新命令、所述第一目标刷新命令和所述激活命令；以及
目标命令生成电路，其在所述正常刷新命令的输入的数量达到一定数量时生成所述第二目标刷新命令。
18.一种存储器系统的操作方法，包括：
在存储器控制器，通过根据激活命令对激活地址进行采样来生成第一目标地址；
在所述存储器控制器，将所述激活地址与所述激活命令一起来提供；
在所述存储器控制器，将第一目标刷新命令与所述第一目标地址一起来提供；
在存储器件，根据所述第一目标刷新命令对与所述第一目标地址相对应的至少一个字线执行目标刷新操作；
在所述存储器件，通过根据所述激活命令对所述激活地址进行采样来生成第二目标地址；以及
在所述存储器件，根据第二目标刷新命令对与所述第二目标地址相对应的至少一个字线执行所述目标刷新操作。
19.根据权利要求18所述的操作方法，其中，所述生成第一目标地址包括：
根据所述激活命令将所述激活地址中的部分比特位存储为部分地址；
通过对所述部分地址的输入的数量进行计数来设置优先地址；
通过随机地采样所述激活地址来生成多个初级采样地址；以及
响应于所述第一目标刷新命令来输出所述初级采样地址中的与所述优先地址相同的任何初级采样地址作为所述第一目标地址。
20.根据权利要求19所述的操作方法，
其中，所述生成第一目标地址包括：根据从基于线性反馈移位寄存器的随机模式生成方案和基于伪随机二进制序列的随机模式生成方案中选择的一个随机模式生成方案来对所述激活地址进行采样，以及
其中，所述生成第二目标地址包括：根据另一个随机模式生成方案对所述激活地址进行采样。
21.根据权利要求18所述的操作方法，其中，所述生成第二目标地址包括：
通过随机地采样所述激活地址来生成多个次级采样地址；
根据所述第二目标刷新命令顺序地输出所述次级采样地址作为所述第二目标地址；
当所述第一目标地址与所述第二目标地址相同时，掩蔽当前的次级采样地址并且输出下一个次级采样地址；以及
通过根据所述第二目标刷新命令选择所述第一目标地址和所述第二目标地址中的任何目标地址来输出最终目标地址。
22.根据权利要求18所述的操作方法，进一步包括：
在所述存储器控制器，每当所述激活命令的输入的数量达到一定数量，在以规则的间隔生成设置数量的正常刷新命令之后生成所述第一目标刷新命令；以及
在所述存储器件，每当所述正常刷新命令的输入的数量达到设置数量，存储器件生成所述第二目标刷新命令。
23.一种存储器件的操作方法，所述操作方法包括：
响应于第一目标刷新命令对与第一目标地址相对应的字线执行第一目标刷新操作，所述第一目标地址和所述第一目标刷新命令是从存储器控制器接收的；
通过响应于激活命令对激活地址进行采样来生成第二目标地址；
确定正常刷新命令的输入的数量是否达到阈值；以及
响应于确定所述正常刷新命令的输入的数量达到所述阈值，对与所述第二目标地址相对应的字线执行第二目标刷新操作。
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