JP5505802B2 - メモリ装置を動作する方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 26
- 230000015654 memory Effects 0.000 claims description 361
- 238000013507 mapping Methods 0.000 claims description 4
- 230000008602 contraction Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 24
- 101150054516 PRD1 gene Proteins 0.000 description 7
- 101100459905 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NCP1 gene Proteins 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 239000000470 constituent Substances 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 102100034004 Gamma-adducin Human genes 0.000 description 3
- 101000799011 Homo sapiens Gamma-adducin Proteins 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 101100238374 Arabidopsis thaliana MPS1 gene Proteins 0.000 description 2
- 101100521063 Arabidopsis thaliana PRD3 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 102100035606 Beta-casein Human genes 0.000 description 1
- 101000947120 Homo sapiens Beta-casein Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4078—Safety or protection circuits, e.g. for preventing inadvertent or unauthorised reading or writing; Status cells; Test cells
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40618—Refresh operations over multiple banks or interleaving
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40622—Partial refresh of memory arrays
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
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- G—PHYSICS
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C2211/4061—Calibration or ate or cycle tuning
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- Engineering & Computer Science (AREA)
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Description
リフレッシュタイミングを個別的なメモリセルの要求に応じて細分化するほど電力消費を効率的になし得る半面リフレッシュ回路の複雑性は増加し、リフレッシュタイミングを単純化するほどリフレッシュ回路の複雑性は減少する反面、電力消費は非効率的になる。
それぞれ少なくとも1つの、予め設定した周期より短い周期でリフレッシュ動作を必要とするメモリセル(以下、サブスタンダード(substandard)メモリセルという)を含む第1の複数の第1メモリブロックを識別(identify)する段階と、 サブスタンダードメモリセルを含まない第2の複数の第2メモリブロックを識別する段階と、 2つ以上のメモリブロックに対応するロウアドレスコードの相異なる1つ以上のビットを省略して複数の第1候補アドレスコードを生成する段階と(ここで、前記2つ以上のメモリブロックのうち少なくとも1つは前記第1メモリブロックである)、 前記第1候補アドレスコードのうち1つを第1ロウアドレスコードとして選択する段階と、 2つ以上のメモリブロックに対応するロウアドレスコードの1つ以上のビットを省略して第2ロウアドレスコートを生成する段階と(ここで、前記2つ以上のメモリブロックは前記第2メモリブロックである)、 前記第1ロウアドレスコードを有するメモリブロックに対して第1リフレッシュ周期で同時に第1リフレッシュ動作を遂行する段階と、 前記第2ロウアドレスコードを有するメモリブロックに対して前記第1リフレッシュ周期より長い第2リフレッシュ周期で同時に第2リフレッシュ動作を遂行する段階と、を含むことを特徴とする。
複数のメモリブロックに対応するロウアドレスコードを識別する段階と(ここで、前記ロウアドレスコードの相異なる値は、前記複数のメモリブロックの相異なる1つを識別する)、 前記複数のメモリブロックそれぞれが少なくとも1つのサブスタンダードメモリセルを含むか否かを決める段階と、 前記メモリブロックのうち少なくとも1つのサブスタンダードメモリセルを含むメモリブロックのロウアドレスコードに基づいて前記ロウアドレスコードのうち1つ以上のビットを省略して複数の縮約候補ロウアドレスコードを生成する段階と、 前記縮約候補ロウアドレスコードのうち1つを縮約ロウアドレスコードとして選択する段階と、 前記縮約ロウアドレスコードのうち同じ値を有するメモリブロックを同時にリフレッシュして、リフレッシュ動作を遂行する段階と、を含むことを特徴とする。
その結果、比較的簡単なリフレッシュ回路を用いてメモリ全体の消費電力を削減できる。
全体的に、本発明の実施形態はリフレッシュ動作を遂行するのに必要とする電力を減少させるメモリ装置、システム及びその方法に関するものである。例えば、一実施形態において劣弱な電荷貯蔵特性を有するメモリセルを含むメモリブロックを識別(identify)し、このようなメモリブロック図を異なるメモリブロックと分離してリフレッシュすることによって電力消耗を減少させる。劣弱な電荷貯蔵特性を有するメモリセルを含まないグループは、劣弱な電荷貯蔵特性を有するメモリセルを含むグループより長いリフレッシュ周期でリフレッシュすることにより、全メモリブロックをリフレッシュするのに必要な電力を減少させる。
メモリバンク(100A〜100X)それぞれは、図2の構成と同様にサブスタンダードメモリセルの位置に基づいてグループ単位でリフレッシュされる複数のメモリブロック図を含む。
従って、本発明の実施形態では、回路の複雑性を限定するために、メモリブロックをグループ単位でリフレッシュすると共に、電力消費の非効率性を減少するために、サブスタンダードメモリセルを含むメモリセルブロックを他のサブスタンダードメモリセルを含むメモリセルブロックと同時にリフレッシュするようにグループを選択する、ことで上記トレードオフの妥協を図る。
この場合、グループ(a)はサブスタンダードメモリセルを含んでいるので、グループ(a)はリフレッシュサイクルの間ブロック選択信号(BLK1)がアサートされるたびにリフレッシュされる。反面、グループ(b)はサブスタンダードメモリセルを含まないので、グループ(b)はブロック選択信号(BLK1)とリフレッシュ周期信号(PRD1)が全てアサートされる場合にだけリフレッシュされる。即ち、グループ(a)はリフレッシュ周期信号(PRD[1:4])の値に関係なくリフレッシュされて、グループ(b)はリフレッシュ周期信号(PRD1)がアサートされる場合にだけリフレッシュされると、グループ(b)のメモリブロックはグループ(a)のメモリブロックに比べて4倍も少なくリフレッシュされる。
図22に示した相異なるリフレッシュパターンを使用して、相異なるメモリブロックが2種類以上の相異なる時間区間をおいてリフレッシュされる結果、電荷貯蔵特性の異なるサブスタンダードメモリセルをうまく処理できる。
例えば、図23の構成はメモリ装置40のリフレッシュ状態を制御して発振信号OSCを生成する(セルフ)リフレッシュ状態(SREF)制御器540を含む。それに加えて、図23の構成は上述の制御回路400のエレメントのうち、メモリブロック選択信号生成器420、リフレッシュサイクル制御器430、リフレッシュ周期信号生成器440、及びリセット回路450をリフレッシュ制御部510に組み込んでおり、カウンタ410をリフレッシュカウンタ530に組み込んである。
20 中央処理装置(CPU)
30 使用者インタフェイス(インターフェース)
40 メモリ装置
50 電源供給装置
60 メモリ制御器
70 バス・ネットワーク構造
100 メモリセルアレイ
111、112、121、122、131、132、141、142、151、152、161、162、171、172、181、182 メモリブロック
200 アドレスディコーダ
210 ロウアドレスディコーダ
210A〜210X ロウディコーダ
220 コラムアドレスディコーダ
220A〜220X カラムディコーダ
300 入・出力回路
400 制御回路
410 カウンタ
420 メモリブロック選択信号生成器
421、422、423、424、425、426、427、428 データフリップフロップ
430 リフレッシュサイクル制御器
440 リフレッシュ周期信号生成器
441、442、443、444 データフリップフロップ
450 リセット回路
460 ヒューズ部
461、465 ヒューズ回路
462、466、468 ヒューズ
463、467、469 インバータ
464
480 リフレッシュイネイブル信号生成器
500 アドレスレジスタ
550 タイミングレジスタ
900 選択部
905 ロウアドレスRA選択器
Claims (10)
- それぞれ少なくとも1つの、予め設定した周期より短い周期でリフレッシュ動作を必要とするメモリセル(以下、サブスタンダード(substandard)メモリセルという)を含む第1の複数の第1メモリブロックを識別(identify)する段階と、
サブスタンダードメモリセルを含まない第2の複数の第2メモリブロックを識別する段階と、
2つ以上のメモリブロックに対応するロウアドレスコードの相異なる1つ以上のビットを省略して複数の第1候補アドレスコードを生成する段階と(ここで、前記2つ以上のメモリブロックのうち少なくとも1つは前記第1メモリブロックである)、
前記第1候補アドレスコードのうち1つを第1ロウアドレスコードとして選択する段階と、
2つ以上のメモリブロックに対応するロウアドレスコードの1つ以上のビットを省略して第2ロウアドレスコートを生成する段階と(ここで、前記2つ以上のメモリブロックは前記第2メモリブロックである)、
前記第1ロウアドレスコードを有するメモリブロックに対して第1リフレッシュ周期で同時に第1リフレッシュ動作を遂行する段階と、
前記第2ロウアドレスコードを有するメモリブロックに対して前記第1リフレッシュ周期より長い第2リフレッシュ周期で同時に第2リフレッシュ動作を遂行する段階と、を含むことを特徴とするメモリ装置を動作する方法。 - 前記第1の複数の第1メモリブロックを識別する段階は、
前記メモリ装置内の複数のメモリブロックのメモリセルを予め設定したロジック状態にプログラミングする段階と、
時間の経過に対して、プログラムされたメモリセルそれぞれの前記予め設定したロジック状態を保持する能力を検出する段階と、を含むことを特徴とする請求項1に記載のメモリ装置を動作する方法。 - 選択されたメモリブロック内の1つ以上のメモリセルが前記第2リフレッシュ周期の間に貯蔵された情報の保持に失敗したことを検出した場合、前記選択されたメモリブロックを前記第1の複数の第1メモリブロックとする段階をさらに含むことを特徴とする請求項2に記載のメモリ装置を動作する方法。
- それぞれ少なくとも1つのサブスタンダードメモリセルを含む前記第1の複数の第1メモリブロックの識別に基づいて、制御回路の選択されたヒューズを切断して、前記第1の複数の第1メモリブロックに対し遂行するべきリフレッシュ動作のタイミングを、前記第1リフレッシュ周期に調節する段階をさらに含むことを特徴とする請求項1に記載のメモリ装置を動作する方法。
- 前記第1ロウアドレスコードを生成する段階は、
それぞれNのビット長を有し、単一のメモリブロックに対応する、非縮約ロウアドレスコード値を複数個、識別する段階と、
それぞれN未満のビット長を有し、前記非縮約ロウアドレスコード値のうち1つ以上に対応する、縮約ロウアドレスコード値を複数個、識別する段階と、
前記縮約ロウアドレスコード値のうち1つが、サブスタンダードメモリセルを含む少なくとも1つのメモリブロックに対応すると決定した場合、前記縮約ロウアドレスコードの値のうち1つを前記第1値として区別(distinguish)する段階と、を含むことを特徴とする請求項1に記載のメモリ装置を動作する方法。 - 前記非縮約ロウアドレスコード値に対応する前記メモリブロック内のサブスタンダードメモリセルの位置に基づいて、前記非縮約ロウアドレスコード値のうち1つ以上のビットを省略して前記非縮約ロウアドレスコード値と前記縮約ロウアドレスコード値の間のマッピングを決定する段階をさらに含むことを特徴とする請求項5に記載のメモリ装置を動作する方法。
- 前記マッピングは1つ以上のサブスタンダードメモリセルを含む少なくとも1つのメモリブロックに対応する縮約ロウアドレスコード値の数を最小化することを特徴とする請求項6に記載のメモリ装置を動作する方法。
- 前記メモリ装置はDRAMであることを特徴とする請求項1に記載のメモリ装置を動作する方法。
- 前記第2リフレッシュ周期は少なくとも256ナノ(nano)秒であることを特徴とする請求項1に記載のメモリ装置を動作する方法。
- 複数のメモリブロックに対応するロウアドレスコードを識別する段階と(ここで、前記ロウアドレスコードの相異なる値は、前記複数のメモリブロックの相異なる1つを識別する)、
前記複数のメモリブロックそれぞれが少なくとも1つのサブスタンダードメモリセルを含むか否かを決める段階と、
前記メモリブロックのうち少なくとも1つのサブスタンダードメモリセルを含むメモリブロックのロウアドレスコードに基づいて前記ロウアドレスコードのうち1つ以上のビットを省略して複数の縮約候補ロウアドレスコードを生成する段階と、
前記縮約候補ロウアドレスコードのうち1つを縮約ロウアドレスコードとして選択する段階と、
前記縮約ロウアドレスコードのうち同じ値を有するメモリブロックを同時にリフレッシュして、リフレッシュ動作を遂行する段階と、を含むことを特徴とするメモリ装置を動作する方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090088368A KR20110030779A (ko) | 2009-09-18 | 2009-09-18 | 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 제어 방법 |
KR10-2009-0088368 | 2009-09-18 | ||
US12/832,208 | 2010-07-08 | ||
US12/832,208 US8520461B2 (en) | 2009-09-18 | 2010-07-08 | Row address code selection based on locations of substandard memory cells |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011065743A JP2011065743A (ja) | 2011-03-31 |
JP2011065743A5 JP2011065743A5 (ja) | 2013-07-25 |
JP5505802B2 true JP5505802B2 (ja) | 2014-05-28 |
Family
ID=43756515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010210719A Active JP5505802B2 (ja) | 2009-09-18 | 2010-09-21 | メモリ装置を動作する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8520461B2 (ja) |
JP (1) | JP5505802B2 (ja) |
KR (1) | KR20110030779A (ja) |
TW (1) | TW201124990A (ja) |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9036439B2 (en) * | 2011-07-15 | 2015-05-19 | Samsung Electronics Co., Ltd. | Semiconductor memory device having improved refresh characteristics |
JP5861553B2 (ja) * | 2012-04-18 | 2016-02-16 | 富士通株式会社 | メモリ制御方法、メモリコントローラ及び電子装置 |
KR101975029B1 (ko) * | 2012-05-17 | 2019-08-23 | 삼성전자주식회사 | 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법 |
KR101932663B1 (ko) | 2012-07-12 | 2018-12-26 | 삼성전자 주식회사 | 리프레쉬 주기 정보를 저장하는 반도체 메모리 장치 및 그 동작방법 |
KR102048407B1 (ko) * | 2012-10-19 | 2019-11-25 | 삼성전자주식회사 | 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치 |
KR102089665B1 (ko) * | 2012-12-28 | 2020-04-14 | 삼성전자주식회사 | 메모리 모듈 및 메모리 시스템 |
US9324398B2 (en) | 2013-02-04 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for targeted refreshing of memory |
US9047978B2 (en) | 2013-08-26 | 2015-06-02 | Micron Technology, Inc. | Apparatuses and methods for selective row refreshes |
KR20150024685A (ko) * | 2013-08-27 | 2015-03-09 | 삼성전자주식회사 | 특성이 서로 다른 칩으로 구성된 메모리 모듈 |
US9690505B2 (en) | 2013-09-27 | 2017-06-27 | Hewlett Packard Enterprise Development Lp | Refresh row address |
US9230634B2 (en) | 2013-12-09 | 2016-01-05 | Qualcomm Incorporated | Refresh scheme for memory cells with next bit table |
KR102067014B1 (ko) | 2014-01-06 | 2020-02-11 | 삼성전자주식회사 | 어드레스 리매핑이 가능한 메모리 시스템 |
JP2015219938A (ja) | 2014-05-21 | 2015-12-07 | マイクロン テクノロジー, インク. | 半導体装置 |
US9490002B2 (en) | 2014-07-24 | 2016-11-08 | Rambus Inc. | Reduced refresh power |
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US9766972B2 (en) | 2014-08-07 | 2017-09-19 | Pure Storage, Inc. | Masking defective bits in a storage array |
KR20160093147A (ko) | 2015-01-28 | 2016-08-08 | 에스케이하이닉스 주식회사 | 재구성 가능한 반도체 메모리 장치 및 그 동작 방법 |
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2009
- 2009-09-18 KR KR1020090088368A patent/KR20110030779A/ko not_active Application Discontinuation
-
2010
- 2010-07-08 US US12/832,208 patent/US8520461B2/en active Active
- 2010-09-17 TW TW099131895A patent/TW201124990A/zh unknown
- 2010-09-21 JP JP2010210719A patent/JP5505802B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011065743A (ja) | 2011-03-31 |
TW201124990A (en) | 2011-07-16 |
KR20110030779A (ko) | 2011-03-24 |
US8520461B2 (en) | 2013-08-27 |
US20110069572A1 (en) | 2011-03-24 |
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