CN114974344A - 半导体存储器件和包括其的存储器系统 - Google Patents

半导体存储器件和包括其的存储器系统 Download PDF

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Abstract

本申请公开了半导体存储器件和包括其的存储器系统。一种存储器系统，包括：存储器控制器，适于在激活命令的输入次数达到特定数量时生成正常刷新命令和目标刷新命令，以及提供激活命令、正常刷新命令、目标刷新命令和地址；以及存储器件，包括多个存储体并且适于：响应于目标刷新命令而对至少一个存储体的一个或更多个字线执行目标刷新操作，通过在周期性间隔内基于地址而对每个存储体的目标刷新命令的输入次数进行计数来确定每个存储体的行锤击风险级别，以及响应于正常刷新命令而执行与每个存储体的行锤击风险级别相对应的隐藏刷新操作。

Description

半导体存储器件和包括其的存储器系统
相关申请的交叉引用
本申请要求于2021年2月25日提交的韩国专利申请第10-2021-0025869号的优先权，其整体公开内容通过引用合并于此。
技术领域
本发明的各实施方式涉及半导体设计技术，更具体地，涉及一种包括执行目标刷新操作的半导体存储器件的存储器系统。
背景技术
半导体存储器件的存储单元包括用作开关的晶体管和存储电荷(或数据)的电容器。根据存储单元的电容器中是否有电荷(即电容器的端电压是高还是低)，确定数据为逻辑高电平(逻辑电平1)还是逻辑低电平(逻辑电平0)。
数据以电荷累积在电容器中的形式存储，并且理论上没有功耗。然而，由于因诸如晶体管的PN耦合等原因可能会存在漏电流，因此电容器中存储的初始电荷量可能会消失，导致数据丢失。为了防止这种情况发生，存储单元中的数据在数据丢失之前已经被读取，并且应将根据读取的数据的正常电荷量重新充电回到存储单元中。仅在周期性地重复这样的操作时数据才可以被保持，并且再充电单元电荷的过程被称为刷新操作，在下文中将被称为正常刷新操作。
近来，除了正常刷新操作之外，对由于行锤击而可能丢失数据的特定字线的存储单元也在执行附加刷新操作(将在下文中称为“目标刷新操作”)。行锤击现象是指其中耦接到特定字线或与该字线相邻设置的字线的存储单元的数据由于相应字线的大量激活而被损坏的现象。为了防止行锤击现象，对被激活超过预定次数的字线(以下称为“目标字线”)和与该字线相邻设置的字线执行目标刷新操作。
发明内容
本发明的实施方式涉及一种包括半导体存储器件的存储器系统，该半导体存储器件能够通过对在给定间隔中从存储器控制器提供的目标刷新命令的输入次数进行计数来确定每个存储体的行锤击风险的级别，并根据确定的每个存储体的行锤击风险级别来调整每个存储体的目标刷新周期。
本发明的实施方式涉及一种包括半导体存储器件的存储器系统，该半导体存储器件能够根据热信息以及所确定的每个存储体的行锤击风险级别来调整每个存储体的目标刷新周期。
本发明的实施方式涉及一种包括半导体存储器件的存储器系统，该半导体存储器件能够在正常刷新周期期间附加地执行用于防止行锤击现象的隐藏刷新操作。
根据本发明的一个实施方式，一种存储器系统包括存储器控制器，适于:当激活命令的输入次数达到特定数量时而生成正常刷新命令和目标刷新命令，以及提供激活命令、正常刷新命令、目标刷新命令和地址；以及存储器件，包括多个存储体并适于：响应于目标刷新命令而对至少一个存储体的一个或更多个字线执行目标刷新操作，通过在周期性间隔内基于地址而对每个存储体的目标刷新命令的输入次数进行计数来确定每个存储体的行锤击风险级别，以及响应于正常刷新命令而执行与每个存储体的行锤击风险级别相对应的隐藏刷新操作。
根据本发明的一个实施方式，一种半导体存储器件包括多个存储体；刷新控制电路，适于：通过在周期性间隔内基于存储体地址而对每个存储体的目标刷新命令的输入次数进行计数来确定每个存储体的行锤击风险级别，响应于正常刷新命令而生成与每个存储体的行锤击风险级别相对应的多个隐藏刷新存储体信号，响应于激活命令而通过对激活地址进行采样来存储多个样本地址，以及提供响应于目标刷新命令或隐藏刷新存储体信号而从样本地址中选择的至少一个作为目标地址；以及行控制电路，适于：响应于目标刷新命令或隐藏刷新存储体信号而选择至少一个存储体，以及根据目标地址来刷新所选择的存储体的一个或更多个字线。
根据本发明的一个实施方式，一种存储器件的操作方法包括：对存储体重复正常刷新操作，正常刷新操作是响应于多个正常刷新命令而被执行的；以及通过以下方式而根据每个目标地址对存储体重复隐藏刷新操作：基于在周期性间隔内对存储体重复目标刷新操作的次数来限定周期性激活区间；在周期性激活区间期间，响应于每个正常刷新命令，生成周期性隐藏刷新信号；以及响应于周期性隐藏刷新信号从激活地址中选择目标地址。
根据本发明的实施方式，存储器系统可以通过缩短在设定的单位时间内具有相对较大的目标刷新命令的输入次数的存储体的目标刷新周期来降低行锤击发生的可能性，而通过延长在设定的单位时间内具有相对较少的目标刷新命令的输入次数的存储体的目标刷新周期来降低功耗。
此外，根据本发明的实施方式，除了在目标刷新周期期间的目标刷新操作之外，存储器系统还可以在正常刷新周期期间通过额外执行隐藏刷新操作来最大化目标刷新效率以防止行锤击现象。
附图说明
图1是示出根据本发明的实施方式的存储器系统的框图。
图2是示出根据本发明的实施方式的图1中所示的存储器控制器的详细框图。
图3是示出根据本发明的实施方式的图1中所示的存储器件的详细框图。
图4是示出根据本发明的实施方式的图3中所示的刷新计数电路的详细电路图。
图5是用于描述根据本发明的实施方式的图3中所示的等级分析电路的操作的表格。
图6是示出根据本发明的实施方式的图3中所示的刷新计数电路和等级分析电路的操作的操作波形图。
图7是示出根据本发明的实施方式的图3中所示的周期控制电路的详细框图。
图8是示出根据本发明的实施方式的图3中所示的存储体控制电路的详细框图。
图9是示出根据本发明的实施方式的图8中所示的输出控制电路的详细电路图。
图10是用于描述根据本发明的实施方式的调整每个存储体的目标刷新周期的方法的时序图。
图11是示出根据本发明的实施方式的图1中所示的存储器件的详细框图。
图12是用于描述根据本发明的实施方式的图11中所示的等级分析电路的操作的表格。
具体实施方式
下面将参照附图更详细地描述本发明的各实施方式。然而，本发明可以以不同的形式实施并且不应被解释为限于这里阐述的实施方式。相反，提供这些实施方式是为了使本公开详尽和完整，并将本发明的范围充分传达给本领域技术人员。在本公开通篇中，贯穿本发明的各个附图和实施方式，相同的附图标记表示相同的部件。
应当理解，当一个元件被称为“耦接”或“连接”到另一个元件时，可以意指此两者直接耦接或此两者彼此电连接而另一电路介于它们之间。将进一步理解，术语“包括”、“包含”和“具有”等用在本说明书中时指明所陈述的特征、数量、步骤、操作、元件、部件和/或它们的组合的存在，但不排除一个或更多个其他特征、数量、步骤、操作、元件、部件和/或它们的组合的存在或添加。在本公开中，单数形式也旨在包括复数形式，除非上下文另外明确指示。
在下文中，着重于刷新操作，将省略与数据输入/输出操作相关联的配置的描述。具体地，为了便于描述，存储器系统中的存储器控制器使用的地址可以由附图标记“_ADD”指定，并且存储器件中使用的地址可以由附图标记“ADD_”指定。
图1是示出根据本发明的实施方式的存储器系统10的框图。
参照图1，存储器系统10可以包括存储器控制器100和半导体存储器件200。
存储器控制器100可以控制存储器系统10的一般操作并且可以控制主机和半导体存储器件200之间的一般数据交换。存储器控制器100可以根据来自主机的请求REQ生成命令/地址信号C/A，并将生成的命令/地址信号C/A提供给半导体存储器件200。存储器控制器100可以将时钟CK与命令/地址信号C/A一起提供给半导体存储器件200。存储器控制器100可以将与从主机提供的主机数据HDATA相对应的数据DQ连同数据选通信号DQS一起提供给半导体存储器件200。存储器控制器100可以接收从半导体存储器件200读取的数据DQ连同数据选通信号DQS，并将数据DQ和数据选通信号DQS作为主机数据HDATA提供给主机。
详细地，存储器控制器100可以包括主机接口(主机I/F)110、处理器120、刷新控制模块130、命令/地址(CMD/ADD)生成模块140、存储器接口(存储器I/F)150和总线170。
主机接口110可以被配置为在处理器120的控制下与连接到存储器系统10的主机进行通信。例如，主机接口110可以从主机接收请求REQ和主机数据HDATA，并且通过存储器接口150接收从存储器件200读取的数据DQ来向主机提供主机数据HDATA。
处理器120可以执行用于控制存储器件200的各种类型的计算和/或其他操作，和/或可以执行具有固件或其他类型的软件的形式的指令。处理器120可以通过主机接口110接收从主机提供的请求REQ和主机数据HDATA。处理器120可以生成对应于请求REQ的各种命令，诸如激活命令ACT、读取命令、写入命令和地址，以向刷新控制模块130和命令/地址生成模块140提供命令。处理器120可以将主机数据HDATA传送到存储器接口150。随激活命令ACT生成的地址可被限定为激活地址ACT_ADD。处理器120可以控制主机接口110、刷新控制模块130、命令/地址生成模块140和存储器接口150的整体操作。
刷新控制模块130可以基于从处理器120提供的激活命令ACT生成与刷新操作相关的命令，诸如正常刷新命令REF和目标刷新命令TREF。每当激活命令ACT的输入次数达到特定数量时，刷新控制模块130可以在以定期间隔生成设定数量的正常刷新命令REF之后生成目标刷新命令TREF。刷新控制模块130的详细配置将在图2中描述。
命令/地址生成模块140可以通过调度从处理器120和刷新控制模块130提供的命令和地址来生成命令/地址信号C/A。命令/地址生成模块140可以提供激活地址ACT_ADD连同激活命令ACT一起作为命令/地址信号C/A，并提供正常刷新命令REF或目标刷新命令TREF作为命令/地址信号C/A。命令/地址生成模块140可以提供包括关于半导体存储器件200的存储体的信息的存储体地址连同正常刷新命令REF或目标刷新命令TREF一起，作为命令/地址信号C/A。
存储器接口150可以被配置为在处理器120的控制下与存储器件200通信。例如，存储器接口150可以向存储器件200传送命令/地址信号C/A和数据DQ，并向主机接口110传送从存储器件200读取的数据DQ。
处理器120可以经由总线170而在主机接口110、刷新控制模块130、命令/地址生成模块140和存储器接口150之间传送数据。根据一个实施方式，主机接口110、刷新控制模块130、命令/地址生成模块140和存储器接口150可以彼此独立地通信而无需通过总线170。例如，刷新控制模块130和主机接口110可以彼此直接通信而无需通过总线170。刷新控制模块130和存储器接口150可以彼此直接通信而无需通过总线170。主机接口110和存储器接口150也可以彼此直接通信而无需通过总线170。
半导体存储器件200可以根据从存储器控制器100提供的时钟CK、命令/地址信号C/A、数据选通信号DQS和/或数据DQ来执行刷新操作、写入操作和读取操作。刷新操作可以包括正常刷新操作，其中半导体存储器件200在正常刷新周期期间顺次刷新多个字线；以及目标刷新操作，其中与具有大量激活或高激活频率的字线相邻设置的一个或更多个相邻字线在目标刷新周期期间被刷新。特别地，根据本实施方式，除了目标刷新操作之外，还可以在正常刷新周期期间而非目标刷新周期期间执行额外的目标刷新操作(以下称为“隐藏刷新操作”)，用于防止行锤击现象。
半导体存储器件200可以通过缓冲命令/地址信号C/A来生成内部命令(图3的ICMD)和内部地址(图3的IADD)，并通过对命令ICMD进行解码生成与行控制操作相关的激活命令ACT、预充电命令PCG、正常刷新命令REF和目标刷新命令TREF。作为参考，内部地址IADD可以包括当激活命令ACT生成时的激活地址，并且内部地址IADD可以包括当目标刷新命令TREF生成时的存储体地址。半导体存储器件200可以根据正常刷新命令REF执行正常刷新操作并且根据目标刷新命令TREF执行目标刷新操作。此外，半导体存储器件200可以通过对内部命令ICMD进行解码来另外生成与数据输入/输出操作相关的命令(例如，读取命令或写入命令)。
详细地，半导体存储器件200可以包括存储单元阵列210和刷新控制电路230。
存储单元阵列210可以包括多个存储体BK。在每个存储体BK中，耦接到多个字线(未示出)和多个位线(未示出)的多个存储单元(未示出)可以以阵列的形式布置。
刷新控制电路230可以通过在随机时间根据激活命令ACT采样激活地址来提供用于目标刷新操作的目标地址TADD。刷新控制电路230可以通过基于内部地址IADD中包括的存储体地址而在周期性间隔内对每个存储体的目标刷新命令TREF的输入次数进行计数来确定每个存储体的行锤击风险级别。当正常刷新命令REF被输入时，刷新控制电路230可以根据所确定的每个存储体的行锤击风险级别来执行隐藏刷新操作。即，通过在正常刷新周期期间额外执行用于防止行锤击现象的隐藏刷新操作，半导体存储器件200可以控制每个存储体的目标刷新周期(频率或速率)。半导体存储器件200的详细配置将在图3至图9中描述。
如上所述，根据本发明的实施方式的存储器系统10可以通过在周期性间隔内对从存储器控制器100提供的目标刷新命令TREF的输入次数进行计数来确定每个存储体的行锤击风险级别，并通过根据所确定的每个存储体的行锤击风险级别在正常刷新周期期间执行隐藏刷新操作来调整每个存储体的目标刷新周期。因此，存储器系统10可以通过缩短在设定的单位时间内具有相对较大的目标刷新命令TREF的输入次数的存储体的目标刷新周期来降低行锤击发生的可能性，而通过延长在设定的单位时间内具有相对较少的目标刷新命令TREF的输入次数的存储体的目标刷新周期来降低功耗。
图2是示出图1中所示的存储器控制器100的详细框图。在图2中，为了着重于实施方式的特性，另外的配置(例如，主机接口110和存储器接口150)已被省略。
参照图2，处理器120可以通过主机接口110从主机接收请求REQ。处理器120可以生成与请求REQ相对应的激活命令ACT和激活地址ACT_ADD。
刷新控制模块130可以基于从处理器120提供的激活命令ACT生成正常刷新命令REF和目标刷新命令TREF。刷新控制模块130可以在激活命令ACT的输入次数达到特定数量时发出目标刷新命令TREF或正常刷新命令REF。
详细地，刷新控制模块130可以包括命令计数器132和计数器分析器134。
命令计数器132可以通过对激活命令ACT的输入进行计数来生成计数值。当激活命令ACT的输入达到特定值时，命令计数器132可以重置计数值。
当计数值达到特定值时，计数器分析器134可以以定期间隔发出设定数量的正常刷新命令REF。计数器分析器134可以在发出设定数量的正常刷新命令REF之后发出目标刷新命令TREF。例如，每当计数值达到10时，计数器分析器134可以在发出4096个正常刷新命令REF之后发出至少一个目标刷新命令TREF。
命令/地址生成模块140可以通过调度从处理器120提供的激活命令ACT和激活地址ACT_ADD以及从刷新控制模块130提供的正常刷新命令REF和目标刷新命令TREF来生成命令/地址信号C/A。命令/地址生成模块140可以将激活地址ACT_ADD连同激活命令ACT一起输出作为命令/地址信号C/A，以及提供正常刷新命令REF或目标刷新命令TREF连同包括存储体信息的存储体地址一起作为命令/地址信号C/A。
图3是示出根据本发明的实施方式的图1中所示的半导体存储器件200的详细框图。图3示出了半导体存储器件200包括存储单元阵列210中的第一至第八存储体BK0至BK7。
参照图3，存储器件200可以包括存储单元阵列210、行控制电路212、时钟缓冲器221、命令/地址(CA)缓冲器222、命令解码器223、地址解码器224、地址锁存器225以及刷新控制电路230。
存储单元阵列210可以包括第一至第八存储体BK0至BK7。在第一至第八存储体BK0至BK7的每一个中，耦接到字线WL和位线的存储单元MC可以以阵列的形式布置。存储体BK0至BK7的数量或存储单元MC的数量可以根据半导体存储器件200的容量来确定。
时钟缓冲器221可以从存储器控制器100接收时钟CK。时钟缓冲器221可以通过缓冲时钟CK来生成内部时钟CLK。根据实施方式，存储器控制器100可以以差分方式将系统时钟CK_t和CK_c传送到半导体存储器件200，并且半导体存储器件200可以包括分别接收差分时钟CK_t和CK_c的时钟缓冲器。
CA缓冲器222可以基于时钟CK从存储器控制器100接收命令/地址信号C/A。CA缓冲器222可基于时钟CK对命令/地址信号C/A进行采样并输出内部命令ICMD和内部地址IADD。因此，半导体存储器件200可以与时钟CK同步。
命令解码器223可以对从CA缓冲器222输出的内部命令ICMD进行解码以生成激活命令ACT、预充电命令PCG、正常刷新命令REF和目标刷新命令TREF。尽管未示出，但是命令解码器223可以通过对内部命令ICMD进行解码来另外生成读取命令RD、写入命令WT和模式寄存器命令MRS等。
地址解码器224可以通过对内部地址IADD进行解码来生成存储体地址BA<0:3>。存储体地址BA<0:3>可用于指定第一至第八存储体BK0至BK7。根据实施方式，存储体地址BA<0:3>的某个比特位可用于选择第一至第八存储体BK0至BK7全部。尽管未示出，地址解码器224可通过对内部地址IADD进行解码来生成行地址和列地址，并将地址提供给行控制电路212和列控制电路(未示出)。
地址锁存器225可以根据激活命令ACT锁存内部地址IADD以提供激活地址ADD_ACT。即，地址锁存器225可以提供随激活命令ACT输入的内部地址IADD作为激活地址ADD_ACT。
刷新控制电路230可以通过基于存储体地址BA<0:3>而在周期性间隔内对每个存储体的目标刷新命令TREF的输入次数进行计数来确定每个存储体的行锤击风险级别。当正常刷新命令REF被输入时，刷新控制电路230可以根据所确定的每个存储体的行锤击风险级别来执行隐藏刷新操作。刷新控制电路230可以响应于正常刷新命令REF控制第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7的激活，使得第一至第八存储体BK0至BK7中的每一个具有对应于所确定的行锤击风险级别的目标刷新周期(频率或速率)。此外，刷新控制电路230可通过根据激活命令ACT在随机时间采样激活地址ADD_ACT来存储多个样本地址ADD_SAM0至ADD_SAMn，并提供根据目标刷新命令TREF或第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7来从样本地址ADD_SAM0至ADD_SAMn中选择的至少一个样本地址作为目标地址TADD。
详细地，刷新控制电路230可以包括刷新计数电路232、风险分析电路234、存储体控制电路236、刷新解码器237和地址储存电路238。
刷新计数电路232可根据振荡信号OSC而被初始化，并通过基于存储体地址BA<0:3>对每个存储体的目标刷新命令TREF的输入次数进行计数来生成分别对应于第一至第八存储体BK0至BK7的第一至第八存储体计数信号CNT_BK0至CNT_BK7。振荡信号OSC可以以给定周期被使能，因此刷新计数电路232可以在给定间隔内对每个存储体的目标刷新命令TREF的输入次数进行计数，该给定间隔根据振荡信号OSC也是周期性的。
风险分析电路234可根据第一至第八存储体计数信号CNT_BK0至CNT_BK7而针对第一至第八存储体BK0至BK7中的每一个存储体分析行锤击风险，并生成第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7，其中每一个周期控制信号具有根据分析结果确定的激活区间。风险分析电路234可与振荡信号OSC同步地操作。例如，随着存储体计数信号的值增大，风险分析电路234可以将对应的存储体分析为易遭遇行锤击风险的存储体，并相比于参考区间来调整相应的周期控制信号的激活区间增大。相反，随着存储体计数信号的值减小，风险分析电路234可以将对应的存储体分析为抗行锤击风险的存储体，并相比于参考区间来调整相应的周期控制信号的激活区间减小。
详细地，风险分析电路234可以包括等级分析电路2342和周期控制电路2344。
等级分析电路2342可根据振荡信号OSC锁存第一至第八存储体计数信号CNT_BK0至CNT_BK7，并通过根据锁存的存储体计数信号CNT_BK0至CNT_BK7将第一至第八存储体BK0至BK7中的每一个存储体的行锤击风险划分为多个等级中的一个等级来输出第一至第八存储体等级信号GRADE_BK0至GRADE_BK7。
周期控制电路2344可以生成第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7，其中每一个周期控制信号具有根据第一至第八存储体等级信号GRADE_BK0至GRADE_BK7确定的激活区间。第一至第八存储体等级信号GRADE_BK0至GRADE_BK7可分别对应于第一至第八存储体BK0至BK7，并且第一至第八存储体等级信号GRADE_BK0至GRADE_BK7中的每一个可用作用于控制相应的存储体的目标刷新周期的信号。
当正常刷新命令REF被输入时，存储体控制电路236可以根据存储体地址BA<0:3>和第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7输出第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7。存储体控制电路236可以在根据第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7控制第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7的激活的同时输出第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7，使得在正常刷新周期期间执行隐藏刷新操作。结果，存储体控制电路236可以调整每个存储体的目标刷新周期。
刷新解码器237可以通过根据目标刷新命令TREF对存储体地址BA<0:3>进行解码来生成分别对应于第一至第八存储体BK0至BK7的第一至第八目标刷新存储体信号TREF_BK0至TREF_BK7。例如，当用于指定第二存储体BK1的存储体地址BA<0:3>被输入时，刷新解码器237可以生成对应于第二存储体BK1的第二目标刷新存储体信号TREF_BK1。
地址储存电路238可以通过在随机时间锁存激活地址ADD_ACT来生成样本地址ADD_SAM0至ADD_SAMn，并输出根据第一至第八目标刷新存储体信号TREF_BK0至TREF_BK7或第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7来从样本地址ADD_SAM0至ADD_SAMn中选择的至少一个作为目标地址TADD。
详细地，地址储存电路238可以包括随机信号生成器2382和锁存电路2384。
随机信号生成器2382可根据随机使能的随机信号RDS和激活命令ACT生成采样信号SAM_EN。随机信号生成器2382可以包括基于伪随机二进制序列(PRBS)的随机图案生成器(random pattern generator)，或基于线性反馈移位寄存器(LFSR)的随机图案生成器。当激活命令ACT被输入并且随机信号RDS被使能时，随机信号生成器2382可以使能采样信号SAM_EN。
锁存电路2384可以包括分别对应于第一至第八存储体BK0至BK7的第一至第八锁存器LAT_B0至LAT_B7。当采样信号SAM_EN被使能时，第一至第八锁存器LAT_B0至LAT_B7中的每一个锁存器可以将激活地址ADD_ACT存储为样本地址ADD_SAM0至ADD_SAM7中的相应的样本地址。第一至第八锁存器LAT_B0至LAT_B7中的每一个锁存器可以当对应的目标刷新存储体信号和对应的隐藏刷新存储体信号中的任何信号被使能时输出相应的样本地址作为目标地址TADD。例如，当第一目标刷新存储体信号TREF_BK0和第一隐藏刷新存储体信号SR_BK0中的任何信号被使能时，第一锁存器LAT_B0可以输出其中存储的样本地址ADD_SAM0作为目标地址TADD。根据实施方式，第一至第八锁存器LAT_B0至LAT_B7中的每一个可以被实现为存储多个样本地址。
行控制电路212可以在激活命令ACT被激活时激活与内部地址IADD对应的字线WL，并且在预充电命令PCG被激活时对激活的字线WL进行预充电。为了选择在正常刷新操作期间要刷新的字线，可以额外提供用于生成根据正常刷新命令REF顺次增大的计数地址的刷新计数器(未示出)。行控制电路212可以根据正常刷新命令REF执行顺次刷新与计数地址对应的多个字线WL的正常刷新操作。
行控制电路212可以根据目标刷新命令TREF来执行刷新与目标地址TADD对应的字线WL的一个或更多个相邻字线的目标刷新操作。根据一个实施方式，行控制电路212可以根据从刷新解码器237提供的第一至第八目标刷新存储体信号TREF_BK0至TREF_BK7，而不是目标刷新命令TREF，来执行刷新与目标地址TADD对应的字线WL的一个或更多个相邻字线的目标刷新操作。此外，行控制电路212可以根据第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7来执行刷新与目标地址TADD对应的字线WL的一个或更多个相邻字线的隐藏刷新操作。综上所述，行控制电路212可根据第一至第八目标刷新存储体信号TREF_BK0至TREF_BK7(或目标刷新命令TREF)、或第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7来选择第一至第八存储体BK0至BK7中的至少一个，并刷新与目标地址TADD对应的字线WL的一个或更多个相邻字线。
为了降低功耗，存储器件200不会在每次正常刷新命令REF输入时执行正常刷新操作，而是确保间隔以便即使输入正常刷新命令REF也跳过正常刷新操作。根据本发明的实施方式，在正常刷新周期期间，存储器件200可以根据第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7选择第一至第八存储体BK0至BK7中的一个，并执行刷新与目标地址TADD对应的字线WL的一个或更多个相邻字线的隐藏刷新操作。
在下文中，将参照图4至图10描述刷新控制电路230的详细结构。
图4是示出根据本发明的实施方式的图3中所示的刷新计数电路232的详细电路图。
参照图4，刷新计数电路232可以包括存储体解码器310、刷新组合器320和第一至第八子计数器C0至C7。
存储体解码器310可以通过对存储体地址BA<0:3>进行解码来生成用于分别指定第一至第八存储体BK0至BK7的第一至第八存储体分配信号BK_HIT0至BK_HIT7。例如，当用于指定第二存储体BK1的存储体地址BA<0:3>被输入时，存储体解码器310可以激活第二存储体分配信号BK_HIT1。
刷新组合器320可以根据目标刷新命令TREF而输出第一至第八存储体分配信号BK_HIT0至BK_HIT7作为第一至第八存储体信号BK_T0至BK_T7。刷新组合器320可以通过用于对目标刷新命令TREF与第一至第八存储体分配信号BK_HIT0至BK_HIT7分别执行逻辑与操作的多个与(AND)门来实现。
第一至第八子计数器C0至C7可分别对应于第一至第八存储体BK0至BK7。第一至第八子计数器C0至C7中的每一个子计数器可以当第一至第八存储体信号BK_T0至BK_T7中的相应的存储体信号被使能时将其计数值增大+1，由此输出第一至第八存储体计数信号CNT_BK0至CNT_BK7。第一至第八子计数器C0至C7可响应于振荡信号OSC而被初始化。例如，当第一至第八子计数器C0至C7中的每一个计数器由4比特位计数器组成时，第一至第八子计数器C0至C7可以输出第一至第八存储体计数信号CNT_BK0至CNT_BK7，其中每一个存储体计数信号具有从0到15的计数值。
通过上述配置，刷新计数电路232可根据振荡信号OSC进行初始化，并通过基于存储体地址BA<0:3>而对每个存储体的目标刷新命令TREF的输入次数进行计数来生成分别对应于第一至第八存储体BK0至BK7的第一至第八存储体计数信号CNT_BK0至CNT_BK7。
图5是用于描述根据本发明的实施方式的图3中所示的等级分析电路2342的操作的表格。
参照图5，通过将16个存储体计数信号CNT_BK#<0:3>中的每一个存储体计数信号映射到分别由8个存储体等级信号GRADE_BK#<0:2>表示的8个等级中的一个等级，等级分析电路2342可以输出第一至第八存储体等级信号GRADE_BK#<0:2>(其中0≤#≤7)，即GRADE_BK0<0:2>至GRADE_BK7<0:2>。根据实施方式，每个存储体的行锤击风险可以由对应于该存储体的存储体等级信号GRADE_BK#<0:2>表示。此时，第一至第八存储体等级信号GRADE_BK0<0:2>至GRADE_BK7<0:2>中的每一个可由3比特位组成，用于将第一至第八存储体BK0至BK7指定为第一至第八等级中的一个等级。
例如，当第一存储体计数信号CNT_BK0<0:3>为“0000”(CASE 1)或“0001”(CASE2)时，等级分析电路2342可输出“000”的第一存储体等级信号GRADE_BK0<0:2>作为对第一存储体BK0的行锤击风险分析的结果。当第一存储体计数信号CNT_BK0<0:3>为“0010”(CASE3)或“0011”(CASE 4)时，等级分析电路2342可输出“001”的第一存储体等级信号GRADE_BK0<0:2>作为对第一存储体BK0的行锤击风险分析的结果。这样，当第一存储体计数信号CNT_BK0<0:3>为“1110”(CASE 15)或“1111”(CASE16)时，等级分析电路2342可输出“111”的第一存储体等级信号GRADE_BK0<0:2>作为第一存储体BK0的行锤击风险分析的结果。
如上所述，随着第一至第八存储体计数信号CNT_BK0至CNT_BK7中的每一个存储体计数信号的计数值增大，等级分析电路2342可将相应的存储体分析为易遭遇行锤击风险的存储体，并因此通过将相应的存储体分配给更高的等级来输出第一至第八存储体等级信号GRADE_BK0至GRADE_BK7。
图6是示出根据本发明的实施方式的图3中所示的刷新计数电路232和等级分析电路2342的操作的操作波形图。图6示出了与第一和第二存储体BK0和BK1相关的操作。
参照图6，当振荡信号OSC被使能时，等级分析电路2342可以锁存第一和第二存储体计数信号CNT_BK0和CNT_BK1。等级分析电路2342可以通过根据锁存的存储体计数信号CNT_BK0和CNT_BK1将第一和第二存储体BK0和BK1中的每一个存储体的行锤击风险划分为第一至第八等级中的一个等级来输出第一和第二存储体等级信号GRADE_BK0和GRADE_BK1。例如，如图5中所述，当锁存的第一存储体计数信号CNT_BK0为“1111”(CASE 16)时，等级分析电路2342通过将第一存储体BK0确定为第八等级来输出“111”的第一存储体等级信号GRADE_BK0。当锁存的第二存储体计数信号CNT_BK1为“0111”(CASE 8)时，等级分析电路2342通过将第二存储体BK1确定为第四等级来输出“011”的第二存储体等级信号GRADE_BK1。
此外，当振荡信号OSC被使能时，刷新计数电路232可根据振荡信号OSC而被初始化，并通过基于存储体地址BA<0:3>而对每个存储体的目标刷新命令TREF的输入次数进行计数来生成第一和第二存储体计数信号CNT_BK0和CNT_BK1。例如，当用于指定第一存储体BK0的存储体地址BA<0:3>被输入时，刷新计数电路232根据目标刷新命令TREF而将第一存储体计数信号CNT_BK0的计数值增大+1。作为参考，当用于指定所有存储体的存储体地址BA<0:3>被输入时，刷新计数电路232根据目标刷新命令TREF而将第一至第八存储体计数信号CNT_BK0至CNT_BK7每个的计数值增大+1。
图7是示出根据本发明的实施方式的图3中所示的周期控制电路2344的详细框图。
参照图7，周期控制电路2344可以包括公共信号生成器410和第一至第八周期调整器420_0至420_7。
公共信号生成器410可以生成至少一个具有特定周期的公共信号COM_S。根据实施方式，公共信号生成器410可以基于振荡信号OSC生成公共信号COM_S。
第一至第八周期调整器420_0至420_7可分别对应于第一至第八存储体BK0至BK7。第一至第八周期调整器420_0到420_7可以通过分别限定第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7的激活区间来输出第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7。第一至第八周期调整器420_0至420_7中的每一个可通过根据第一至第八存储体等级信号GRADE_BK0至GRADE_BK7中的相应的存储体级信号调整公共信号COM_S的激活区间来限定第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7的相应的周期控制信号的激活区间。第一至第八周期调整器420_0至420_7中的每一个周期调整器随着第一至第八存储体等级信号GRADE_BK0至GRADE_BK7中的相应的存储体等级信号的值增大(即对应的等级更高)而可以将公共信号COM_S的激活区间调整为长于参考区间。例如，当第一存储体等级信号GRADE_BK0是“000”时，第一周期调整器420_0可以调整公共信号COM_S的激活区间与参考区间相同。当第一存储体等级信号GRADE_BK0是“111”时，第一周期调整器420_0可以调整公共信号COM_S的激活区间比参考区间长以被最大化。
通过上述配置，周期控制电路2344可以生成激活区间按照第一至第八存储体等级信号GRADE_BK0至GRADE_BK7来被调整的第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7。
图8是示出根据本发明的实施方式的图3中所示的存储体控制电路236的详细框图。图9是示出根据本发明的实施方式的图8中所示的输出控制电路2364的详细电路图。
参照图8，存储体控制电路236可以包括隐藏刷新解码器2362和输出控制电路2364。
隐藏刷新解码器2362可以通过根据正常刷新命令REF而对存储体地址BA<0:3>进行解码来生成分别对应于第一至第八存储体BK0至BK7的第一至第八隐藏刷新信号HREF_BK0至HREF_BK7。例如，当用于指定第二存储体BK1的存储体地址BA<0:3>被输入时，隐藏刷新解码器2362可以激活与第二存储体BK1对应的第二隐藏刷新信号HREF_BK1。
输出控制电路2364可以根据第一至第八隐藏刷新信号HREF_BK0至HREF_BK7和第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7生成第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7。当相应的隐藏刷新信号和相应的周期控制信号二者都被使能时，输出控制电路2364可以激活相应的隐藏刷新存储体信号。参照图9，输出控制电路2364可以包括第一至第八与门236_AD1至236_AD8，用于对第一至第八隐藏刷新信号HREF_BK0至HREF_BK7和第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7分别执行逻辑与运算。
通过上述配置，当正常刷新命令REF被输入时，存储体控制电路236可以根据存储体地址BA<0:3>和第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7输出第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7。
图10是用于描述根据本发明的实施方式的调整每个存储体的目标刷新周期的方法的时序图。图10示出了与第一至第三存储体BK0至BK2相关的操作。在图10中，示出了其中正常刷新操作响应于每四个正常刷新命令REF的输入而被执行以节省功率的示例。
参照图10，当振荡信号OSC被使能时，等级分析电路2342可通过根据第一至第三存储体计数信号CNT_BK0至CNT_BK2而将第一至第三存储体BK0至BK2中的每一个存储体的行锤击风险确定为等级中的一个等级来输出第一至第三存储体等级信号GRADE_BK0至GRADE_BK2。例如，等级分析电路2342可以将第一存储体BK0分析为第一等级以生成“000”的第一存储体等级信号GRADE_BK0，将第二存储体BK1分析为第四等级以生成“011”的第二存储体等级信号GRADE_BK1，并且将第三存储体BK2分析为第八等级以生成“111”的第三存储体等级信号GRADE_BK2。
周期控制电路2344可以根据“000”的第一存储体等级信号GRADE_BK0来生成激活区间被设定为缺省值(即，参考区间)的第一周期控制信号SR_EN_BK0。周期控制电路2344可以根据“011”的第二存储体等级信号GRADE_BK1来生成激活区间比第一周期控制信号SR_EN_BK0的激活区间长的第二周期控制信号SR_EN_BK1。周期控制电路2344可以根据“111”的第三存储体等级信号GRADE_BK2来生成激活区间比第二周期控制信号SR_EN_BK1的激活区间长的第三周期控制信号SR_EN_BK2。即，周期控制电路2344可以将第三周期控制信号SR_EN_BK2的激活区间调整为最长，而将第一周期控制信号SR_EN_BK0的激活区间调整为最短。结果，周期控制电路2344可以生成第一至第三周期控制信号SR_EN_BK0至SR_EN_BK2，使得第一至第三存储体等级信号GRADE_BK0至GRADE_BK2的值越大则第一至第三周期控制信号SR_EN_BK0至SR_EN_BK2的激活区间越长。
当正常刷新命令REF被输入时，存储体控制电路236可以根据第一至第三周期控制信号SR_EN_BK0至SR_EN_BK2输出第一至第三隐藏刷新存储体信号SR_BK0至SR_BK2。因此，存储体控制电路236可以在正常刷新周期期间输出第一至第三隐藏刷新存储体信号SR_BK0至SR_BK2以执行隐藏刷新操作，同时根据第一至第三周期控制信号SR_EN_BK0至SR_EN_BK2控制第一至第三隐藏刷新存储体信号SR_BK0至SR_BK2的激活。结果，易遭遇行锤击风险的第三存储体BK2的目标刷新周期(速率)变得较短，而抗行锤击风险的第一存储体BK0的目标刷新周期(速率)变得较长。
如上所述，根据实施方式的存储器件200可以通过在周期性间隔内对每个存储体的目标刷新命令TREF的输入次数进行计数来确定每个存储体的行锤击风险级别。存储器件200可以根据所确定的每个存储体的行锤击风险级别和正常刷新命令REF来执行隐藏刷新操作。也就是说，通过在正常刷新周期期间针对防止行锤击现象而额外执行隐藏刷新操作，可以调整每个存储体的目标刷新周期，从而提高目标刷新效率。
图11是示出根据本发明的实施方式的图1中所示的存储器件200的详细框图。图12是用于描述根据本发明的实施方式的图11中所示的等级分析电路2542的操作的表格。
参照图11，存储器件200可以包括存储单元阵列210、行控制电路212、时钟缓冲器221、命令/地址(CA)缓冲器222、命令解码器223、地址解码器224、地址锁存器225以及刷新控制电路230'。
图11的存储单元阵列210、行控制电路212、时钟缓冲器221、CA缓冲器222、命令解码器223、地址解码器224和地址锁存器225可以具有与图3的配置基本相同的配置。
刷新控制电路230'可以通过基于存储体地址BA<0:3>而在周期性间隔内对每个存储体的目标刷新命令TREF的输入次数进行计数来确定每个存储体的行锤击风险级别。当正常刷新命令REF被输入时，刷新控制电路230'可以根据所确定的每个存储体的行锤击风险级别和热信息TEMP执行隐藏刷新操作。刷新控制电路230'可以响应于正常刷新命令REF而控制第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7的激活，使得第一至第八存储体BK0至BK7中的每一个具有对应于确定的行锤击风险级别和热信息TEMP的目标刷新周期(频率或速率)。此外，刷新控制电路230'可以通过根据激活命令ACT在随机时间采样激活地址ADD_ACT来存储多个样本地址ADD_SAM0至ADD_SAMn，并且提供根据目标刷新命令TREF或第一至第八隐藏刷新存储体信号SR_BK0至SR_BK7来从样本地址ADD_SAM0至ADD_SAMn中选择的至少一个作为目标地址TADD。
详细地，刷新控制电路230'可以包括刷新计数电路232、风险分析电路254、存储体控制电路236、刷新解码器237和地址储存电路238。图11的刷新计数电路232、存储体控制电路236、刷新解码器237和地址储存电路238可以具有与图3的配置基本相同的配置。
风险分析电路254可根据第一至第八存储体计数信号CNT_BK0至CNT_BK7分析第一至第八存储体BK0至BK7中的每一个存储体的行锤击风险，并生成第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7，其中每一个周期控制信号具有根据分析的结果和热信息TEMP而确定的激活区间。风险分析电路254可以与振荡信号OSC同步地操作。例如，随着存储体计数信号的值增大或由热信息TEMP指示的温度降低，风险分析电路254可以将相应的存储体分析为易遭遇行锤击风险的存储体，并与参考区间相比调整相应的周期控制信号的激活区间增大。相反，随着存储体计数信号的值减小或由热信息TEMP指示的温度升高，风险分析电路254可将相应的存储体分析为抗行锤击风险的存储体，并与参考区间相比调整相应的周期控制信号的激活区间减小。
详细地，风险分析电路254可以包括等级分析电路2542、周期控制电路2544和热传感器2546。图11的周期控制电路2544可以具有与图3的配置基本相同的配置。
热传感器2546可以通过测量存储器件200的操作温度来生成热信息TEMP。存储器件200可以包括一个或更多个寄存器(例如，模式寄存器)以存储由热传感器2546测量的热信息TEMP。
等级分析电路2542可根据振荡信号OSC来锁存第一至第八存储体计数信号CNT_BK0至CNT_BK7，并通过根据锁存的存储体计数信号CNT_BK0至CNT_BK7和从热传感器2546提供的热信息TEMP将第一至第八存储体BK0至BK7中的每一个存储体的行锤击风险划分为多个等级中的一个等级来输出第一至第八存储体等级信号GRADE_BK0至GRADE_BK7。
参照图12，等级分析电路2542可以通过根据均由4比特位组成的第一至第八存储体计数信号CNT_BK0<0:3>至CNT_BK7<0:3>将第一至第八存储体BK0至BK7中的每一个存储体的行锤击风险确定为第一至第八等级中的一个等级来输出均由3比特位组成的第一至第八初始存储体等级信号PRE_GRADE_BK0<0:2>至PRE_GRADE_BK7<0:2>。此外，等级分析电路2542可根据热信息TEMP来重新限定第一至第八初始存储体等级信号PRE_GRADE_BK0<0:2>至PRE_GRADE_BK7<0:2>以输出第一至第八存储体等级信号GRADE_BK0<0:2>至GRADE_BK7<0:2>。
当热信息TEMP指示的温度高于参考温度(例如，室温)时，等级分析电路2542可以输出第一至第八初始存储体等级信号PRE_GRADE_BK0<0:2>至PRE_GRADE_BK7<0:2>作为第一至第八存储体等级信号GRADE_BK0<0:2>至GRADE_BK7<0:2>。相反，当由热信息TEMP指示的温度低于或等于参考温度时，等级分析电路2542可以通过将第一至第八初始存储体等级信号PRE_GRADE_BK0<0:2>至PRE_GRADE_BK7<0:2>的值增大+1来输出第一至第八存储体等级信号GRADE_BK0<0:2>至GRADE_BK7<0:2>。例如，当由热信息TEMP指示的温度低于参考温度时，即使第一初始存储体等级信号PRE_GRADE_BK0<0:2>是“000”，等级分析电路2542仍可以输出“001”的存储体等级信号GRADE_BK0<0:2>。
返回参照图11，周期控制电路2544可以生成第一至第八周期控制信号SR_EN_BK0至SR_EN_BK7，其中每一个周期控制信号具有根据第一至第八存储体等级信号GRADE_BK0至GRADE_BK7来确定的激活区间。
如上所述，根据一个实施方式的存储器件200可以通过在周期性间隔内对每个存储体的目标刷新命令TREF的输入次数进行计数来确定每个存储体的行锤击风险级别。存储器件200可以考虑所确定的每个存储体的行锤击风险级别和热信息TEMP两者，来执行隐藏刷新操作。通常，存储器件的操作温度越低，行锤击风险越大，因此需要进行调整，使得温度越低而目标刷新周期(即刷新速率)越高。当从存储器件外部的存储器控制器接收温度信息时，发送和接收命令和数据来接收温度信息需要时间，使得难以接收当前准确的温度信息。根据本发明的一个实施方式，功耗和性能的改善可以通过直接在存储器件内获取温度信息来控制目标刷新周期而都被实现。
已经在附图和说明书中描述了本公开的各实施方式。尽管本文使用了特定的术语，但这些术语仅用于描述本公开的实施方式。因此，本公开不限于上述实施方式并且在本公开的实质和范围内可以进行许多变型。本领域技术人员应当清楚，除了本文公开的实施方式之外，还可以在本公开的技术范围的基础上进行各种修改。实施方式可以组合以形成额外的实施方式
应注意，尽管已经结合实施方式描述了本公开的技术实质，但这仅出于说明目的，不应解释为限制。本领域普通技术人员应当理解，在不脱离本公开和所附权利要求的技术实质的情况下，可以对其进行各种改变。
例如，对于上述实施方式中作为示例提供的逻辑门和晶体管，可以根据输入信号的极性实施不同的位置和类型。

Claims (22)

1.一种存储器系统，包括：
存储器控制器，适于：
当激活命令的输入次数达到特定数量时，生成正常刷新命令和目标刷新命令，以及
提供所述激活命令、所述正常刷新命令、所述目标刷新命令和地址；以及
存储器件，包括多个存储体并适于：
响应于所述目标刷新命令，对至少一个存储体的一个或更多个字线执行目标刷新操作，
通过在周期性间隔内基于所述地址而对每个存储体的目标刷新命令的输入次数进行计数来确定每个存储体的行锤击风险级别，以及
响应于所述正常刷新命令，执行与每个存储体的行锤击风险级别相对应的隐藏刷新操作。
2.如权利要求1所述的存储器系统，其中，所述存储器控制器包括：
命令计数器，适于通过对所述激活命令的输入次数进行计数来生成计数值；以及
计数器分析器，适于：在所述计数值达到特定值时，在按定期间隔发出设定数量的所述正常刷新命令之后，发出所述目标刷新命令。
3.如权利要求1所述的存储器系统，其中，所述存储器件包括：
刷新计数电路，其根据振荡信号而被初始化，并适于通过基于所述地址中包括的存储体地址对每个存储体的目标刷新命令的输入次数进行计数来生成多个存储体计数信号；
风险分析电路，适于：根据所述存储体计数信号来分析每个存储体的行锤击风险，并生成多个周期控制信号，每个周期控制信号具有根据所述分析的结果而确定的激活区间；
存储体控制电路，适于：在所述正常刷新命令被输入时，根据所述存储体地址和所述周期控制信号来输出多个隐藏刷新存储体信号；
刷新解码器，适于通过根据所述目标刷新命令而对所述存储体地址解码来生成多个目标刷新存储体信号；以及
行控制电路，适于：根据所述隐藏刷新存储体信号或所述目标刷新存储体信号来选择至少一个存储体，以及根据目标地址来刷新所选择的存储体的一个或更多个字线。
4.如权利要求3所述的存储器系统，其中，所述存储器件还包括：
地址锁存器，适于：响应于所述激活命令，锁存所述地址以提供激活地址；以及
地址储存电路，适于：通过在随机时间锁存所述激活地址来生成多个样本地址，以及输出根据所述目标刷新存储体信号或所述隐藏刷新存储体信号而从所述样本地址中选择的至少一个样本地址作为所述目标地址。
5.如权利要求3所述的存储器系统，其中，所述刷新计数电路包括：
存储体解码器，适于通过对所述存储体地址进行解码来生成多个存储体分配信号；
刷新组合器，适于根据所述目标刷新命令来输出所述多个存储体分配信号作为多个存储体信号；以及
多个子计数器，分别对应于所述存储体，根据所述振荡信号而被初始化，并且每个子计数器适于：在相应的存储体信号被使能时，通过增大相应的计数值而输出所述多个存储体计数信号中的相应的存储体计数信号。
6.如权利要求3所述的存储器系统，其中，所述风险分析电路包括：
等级分析电路，适于：根据所述振荡信号来锁存所述存储体计数信号，以及通过基于对每个存储体的行锤击风险的分析而将每个锁存的存储体计数信号映射到由多个存储体等级信号分别表示的多个等级中的一个等级来输出所述多个存储体等级信号；以及
周期控制电路，适于：生成所述周期控制信号，每个所述周期控制信号具有根据所述存储体等级信号而确定的激活区间。
7.如权利要求6所述的存储器系统，其中，所述周期控制电路包括：
公共信号生成器，适于生成至少一个公共信号；以及
多个周期调整器，适于：
通过根据所述多个存储体等级信号中的相应的存储体等级信号调整所述公共信号的激活区间来限定相应的周期控制信号的激活区间，以及
分别输出对应于所述存储体并具有所限定的激活区间的周期控制信号。
8.如权利要求6所述的存储器系统，其中，所述周期控制电路通过以下方式生成所述周期控制信号：
随着相应的所述存储体等级信号的值增大，将相应的所述周期控制信号的激活区间调整为比参考区间长，以及
随着相应的所述存储体等级信号的值减小，将相应的所述周期控制信号的激活区间调整为比所述参考区间短。
9.如权利要求3所述的存储器系统，
其中，所述存储器件还包括热传感器，所述热传感器适于通过测量所述存储器件的操作温度来生成热信息，以及
其中，所述风险分析电路适于根据所述存储体计数信号和所述热信息来生成所述周期控制信号。
10.如权利要求3所述的存储器系统，其中，所述存储体控制电路包括：
隐藏刷新解码器，适于通过根据所述正常刷新命令而对所述存储体地址进行解码来生成多个隐藏刷新信号；以及
输出控制电路，适于根据所述隐藏刷新信号和所述周期控制信号来生成所述隐藏刷新存储体信号。
11.一种半导体存储器件，包括：
多个存储体；
刷新控制电路，适于：
通过在周期性间隔内基于存储体地址而对每个存储体的目标刷新命令的输入次数进行计数来确定每个存储体的行锤击风险级别，
响应于正常刷新命令，生成与每个存储体的行锤击风险级别相对应的多个隐藏刷新存储体信号，
响应于激活命令，通过对激活地址进行采样来存储多个样本地址，以及
提供响应于所述目标刷新命令或所述隐藏刷新存储体信号而从所述样本地址中选择的至少一个样本地址作为目标地址；以及
行控制电路，适于：
响应于所述目标刷新命令或所述隐藏刷新存储体信号而选择至少一个存储体，以及
根据所述目标地址来刷新所选择的存储体的一个或更多个字线。
12.如权利要求11所述的半导体存储器件，还包括：地址锁存器，所述地址锁存器适于响应于所述激活命令而对地址进行锁存以提供所述激活地址。
13.如权利要求11所述的半导体存储器件，其中，所述刷新控制电路包括：
刷新计数电路，根据振荡信号而初始化，并适于通过基于所述存储体地址对每个存储体的目标刷新命令的输入次数进行计数来生成多个存储体计数信号；
风险分析电路，适于：基于对每个存储体的行锤击风险级别的确定，生成多个周期控制信号，每个周期控制信号具有根据所述存储体计数信号而确定的激活区间；
存储体控制电路，适于：在所述正常刷新命令被输入时，根据所述存储体地址和所述周期控制信号来生成所述多个隐藏刷新存储体信号；以及
地址储存电路，适于：通过在随机时间锁存所述激活地址来生成所述样本地址，以及输出根据所述目标刷新命令或所述隐藏刷新存储体信号而从所述样本地址中选择的至少一个样本地址作为所述目标地址。
14.如权利要求13所述的半导体存储器件，其中，所述刷新计数电路包括：
存储体解码器，适于通过对所述存储体地址进行解码来生成多个存储体分配信号；
刷新组合器，适于根据所述目标刷新命令来输出所述多个存储体分配信号作为多个存储体信号；以及
多个子计数器，分别对应于所述存储体，根据所述振荡信号而被初始化，并且每个子计数器适于：在相应的存储体信号被使能时，通过增大相应的计数值而输出所述多个存储体计数信号中的相应的存储体计数信号。
15.如权利要求13所述的半导体存储器件，其中，所述风险分析电路包括：
等级分析电路，适于：根据所述振荡信号来锁存所述存储体计数信号，以及通过将每个锁存的存储体计数信号映射到由多个存储体等级信号分别表示的多个等级中的一个等级来输出所述多个存储体等级信号；以及
周期控制电路，适于：生成所述周期控制信号，每个所述周期控制信号具有根据所述存储体等级信号而确定的激活区间。
16.如权利要求15所述的半导体存储器件，其中，所述周期控制电路包括：
公共信号生成器，适于生成至少一个公共信号；以及
多个周期调整器，适于：
通过根据所述多个存储体等级信号中的相应的存储体等级信号调整所述公共信号的激活区间来限定相应的周期控制信号的激活区间，以及
分别输出对应于所述存储体并具有所限定的激活区间的周期控制信号。
17.如权利要求15所述的半导体存储器件，其中，所述周期控制电路通过以下方式生成所述周期控制信号：
随着相应的所述存储体等级信号的值增大，将相应的所述周期控制信号的激活区间调整为比参考区间长，以及
随着相应的所述存储体等级信号的值减小，将相应的所述周期控制信号的激活区间调整为比所述参考区间短。
18.如权利要求13所述的半导体存储器件，其中，所述风险分析电路包括：
热传感器，适于通过测量所述半导体存储器件的操作温度来生成热信息；
等级分析电路，适于：根据所述振荡信号来锁存所述存储体计数信号，以及通过基于至少所述热信息而将每个锁存的存储体计数信号映射到由多个存储体等级信号分别表示的多个等级中的一个等级来输出所述多个存储体等级信号；以及
周期控制电路，适于：生成所述周期控制信号，每个所述周期控制信号具有根据所述存储体等级信号而确定的激活区间。
19.如权利要求13所述的半导体存储器件，其中，所述存储体控制电路包括：
隐藏刷新解码器，适于通过根据所述正常刷新命令而对所述存储体地址进行解码来生成多个隐藏刷新信号；以及
输出控制电路，适于根据所述隐藏刷新信号和所述周期控制信号来生成所述隐藏刷新存储体信号。
20.如权利要求13所述的半导体存储器件，其中，所述地址储存电路包括：
随机信号生成器，适于根据随机信号和所述激活命令来生成采样信号；以及
锁存电路，适于：根据所述采样信号来存储所述激活地址作为所述样本地址，以及输出根据所述目标刷新命令或所述隐藏刷新存储体信号的所选择的样本地址作为所述目标地址。
21.一种存储器件的操作方法，所述操作方法包括：
对存储体重复正常刷新操作，所述正常刷新操作是响应于多个正常刷新命令而被执行的；以及
通过以下方式而根据每个目标地址对所述存储体重复隐藏刷新操作：
基于在周期性间隔内对所述存储体重复目标刷新操作的次数来限定周期性激活区间；
在所述周期性激活区间期间，响应于每个所述正常刷新命令，生成周期性隐藏刷新信号；以及
响应于所述周期性隐藏刷新信号而从激活地址中选择所述目标地址。
22.如权利要求21所述的操作方法，其中，限定所述周期性激活区间包括：
随着所述次数变大而增大所述周期性激活区间；以及
随着所述次数变小而减小所述周期性激活区间。
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