JPWO2002082454A1 - 半導体記憶装置 - Google Patents
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Abstract
スタンバイモードにおいてセルフリフレッシュ動作に伴う消費電流を有効に低減することが可能な半導体記憶装置を提供すること。スタンバイモードでのリフレッシュ動作において、リフレッシュコントロール回路８Ｂの制御の下、第１に、ビット線上に現れるデータ信号を増幅するために設けられたセンスアンプ７０Ａ〜７０Ｄの電流駆動能力が抑制され、第２に、ワード線ＷＬの選択期間を規定するロウイネーブル信号ＲＥのパルス幅が拡張され、第３に、パルス幅が拡張された前記ロウイネーブル信号ＲＥに基づき複数のワード線が並列的に活性化される。これにより、リフレッシュ動作に関連する回路系の動作の頻度が減少し、消費電流が抑制される。
Description
技術分野
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を母体として構成された疑似ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの非同期式の半導体記憶装置に関し、特にスタンバイモードでのリフレッシュ技術に関する。
背景技術
従来、ＤＲＡＭを母体としながら、あたかもＳＲＡＭとして取り扱いが可能なように構成された半導体記憶装置として疑似ＳＲＡＭが知られている。この疑似ＳＲＡＭは、外部から見れば完全な非同期式のメモリである。この疑似ＳＲＡＭの場合、ＤＲＡＭを母体としているため、記憶データを定期的にリフレッシュする必要がある。
以下、リフレッシュ回路に着目して、ＤＲＡＭを母体として構成された非同期式の半導体記憶装置の従来例を説明する。
図１６に、この種の非同期式の半導体記憶装置として、発明者らが国際公開番号ＷＯ０１／４１１４９Ａ１に開示した半導体記憶装置（第１の従来技術）である。同図において、アドレスＡＤＤは、外部から与えられる信号であって、後述するメモリセルアレイの行を指定するための行アドレスと、列を指定するための列アドレスを含んでいる。
アドレス入力系１は、アドレスＡＤＤをラッチして内部アドレスＬＡＤＤとして出力するものである。アドレス遷移検出回路（ＡＴＤ）２は、内部アドレスＬＡＤＤの変化を検出してワンショットパルス信号ＳＡＴＤを出力するものである。アドレスマルチプレクサ（ＭＵＸ）３は、内部アドレスＬＡＤＤまたは後述のリフレッシュアドレスＲＡＤＤの何れかをアドレスＭＡＤＤとして出力するものである。
ロウデコーダ６０は、アドレスＭＡＤＤをデコードしてメモリセルアレイ７０の行を選択するものである。メモリセルアレイ７０は、汎用のＤＲＡＭと同様のメモリセルを行列状に配列して構成される。センスアンプ７１は、リード動作時にビット線上のデータ信号を増幅するものである。カラムデコーダ７２は、メモリセルアレイ７０の列を選択するものである。なお、センスアンプ７１に付随するようにして、ビット線のプリチャージ回路（図示なし）が配置されている。
リフレッシュタイマー回路８Ｇは、リフレッシュの時間間隔を計時するものである。リフレッシュコントロール回路８Ｈは、一連のリフレッシュ動作を制御するものであり、外部からのアクセスに付随してリフレッシュ動作のタイミングを制御するためのリフレッシュ制御信号ＲＥＦＡと、セルフリフレッシュ動作のタイミングを制御するために使用されるリフレッシュ制御信号ＲＥＦＢとを生成する。
リフレッシュアドレス発生回路８Ｊは、リフレッシュ動作で使用されるアドレス（以下、「リフレッシュアドレス」と称す）ＲＡＤＤを生成するものである。内部パルス発生回路１０は、ロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャージイネーブル信号ＰＥ、およびカラムイネーブル信号ＣＥ等を生成するものである。
なお、上述の回路以外に、リード動作やライト動作を制御するための回路系、メモリセルアレイの基板電位を発生するための回路系、メモリセルアレイに対してデータのリード・ライトを行うための回路系等が設けられている。
次に、図１７に示すタイミングチャートを参照しながら、図１６に示す従来技術に係る半導体記憶装置のリフレッシュ動作を説明する。ここで、図１７（ａ）は、リードモードでのリフレッシュ動作のタイミング波形を示し、図１７（ｂ）は、スタンバイモードでのリフレッシュ動作のタイミング波形を示す。
Ａ．リードモードでのリフレッシュ動作
この半導体記憶装置は、リードモードにおいては、その仕様上、同一サイクル内でリフレッシュ動作とリード動作とを順に行う。
即ち、アドレス入力系１は、アドレスＡＤＤとして外部から与えられるアドレスＡ０をラッチし、これを内部アドレスＬＡＤＤとして出力する。アドレス遷移検出回路２は、この内部アドレスＬＡＤＤの変化を検出してワンショットパルス信号ＳＡＴＤを出力する。
リフレッシュコントロール回路８Ｈは、ワンショットパルス信号ＳＡＴＤを受けて、リフレッシュ動作を起動する。リフレッシュ動作が起動されると、リフレッシュアドレス発生回路８Ｊは、リフレッシュアドレスＲＡＤＤとしてリフレッシュ行アドレスＲ０を生成して出力する。アドレスマルチプレクサ３は、リフレッシュコントロール回路８Ｈの制御の下、リフレッシュアドレスＲＡＤＤ（即ちリフレッシュ行アドレスＲ０）をアドレスＭＡＤＤとしてロウデコーダ６０に出力する。
一方、内部パルス発生回路１０は、リフレッシュコントロール回路８Ｈからリフレッシュ制御信号ＲＥＦＢを入力してロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥを出力する。ロウデコーダ６０は、アドレスＭＡＤＤとロウイネーブル信号ＲＥとを入力し、リフレッシュアドレスＲ０で特定されるワード線をロウイネーブル信号ＲＥで規定される所定の期間にわたって選択する。これにより、メモリセルアレイ７０内のビット線上には、選択されたワード線に接続されたメモリセルのデータ信号が現れ、センスアンプ７１は、このデータ信号を増幅してメモリセルに書き戻す。これにより、リフレッシュ行アドレスＲ０で特定される１行分のメモリセルのデータがリフレッシュされる。以後、各サイクルにおいて、リフレッシュアドレス発生回路８Ｊが順次発生するリフレッシュアドレスで特定される行についてリフレッシュが行われる。
ここで、リフレッシュ行アドレスＲ０で特定される行についてリフレッシュ動作が終了すると、この後、同一のサイクル内でリード動作が行われる。即ち、内部アドレスＬＡＤＤで特定されるワード線が選択され、このワード線に接続されるメモリセルからデータが読み出される。具体的には、アドレスマルチプレクサ３は、アドレス入力系１から出力される内部アドレスＬＡＤＤをアドレスＭＡＤＤとしてロウデコーダ６０に出力する。ロウデコーダ６０は、アドレスＭＡＤＤとして入力した行アドレスＸ０で特定されるワード線を選択する。この後、センスアンプ７１は、メモリセルアレイ７０内のビット線上に現れたデータ信号を増幅し、メモリセルに記憶されたデータが外部に読み出される。
なお、上述したようにリードモードでは、外部から与えられるアドレスの変化をアドレス遷移検出回路（ＡＴＤ）２で検出してリフレッシュおよびリード動作が起動される。リフレッシュコントロール回路８Ｈは、外部から最後にアクセス要求があったとき、すなわちアドレス遷移検出回路（ＡＴＤ）２が最後にアドレス変化を検出してからの経過時間を計時し、それが所定のリフレッシュ時間を超えた場合には、外部からアクセス要求がなくても、セルフリフレッシュ動作を起動させる。
Ｂ．スタンバイモードでのリフレッシュ動作
スタンバイモードでは、アドレス遷移検出回路（ＡＴＤ）２でのアドレス遷移の検出が停止され、たとえアドレス変化があってもリード動作は行われず、セルフリフレッシュ動作のみが行われる。具体的には、スタンバイモードになると、リフレッシュタイマー回路８Ｇは、セルフリフレッシュ動作を行うべき時間間隔を計時する。リフレッシュコントロール回路８Ｈは、リフレッシュタイマー回路８Ｇにより計時して得られるタイミングで、リフレッシュアドレスＲＡＤＤとしてリフレッシュ行アドレスＲ０をリフレッシュアドレス発生回路８Ｊに生成させる。アドレスマルチプレクサ３は、リフレッシュアドレスＲＡＤＤとしてリフレッシュ行アドレスＲ０を入力し、これをアドレスＭＡＤＤとしてロウデコーダ６０に出力する。
一方、リフレッシュコントロール回路８Ｈは、リフレッシュ制御信号ＲＥＦＢを出力し、適切なタイミングで内部パルス発生回路１０にロウイネーブル信号ＲＥを発生させる。ロウデコーダ６０は、アドレスマルチプレクサ３からアドレスＭＡＤＤとしてリフレッシュ行アドレスＲ０を入力すると共に、ロウイネーブル信号ＲＥで規定されるタイミングで、リフレッシュ行アドレスＲ０により特定されるワード線を所定の期間にわたって選択する。この後、選択されたワード線に接続されるメモリセルのデータが、上述のリードモードと同様にセンスアンプにより増幅されてメモリセルに書き戻される。以後、スタンバイモードにおいて、リフレッシュタイマー回路８Ｇが発生するタイミングに従い、リフレッシュアドレス発生回路８Ｊが順次発生するリフレッシュアドレスで特定される行について１本づつリフレッシュが行われる。
上述した従来の半導体記憶装置（第１の従来技術）は、外部からのアクセスとセルフリフレッシュを調整する回路を設けることにより、アクセスモードでもセルフリフレッシュを行い、外部からはリフレッシュに対して何ら考慮を払わなくとも非同期式のＳＲＡＭと同様に取り扱うことのできる半導体記憶装置であるが、読み書き動作を行うアクセス時には、外部からリフレッシュタイミングを与える外部リフレッシュを行い、スタンバイモードではセルフリフレッシュを行う。このような半導体記憶装置に対し従来から様々な提案が行われている。
例えば、特開平１−１５９８９３号（第２の従来技術）には、外部リフレッシュ時のリフレッシュ周期より、セルフリフレッシュ時のリフレッシュ周期を長くすることにより、セルフリフレッシュ時の消費電力を減らすことが記載されている。
更に、特開平４−２５９９８６号（第３の従来技術）には、電源電圧が高いときより低いときにメモリセルの保持能力が低下するため、電源電圧の変動に伴って自動的にセルフリフレッシュサイクルを設定する周期設定回路を設けることにより、セルフリフレッシュ周期を低電源電圧では短くし、高電源電圧では長くする半導体記憶装置が記載されている。
ところで、スタンバイモードでは、その仕様上、消費電流が厳しく制限されており、特に携帯端末などの用途においては小さな消費電流が望まれる。しかしながら、上述の従来技術によれば、スタンバイモードでは、アクティブモードでのリフレッシュ動作と同様に、１回のリフレッシュ動作（１行分のリフレッシュ動作）において１本のワード線が選択されるようになっている。このため、１行分をリフレッシュする度にリフレッシュ動作に関わる回路系の全てが動作することとなり、リフレッシュ動作に伴う消費電流を有効に低減できないという問題がある。
また、リフレッシュサイクルを延長すれば、リフレッシュ動作に関わる回路系の動作頻度が減少するので、この種の消費電流を抑制することは可能である。しかし、上述の第１の従来技術によれば、メモリセルのデータを保障する一定の時間内に全ワード線を順番に選択して全行についてリフレッシュ動作を行う必要上、１回のリフレッシュ動作に要する時間が制限される。このため、リフレッシュサイクルを有効に延長することができず、消費電流を有効に低減することができないという問題がある。
本発明は、上記事情に鑑みてなされたもので、スタンバイモードにおいてセルフリフレッシュ動作に伴う消費電流を有効に低減することが可能な半導体記憶装置を提供することを目的とする。
発明の開示
上記課題を解決するため、本発明は以下の構成を有する。
本発明の半導体記憶装置は、記憶の保持にリフレッシュが必要な複数のメモリセルを有し、外部からメモリセルへのデータの読み書きを禁止するスタンバイモードと、外部からメモリセルへのデータの読み書きを可能にするアクティブモードとを備えた半導体記憶装置であって、前記アクティブモードでは第１の周期でセルフリフレッシュを行い、前記スタンバイモードでは、前記第１の周期より長い第２の周期でセルフリフレッシュを行うようリフレッシュパルスを出力するルフリフレッシュタイマ回路を含んでいる。上記構成によれば、アクティブモードにおいてセルフリフレッシュに要するセルフリフレッシュ電流より、スタンバイモードではさらにセルフリフレッシュに要する電流を低減することができる。
更に本発明の半導体記憶装置は、上記セルフリフレッシュタイマ回路を、スタンバイモードからアクティブモードに切り替わってからリフレッシュ周期が第２の周期から第１の周期に変わる時間より、アクティブモードからスタンバイモードに切り替わってからリフレッシュ周期が第１の周期から第２の周期に変わる時間のほうを平均すると長くするセルフリフレッシュタイマ回路とすることができる。上記構成によれば、アクティブモードとスタンバイモードとが頻繁に切り替わるような場合でも、メモリセルに記憶された内容が消失したりすることがない。
また、本発明の他の態様による半導体記憶装置は、リフレッシュ動作を自発的に行うように構成された非同期式の半導体記憶装置であって、スタンバイモードでのリフレッシュ動作において、ビット線上に現れるデータ信号を増幅するために設けられたセンスアンプの電流駆動能力を抑制し、ワード線の選択期間を規定するパルス信号のパルス幅を拡張し、パルス幅が拡張された前記パルス信号に基づき複数のワード線を並列的に活性化するための制御系（例えば後述するリフレッシュタイマー８Ａ、リフレッシュコントロール回路８Ｂ、リフレッシュアドレス発生回路８Ｃ、セレクタ９、内部パルス発生回路１０、ゲート回路４等からなる回路系に相当する構成要素）を備えたことを特徴とする。
前記制御系は、動作モードがスタンバイモードからアクティブモードに切り替わる際にそれまでのリフレッシュ動作が中断されたとき、この中断されたリフレッシュ動作においてリフレッシュの対象とされていた行アドレスで指定されるワード線について、その後のアクティブモードにおいてリフレッシュし直すことを特徴とする。
前記制御系は、動作モードがアクティブモードからスタンバイモードに切り替わったとき、前記動作モードの切り替わりを検出して、前記アクティブモードでリフレッシュの対象とすべき行アドレスで指定されるワード線を含む複数のワード線を並列的に活性化させることを特徴とする。
前記制御系は、動作モードがアクティブモードからスタンバイモードに切り替わったとき、前記スタンバイモードでの新たなリフレッシュサイクルが到来するまで、前記アクティブモードにおけるリフレッシュ動作を継続させることを特徴とする。
前記制御系は、前記パルス信号として、少なくとも前記センスアンプを活性化するために必要とされるパルス幅を有する信号を発生させることを特徴とする。
前記制御系は、リフレッシュ対象のメモリセルに記憶されたデータが回復する限度において、前記センスアンプの電流駆動能力を小さく抑制すると共に前記パルス信号のパルス幅を拡張することを特徴とする。
この発明にかかる半導体記憶装置のリフレッシュ方法は、リフレッシュ動作を自発的に行うように構成された非同期式の半導体記憶装置のリフレッシュ方法であって、（ａ）スタンバイモードでのリフレッシュ動作において、ビット線上に現れるデータ信号を増幅するために設けられたセンスアンプの電流駆動能力を抑制し、（ｂ）ワード線の選択期間を規定するパルス信号のパルス幅を拡張し、（ｃ）パルス幅が拡張された前記パルス信号に基づき複数のワード線を並列的に活性化することを特徴とする。
さらに本発明の別の形態にかかる半導体記憶装置のリフレッシュ方法は、リフレッシュ動作を自発的に行うようにした非同期式半導体記憶装置のリフレッシュ方法であって、メモリセルへのデータの読み書きを禁止するスタンバイモードと、前記メモリセルへのデータの読み書きを可能とするアクティブモードとを設け、スタンバイモードでのセルフリフレッシュ周期をアクティブモードでのセルフリフレッシュ周期より長くする。かかるリフレッシュ方法によれば、アクティブモードで要するセルフリフレッシュ電流よりスタンバイモードではさらにセルフリフレッシュ電流を低減することができる。
発明を実施するための最良の形態
以下、図面を参照して、この発明の実施の形態を説明する。
＜実施の形態１＞
まず、この発明の実施の形態１を説明する。この実施の形態１に係る半導体記憶装置は、ＤＲＡＭ（ダイナック・ランダム・アクセス・メモリ）と同じメモリセルを用いながら、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）と同様の仕様で動作するいわゆる疑似ＳＲＡＭであって、外部から入力されたアドレスやチップセレクト信号の変化を検出して内部でパルス信号を生成し、このパルス信号をトリガーとしてリフレッシュ動作およびリード・ライト動作を同一サイクル内で順次行うように構成されたものである。なお、この発明において、「リード・ライト動作」は、「リード動作」または「ライト動作」の何れかを意味するものとする。
図１に、この実施の形態に係る半導体記憶装置の全体構成を示す。
同図において、アドレスＡＤＤは、外部からこの半導体記憶装置に与えられる信号であって、ｎ（ｎ；自然数）ビットの行アドレスと、ｍ（ｍ；自然数）ビットの列アドレスとを含む。このアドレスＡＤＤの他、外部から与えられる信号としては、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥなどの制御信号がある。
なお、チップセレクト信号／ＣＳは、半導体記憶装置の動作状態を制御するための最上位の制御信号であって、Ｈレベルの場合に半導体記憶装置をスタンバイモードとし、Ｌレベルの場合にアクティブモード（リードモードまたはライトモード）とする信号である。ライトイネーブル信号／ＷＥは、リードモードとライトモードとを切り替えるための制御信号であり、アウトプットイネーブル信号／ＯＥは、データを外部に出力するためのバッファ回路の出力状態（インピーダンス状態）を制御するための制御信号である。
アドレス入力系１は、外部から与えられるアドレスＡＤＤを当該半導体記憶装置の内部に取り込むためのものであって、このアドレスを内部アドレスＬＡＤＤとして所定の期間にわたってラッチする機能を有している。ここで、内部アドレスＬＡＤＤのｎビットの行アドレスは、下位側２ビットの内部行アドレスＬＡＤＤＸ１、および上位側（ｎ−２）ビットの内部行アドレスＬＡＤＤＸ２として出力され、ｍビットの列アドレスは、ｍビットの内部列アドレスＬＡＤＤＹとしてそのまま出力される。
また、このアドレス入力系１には、アドレスＡＤＤをラッチするためのトリガーとしてラッチ信号ＬＣが供給される。このラッチ信号ＬＣは、後述するアドレス遷移検出回路によりアドレスの遷移（変化）を検出して生成されるものであって、リフレッシュ動作の後のリード動作を行う際に活性化される。これにより、リード動作の期間中、外部から指定されたアドレスＡＤＤがアドレス入力系１にラッチされ、動作ノイズの影響を受けることなく安定的に内部で保持される。
アドレス遷移検出回路（ＡＴＤ；Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）２は、チップセレクト信号／ＣＳが活性状態（Ｌレベル）にある場合に、内部アドレスＬＡＤＤの遷移を検出し、アドレス変化検出信号ＳＡＴＤとして正のワンショットパルスを出力するものである。また、このアドレス遷移検出回路２は、チップセレクト信号／ＣＳがＨレベルからＬレベルに遷移したとき、即ち動作モードがスタンバイモードからアクティブモードに切り替わったときにも正のワンショットパルスを出力する。なお、内部アドレスＬＡＤＤの遷移の検出はアドレスＡＤＤの各ビット信号について行われ、何れかのビット信号が遷移すると、アドレス変化検出信号ＳＡＴＤが出力されるようになっている。
アドレスマルチプレクサ（ＭＵＸ）３Ａは、後述するメモリセルアレイの行を選択する上でデコードの対象とすべき行アドレスの上位側の（ｎ−２）ビットを選択するためのものである。具体的には、リフレッシュ制御信号ＲＥＦＢがＨレベルである場合、アドレスマルチプレクサ３Ａは、アドレス変化検出信号ＳＡＴＤの立ち上がりから予め決められた時間が経過した後に、内部アドレスＬＡＤＤＸ２を選択してアドレスＭＡＤＤＸ２として出力する。また、リフレッシュ制御信号ＲＥＦＢがＬレベルである場合には、アドレス変化検出信号ＳＡＴＤの立ち下がりから予め決められた時間が経過した後に、リフレッシュアドレスＲＡＤＤＸ２を選択し、これをアドレスＭＡＤＤＸ２として出力する。
アドレスマルチプレクサ（ＭＵＸ）３Ｂは、同じく後述するメモリセルアレイの行を選択する上でデコードの対象とすべき行アドレスの下位側の２ビットを選択するためのものである。上述のマルチプレクサ３Ａと同様にアドレス変化検出信号ＳＡＴＤおよびリフレッシュ制御信号ＲＥＦＢに基づき、内部アドレスＬＡＤＤＸ１またはリフレッシュアドレスＲＡＤＤＸ１を適切なタイミングで選択し、これを２ビットのアドレスＭＡＤＤＸ１として出力する。この実施の形態では、アドレスＭＡＤＤＸ１の各ビットの論理値は相補信号により表現される。
ゲート回路４は、チップセレクト信号／ＣＳがＨレベルのとき、マルチプレクサ３Ｂから出力されたアドレスＭＡＤＤＸ１の各ビットを表わす相補信号を同一の信号レベルに縮退させるためのものである。これにより、ゲート回路４の出力信号が供給されるプリデコーダ５Ｂは、本来、アドレスＭＡＤＤＸ１の２ビット信号により択一的に選択されるべき４行分のワード線を同時に選択させる。
プリデコーダ５Ａは、上位側のアドレスＭＡＤＤＸ２をプリデコードして、４行を単位としてワード線を選択するための信号を生成するものである。プリデコーダ５Ｂは、下位側のアドレスＭＡＤＤＸ１をプリデコードしてワード線を選択するための信号を生成する。
ロウデコーダ６は、上述のプリデコーダ５Ａ，５Ｂから出力される信号の組み合わせを入力する４つの論理積ゲート６Ａ〜６Ｄを繰り返し単位として構成される。このロウデコーダ６は、後述する内部パルス発生回路１０から出力されるロウイネーブル信号ＲＥがＨレベルの場合に、プリデコーダ５Ａ，５Ｂから出力される信号をデコードして後述するメモリセルアレイ内のワード線を駆動する。
ここで、上述のマルチプレクサ３Ａ，３Ｂとプリデコーダ５Ａ，５Ｂとロウデコーダ６からなるアドレス回路系は、この実施の形態に係る半導体記憶装置の一つ目の特徴部をなし、アクティブモードではアドレスＭＡＤＤＸ１，ＭＡＤＤＸ２で特定される１本のワード線を選択し、スタンバイモードではアドレスＭＡＤＤＸ２で特定される４本のワード線を並列的に選択する。
なお、ワード線のＨレベルは、図示しないブースト電源から供給される昇圧電位で規定される。
メモリセルアレイ７は、汎用のＤＲＡＭと同様に、データ記憶用のキャパシタを含むメモリセル（１キャパシタ・１トランジスタ型）を行列状に配列して構成され、その行方向および列方向にそれぞれワード線およびビット線（またはビット線対）が配線されており、これらワード線とビット線との所定の交差部にメモリセルが配置されている。この実施の形態では、このメモリセルアレイ７は４つのサブブロック７Ａ〜７Ｄに分割されている。ただし、メモリセルアレイの分割形式はこの例に限定されない。
ここで、図１では省略してあるが、ロウデコーダ６は、各サブブロック内の行数分だけ設けられている。即ち、各サブブロック内の行数分の複数のロウデコーダ６が設けられている。この複数のロウデコーダ６の何れか１つがプリデコーダ５Ａにより択一的に選択され、各ロウデコーダ内の論理積ゲート６Ａ〜６Ｄがプリデコーダ５Ｂにより選択される。また、ロウデコーダ６の論理積ゲート６Ａ〜６Ｄは、それぞれサブブロック７Ａ〜７Ｄ内の行（ワード線）を選択するように割り付けられている。例えば、図示されたロウデコーダ６内の論理積ゲート６Ａが、サブブロック７Ａ内の或る行を選択するものとすれば、図示しない他のロウデコーダ内の論理積ゲート６Ａが、同一のサブブロック７Ａ内の他の行を選択するように割り付けられている。
サブブロック７Ａ〜７Ｄには、センスアンプ７０Ａ〜７０Ｄと、図示しないカラムスイッチおよびプリチャージ回路が配置されている。センスアンプ７０Ａ〜７０Ｄは、後述の内部パルス発生回路から出力されるセンスアンプイネーブル信号ＳＥにより活性制御されてデータの増幅を行うものである。具体的には、センスアンプイネーブル信号ＳＥがＨレベルにある場合、リード動作時にビット線の電位を増幅してバスに出力し、ライト動作時にはバスに供給された書き込みデータをメモリセルに書き込む。このセンスアンプは、リフレッシュ動作においては、メモリセルに記憶されたデータを回復させるために使用される。
センスアンプ７０Ａ〜７０Ｄとその制御系は、この実施の形態に係る半導体記憶装置の二つ目の特徴部をなし、スタンバイモードではアクティブモードに比較して電流駆動能力が小さく抑制される。具体的には、このセンスアンプは、交差結合された二つのインバータからなるフリップフロップを主体とするラッチ型のアンプであって、このフリップフロップの１対の安定ノードに１対のビット線が接続されている。この実施の形態では、動作モードに応じてアンプ内のフリップフロップを構成するインバータの電流駆動能力を制御する。この電流駆動能力の制御方法としては、フリップフロップを構成するインバータそのものの電流駆動能力を切り替える方法と、このインバータに給電する回路系の電流駆動能力を切り替える方法とがある。何れの方法であっても、並列接続された複数のトランジスタを選択的に導通させることにより、電流駆動能力を切り替えている。
リフレッシュタイマー８Ａは、リフレッシュの時間間隔を計時するものであり、アクティブモードで使用される基本クロック信号ＣＫ０と、スタンバイモードで使用されるリフレッシュ制御信号ＲＥＦ４を出力する。
リフレッシュコントロール回路８Ｂは、上述のアドレス遷移検出回路２から出力されるアドレス変化検出信号ＳＡＴＤ等に基づきセルフリフレッシュ動作に関する一連の制御を行うものである。例えば、リフレッシュコントロール回路８Ｂは、外部から最後にアクセス要求があってからの経過時間が所定のリフレッシュ時間を越えた場合にセルフリフレッシュ動作を起動させる。そのために、アドレス変化検出信号ＳＡＴＤとして正のパルスが出力される度にリフレッシュタイマー８Ａをリセットして計時を再開させる。
また、リフレッシュコントロール回路８Ｂは、リフレッシュ動作のタイミングを制御するためのリフレッシュ制御信号ＲＥＦＡとリフレッシュ制御信号ＲＥＦＢを発生する。ここで、リフレッシュ制御信号ＲＥＦＡは、外部からのアクセスによるリード・ライト動作に付随してリフレッシュを行うか否かを制御するための信号であって、この信号がＨレベルであれば、アドレスの切り替わりに同期してリフレッシュ動作が行われる。また、リフレッシュ制御信号ＲＥＦＢは、スタンバイモードおよびアクティブモードにおいてセルフリフレッシュ動作を起動するために使用される信号であり、このリフレッシュ制御信号ＲＥＦＢとして負のワンショットパルスが発生された場合にリフレッシュ動作が起動される。
リフレッシュアドレス発生回路８Ｃは、リフレッシュ動作においてメモリセルアレイの行（ワード線）を選択するためのリフレッシュ行アドレスＲＡＤＤＸを生成するものであり、カウンタを主体として構成される。セレクタ９は、動作モードに応じてリフレッシュ制御信号ＲＥＦＢまたはリフレッシュ制御信号ＲＥＦ４を選択するものである。内部パルス発生回路１０は、セレクタ９により選択された信号とリフレッシュ制御信号ＲＥＦＡを入力し、ロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャージイネーブル信号ＰＥ、およびカラムイネーブル信号ＣＥを発生するものである。
ここで、ロウイネーブル信号ＲＥは、ロウデコーダ６の動作タイミングを規定するパルス信号であって、そのパルス幅は、リフレッシュ動作でのワード線の選択期間を規定する。このロウイネーブル信号ＲＥは、動作モードに応じて上述のリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢ，ＲＥＦ４の何れかをトリガーとして発生される。センスアンプイネーブル信号ＳＥは、センスアンプ７０Ａ〜７０Ｄの動作タイミングを規定する信号である。またプリチャージイネーブル信号ＰＥは、ビット線のプリチャージ回路（図示なし）の動作タイミングを規定する信号であり、カラムイネーブル信号ＣＥは、カラムデコーダの動作タイミングを規定する信号である。
上述のリフレッシュタイマー８Ａとリフレッシュコントロール回路８Ｂと内部パルス発生回路１０からなる回路系は、この実施の形態に係る半導体記憶装置の三つ目の特徴部をなすものであり、スタンバイモードでは４倍に延長されたリフレッシュサイクルでリフレッシュ動作を起動すると共に、ワード線の選択期間を規定するロウイネーブル信号ＲＥのパルス幅を拡張する機能を実現している。
上述した回路以外に、この半導体記憶装置には、リード動作やライト動作を制御するための回路系、メモリセルアレイの基板電位を発生するための回路系、外部との間でデータの入出力を行う回路系、等々が設けられている。
次に、図２に、上述のリフレッシュタイマー８Ａの構成例を示す。
同図において、基本タイマー８１は、リフレッシュ動作のタイミング上の基本となる基本クロック信号ＣＫ０を発生するものである。分周器８２は、基本クロック信号ＣＫ０を分周して、この基本クロック信号ＣＫ０の４倍の周期を有するクロック信号ＣＫ１を発生するものである。リフレッシュ制御信号発生部８３は、チップセレクト信号／ＣＳおよびクロック信号ＣＫ１をトリガーとしてリフレッシュ制御信号ＲＥＦ４を生成するものである。
ここで、リフレッシュ制御信号発生部８３は、インバータ８３１，８３５，８３６，８３７と、ｐ型電界効果トランジスタ８３２およびｎ型電界効果トランジスタ８３３，８３４と、論理積ゲート８３８とから構成される。インバータ８３１は、クロック信号ＣＫ１を反転させるものである。ｐ型電界効果トランジスタ８３２およびｎ型電界効果トランジスタ８３３，８３４は、否定的論理積ゲートとして機能する複合ゲート（符号なし）を構成する。この複合ゲートは、チップセレクト信号／ＣＳがＨレベルの場合に、クロック信号ＣＫ１の反転信号（インバータ８３１の出力信号）を入力するインバータとして機能し、チップセレクト信号／ＣＳがＬレベルの場合にはクロック信号ＣＫ１の反転信号を受けてＨレベルを出力する。
インバータ８３５，８３６は、上述の複合ゲートの出力信号を保持するためのフリップフロップを構成し、この複合ゲートの出力信号をインバータ８３５で受けてその反転信号を出力する。インバータ８３７および論理積ゲート８３８は、インバータ８３５の出力信号の立ち上がりエッジを検出するエッジ検出回路を構成し、インバータ８３７の遅延時間に応じたパルス幅を有するパルス信号をリフレッシュ制御信号ＲＥＦ４として発生する。
このように構成されたリフレッシュタイマー８Ａによれば、基本タイマー８１から出力される基本クロック信号ＣＫ０は、分周器８２によって４倍の周期を有するクロック信号ＣＫ１に変換される。ここで、チップセレクト信号／ＣＳがＨレベルの場合、ｐ型電界効果トランジスタ８３２およびｎ型電界効果トランジスタ８３３，８３４からなる複合ゲートはインバータとして機能するため、クロック信号ＣＫ１の反転信号がエッジ検出回路（インバータ８３７および論理積ゲート８３８）に与えられる。このエッジ検出回路は、インバータ８３５の出力信号の立ち上がりエッジ、即ちクロック信号ＣＫ１の立下りエッジを検出してリフレッシュ制御信号ＲＥＦ４を発生する。
結局、このリフレッシュタイマー８Ａによれば、基本タイマー８１が発生する基本クロック信号ＣＫ０と、この基本クロック信号ＣＫ０の４周期に１回の頻度で発生されるリフレッシュ制御信号ＲＥＦ４のパルス信号とが得られる。
次に、この実施の形態にかかる半導体記憶装置の動作について、リフレッシュ動作に着目して説明する。
この半導体記憶装置は、リフレッシュモードとして２種類のモードの設定が可能となっている。１つ目のモードは、セルフリフレッシュモードであり、内部のクロック（例えばリフレッシュ制御信号ＲＥＦＢ）に従ってリフレッシュ動作を自発的に行うモードである。この実施の形態に係るセルフリフレッシュモードによれば、スタンバイモードやアクティブモードなどの動作モードを問わず、外部から何ら関与する信号を要することなく、メモリセルに記憶されたデータを保持するための動作が内部で自動的に行われる。これにより、ユーザは、通常のＳＲＡＭと同様にリフレッシュを意識する必要がなくなる。
２つ目のモードは、リードサイクルまたはライトサイクルと同一サイクル内で、リード動作またはライト動作に付随してリフレッシュを行うモードであり、アドレスの切り替わりに同期してリフレッシュを行う。この実施の形態では、前者のセルフリフレッシュモードに着目して説明する。このセルフリフレッシュモードでは、セレクタ９は、リフレッシュ制御信号ＲＥＦＢを選択して内部パルス発生回路１０に供給するように設定される。
Ａ．リードモードでの動作
先ず、図３に示す波形図を参照しながら、アクティブモードの一種であるリードモードでの動作を説明する。
先ず、図３に示す時刻ｔ１において、アドレスＡＤＤは、それまでの値「Ａｎ−１」から「Ａｎ］に切り替わると、リードサイクルＴＲＤＣＹＣが開始する。時刻ｔ１変化したアドレスＡＤＤはアドレス入力系１に取り込まれ、スキュー期間ＴＳＫＥＷの経過後にアドレスＡＤＤの値Ａｎが確定する。
このとき、ラッチ信号ＬＣはＬレベルにあり、アドレス入力系１はスルー状態となっている。従って、外部からアドレス入力系１に取り込まれたアドレスＡＤＤは、内部アドレスＬＡＤＤとして随時出力される。ただし、このとき、内部アドレスＬＡＤＤＸ１，ＬＡＤＤＸ２の供給先であるマルチプレクサ３Ａ，３Ｂは、これを取り込む状態にはなく、この内部アドレスＬＡＤＤＸ２，ＬＡＤＤＸ１は、マルチプレクサ３Ａ，３Ｂの手前に留め置かれる。
一方、時刻ｔ１においてアドレスＡＤＤが切り替わって内部アドレスＬＡＤＤが遷移すると、アドレス遷移検出回路２がこの内部アドレスＬＡＤＤの遷移を検出してアドレス変化検出信号ＳＡＴＤを発生する。このアドレスＡＤＤが切り替わる時刻ｔ１から後述のリード動作が開始する時刻ｔ３までがリフレッシュ動作期間ＴＲＥＦとなる。このリフレッシュ動作期間ＴＲＥＦにおいて、リフレッシュコントロール回路８Ｂは、アドレス変化検出信号ＳＡＴＤを受けて、リフレッシュ動作を起動し、リフレッシュアドレス発生回路８ＣがリフレッシュアドレスＲＡＤＤを発生する。また、リフレッシュコントロール回路８Ｂは、セルフリフレッシュのタイミングを規定するリフレッシュ制御信号ＲＥＦＢを発生してセレクタ９に出力する。
この実施の形態では、最小のリードサイクルＴＲＤＣＹＣ内で１つのリフレッシュアドレスＲＡＤＤＸが発生するように、基本クロック信号ＣＫ０のサイクルが設定されているものとする。これにより、最も厳しいサイクルでリードを繰り返した場合に、各サイクルにおいて新たなリフレッシュアドレスが生成され、リフレッシュ動作が起動される。ただし、複数のリードサイクルにわたって同一のリフレッシュアドレスを発生するものとしてもよく、リフレッシュの抜けが生じない限度において、リフレッシュアドレスの発生サイクルをどのように設定してもよい。
次に、セレクタ９は、前述したように、リフレッシュ制御信号ＲＥＦＢを選択するように設定されているので、このリフレッシュ制御信号ＲＥＦＢは、セレクタ９を介してマルチプレクサ３Ａ，３Ｂと、内部パルス発生回路１０とに供給される。マルチプレクサ３Ａ，３Ｂは、リフレッシュ制御信号ＲＥＦＢを入力すると、リフレッシュアドレスＲＡＤＤＸ２，ＲＡＤＤＸ１をそれぞれ選択し、これを内部アドレスＭＡＤＤＸ２，ＭＡＤＤＸ１として出力する。内部アドレスＭＡＤＤＸ２はプリデコーダ５Ａに供給され、内部アドレスＭＡＤＤＸ１はゲート回路４を介してプリデコーダ５Ｂに供給される。
上述のマルチプレクサ３Ａ，３Ｂの動作と並行して、内部パルス発生回路１０は、セレクタ９により選択されたリフレッシュ制御信号ＲＥＦＢにより規定されるタイミングでロウイネーブル信号ＲＥを出力する。ロウイネーブル信号ＲＥを入力するプリデコーダ５Ａ，５Ｂは、マルチプレクサ側から供給された内部アドレスＭＡＤＤＸ１，ＭＡＤＤＸ２をプリデコードする。このとき、プリデコーダ５Ａ，５Ｂによりプリデコードされた信号は、ロウイネーブル信号ＲＥのパルス幅に相当する期間にわたり、ロウイネーブル信号ＲＥが活性化されたタイミングでプリデコーダ５Ａ，５Ｂからロウデコーダ６に出力される。
ロウデコーダ６は、プリデコーダ５Ａ，５Ｂから出力された信号をデコードして、サブブロック７Ａ〜７Ｄに属する全ワード線の中から１本のワード線ＷＬを選択的に駆動する。このワード線ＷＬは、アドレス変化検出信号ＳＡＴＤのスタートエッジを起点とする所定のタイミングで選択され、この選択されたワード線ＷＬに接続されるメモリセルからデータがビット線上に現れる。ワード線が選択されてから所定のタイミングでセンスアンプイネーブル信号ＳＥが活性化され、ビット線上のデータ信号がセンスアンプ７０Ａ〜７０Ｄにより増幅されて再びメモリセルに書き戻される。
以上により、値ＡｎのアドレスＡＤＤが指定されたリードサイクルＴＲＤＣＹＣ内でのリフレッシュ動作が終了する。
ここで、上述のリードモードにおけるリフレッシュ動作では、ワード線の選択期間を規定するロウイネーブル信号ＲＥのパルス幅は、リフレッシュ動作の後のリード動作を阻害しない範囲に制限される。このため、メモリセルから読み出されたデータ信号を書き戻すために使用されるセンスアンプの電流駆動能力は、パルス幅が制限されたロウイネーブル信号ＲＥで規定されるワード線の選択期間においてリフレッシュが確実に行われるように適切に設定される。
次に、上述のリフレッシュ動作の後、リード動作が行われる。即ち、図示しないラッチ制御回路は、アドレス検出信号ＳＡＴＤを入力し、リフレッシュ動作後の時刻ｔ３でラッチ信号ＬＣを活性化する。このラッチ信号ＬＣは、アドレス変化検出信号ＳＡＴＤのエンドエッジを起点とする所定のタイミングで活性化される。ラッチ信号ＬＣが活性化されてから次のサイクルが開始する時刻ｔ４までがリード動作期間ＴＲＥＡＤとなる。このリード動作期間ＴＲＥＡＤにおいて、アドレス入力系１は、ラッチ信号ＬＣに基づきアドレスＡＤＤをラッチし、これを内部アドレスＬＡＤＤとして出力する。このようにアドレスをラッチすることにより、動作ノイズによる誤動作が防止される。
内部アドレスＬＡＤＤに含まれる行アドレスは、内部行アドレスＬＡＤＤＸ１，ＬＡＤＤＸ２としてマルチプレクサ３Ａ，３Ｂに供給されると共に、その列アドレスは内部列アドレスＬＡＤＤＹとして図示しないカラムデコーダに供給される。マルチプレクサ３Ａ，３Ｂは、内部アドレスＬＡＤＤＸ２，ＬＡＤＤＸ１を選択し、これをプリデコーダ５Ａ，５Ｂに与える。以下、上述のリフレッシュ動作の場合と同様にロウデコーダ６が択一的にワード線を選択し、このワード線に接続されたメモリセルのデータがビット線上に読み出されてセンスアンプにより増幅される。このリード動作では、センスアンプにより増幅されたデータ信号は、メモリセルに書き戻されると共に、図示しない読み出し回路系を介してデータＤＡＴＡとして外部に出力される。
以上により、値ＡｎのアドレスＡＤＤが指定されたリードサイクルＴＲＤＣＹＣ内でのリード動作が終了する。
Ｂ．スタンバイモードでの動作
次に、スタンバイモードでの動作を説明する。スタンバイモードでは、以下の点でアクティブモードでのリフレッシュ動作とは異なった状態に回路の設定状態が制御される。
第１に、リフレッシュサイクルおよびワード線の選択期間が延長されるように、回路状態が設定される。具体的には、セレクタ９の回路状態が、リフレッシュ制御信号ＲＥＦ４を選択するように設定され、内部パルス発生回路１０が、リフレッシュ制御信号ＲＥＦ４に基づきパルス幅が拡張されたロウイネーブル信号ＲＥを発生するように設定される。
第２に、４本のワード線が並列的に選択されるように回路状態が設定される。具体的には、ゲート回路４の回路状態が、内部アドレスＭＡＤＤＸ１を縮退させてプリデコーダ５Ｂにより論理積ゲート６Ａ〜６Ｄが同時に選択されるように設定される。
第３に、センスアンプ７０Ａ〜７０Ｄの回路状態は、その電流駆動能力が抑制されるように設定される。具体的には、センスアンプ７０Ａ〜７０Ｄの電流駆動能力は、４本のワード線が同時に選択された場合のピーク電流がリードサイクルでのピーク電流以下であって、後述するリフレッシュサイクルＴＲＦＣＹＣでリフレッシュが正常に行われる限度において、可能な限り小さく設定される。
以下、図４に示す波形図を参照しながら詳細に説明する。ここでは、予めスタンバイモードに設定されている状態でセルフリフレッシュ動作を行う場合について説明する。
スタンバイモードでは、アドレス入力系１など、リフレッシュ動作に関連のない回路系が非活性状態に制御される。これにより、リフレッシュ動作以外の動作に伴う電流の発生を抑制する。リフレッシュコントロール回路８Ｂは、リフレッシュタイマー８Ａが発生する基本クロック信号ＣＫ０のサイクルでリフレッシュアドレス発生回路８ＣにリフレッシュアドレスＲＡＤＤＸを発生させる。即ち、上述のリードサイクルと同様にリフレッシュアドレスＲＡＤＤＸが発生される。
ここで、リフレッシュアドレス発生回路８Ｃは、上述のリードサイクルでのリフレッシュ動作と同様のサイクルでリフレッシュアドレスＲＡＤＤＸを発生するが、スタンバイモードでは、４本のワード線を並列に選択するため、この４本のワード線を選択するための下位側のリフレッシュアドレスＲＡＤＤＸ１は意味を持たない。従ってこの場合、リフレッシュアドレスＲＡＤＤＸとして有効な上位側のリフレッシュアドレスＲＡＤＤＸ２のみが上述のリードサイクルＴＲＤＣＹＣの４倍のサイクルＴＲＦＣＹＣで発生する。図４に示す例では、リフレッシュアドレスＲＡＤＤＸ（ＲＡＤＤＸ２）として値Ｒｎ−１，Ｒｎ，Ｒｎ＋１がサイクルＴＲＦＣＹＣごとに順次発生している。このリフレッシュアドレスＲＡＤＤＸはマルチプレクサ５Ａに供給される。
一方、リフレッシュタイマー８Ａは、上述のリフレッシュコントロール回路８Ｂに基本クロック信号ＣＫ０を出力すると共に、この基本クロック信号ＣＫ０の４倍のサイクルＴＲＦＣＹＣを有するリフレッシュ制御信号ＲＥＦ４を発生して内部パルス発生回路１０に出力する。内部パルス発生回路１０は、リフレッシュ制御信号ＲＥＦ４に基づき、パルス幅が拡張されたロウイネーブル信号ＲＥを出力する。このパルス幅は、リフレッシュアドレスＲＡＤＤＸとして値「Ｒｎ＋１」が発生される次のサイクルのリフレッシュ動作を阻害しない範囲で可能な限りながく設定される。
プリデコーダ５Ａは、パルス幅が拡張されたロウイネーブル信号ＲＥに基づき、内部アドレスＭＡＤＤＸ２（ＲＡＤＤＸ２）をプリデコードしてロウデコーダ６に供給する。これを受けたロウデコーダ６は、内部アドレスＭＡＤＤＸ２（ＲＡＤＤＸ２）で特定される４本のワード線を選択して駆動する。続いて、メモリセルからデータ信号がビット線上に出力されると、所定のタイミングでセンスアンプが活性化され、ビット線上のデータ信号が増幅されてメモリセルに書き戻される。以上により、スタンバイモードにおいて、１サイクルで４行分のワード線に対するリフレッシュ動作が行われる。以降、スタンバイモードが継続する限り、この半導体記憶装置の内部でリフレッシュサイクルＴＲＦＣＹＣが連続して実行され、複数のワード線を単位としたセルフリフレッシュが行われる。
Ｃ．スタンバイモードからアクティブモードに移行する際の動作
次に、図５に示す波形図を参照しながら、スタンバイモードからアクティブモードの一種であるリードモードに移行する際の動作を説明する。
上述したように、スタンバイモードでは、リフレッシュサイクルＴＲＦＣＹＣでセルフリフレッシュ動作が内部で定期的に行われている。ここで、この半導体記憶装置は非同期メモリであるから、例えばリフレッシュアドレスＲ１で指定される４本のワード線ＷＬが選択され、図５に示すように、リフレッシュ動作が行われている途中でチップセレクト信号／ＣＳがＬレベルになり、動作モードがスタンバイモードからリードモードに切り替わる場合がある。この場合、それまで選択状態にあった４本のワード線ＷＬが強制的に非選択状態とされ、この後のリードモードで外部から指定されるアドレスＡＤＤに基づき１本のワード線ＷＬが選択され、このワード線ＷＬに接続されたメモリセルからデータが読み出される。
ところで、それまで選択状態にあった４本のワード線ＷＬが非選択状態にされ、リフレッシュ動作が中止されると、これらのワード線ＷＬに接続されたメモリセルに書き戻されるべきデータ信号の電位ＶＢＬが規定の電位に達する前に、このデータ信号を増幅していたセンスアンプが非活性状態とされる。従って、それまでリフレッシュ対象とされていたワード線ＷＬに接続されたメモリセルのデータが不十分なままリフレッシュ動作が中止され、データが消失する危険がある。
そこで、リフレッシュ動作の途中で動作モードがリードモードに切り替わった場合、図６に示すように、リードモードの２番目のリードサイクル、即ちアドレスＡＤＤとしてアドレスＡ２が指定されるサイクルにおいて、リフレッシュ動作が中断されたアドレスＲ１（行アドレス）で指定される４本のワード線ＷＬに対し、リフレッシュ動作をやり直す。これにより、スタンバイモードでのリフレッシュ動作が中断されたとしても、メモリセル内のデータ信号の電位が正規の電位にまで回復し、従ってデータの消失を回避することができる。
Ｄ．アクティブモードからスタンバイモードに移行する際の動作
次に、図７に示す波形図を参照しながら、動作モードがアクティブモードの一種であるリードモードからスタンバイモードに移行する際の動作を説明する。
図７において、アクティブモードにおいて基本クロック信号ＣＫ０の４つのパルス信号Ｐ０１〜Ｐ０４に基づくリフレッシュ動作の対象となる４本のワード線は、動作モードがスタンバイモードであればクロック信号ＣＫ１の１つのパルス信号Ｐ１１に基づくリフレッシュの対象となるべき４本のワード線に相当する。
いま、図７に示すように、パルス信号Ｐ０４の手前でチップセレクト信号／ＣＳがＬレベルからＨレベルに遷移し、動作モードがスタンバイモードに切り替わると、リフレッシュ制御信号ＣＫ１に基づくリフレッシュ動作は、パルス信号Ｐ０４の後に発生されるパルス信号Ｐ１２のタイミングで行われる。従って、このままでは、パルス信号Ｐ０４に基づくリフレッシュが行われない事態が発生する。そこで、リフレッシュタイマー８Ａは、動作モードがアクティブモードからスタンバイモードに切り替わったことを検出してリフレッシュ制御信号ＲＥＦ４を追加的に発生し、アクティブモードでリフレッシュの対象とされるべきワード線に対してスタンバイモードでリフレッシュを行う。
以下、動作モードがアクティブモードからスタンバイモードに切り替わる際のリフレッシュタイマー８Ａの動作を説明する。図２において、動作モードがアクティブモードにある場合、チップセレクト信号／ＣＳをゲートで受けるｎ型電界効果トランジスタ８３４がオフ状態とされ、定期的に出力されるクロック信号ＣＫ１の反転信号をゲートに受けるｐ型電界効果トランジスタ８３２およびｎ型電界効果トランジスタ８３３のドレインにはＨレベルが現れる。この信号レベルはインバータ８３５，８３６から構成されるフリップフロップにより保持され、インバータ８３５がＬレベルを論理積ゲート８３８に出力する。従って動作モードがアクティブモードにある場合、論理積ゲート８３８から出力されるリフレッシュ制御信号ＲＥＦ４はＬレベルに固定されている。
次に、クロック信号ＣＫ１がＬレベルの期間においてチップセレクト信号／ＣＳがＨレベルに切り替わると、インバータ８３５の入力部はｎ型電界効果トランジスタ８３３，８３４を介してＬレベルに駆動される。この結果、インバータ８３５の出力信号はＬレベルからＨレベルに遷移すると、論理積ゲート８３８およびインバータ８３７からなるエッジ検出回路は、インバータ８３５の出力信号の立ち上がりエッジを検出し、論理積ゲートがインバータ８３７の遅延時間に応じたパルス幅のパルス信号をリフレッシュ制御信号ＲＥＦ４として発生する。
このリフレッシュ制御信号ＲＥＦ４はセレクタ９を介してリフレッシュ制御信号ＲＥＦｂとして内部パルス発生回路１０に供給され、ロウイネーブル信号ＲＥが出力される。そして、アクティブモードでパルス信号Ｐ０４に基づきリフレッシュされるべきワード線ＷＬが、スタンバイモードで選択されてリフレッシュ動作が行われる。従って、動作モードがアクティブモードからスタンバイモードに任意のタイミングで切り替わったとしても、リフレッシュ動作が未遂に終わるワード線が発生することはない。動作モードがスタンバイモードに切り替わり、アクティブモードでリフレッシュの対象とすべきワード線に対してリフレッシュを行った後は、上述したように４倍のサイクルで定期的にリフレッシュ動作が起動される。
以上説明した実施の形態１によれば、スタンバイモードのリフレッシュ動作においてセンスアンプの電流駆動能力が抑えられるので、データ信号の増幅に時間を要する。しかし、ワード線の選択期間が延長されるので、メモリセルに記憶されたデータ信号レベルは正規のレベルまで増幅される。従って、データを完全にリフレッシュすることが可能となる。また、４本のワード線が並列的に選択されてリフレッシュ動作が行われるので、各ワード線の選択期間が延長されても、１本のワード線に着目すれば、リードサイクルと同等のサイクルでリフレッシュ動作が行われる。従って、同一のメモリセルに着目すれば、データリテンション特性を満足する時間内に次のリフレッシュ動作を行うことが可能となる。
さらに、スタンバイモードでは、リードサイクルに比較して、リフレッシュ動作に関わる回路系が４倍のサイクルで動作するので、この回路系の動作頻度が低減され、リフレッシュ動作に伴う消費電流が抑制される。
＜実施の形態２＞
以下、この発明の実施の形態２を説明する。
上述の実施の形態１では、動作モードがアクティブモードからスタンバイモードに移行する際に、動作モードの切り替わりを検出して、スタンバイモードにおいてリフレッシュ動作を追加的に行うものとしたが、この実施の形態２では、動作モードがスタンバイモードに移行したとしても、アクティブモードでリフレッシュすべき１群のワード線に対するリフレッシュ動作が完了した後に、４本のワード線を並列的に選択してリフレッシュ動作を行う。
図８に、この実施の形態２に係る半導体記憶装置の構成を示す。この半導体記憶装置は、上述の図１に示す実施の形態１に係る構成において、セレクタ９に代えて論理積ゲート９０を備え、リフレッシュタイマー８Ａに代えてリフレッシュタイマー８Ｄを備え、リフレッシュコントロール回路８Ｂに代えてリフレッシュコントロール回路８Ｅを備える。ここで、リフレッシュタイマー８Ｄは、チップセレクト信号／ＣＳのラッチ機能を有し、リフレッシュコントロール回路８Ｅは、スタンバイモードにおいて、リフレッシュ制御信号ＲＥＦＢをＨレベルに固定する機能を有する。その他の構成は、図１と同様である。
図９に、リフレッシュタイマー８Ｄの構成を示す。同図において、上述の図２に示す実施の形態１に係るリフレッシュタイマー８Ａと共通する要素には同一符号を付す。同図において、ラッチ回路８４は、クロック信号ＣＫ１がＬレベルになった後に次にＨレベルになるまでチップセレクト信号／ＣＳをラッチするものであり、スイッチ８４１と否定的論理和ゲート８４２とインバータ８４３とからなる。ここで、否定的論理和ゲート８４２の一方の入力部にはスイッチ８４１を介してチップセレクト信号／ＣＳが与えられ、他方の入力部にはこのチップセレクト信号／ＣＳが直接与えられている。
否定的論理和ゲート８４２の出力部にはインバータ８４３の入力部が接続され、このインバータの出力部は、否定的論理和ゲート８４２の一方の入力部（スイッチ８４１が接続された入力部）に接続される。このリフレッシュタイマー８４の出力部に現れる信号は、チップセレクト信号／ＣＳをラッチして得られた信号ＣＳＢとされる。また、クロック信号ＣＫ１をインバータ８５により反転して得られた信号と、リフレッシュタイマー８Ｄから出力された信号ＣＳＢは、否定的論理和ゲート８６に与えられる。この否定的論理和ゲート８６の出力信号はリフレッシュ制御信号ＲＥＦ４４とされる。
次に、図１０に示す波形図を参照しながら、この実施の形態２のリフレッシュ動作を説明する。
先ず、アクティブモードにおいては、基本クロック信号ＣＫ０に基づきリフレッシュ制御信号ＲＥＦＢが発生される。そして、このリフレッシュ制御信号ＲＥＦＢに基づきワード線が選択されてリフレッシュ動作が行われる。この場合、図９に示すリフレッシュタイマー８Ｄでは、チップセレクト信号／ＣＳがＬレベルであるから、スイッチ８４１の状態に関係なく、否定的論理和ゲート８４２はＨレベルを出力する。このＨレベルを入力するインバータ８４３は否定的論理和ゲート８４２の一方の入力部にＬレベルを出力する。このＬレベルは信号ＣＳＢとしてゲート回路４に供給され、このゲート回路４は、マルチプレクサ３Ｂで選択された内部アドレスをそのままプリデコーダ５Ｂに供給する。これにより、内部で発生されたリフレッシュアドレスＲＡＤＤで指定された１本のワード線のみが選択されてリフレッシュ動作が行われる。
ここで、上述のパルス信号Ｐ０４の手前でチップセレクト信号／ＣＳがＨレベルになり、動作モードがアクティブモードからスタンバイモードに切り替わると、図９に示すスイッチ８４１をなす否定的論理積ゲート８４２の他方の入力部（チップセレクト信号／ＣＳが直接与えられる入力部）にＨレベルが与えられる。このとき、スイッチ８４１が開いていれば、否定的論理積ゲート８４２の一方の入力部（スイッチ８４１が接続された入力部）にはＬレベルが保持される。このため、信号ＣＳＢは、チップセレクト信号／ＣＳとしてＬレベルが与えられた場合の信号レベルに維持され、これを入力するゲート回路４もそれまでの状態を維持する。
また、信号ＣＳＢがＬレベルに維持されると、これを入力する否定的論理積ゲート８６から出力されるリフレッシュ制御信号ＲＥＦ４４がＨレベルに維持され、これを入力する論理積ゲート９０は、リフレッシュ制御信号ＲＥＦｂとして、リフレッシュコントロール回路８Ｅから出力されるリフレッシュ制御信号ＲＥＦＢを出力する。従って、この場合、それまでのアクティブモードでのリフレッシュ動作が継続される。
そして、基本クロック信号ＣＫ０に基づくリフレッシュ動作が終了すると、スイッチ８４１が閉じ、否定的論理積ゲート８４２の２つの入力部にＨレベルのチップセレクト信号／ＣＳが与えられ、信号ＣＳＢがＨレベルとなる。この信号ＣＳＢを入力するゲート回路４は、その出力信号を縮退させ、４本のワード線を並列的に選択させる。また、リフレッシュタイマー８Ｄを構成する否定的論理積ゲート８６は、リフレッシュ制御信号ＲＥＦ４４として、基本クロック信号ＣＫ０の４倍のサイクルを有するクロック信号ＣＫ１と同一のサイクルを有する信号を出力する。従って、基本クロック信号ＣＫ０のパルス信号Ｐ０４の後、クロック信号ＣＫ１のパルス信号Ｐ１２からは、リフレッシュ動作が上述の実施の形態１と同様に行われることとなる。
以上により、動作モードがアクティブモードからスタンバイモードに切り替わる際のリフレッシュ動作を説明した。
この実施の形態２によれば、アクティブモードでリフレッシュの対象とすべきワード線のみがスタンバイモードにおいてリフレッシュされるので、過剰にリフレッシュの対象となるワード線が発生することがない。従って、消費電流を一層有効に抑制することが可能となる。
＜実施の形態３＞
以下、この発明の実施の形態３を説明する。
この実施の形態３では、リフレッシュ動作中に動作モードが切り替わり、リフレッシュ動作が中断される場合のワード線の駆動動作を説明する。リフレッシュ動作では、ワード線を選択してメモリセルのデータをビット線上に読み出し、これをセンスアンプで増幅して書き戻す。ここで、ワード線を選択してからセンスアンプにより増幅可能な電位差がビット線上に現れるまでに時間を要するため、センスアンプの活性化は、ワード線が選択されてから所定の時間が経過した後に行われる。
従って、センスアンプが活性化されずに、メモリセルの内部ノードがビット線に電気的に接続された状態が一時的に発生する。この状態下では、メモリセル内にデータとして蓄えられた電荷がビット線の充放電に費やされるため、仮にセンスアンプが活性化される前にリフレッシュ動作が中断されると、メモリセルのデータは逆に阻害されるだけに終わる。そこで、この実施の形態では、リフレッシュ動作が中断されたとしても、ワード線の選択状態をセンスアンプの動作後まで保つ。
図１１に、そのための回路を示す。この図１１に示す回路は、上述の内部パルス発生回路１０に内蔵されたパルス生成回路であって、リフレッシュ制御信号ＲＥＦｂを入力してロウイネーブル信号ＲＥを生成するものである。同図において、遅延回路１１０は、インバータチェーンから構成され、ワード線が選択されてから、少なくともセンスアンプが活性化されるまでの時間に相当する遅延時間ｔｄ１を有する。また、遅延回路１２０は、上述の遅延回路１１０と共に、本来必要とされるワード線の選択期間に相当する遅延時間ｔｄ２を得るためのものである。この遅延回路１２０の出力信号はゲート回路１６０に入力される。
ゲート回路１６０は、ｐ型電界効果トランジスタ１６１およびｎ型電界効果トランジスタ１６２からなるトランスファゲートと、インバータ１６４と、ｐ型電界効果トランジスタ１６３から構成され、信号ＲＳＥＴがＬレベルの場合に遅延回路１２０の出力信号をスルーさせ、信号ＲＳＥＴがＨレベルの場合にＨレベルを出力するように構成される。この信号ＲＳＥＴは、リフレッシュ動作が終了するときに活性化される信号であって、リフレッシュ動作が中断される場合にも活性化される。上述の遅延回路１１０の出力信号とゲート回路１６０の出力信号は否定的論理積ゲート１５０に入力される。この論理積ゲート１５０の出力信号とリフレッシュ制御信号ＲＥＦｂは否定的論理積ゲート１３０に入力され、この否定的論理積ゲート１３０の出力部にはインバータ１４０の入力部が接続される。
このインバータ１４０の出力信号がロウイネーブル信号ＲＥとされる。
以下、図１２ないし図１５に示す波形図を参照しながら、図１１に示すパルス生成回路の動作を説明する。
まず、図１２を参照して、ワード線が選択されてから時間（ｔｄ１＋ｔｄ２）の経過後にリフレッシュ動作が中断された場合を説明する。この場合、リフレッシュ制御信号ＲＥＦｂがＬレベルからＨレベルになると、ワード線ＷＬがＨレベルとなって選択された状態となる。そして、リフレッシュ制御信号ＲＥＦｂを入力する遅延回路１１０の出力信号Ａは、時間ｔｄ１の経過後にＨレベルになる。
さらに遅延回路１１０の出力信号は遅延回路１２０に入力され、この出力信号Ｂは、リフレッシュ制御信号ＲＥＦｂがＨレベルになってから時間（ｔｄ１＋ｔｄ２）の経過後にＨレベルになる。否定的論理積ゲート１５０は、ゲート回路１６０を介して遅延回路１２０の出力信号を受けてＬレベルの信号Ｄを出力する。否定的論理積ゲート１３０は、遅延回路１２０の出力信号Ｂで規定されるタイミングでＨレベルを出力する。従って、ロウイネーブル信号ＲＥは、遅延回路１１０、遅延回路１２０、ゲート回路１６０、否定的論理積ゲート１５０を経由した信号のタイミングでＬレベルとなる。従ってこの場合、ワード線ＷＬの選択期間は、遅延回路１１０と遅延回路１２０の遅延時間に相当する期間となる。
次に、図１３を参照して、ワード線が選択されてから時間ｔｄ１の経過後であって、時間（ｔｄ１＋ｔｄ２）の経過前にリフレッシュ動作が中断された場合を説明する。この場合、信号Ａよりも信号Ｃの方が遅くＨレベルになるので、否定的論理積ゲート１５０の出力信号Ｄは信号ＣのタイミングでＬレベルになる。この信号Ｃのタイミングは信号ＲＳＥＴに依存するので、結局、信号Ｄは信号ＲＳＥＴに依存し、ロウイネーブル信号ＲＥも信号ＲＳＥＴのタイミングでＬレベルに依存する。従ってこの場合、ワード線ＷＬの選択期間は、信号ＲＳＥＴのタイミングに依存することとなる。
次に、図１４を参照して、ワード線が選択されてから時間ｔｄ１の経過前にリフレッシュ動作が中断された場合を説明する。この場合、信号Ｃよりも信号Ａの方が遅くＨレベルになるので、否定的論理積ゲート１５０の出力信号Ｄは信号ＡのタイミングでＬレベルになり、ロウイネーブル信号ＲＥも信号ＡのタイミングでＬレベルとなる。従ってこの場合、ワード線ＷＬの選択期間は、遅延回路１１０の遅延時間ｔｄ１に固定されることとなる。
図１５に、ワード線ＷＬの選択期間ｔｐと信号ＲＳＥＴが発生するまでの時間ｔＲＳＥＴとの関係を示す。この図に示すように、時間ｔＲＳＥＴが遅延回路１１０の遅延時間ｔｄ１を超えるまでは、選択期間ｔｐはこの遅延時間ｔｄ１に固定される。また、時間ｔＲＳＥＴが遅延時間ｔｐ１を超えると、選択期間ｔｐは時間ｔＲＳＥＴに依存する。さらに、時間ｔＲＳＥＴが遅延時間（ｔｄ１＋ｔｄ２）を超えると、時間ｔｐが遅延時間（ｔｄ１＋ｔｄ２）に固定され、一定となる。
従って、このパルス生成回路によれば、少なくともワード線の選択期間として遅延回路１１０の遅延時間に相当する時間が確保され、センスアンプが活性化される前にワード線が非選択状態とされることがなくなる。従ってリフレッシュ動作が中断されることによるデータの破壊を防止できる。
上述した実施の形態によれば、リフレッシュに伴う消費電流の削減に加えて、スタンバイモードとアクティブモードとが非同期に切り替わることによるワード線のリフレッシュ抜けやデータ破壊などの不具合をも有効に防止することができる。
＜実施の形態４＞
前述の実施の形態１乃至３において、スタンバイモードでは、アクティブモードに対してリフレッシュ周期を４倍にすると共に４本のワード線を並列的にリフレッシュする実施の形態を示した。しかし、複数のワード線を並列的にリフレッシュしなくとも、タンバイモードでは、アクティブモードでのセルフリフレッシュよりリフレッシュ周期を長くすることが可能である。
図１８は、本発明の実施の形態４にかかる半導体記憶装置の構成を示すブロック図である。図１８に示す構成は、図８に示す実施の形態２の構成からゲート回路４が省略され、マルチプレクサ３Ｂの出力が直接プリデコーダ５Ｂへ出力されていることを除いては、図８に示す構成と同一である。
前述の実施の形態２では、チップセレクト信号／ＣＳがハイレベルとなりスタンバイモードとなるときは、ゲート回路４によりプリデコーダ５Ｂの出力の如何にかかわらず、論理ゲート６Ａ〜６Ｄが並列的に選択されていた。
しかし、本実施の形態４では、ゲート回路４が省略されているので、スタンバイモードでもプリデコーダ５Ｂの出力により論理ゲート６Ａ〜６Ｄが択一的に選択され、サブブロック７Ａ〜７Ｄのうち、プリデコーダ５Ｂで選択したサブブロックだけがアクティブモードの４倍の周期でセルフリフレッシュされる。
以下、スタンバイモードでのセルフリフレッシュ周期をアクティブモードでのセルフリフレッシュ周期より長くすることができる理由を説明する。図１９は、メモリセルアレイ７中の１つのメモリセルを示す回路図である。メモリセルトランジスタＴｒのゲートはワード線ＷＬに、ソースドレイン端の１端はビット線Ｂｉｔに、他端はメモリセル容量Ｃの一端に接続され、メモリセル容量Ｃの他端は中間電位ＨＶＤＤに接続される。中間電位ＨＶＤＤは、図示しない電源ＶＤＤとグランドＧＮＤとの中間の電位（１／２ＶＤＤ）の電源である。また、ビット線Ｂｉｔは中間電位ＨＶＤＤにプリチャージされる。ライト動作またはリフレッシュによりデータをメモリセルに書き戻すときは、書き込むデータによってビット線ＢｉｔはＶＤＤまたはＧＮＤとされる。
アクティブモードでは、リフレッシュ以外にリードライトを行うのでビット線ＢｉｔはＶＤＤまたはＧＮＤとなる。特にビット線ＢｉｔがＧＮＤとなると、ワード線ＷＬが非選択であってもメモリセルのトランジスタＴｒにリーク電流があればメモリセル容量Ｃに蓄積した電荷は失われる。従って、アクティブモードでのセルフリフレッシュ周期は、このリードライト時に生じるリーク電流を考慮して決定しなければならない。
これに対してスタンバイモードでは、メモリセルへのリードライトは禁止されているので、リードライト動作によるリーク電流は考慮する必要がなく、セルフリフレッシュ時以外ビット線Ｂｉｔの電位は中間電位ＨＶＤＤに固定される。従って、スタンバイモードでは、アクティブモードでセルフリフレッシュを行う周期に比べてセルフリフレッシュを行う周期を長くすることができる。また、スタンバイモードでは、動作の相互干渉がないことからもアクセスモードよりセルフリフレッシュ周期を長くすることができる。この理由について、図２０および図２１を参照して説明する。
図２０は、スタンバイモード及びアクティブモードでリードライトがないときのメモリセルへのアクセス状態を示すタイミングチャートである。ｔ１〜ｔ２およびｔ３〜ｔ４の期間でワード線を選択しリフレッシュを行っているが、このリフレッシュ期間の間であるｔ２〜ｔ３の期間はメモリセルへのアクセスがない。従って、ビット線のプリチャージを十分に行うことができ、ｔ１〜ｔ２でのリフレッシュ動作とｔ３〜ｔ４でのリフレッシュ動作は互いに干渉することはない。
一方、図２１は、アクセスモードでメモリセルへのアクセスがあった場合のメモリセルへのアクセス状態を示すタイミングチャートである。図２１では、ｔ１〜ｔ２でメモリセルへのリードライト動作を行った後、アドレスの変化によりｔ３〜ｔ４の期間でリフレッシュが起動されている。さらにリフレッシュに引き続いてｔ５〜ｔ６でリードライト動作を行っている。このリードライトからリフレッシュ、リフレッシュからリードライトの間、プリチャージは最小限の期間ｔ２〜ｔ３およびｔ４〜ｔ５でしか行っていない。従って，わずかなビット線のプリチャージ不足などによって各動作の相互干渉によりホールド特性が悪化することも考えられる。アクセスモードでメモリセルに対してリードライト動作があるか否かは予想できないので、アクセスモードでは、リードライト動作があることを想定しておかなければならない。以上の理由からも相互干渉を起す可能性のあるアクセスモードに比べて、相互干渉を起す可能性のないスタンバイモードではセルフリフレッシュ周期を長くすることができる。
さらに、実施の形態４では、実施の形態２と同様に動作モードがアクティブモードからスタンバイモードに移行したとしても、アクティブモードでリフレッシュすべき１群のワード線に対するリフレッシュが終わるまでは、リフレッシュ周期が短いままでリフレッシュを継続している。このモードの切り替えに伴うリフレッシュ周期の切り替えについて、タイミングチャート図２２を参照して説明する。
図２２では、／ＣＳ端子によりスタンバイモードとアクティブモードとが切り替えられている。基本的には、アクティブモードでは周期の短いクロックＣＬ０に同期してセルフリフレッシュを行い、スタンバイモードではクロックＣＬ０の４倍の周期を有するクロックＣＬ１に同期してセルフリフレッシュを行っている。
しかし、アクティブモードからスタンバイモードに切り替えるときは、図２２の「リフレッシュトリガパルス（１）」に示すように、すぐにリフレッシュトリガクロックをＣＫ１に切り替えないで、次のＣＫ１パルスが出力されるタイミングまでアクティブモードのセルフリフレッシュ周期のままセルフリフレッシュを行っている。こうすると、アクティブモードとスタンバイモードとが頻繁に切り替わる場合、図２２の「リフレッシュトリガパルス（２）」に示すように、アクティブモードからスタンバイモードに切り替えると同時にリフレッシュトリガパルスをＣＫ１に切り替える場合より平均するとリフレッシュサイクルは短くなる。これはアクティブモードとスタンバイモードが短いサイクルで切り替わる動作においては、連続アクティブに近いディスターブがメモリセルにかかることがあり、その場合にメモリセルのデータが消失するのを避けるためである。
一方、スタンバイモードが続く場合は、セルフリフレッシュは長いＣＫ１のトリガ周期になるので、消費電流は低減できる。
＜実施の形態５＞
前述の実施の形態１、２、４のセルフリフレッシュタイマ回路では、アクティブモードとスタンバイモードで同じ周期のクロックを生成する基本タイマを用い、スタンバイモードではその基本タイマのクロックを分周回路で分周して長い周期のセルフリフレッシュトリガパルスを生成した。
本実施の形態５は、スタンバイモードとアクティブモードとでセルフリフレッシュタイマ回路の基本タイマの発振周波数を変えるものである。発振回路の電流供給能力を調整することにより発振周波数を変える回路は、特開２００１−１８４８６０に記載されており、この実施の形態３は、この特開２００１−１８４８６０に記載の回路をアクティブモードとスタンバイモードでの基本タイマの発振周波数の制御に応用したものである。
図２３は、このセルフリフレッシュタイマ回路の回路図であり、図２４は、スタンバイモードとアクティブモードとの切り替えとセルフリフレッシュトリガパルスの周期を示すグラフである。
図２３では、トランジスタＴｒ２〜Ｔｒ６から構成されるカレントミラー回路によりトランジスタＴｒ２に流れる電流Ｉによりリングオシレータ８１１の電源電流を制御し、タイマ回路の発振クロックＣＫ０を制御している。アクティブモードでは、トランジスタＴｒ１が導通しカレントミラー回路に流れる電流Ｉが増え、リングオシレータ８１１の発振周期が短くなるのに対して、スタンバイモードでは、トランジスタＴｒ１が非導通となりカレントミラー回路に流れる電流Ｉが減り、リングオシレータ８１１の発振周期は長くなる。
さらに、図２４のグラフに示すように図２３の回路では、トランジスタＴｒ４、Ｔｒ６の出力となるリングオシレータ８１１の電源等には寄生容量があるため、トランジスタＴｒ１をオンオフさせてもすぐにはリングオシレータ８１１の発振周期は変わらず、やや遅れてから発振周期は変わる。しかし、電源電流を増やして発振周期を早くするのにかかる時間より、電源電流を減らして発振周期を遅くするのにかかる時間の方が相対的に長くかかるので、アクティブモードとスタンバイモードとを頻繁に切り替えた場合、平均するば、スタンバイモードの発振周期よりアクティブモードの発振周期に近くなる。
従って、本実施の形態でも上記第４の実施の形態でも述べたようにアクティブモードとスタンバイモードとを頻繁に切り替わり連続アクティブに近いディスターブがメモリセルにかかった場合でも、メモリセルのデータが消失するのを防ぐことができる。
なお、この発明の技術的思想は、データを取り込んだ後のサイクルでメモリセルに書き込むいわゆるレイトライト方式を採用する半導体記憶装置に対しても適用することができ、リード・ライト動作とリフレッシュとを同一サイクル内で行う仕様に限定されるものではない。
以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
産業上の利用の可能性
以上説明したように、本発明によれば、記憶の保持にリフレッシュが必要な複数のメモリセルを有し、外部からメモリセルへのデータの読み書きを禁止するスタンバイモードと、外部からメモリセルへのデータの読み書きを可能にするアクティブモードとを備えた半導体記憶装置であって、前記アクティブモードでは第１の周期でセルフリフレッシュを行い、前記スタンバイモードでは、前記第１の周期より長い第２の周期でセルフリフレッシュを行うようにしたので、前記スタンバイモードにおいてセルフリフレッシュ動作に伴う消費電流を有効に低減することが可能となる。
また、本発明の別の態様では、セルフリフレッシュタイマ回路を含むスタンバイモードでのリフレッシュ動作において、ビット線上に現れるデータ信号を増幅するために設けられたセンスアンプの電流駆動能力を抑制し、ワード線の選択期間を規定するパルス信号のパルス幅を拡張し、パルス幅が拡張された前記パルス信号に基づき複数のワード線を並列的に活性化するための制御系を備えたので、スタンバイモードにおいてセルフリフレッシュ動作に伴う消費電流を有効に低減することが可能となる。
【図面の簡単な説明】
図１は、本発明の実施の形態１にかかる半導体記憶装置の構成を示すブロック図である。
図２は、本発明の実施の形態１にかかるリフレッシュタイマーの構成を示すブロック図である。
図３は、本発明の実施の形態１にかかる半導体記憶装置の動作（リードモード）を説明するための波形図である。
図４は、本発明の実施の形態１にかかる半導体記憶装置の動作（スタンバイモード）を説明するための波形図である。
図５は、本発明の実施の形態１にかかる半導体記憶装置の動作（スタンバイモードからアクティブモードに切り替わった際のリフレッシュ動作の中断）を説明するための波形図である。
図６は、本発明の実施の形態１にかかる半導体記憶装置の動作（リフレッシュ動作が中断された場合の対策）を説明するための波形図である。
図７は、本発明の実施の形態１にかかる半導体記憶装置の動作（アクティブモードからスタンバイモードに切り替わった際のリフレッシュ動作の未遂）を説明するための波形図である。
図８は、本発明の実施の形態２にかかる半導体記憶装置の構成を示すブロック図である。
図９は、本発明の実施の形態２にかかるリフレッシュタイマーの構成を示すブロック図である。
図１０は、本発明の実施の形態２にかかる半導体記憶装置の動作（アクティブモードからスタンバイモードに切り替わった際のリフレッシュ動作の中断）を説明するための波形図である。
図１１は、本発明の実施の形態２にかかるパルス生成回路の構成を示すブロック図である。
図１２は、本発明の実施の形態２にかかるパルス生成回路の動作（パルス幅が最大となる場合）を説明するための波形図である。
図１３は、本発明の実施の形態２にかかるパルス生成回路の動作（パルス幅がリフレッシュ動作の中断時期に依存する場合）を説明するための波形図である。
図１４は、本発明の実施の形態２にかかるパルス生成回路の動作（パルス幅が最小となる場合）を説明するための波形図である。
図１５は、本発明の実施の形態２にかかるパルス生成回路によるワード線選択期間ｔｐとリフレッシュ動作の中断時刻ｔＲＳＥＴとの関係を示す特性図である。
図１６は、従来技術にかかる半導体記憶装置の構成を示すブロック図である。
図１７は、従来技術にかかる半導体記憶装置の動作を説明するための波形図である。
図１８は、本発明の実施の形態４にかかる半導体記憶装置の構成を示すブロック図である。
図１９は、半導体記憶装置のメモリセル部の構成を示すブロック図である。
図２０は、スタンバイモード及びアクセスモードでリードライトがないときのメモリセルへのアクセス状態を示す波形図である。
図２１は、アクセスモードでリードライトがあるときのメモリセルへのアクセス状態を示す波形図である。
図２２は、本発明の実施の形態４にかかる半導体記憶装置の動作モード切り替えを示す波形図である。
図２３は、本発明の実施の形態５にかかる基本タイマ回路の構成を示すブロック図である。
図２４は、本発明の実施の形態５にかかる基本タイマ回路の発振周期の変動を示すグラフである。
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を母体として構成された疑似ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの非同期式の半導体記憶装置に関し、特にスタンバイモードでのリフレッシュ技術に関する。
背景技術
従来、ＤＲＡＭを母体としながら、あたかもＳＲＡＭとして取り扱いが可能なように構成された半導体記憶装置として疑似ＳＲＡＭが知られている。この疑似ＳＲＡＭは、外部から見れば完全な非同期式のメモリである。この疑似ＳＲＡＭの場合、ＤＲＡＭを母体としているため、記憶データを定期的にリフレッシュする必要がある。
以下、リフレッシュ回路に着目して、ＤＲＡＭを母体として構成された非同期式の半導体記憶装置の従来例を説明する。
図１６に、この種の非同期式の半導体記憶装置として、発明者らが国際公開番号ＷＯ０１／４１１４９Ａ１に開示した半導体記憶装置（第１の従来技術）である。同図において、アドレスＡＤＤは、外部から与えられる信号であって、後述するメモリセルアレイの行を指定するための行アドレスと、列を指定するための列アドレスを含んでいる。
アドレス入力系１は、アドレスＡＤＤをラッチして内部アドレスＬＡＤＤとして出力するものである。アドレス遷移検出回路（ＡＴＤ）２は、内部アドレスＬＡＤＤの変化を検出してワンショットパルス信号ＳＡＴＤを出力するものである。アドレスマルチプレクサ（ＭＵＸ）３は、内部アドレスＬＡＤＤまたは後述のリフレッシュアドレスＲＡＤＤの何れかをアドレスＭＡＤＤとして出力するものである。
ロウデコーダ６０は、アドレスＭＡＤＤをデコードしてメモリセルアレイ７０の行を選択するものである。メモリセルアレイ７０は、汎用のＤＲＡＭと同様のメモリセルを行列状に配列して構成される。センスアンプ７１は、リード動作時にビット線上のデータ信号を増幅するものである。カラムデコーダ７２は、メモリセルアレイ７０の列を選択するものである。なお、センスアンプ７１に付随するようにして、ビット線のプリチャージ回路（図示なし）が配置されている。
リフレッシュタイマー回路８Ｇは、リフレッシュの時間間隔を計時するものである。リフレッシュコントロール回路８Ｈは、一連のリフレッシュ動作を制御するものであり、外部からのアクセスに付随してリフレッシュ動作のタイミングを制御するためのリフレッシュ制御信号ＲＥＦＡと、セルフリフレッシュ動作のタイミングを制御するために使用されるリフレッシュ制御信号ＲＥＦＢとを生成する。
リフレッシュアドレス発生回路８Ｊは、リフレッシュ動作で使用されるアドレス（以下、「リフレッシュアドレス」と称す）ＲＡＤＤを生成するものである。内部パルス発生回路１０は、ロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャージイネーブル信号ＰＥ、およびカラムイネーブル信号ＣＥ等を生成するものである。
なお、上述の回路以外に、リード動作やライト動作を制御するための回路系、メモリセルアレイの基板電位を発生するための回路系、メモリセルアレイに対してデータのリード・ライトを行うための回路系等が設けられている。
次に、図１７に示すタイミングチャートを参照しながら、図１６に示す従来技術に係る半導体記憶装置のリフレッシュ動作を説明する。ここで、図１７（ａ）は、リードモードでのリフレッシュ動作のタイミング波形を示し、図１７（ｂ）は、スタンバイモードでのリフレッシュ動作のタイミング波形を示す。
Ａ．リードモードでのリフレッシュ動作
この半導体記憶装置は、リードモードにおいては、その仕様上、同一サイクル内でリフレッシュ動作とリード動作とを順に行う。
即ち、アドレス入力系１は、アドレスＡＤＤとして外部から与えられるアドレスＡ０をラッチし、これを内部アドレスＬＡＤＤとして出力する。アドレス遷移検出回路２は、この内部アドレスＬＡＤＤの変化を検出してワンショットパルス信号ＳＡＴＤを出力する。
リフレッシュコントロール回路８Ｈは、ワンショットパルス信号ＳＡＴＤを受けて、リフレッシュ動作を起動する。リフレッシュ動作が起動されると、リフレッシュアドレス発生回路８Ｊは、リフレッシュアドレスＲＡＤＤとしてリフレッシュ行アドレスＲ０を生成して出力する。アドレスマルチプレクサ３は、リフレッシュコントロール回路８Ｈの制御の下、リフレッシュアドレスＲＡＤＤ（即ちリフレッシュ行アドレスＲ０）をアドレスＭＡＤＤとしてロウデコーダ６０に出力する。
一方、内部パルス発生回路１０は、リフレッシュコントロール回路８Ｈからリフレッシュ制御信号ＲＥＦＢを入力してロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥを出力する。ロウデコーダ６０は、アドレスＭＡＤＤとロウイネーブル信号ＲＥとを入力し、リフレッシュアドレスＲ０で特定されるワード線をロウイネーブル信号ＲＥで規定される所定の期間にわたって選択する。これにより、メモリセルアレイ７０内のビット線上には、選択されたワード線に接続されたメモリセルのデータ信号が現れ、センスアンプ７１は、このデータ信号を増幅してメモリセルに書き戻す。これにより、リフレッシュ行アドレスＲ０で特定される１行分のメモリセルのデータがリフレッシュされる。以後、各サイクルにおいて、リフレッシュアドレス発生回路８Ｊが順次発生するリフレッシュアドレスで特定される行についてリフレッシュが行われる。
ここで、リフレッシュ行アドレスＲ０で特定される行についてリフレッシュ動作が終了すると、この後、同一のサイクル内でリード動作が行われる。即ち、内部アドレスＬＡＤＤで特定されるワード線が選択され、このワード線に接続されるメモリセルからデータが読み出される。具体的には、アドレスマルチプレクサ３は、アドレス入力系１から出力される内部アドレスＬＡＤＤをアドレスＭＡＤＤとしてロウデコーダ６０に出力する。ロウデコーダ６０は、アドレスＭＡＤＤとして入力した行アドレスＸ０で特定されるワード線を選択する。この後、センスアンプ７１は、メモリセルアレイ７０内のビット線上に現れたデータ信号を増幅し、メモリセルに記憶されたデータが外部に読み出される。
なお、上述したようにリードモードでは、外部から与えられるアドレスの変化をアドレス遷移検出回路（ＡＴＤ）２で検出してリフレッシュおよびリード動作が起動される。リフレッシュコントロール回路８Ｈは、外部から最後にアクセス要求があったとき、すなわちアドレス遷移検出回路（ＡＴＤ）２が最後にアドレス変化を検出してからの経過時間を計時し、それが所定のリフレッシュ時間を超えた場合には、外部からアクセス要求がなくても、セルフリフレッシュ動作を起動させる。
Ｂ．スタンバイモードでのリフレッシュ動作
スタンバイモードでは、アドレス遷移検出回路（ＡＴＤ）２でのアドレス遷移の検出が停止され、たとえアドレス変化があってもリード動作は行われず、セルフリフレッシュ動作のみが行われる。具体的には、スタンバイモードになると、リフレッシュタイマー回路８Ｇは、セルフリフレッシュ動作を行うべき時間間隔を計時する。リフレッシュコントロール回路８Ｈは、リフレッシュタイマー回路８Ｇにより計時して得られるタイミングで、リフレッシュアドレスＲＡＤＤとしてリフレッシュ行アドレスＲ０をリフレッシュアドレス発生回路８Ｊに生成させる。アドレスマルチプレクサ３は、リフレッシュアドレスＲＡＤＤとしてリフレッシュ行アドレスＲ０を入力し、これをアドレスＭＡＤＤとしてロウデコーダ６０に出力する。
一方、リフレッシュコントロール回路８Ｈは、リフレッシュ制御信号ＲＥＦＢを出力し、適切なタイミングで内部パルス発生回路１０にロウイネーブル信号ＲＥを発生させる。ロウデコーダ６０は、アドレスマルチプレクサ３からアドレスＭＡＤＤとしてリフレッシュ行アドレスＲ０を入力すると共に、ロウイネーブル信号ＲＥで規定されるタイミングで、リフレッシュ行アドレスＲ０により特定されるワード線を所定の期間にわたって選択する。この後、選択されたワード線に接続されるメモリセルのデータが、上述のリードモードと同様にセンスアンプにより増幅されてメモリセルに書き戻される。以後、スタンバイモードにおいて、リフレッシュタイマー回路８Ｇが発生するタイミングに従い、リフレッシュアドレス発生回路８Ｊが順次発生するリフレッシュアドレスで特定される行について１本づつリフレッシュが行われる。
上述した従来の半導体記憶装置（第１の従来技術）は、外部からのアクセスとセルフリフレッシュを調整する回路を設けることにより、アクセスモードでもセルフリフレッシュを行い、外部からはリフレッシュに対して何ら考慮を払わなくとも非同期式のＳＲＡＭと同様に取り扱うことのできる半導体記憶装置であるが、読み書き動作を行うアクセス時には、外部からリフレッシュタイミングを与える外部リフレッシュを行い、スタンバイモードではセルフリフレッシュを行う。このような半導体記憶装置に対し従来から様々な提案が行われている。
例えば、特開平１−１５９８９３号（第２の従来技術）には、外部リフレッシュ時のリフレッシュ周期より、セルフリフレッシュ時のリフレッシュ周期を長くすることにより、セルフリフレッシュ時の消費電力を減らすことが記載されている。
更に、特開平４−２５９９８６号（第３の従来技術）には、電源電圧が高いときより低いときにメモリセルの保持能力が低下するため、電源電圧の変動に伴って自動的にセルフリフレッシュサイクルを設定する周期設定回路を設けることにより、セルフリフレッシュ周期を低電源電圧では短くし、高電源電圧では長くする半導体記憶装置が記載されている。
ところで、スタンバイモードでは、その仕様上、消費電流が厳しく制限されており、特に携帯端末などの用途においては小さな消費電流が望まれる。しかしながら、上述の従来技術によれば、スタンバイモードでは、アクティブモードでのリフレッシュ動作と同様に、１回のリフレッシュ動作（１行分のリフレッシュ動作）において１本のワード線が選択されるようになっている。このため、１行分をリフレッシュする度にリフレッシュ動作に関わる回路系の全てが動作することとなり、リフレッシュ動作に伴う消費電流を有効に低減できないという問題がある。
また、リフレッシュサイクルを延長すれば、リフレッシュ動作に関わる回路系の動作頻度が減少するので、この種の消費電流を抑制することは可能である。しかし、上述の第１の従来技術によれば、メモリセルのデータを保障する一定の時間内に全ワード線を順番に選択して全行についてリフレッシュ動作を行う必要上、１回のリフレッシュ動作に要する時間が制限される。このため、リフレッシュサイクルを有効に延長することができず、消費電流を有効に低減することができないという問題がある。
本発明は、上記事情に鑑みてなされたもので、スタンバイモードにおいてセルフリフレッシュ動作に伴う消費電流を有効に低減することが可能な半導体記憶装置を提供することを目的とする。
発明の開示
上記課題を解決するため、本発明は以下の構成を有する。
本発明の半導体記憶装置は、記憶の保持にリフレッシュが必要な複数のメモリセルを有し、外部からメモリセルへのデータの読み書きを禁止するスタンバイモードと、外部からメモリセルへのデータの読み書きを可能にするアクティブモードとを備えた半導体記憶装置であって、前記アクティブモードでは第１の周期でセルフリフレッシュを行い、前記スタンバイモードでは、前記第１の周期より長い第２の周期でセルフリフレッシュを行うようリフレッシュパルスを出力するルフリフレッシュタイマ回路を含んでいる。上記構成によれば、アクティブモードにおいてセルフリフレッシュに要するセルフリフレッシュ電流より、スタンバイモードではさらにセルフリフレッシュに要する電流を低減することができる。
更に本発明の半導体記憶装置は、上記セルフリフレッシュタイマ回路を、スタンバイモードからアクティブモードに切り替わってからリフレッシュ周期が第２の周期から第１の周期に変わる時間より、アクティブモードからスタンバイモードに切り替わってからリフレッシュ周期が第１の周期から第２の周期に変わる時間のほうを平均すると長くするセルフリフレッシュタイマ回路とすることができる。上記構成によれば、アクティブモードとスタンバイモードとが頻繁に切り替わるような場合でも、メモリセルに記憶された内容が消失したりすることがない。
また、本発明の他の態様による半導体記憶装置は、リフレッシュ動作を自発的に行うように構成された非同期式の半導体記憶装置であって、スタンバイモードでのリフレッシュ動作において、ビット線上に現れるデータ信号を増幅するために設けられたセンスアンプの電流駆動能力を抑制し、ワード線の選択期間を規定するパルス信号のパルス幅を拡張し、パルス幅が拡張された前記パルス信号に基づき複数のワード線を並列的に活性化するための制御系（例えば後述するリフレッシュタイマー８Ａ、リフレッシュコントロール回路８Ｂ、リフレッシュアドレス発生回路８Ｃ、セレクタ９、内部パルス発生回路１０、ゲート回路４等からなる回路系に相当する構成要素）を備えたことを特徴とする。
前記制御系は、動作モードがスタンバイモードからアクティブモードに切り替わる際にそれまでのリフレッシュ動作が中断されたとき、この中断されたリフレッシュ動作においてリフレッシュの対象とされていた行アドレスで指定されるワード線について、その後のアクティブモードにおいてリフレッシュし直すことを特徴とする。
前記制御系は、動作モードがアクティブモードからスタンバイモードに切り替わったとき、前記動作モードの切り替わりを検出して、前記アクティブモードでリフレッシュの対象とすべき行アドレスで指定されるワード線を含む複数のワード線を並列的に活性化させることを特徴とする。
前記制御系は、動作モードがアクティブモードからスタンバイモードに切り替わったとき、前記スタンバイモードでの新たなリフレッシュサイクルが到来するまで、前記アクティブモードにおけるリフレッシュ動作を継続させることを特徴とする。
前記制御系は、前記パルス信号として、少なくとも前記センスアンプを活性化するために必要とされるパルス幅を有する信号を発生させることを特徴とする。
前記制御系は、リフレッシュ対象のメモリセルに記憶されたデータが回復する限度において、前記センスアンプの電流駆動能力を小さく抑制すると共に前記パルス信号のパルス幅を拡張することを特徴とする。
この発明にかかる半導体記憶装置のリフレッシュ方法は、リフレッシュ動作を自発的に行うように構成された非同期式の半導体記憶装置のリフレッシュ方法であって、（ａ）スタンバイモードでのリフレッシュ動作において、ビット線上に現れるデータ信号を増幅するために設けられたセンスアンプの電流駆動能力を抑制し、（ｂ）ワード線の選択期間を規定するパルス信号のパルス幅を拡張し、（ｃ）パルス幅が拡張された前記パルス信号に基づき複数のワード線を並列的に活性化することを特徴とする。
さらに本発明の別の形態にかかる半導体記憶装置のリフレッシュ方法は、リフレッシュ動作を自発的に行うようにした非同期式半導体記憶装置のリフレッシュ方法であって、メモリセルへのデータの読み書きを禁止するスタンバイモードと、前記メモリセルへのデータの読み書きを可能とするアクティブモードとを設け、スタンバイモードでのセルフリフレッシュ周期をアクティブモードでのセルフリフレッシュ周期より長くする。かかるリフレッシュ方法によれば、アクティブモードで要するセルフリフレッシュ電流よりスタンバイモードではさらにセルフリフレッシュ電流を低減することができる。
発明を実施するための最良の形態
以下、図面を参照して、この発明の実施の形態を説明する。
＜実施の形態１＞
まず、この発明の実施の形態１を説明する。この実施の形態１に係る半導体記憶装置は、ＤＲＡＭ（ダイナック・ランダム・アクセス・メモリ）と同じメモリセルを用いながら、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）と同様の仕様で動作するいわゆる疑似ＳＲＡＭであって、外部から入力されたアドレスやチップセレクト信号の変化を検出して内部でパルス信号を生成し、このパルス信号をトリガーとしてリフレッシュ動作およびリード・ライト動作を同一サイクル内で順次行うように構成されたものである。なお、この発明において、「リード・ライト動作」は、「リード動作」または「ライト動作」の何れかを意味するものとする。
図１に、この実施の形態に係る半導体記憶装置の全体構成を示す。
同図において、アドレスＡＤＤは、外部からこの半導体記憶装置に与えられる信号であって、ｎ（ｎ；自然数）ビットの行アドレスと、ｍ（ｍ；自然数）ビットの列アドレスとを含む。このアドレスＡＤＤの他、外部から与えられる信号としては、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥなどの制御信号がある。
なお、チップセレクト信号／ＣＳは、半導体記憶装置の動作状態を制御するための最上位の制御信号であって、Ｈレベルの場合に半導体記憶装置をスタンバイモードとし、Ｌレベルの場合にアクティブモード（リードモードまたはライトモード）とする信号である。ライトイネーブル信号／ＷＥは、リードモードとライトモードとを切り替えるための制御信号であり、アウトプットイネーブル信号／ＯＥは、データを外部に出力するためのバッファ回路の出力状態（インピーダンス状態）を制御するための制御信号である。
アドレス入力系１は、外部から与えられるアドレスＡＤＤを当該半導体記憶装置の内部に取り込むためのものであって、このアドレスを内部アドレスＬＡＤＤとして所定の期間にわたってラッチする機能を有している。ここで、内部アドレスＬＡＤＤのｎビットの行アドレスは、下位側２ビットの内部行アドレスＬＡＤＤＸ１、および上位側（ｎ−２）ビットの内部行アドレスＬＡＤＤＸ２として出力され、ｍビットの列アドレスは、ｍビットの内部列アドレスＬＡＤＤＹとしてそのまま出力される。
また、このアドレス入力系１には、アドレスＡＤＤをラッチするためのトリガーとしてラッチ信号ＬＣが供給される。このラッチ信号ＬＣは、後述するアドレス遷移検出回路によりアドレスの遷移（変化）を検出して生成されるものであって、リフレッシュ動作の後のリード動作を行う際に活性化される。これにより、リード動作の期間中、外部から指定されたアドレスＡＤＤがアドレス入力系１にラッチされ、動作ノイズの影響を受けることなく安定的に内部で保持される。
アドレス遷移検出回路（ＡＴＤ；Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）２は、チップセレクト信号／ＣＳが活性状態（Ｌレベル）にある場合に、内部アドレスＬＡＤＤの遷移を検出し、アドレス変化検出信号ＳＡＴＤとして正のワンショットパルスを出力するものである。また、このアドレス遷移検出回路２は、チップセレクト信号／ＣＳがＨレベルからＬレベルに遷移したとき、即ち動作モードがスタンバイモードからアクティブモードに切り替わったときにも正のワンショットパルスを出力する。なお、内部アドレスＬＡＤＤの遷移の検出はアドレスＡＤＤの各ビット信号について行われ、何れかのビット信号が遷移すると、アドレス変化検出信号ＳＡＴＤが出力されるようになっている。
アドレスマルチプレクサ（ＭＵＸ）３Ａは、後述するメモリセルアレイの行を選択する上でデコードの対象とすべき行アドレスの上位側の（ｎ−２）ビットを選択するためのものである。具体的には、リフレッシュ制御信号ＲＥＦＢがＨレベルである場合、アドレスマルチプレクサ３Ａは、アドレス変化検出信号ＳＡＴＤの立ち上がりから予め決められた時間が経過した後に、内部アドレスＬＡＤＤＸ２を選択してアドレスＭＡＤＤＸ２として出力する。また、リフレッシュ制御信号ＲＥＦＢがＬレベルである場合には、アドレス変化検出信号ＳＡＴＤの立ち下がりから予め決められた時間が経過した後に、リフレッシュアドレスＲＡＤＤＸ２を選択し、これをアドレスＭＡＤＤＸ２として出力する。
アドレスマルチプレクサ（ＭＵＸ）３Ｂは、同じく後述するメモリセルアレイの行を選択する上でデコードの対象とすべき行アドレスの下位側の２ビットを選択するためのものである。上述のマルチプレクサ３Ａと同様にアドレス変化検出信号ＳＡＴＤおよびリフレッシュ制御信号ＲＥＦＢに基づき、内部アドレスＬＡＤＤＸ１またはリフレッシュアドレスＲＡＤＤＸ１を適切なタイミングで選択し、これを２ビットのアドレスＭＡＤＤＸ１として出力する。この実施の形態では、アドレスＭＡＤＤＸ１の各ビットの論理値は相補信号により表現される。
ゲート回路４は、チップセレクト信号／ＣＳがＨレベルのとき、マルチプレクサ３Ｂから出力されたアドレスＭＡＤＤＸ１の各ビットを表わす相補信号を同一の信号レベルに縮退させるためのものである。これにより、ゲート回路４の出力信号が供給されるプリデコーダ５Ｂは、本来、アドレスＭＡＤＤＸ１の２ビット信号により択一的に選択されるべき４行分のワード線を同時に選択させる。
プリデコーダ５Ａは、上位側のアドレスＭＡＤＤＸ２をプリデコードして、４行を単位としてワード線を選択するための信号を生成するものである。プリデコーダ５Ｂは、下位側のアドレスＭＡＤＤＸ１をプリデコードしてワード線を選択するための信号を生成する。
ロウデコーダ６は、上述のプリデコーダ５Ａ，５Ｂから出力される信号の組み合わせを入力する４つの論理積ゲート６Ａ〜６Ｄを繰り返し単位として構成される。このロウデコーダ６は、後述する内部パルス発生回路１０から出力されるロウイネーブル信号ＲＥがＨレベルの場合に、プリデコーダ５Ａ，５Ｂから出力される信号をデコードして後述するメモリセルアレイ内のワード線を駆動する。
ここで、上述のマルチプレクサ３Ａ，３Ｂとプリデコーダ５Ａ，５Ｂとロウデコーダ６からなるアドレス回路系は、この実施の形態に係る半導体記憶装置の一つ目の特徴部をなし、アクティブモードではアドレスＭＡＤＤＸ１，ＭＡＤＤＸ２で特定される１本のワード線を選択し、スタンバイモードではアドレスＭＡＤＤＸ２で特定される４本のワード線を並列的に選択する。
なお、ワード線のＨレベルは、図示しないブースト電源から供給される昇圧電位で規定される。
メモリセルアレイ７は、汎用のＤＲＡＭと同様に、データ記憶用のキャパシタを含むメモリセル（１キャパシタ・１トランジスタ型）を行列状に配列して構成され、その行方向および列方向にそれぞれワード線およびビット線（またはビット線対）が配線されており、これらワード線とビット線との所定の交差部にメモリセルが配置されている。この実施の形態では、このメモリセルアレイ７は４つのサブブロック７Ａ〜７Ｄに分割されている。ただし、メモリセルアレイの分割形式はこの例に限定されない。
ここで、図１では省略してあるが、ロウデコーダ６は、各サブブロック内の行数分だけ設けられている。即ち、各サブブロック内の行数分の複数のロウデコーダ６が設けられている。この複数のロウデコーダ６の何れか１つがプリデコーダ５Ａにより択一的に選択され、各ロウデコーダ内の論理積ゲート６Ａ〜６Ｄがプリデコーダ５Ｂにより選択される。また、ロウデコーダ６の論理積ゲート６Ａ〜６Ｄは、それぞれサブブロック７Ａ〜７Ｄ内の行（ワード線）を選択するように割り付けられている。例えば、図示されたロウデコーダ６内の論理積ゲート６Ａが、サブブロック７Ａ内の或る行を選択するものとすれば、図示しない他のロウデコーダ内の論理積ゲート６Ａが、同一のサブブロック７Ａ内の他の行を選択するように割り付けられている。
サブブロック７Ａ〜７Ｄには、センスアンプ７０Ａ〜７０Ｄと、図示しないカラムスイッチおよびプリチャージ回路が配置されている。センスアンプ７０Ａ〜７０Ｄは、後述の内部パルス発生回路から出力されるセンスアンプイネーブル信号ＳＥにより活性制御されてデータの増幅を行うものである。具体的には、センスアンプイネーブル信号ＳＥがＨレベルにある場合、リード動作時にビット線の電位を増幅してバスに出力し、ライト動作時にはバスに供給された書き込みデータをメモリセルに書き込む。このセンスアンプは、リフレッシュ動作においては、メモリセルに記憶されたデータを回復させるために使用される。
センスアンプ７０Ａ〜７０Ｄとその制御系は、この実施の形態に係る半導体記憶装置の二つ目の特徴部をなし、スタンバイモードではアクティブモードに比較して電流駆動能力が小さく抑制される。具体的には、このセンスアンプは、交差結合された二つのインバータからなるフリップフロップを主体とするラッチ型のアンプであって、このフリップフロップの１対の安定ノードに１対のビット線が接続されている。この実施の形態では、動作モードに応じてアンプ内のフリップフロップを構成するインバータの電流駆動能力を制御する。この電流駆動能力の制御方法としては、フリップフロップを構成するインバータそのものの電流駆動能力を切り替える方法と、このインバータに給電する回路系の電流駆動能力を切り替える方法とがある。何れの方法であっても、並列接続された複数のトランジスタを選択的に導通させることにより、電流駆動能力を切り替えている。
リフレッシュタイマー８Ａは、リフレッシュの時間間隔を計時するものであり、アクティブモードで使用される基本クロック信号ＣＫ０と、スタンバイモードで使用されるリフレッシュ制御信号ＲＥＦ４を出力する。
リフレッシュコントロール回路８Ｂは、上述のアドレス遷移検出回路２から出力されるアドレス変化検出信号ＳＡＴＤ等に基づきセルフリフレッシュ動作に関する一連の制御を行うものである。例えば、リフレッシュコントロール回路８Ｂは、外部から最後にアクセス要求があってからの経過時間が所定のリフレッシュ時間を越えた場合にセルフリフレッシュ動作を起動させる。そのために、アドレス変化検出信号ＳＡＴＤとして正のパルスが出力される度にリフレッシュタイマー８Ａをリセットして計時を再開させる。
また、リフレッシュコントロール回路８Ｂは、リフレッシュ動作のタイミングを制御するためのリフレッシュ制御信号ＲＥＦＡとリフレッシュ制御信号ＲＥＦＢを発生する。ここで、リフレッシュ制御信号ＲＥＦＡは、外部からのアクセスによるリード・ライト動作に付随してリフレッシュを行うか否かを制御するための信号であって、この信号がＨレベルであれば、アドレスの切り替わりに同期してリフレッシュ動作が行われる。また、リフレッシュ制御信号ＲＥＦＢは、スタンバイモードおよびアクティブモードにおいてセルフリフレッシュ動作を起動するために使用される信号であり、このリフレッシュ制御信号ＲＥＦＢとして負のワンショットパルスが発生された場合にリフレッシュ動作が起動される。
リフレッシュアドレス発生回路８Ｃは、リフレッシュ動作においてメモリセルアレイの行（ワード線）を選択するためのリフレッシュ行アドレスＲＡＤＤＸを生成するものであり、カウンタを主体として構成される。セレクタ９は、動作モードに応じてリフレッシュ制御信号ＲＥＦＢまたはリフレッシュ制御信号ＲＥＦ４を選択するものである。内部パルス発生回路１０は、セレクタ９により選択された信号とリフレッシュ制御信号ＲＥＦＡを入力し、ロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャージイネーブル信号ＰＥ、およびカラムイネーブル信号ＣＥを発生するものである。
ここで、ロウイネーブル信号ＲＥは、ロウデコーダ６の動作タイミングを規定するパルス信号であって、そのパルス幅は、リフレッシュ動作でのワード線の選択期間を規定する。このロウイネーブル信号ＲＥは、動作モードに応じて上述のリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢ，ＲＥＦ４の何れかをトリガーとして発生される。センスアンプイネーブル信号ＳＥは、センスアンプ７０Ａ〜７０Ｄの動作タイミングを規定する信号である。またプリチャージイネーブル信号ＰＥは、ビット線のプリチャージ回路（図示なし）の動作タイミングを規定する信号であり、カラムイネーブル信号ＣＥは、カラムデコーダの動作タイミングを規定する信号である。
上述のリフレッシュタイマー８Ａとリフレッシュコントロール回路８Ｂと内部パルス発生回路１０からなる回路系は、この実施の形態に係る半導体記憶装置の三つ目の特徴部をなすものであり、スタンバイモードでは４倍に延長されたリフレッシュサイクルでリフレッシュ動作を起動すると共に、ワード線の選択期間を規定するロウイネーブル信号ＲＥのパルス幅を拡張する機能を実現している。
上述した回路以外に、この半導体記憶装置には、リード動作やライト動作を制御するための回路系、メモリセルアレイの基板電位を発生するための回路系、外部との間でデータの入出力を行う回路系、等々が設けられている。
次に、図２に、上述のリフレッシュタイマー８Ａの構成例を示す。
同図において、基本タイマー８１は、リフレッシュ動作のタイミング上の基本となる基本クロック信号ＣＫ０を発生するものである。分周器８２は、基本クロック信号ＣＫ０を分周して、この基本クロック信号ＣＫ０の４倍の周期を有するクロック信号ＣＫ１を発生するものである。リフレッシュ制御信号発生部８３は、チップセレクト信号／ＣＳおよびクロック信号ＣＫ１をトリガーとしてリフレッシュ制御信号ＲＥＦ４を生成するものである。
ここで、リフレッシュ制御信号発生部８３は、インバータ８３１，８３５，８３６，８３７と、ｐ型電界効果トランジスタ８３２およびｎ型電界効果トランジスタ８３３，８３４と、論理積ゲート８３８とから構成される。インバータ８３１は、クロック信号ＣＫ１を反転させるものである。ｐ型電界効果トランジスタ８３２およびｎ型電界効果トランジスタ８３３，８３４は、否定的論理積ゲートとして機能する複合ゲート（符号なし）を構成する。この複合ゲートは、チップセレクト信号／ＣＳがＨレベルの場合に、クロック信号ＣＫ１の反転信号（インバータ８３１の出力信号）を入力するインバータとして機能し、チップセレクト信号／ＣＳがＬレベルの場合にはクロック信号ＣＫ１の反転信号を受けてＨレベルを出力する。
インバータ８３５，８３６は、上述の複合ゲートの出力信号を保持するためのフリップフロップを構成し、この複合ゲートの出力信号をインバータ８３５で受けてその反転信号を出力する。インバータ８３７および論理積ゲート８３８は、インバータ８３５の出力信号の立ち上がりエッジを検出するエッジ検出回路を構成し、インバータ８３７の遅延時間に応じたパルス幅を有するパルス信号をリフレッシュ制御信号ＲＥＦ４として発生する。
このように構成されたリフレッシュタイマー８Ａによれば、基本タイマー８１から出力される基本クロック信号ＣＫ０は、分周器８２によって４倍の周期を有するクロック信号ＣＫ１に変換される。ここで、チップセレクト信号／ＣＳがＨレベルの場合、ｐ型電界効果トランジスタ８３２およびｎ型電界効果トランジスタ８３３，８３４からなる複合ゲートはインバータとして機能するため、クロック信号ＣＫ１の反転信号がエッジ検出回路（インバータ８３７および論理積ゲート８３８）に与えられる。このエッジ検出回路は、インバータ８３５の出力信号の立ち上がりエッジ、即ちクロック信号ＣＫ１の立下りエッジを検出してリフレッシュ制御信号ＲＥＦ４を発生する。
結局、このリフレッシュタイマー８Ａによれば、基本タイマー８１が発生する基本クロック信号ＣＫ０と、この基本クロック信号ＣＫ０の４周期に１回の頻度で発生されるリフレッシュ制御信号ＲＥＦ４のパルス信号とが得られる。
次に、この実施の形態にかかる半導体記憶装置の動作について、リフレッシュ動作に着目して説明する。
この半導体記憶装置は、リフレッシュモードとして２種類のモードの設定が可能となっている。１つ目のモードは、セルフリフレッシュモードであり、内部のクロック（例えばリフレッシュ制御信号ＲＥＦＢ）に従ってリフレッシュ動作を自発的に行うモードである。この実施の形態に係るセルフリフレッシュモードによれば、スタンバイモードやアクティブモードなどの動作モードを問わず、外部から何ら関与する信号を要することなく、メモリセルに記憶されたデータを保持するための動作が内部で自動的に行われる。これにより、ユーザは、通常のＳＲＡＭと同様にリフレッシュを意識する必要がなくなる。
２つ目のモードは、リードサイクルまたはライトサイクルと同一サイクル内で、リード動作またはライト動作に付随してリフレッシュを行うモードであり、アドレスの切り替わりに同期してリフレッシュを行う。この実施の形態では、前者のセルフリフレッシュモードに着目して説明する。このセルフリフレッシュモードでは、セレクタ９は、リフレッシュ制御信号ＲＥＦＢを選択して内部パルス発生回路１０に供給するように設定される。
Ａ．リードモードでの動作
先ず、図３に示す波形図を参照しながら、アクティブモードの一種であるリードモードでの動作を説明する。
先ず、図３に示す時刻ｔ１において、アドレスＡＤＤは、それまでの値「Ａｎ−１」から「Ａｎ］に切り替わると、リードサイクルＴＲＤＣＹＣが開始する。時刻ｔ１変化したアドレスＡＤＤはアドレス入力系１に取り込まれ、スキュー期間ＴＳＫＥＷの経過後にアドレスＡＤＤの値Ａｎが確定する。
このとき、ラッチ信号ＬＣはＬレベルにあり、アドレス入力系１はスルー状態となっている。従って、外部からアドレス入力系１に取り込まれたアドレスＡＤＤは、内部アドレスＬＡＤＤとして随時出力される。ただし、このとき、内部アドレスＬＡＤＤＸ１，ＬＡＤＤＸ２の供給先であるマルチプレクサ３Ａ，３Ｂは、これを取り込む状態にはなく、この内部アドレスＬＡＤＤＸ２，ＬＡＤＤＸ１は、マルチプレクサ３Ａ，３Ｂの手前に留め置かれる。
一方、時刻ｔ１においてアドレスＡＤＤが切り替わって内部アドレスＬＡＤＤが遷移すると、アドレス遷移検出回路２がこの内部アドレスＬＡＤＤの遷移を検出してアドレス変化検出信号ＳＡＴＤを発生する。このアドレスＡＤＤが切り替わる時刻ｔ１から後述のリード動作が開始する時刻ｔ３までがリフレッシュ動作期間ＴＲＥＦとなる。このリフレッシュ動作期間ＴＲＥＦにおいて、リフレッシュコントロール回路８Ｂは、アドレス変化検出信号ＳＡＴＤを受けて、リフレッシュ動作を起動し、リフレッシュアドレス発生回路８ＣがリフレッシュアドレスＲＡＤＤを発生する。また、リフレッシュコントロール回路８Ｂは、セルフリフレッシュのタイミングを規定するリフレッシュ制御信号ＲＥＦＢを発生してセレクタ９に出力する。
この実施の形態では、最小のリードサイクルＴＲＤＣＹＣ内で１つのリフレッシュアドレスＲＡＤＤＸが発生するように、基本クロック信号ＣＫ０のサイクルが設定されているものとする。これにより、最も厳しいサイクルでリードを繰り返した場合に、各サイクルにおいて新たなリフレッシュアドレスが生成され、リフレッシュ動作が起動される。ただし、複数のリードサイクルにわたって同一のリフレッシュアドレスを発生するものとしてもよく、リフレッシュの抜けが生じない限度において、リフレッシュアドレスの発生サイクルをどのように設定してもよい。
次に、セレクタ９は、前述したように、リフレッシュ制御信号ＲＥＦＢを選択するように設定されているので、このリフレッシュ制御信号ＲＥＦＢは、セレクタ９を介してマルチプレクサ３Ａ，３Ｂと、内部パルス発生回路１０とに供給される。マルチプレクサ３Ａ，３Ｂは、リフレッシュ制御信号ＲＥＦＢを入力すると、リフレッシュアドレスＲＡＤＤＸ２，ＲＡＤＤＸ１をそれぞれ選択し、これを内部アドレスＭＡＤＤＸ２，ＭＡＤＤＸ１として出力する。内部アドレスＭＡＤＤＸ２はプリデコーダ５Ａに供給され、内部アドレスＭＡＤＤＸ１はゲート回路４を介してプリデコーダ５Ｂに供給される。
上述のマルチプレクサ３Ａ，３Ｂの動作と並行して、内部パルス発生回路１０は、セレクタ９により選択されたリフレッシュ制御信号ＲＥＦＢにより規定されるタイミングでロウイネーブル信号ＲＥを出力する。ロウイネーブル信号ＲＥを入力するプリデコーダ５Ａ，５Ｂは、マルチプレクサ側から供給された内部アドレスＭＡＤＤＸ１，ＭＡＤＤＸ２をプリデコードする。このとき、プリデコーダ５Ａ，５Ｂによりプリデコードされた信号は、ロウイネーブル信号ＲＥのパルス幅に相当する期間にわたり、ロウイネーブル信号ＲＥが活性化されたタイミングでプリデコーダ５Ａ，５Ｂからロウデコーダ６に出力される。
ロウデコーダ６は、プリデコーダ５Ａ，５Ｂから出力された信号をデコードして、サブブロック７Ａ〜７Ｄに属する全ワード線の中から１本のワード線ＷＬを選択的に駆動する。このワード線ＷＬは、アドレス変化検出信号ＳＡＴＤのスタートエッジを起点とする所定のタイミングで選択され、この選択されたワード線ＷＬに接続されるメモリセルからデータがビット線上に現れる。ワード線が選択されてから所定のタイミングでセンスアンプイネーブル信号ＳＥが活性化され、ビット線上のデータ信号がセンスアンプ７０Ａ〜７０Ｄにより増幅されて再びメモリセルに書き戻される。
以上により、値ＡｎのアドレスＡＤＤが指定されたリードサイクルＴＲＤＣＹＣ内でのリフレッシュ動作が終了する。
ここで、上述のリードモードにおけるリフレッシュ動作では、ワード線の選択期間を規定するロウイネーブル信号ＲＥのパルス幅は、リフレッシュ動作の後のリード動作を阻害しない範囲に制限される。このため、メモリセルから読み出されたデータ信号を書き戻すために使用されるセンスアンプの電流駆動能力は、パルス幅が制限されたロウイネーブル信号ＲＥで規定されるワード線の選択期間においてリフレッシュが確実に行われるように適切に設定される。
次に、上述のリフレッシュ動作の後、リード動作が行われる。即ち、図示しないラッチ制御回路は、アドレス検出信号ＳＡＴＤを入力し、リフレッシュ動作後の時刻ｔ３でラッチ信号ＬＣを活性化する。このラッチ信号ＬＣは、アドレス変化検出信号ＳＡＴＤのエンドエッジを起点とする所定のタイミングで活性化される。ラッチ信号ＬＣが活性化されてから次のサイクルが開始する時刻ｔ４までがリード動作期間ＴＲＥＡＤとなる。このリード動作期間ＴＲＥＡＤにおいて、アドレス入力系１は、ラッチ信号ＬＣに基づきアドレスＡＤＤをラッチし、これを内部アドレスＬＡＤＤとして出力する。このようにアドレスをラッチすることにより、動作ノイズによる誤動作が防止される。
内部アドレスＬＡＤＤに含まれる行アドレスは、内部行アドレスＬＡＤＤＸ１，ＬＡＤＤＸ２としてマルチプレクサ３Ａ，３Ｂに供給されると共に、その列アドレスは内部列アドレスＬＡＤＤＹとして図示しないカラムデコーダに供給される。マルチプレクサ３Ａ，３Ｂは、内部アドレスＬＡＤＤＸ２，ＬＡＤＤＸ１を選択し、これをプリデコーダ５Ａ，５Ｂに与える。以下、上述のリフレッシュ動作の場合と同様にロウデコーダ６が択一的にワード線を選択し、このワード線に接続されたメモリセルのデータがビット線上に読み出されてセンスアンプにより増幅される。このリード動作では、センスアンプにより増幅されたデータ信号は、メモリセルに書き戻されると共に、図示しない読み出し回路系を介してデータＤＡＴＡとして外部に出力される。
以上により、値ＡｎのアドレスＡＤＤが指定されたリードサイクルＴＲＤＣＹＣ内でのリード動作が終了する。
Ｂ．スタンバイモードでの動作
次に、スタンバイモードでの動作を説明する。スタンバイモードでは、以下の点でアクティブモードでのリフレッシュ動作とは異なった状態に回路の設定状態が制御される。
第１に、リフレッシュサイクルおよびワード線の選択期間が延長されるように、回路状態が設定される。具体的には、セレクタ９の回路状態が、リフレッシュ制御信号ＲＥＦ４を選択するように設定され、内部パルス発生回路１０が、リフレッシュ制御信号ＲＥＦ４に基づきパルス幅が拡張されたロウイネーブル信号ＲＥを発生するように設定される。
第２に、４本のワード線が並列的に選択されるように回路状態が設定される。具体的には、ゲート回路４の回路状態が、内部アドレスＭＡＤＤＸ１を縮退させてプリデコーダ５Ｂにより論理積ゲート６Ａ〜６Ｄが同時に選択されるように設定される。
第３に、センスアンプ７０Ａ〜７０Ｄの回路状態は、その電流駆動能力が抑制されるように設定される。具体的には、センスアンプ７０Ａ〜７０Ｄの電流駆動能力は、４本のワード線が同時に選択された場合のピーク電流がリードサイクルでのピーク電流以下であって、後述するリフレッシュサイクルＴＲＦＣＹＣでリフレッシュが正常に行われる限度において、可能な限り小さく設定される。
以下、図４に示す波形図を参照しながら詳細に説明する。ここでは、予めスタンバイモードに設定されている状態でセルフリフレッシュ動作を行う場合について説明する。
スタンバイモードでは、アドレス入力系１など、リフレッシュ動作に関連のない回路系が非活性状態に制御される。これにより、リフレッシュ動作以外の動作に伴う電流の発生を抑制する。リフレッシュコントロール回路８Ｂは、リフレッシュタイマー８Ａが発生する基本クロック信号ＣＫ０のサイクルでリフレッシュアドレス発生回路８ＣにリフレッシュアドレスＲＡＤＤＸを発生させる。即ち、上述のリードサイクルと同様にリフレッシュアドレスＲＡＤＤＸが発生される。
ここで、リフレッシュアドレス発生回路８Ｃは、上述のリードサイクルでのリフレッシュ動作と同様のサイクルでリフレッシュアドレスＲＡＤＤＸを発生するが、スタンバイモードでは、４本のワード線を並列に選択するため、この４本のワード線を選択するための下位側のリフレッシュアドレスＲＡＤＤＸ１は意味を持たない。従ってこの場合、リフレッシュアドレスＲＡＤＤＸとして有効な上位側のリフレッシュアドレスＲＡＤＤＸ２のみが上述のリードサイクルＴＲＤＣＹＣの４倍のサイクルＴＲＦＣＹＣで発生する。図４に示す例では、リフレッシュアドレスＲＡＤＤＸ（ＲＡＤＤＸ２）として値Ｒｎ−１，Ｒｎ，Ｒｎ＋１がサイクルＴＲＦＣＹＣごとに順次発生している。このリフレッシュアドレスＲＡＤＤＸはマルチプレクサ５Ａに供給される。
一方、リフレッシュタイマー８Ａは、上述のリフレッシュコントロール回路８Ｂに基本クロック信号ＣＫ０を出力すると共に、この基本クロック信号ＣＫ０の４倍のサイクルＴＲＦＣＹＣを有するリフレッシュ制御信号ＲＥＦ４を発生して内部パルス発生回路１０に出力する。内部パルス発生回路１０は、リフレッシュ制御信号ＲＥＦ４に基づき、パルス幅が拡張されたロウイネーブル信号ＲＥを出力する。このパルス幅は、リフレッシュアドレスＲＡＤＤＸとして値「Ｒｎ＋１」が発生される次のサイクルのリフレッシュ動作を阻害しない範囲で可能な限りながく設定される。
プリデコーダ５Ａは、パルス幅が拡張されたロウイネーブル信号ＲＥに基づき、内部アドレスＭＡＤＤＸ２（ＲＡＤＤＸ２）をプリデコードしてロウデコーダ６に供給する。これを受けたロウデコーダ６は、内部アドレスＭＡＤＤＸ２（ＲＡＤＤＸ２）で特定される４本のワード線を選択して駆動する。続いて、メモリセルからデータ信号がビット線上に出力されると、所定のタイミングでセンスアンプが活性化され、ビット線上のデータ信号が増幅されてメモリセルに書き戻される。以上により、スタンバイモードにおいて、１サイクルで４行分のワード線に対するリフレッシュ動作が行われる。以降、スタンバイモードが継続する限り、この半導体記憶装置の内部でリフレッシュサイクルＴＲＦＣＹＣが連続して実行され、複数のワード線を単位としたセルフリフレッシュが行われる。
Ｃ．スタンバイモードからアクティブモードに移行する際の動作
次に、図５に示す波形図を参照しながら、スタンバイモードからアクティブモードの一種であるリードモードに移行する際の動作を説明する。
上述したように、スタンバイモードでは、リフレッシュサイクルＴＲＦＣＹＣでセルフリフレッシュ動作が内部で定期的に行われている。ここで、この半導体記憶装置は非同期メモリであるから、例えばリフレッシュアドレスＲ１で指定される４本のワード線ＷＬが選択され、図５に示すように、リフレッシュ動作が行われている途中でチップセレクト信号／ＣＳがＬレベルになり、動作モードがスタンバイモードからリードモードに切り替わる場合がある。この場合、それまで選択状態にあった４本のワード線ＷＬが強制的に非選択状態とされ、この後のリードモードで外部から指定されるアドレスＡＤＤに基づき１本のワード線ＷＬが選択され、このワード線ＷＬに接続されたメモリセルからデータが読み出される。
ところで、それまで選択状態にあった４本のワード線ＷＬが非選択状態にされ、リフレッシュ動作が中止されると、これらのワード線ＷＬに接続されたメモリセルに書き戻されるべきデータ信号の電位ＶＢＬが規定の電位に達する前に、このデータ信号を増幅していたセンスアンプが非活性状態とされる。従って、それまでリフレッシュ対象とされていたワード線ＷＬに接続されたメモリセルのデータが不十分なままリフレッシュ動作が中止され、データが消失する危険がある。
そこで、リフレッシュ動作の途中で動作モードがリードモードに切り替わった場合、図６に示すように、リードモードの２番目のリードサイクル、即ちアドレスＡＤＤとしてアドレスＡ２が指定されるサイクルにおいて、リフレッシュ動作が中断されたアドレスＲ１（行アドレス）で指定される４本のワード線ＷＬに対し、リフレッシュ動作をやり直す。これにより、スタンバイモードでのリフレッシュ動作が中断されたとしても、メモリセル内のデータ信号の電位が正規の電位にまで回復し、従ってデータの消失を回避することができる。
Ｄ．アクティブモードからスタンバイモードに移行する際の動作
次に、図７に示す波形図を参照しながら、動作モードがアクティブモードの一種であるリードモードからスタンバイモードに移行する際の動作を説明する。
図７において、アクティブモードにおいて基本クロック信号ＣＫ０の４つのパルス信号Ｐ０１〜Ｐ０４に基づくリフレッシュ動作の対象となる４本のワード線は、動作モードがスタンバイモードであればクロック信号ＣＫ１の１つのパルス信号Ｐ１１に基づくリフレッシュの対象となるべき４本のワード線に相当する。
いま、図７に示すように、パルス信号Ｐ０４の手前でチップセレクト信号／ＣＳがＬレベルからＨレベルに遷移し、動作モードがスタンバイモードに切り替わると、リフレッシュ制御信号ＣＫ１に基づくリフレッシュ動作は、パルス信号Ｐ０４の後に発生されるパルス信号Ｐ１２のタイミングで行われる。従って、このままでは、パルス信号Ｐ０４に基づくリフレッシュが行われない事態が発生する。そこで、リフレッシュタイマー８Ａは、動作モードがアクティブモードからスタンバイモードに切り替わったことを検出してリフレッシュ制御信号ＲＥＦ４を追加的に発生し、アクティブモードでリフレッシュの対象とされるべきワード線に対してスタンバイモードでリフレッシュを行う。
以下、動作モードがアクティブモードからスタンバイモードに切り替わる際のリフレッシュタイマー８Ａの動作を説明する。図２において、動作モードがアクティブモードにある場合、チップセレクト信号／ＣＳをゲートで受けるｎ型電界効果トランジスタ８３４がオフ状態とされ、定期的に出力されるクロック信号ＣＫ１の反転信号をゲートに受けるｐ型電界効果トランジスタ８３２およびｎ型電界効果トランジスタ８３３のドレインにはＨレベルが現れる。この信号レベルはインバータ８３５，８３６から構成されるフリップフロップにより保持され、インバータ８３５がＬレベルを論理積ゲート８３８に出力する。従って動作モードがアクティブモードにある場合、論理積ゲート８３８から出力されるリフレッシュ制御信号ＲＥＦ４はＬレベルに固定されている。
次に、クロック信号ＣＫ１がＬレベルの期間においてチップセレクト信号／ＣＳがＨレベルに切り替わると、インバータ８３５の入力部はｎ型電界効果トランジスタ８３３，８３４を介してＬレベルに駆動される。この結果、インバータ８３５の出力信号はＬレベルからＨレベルに遷移すると、論理積ゲート８３８およびインバータ８３７からなるエッジ検出回路は、インバータ８３５の出力信号の立ち上がりエッジを検出し、論理積ゲートがインバータ８３７の遅延時間に応じたパルス幅のパルス信号をリフレッシュ制御信号ＲＥＦ４として発生する。
このリフレッシュ制御信号ＲＥＦ４はセレクタ９を介してリフレッシュ制御信号ＲＥＦｂとして内部パルス発生回路１０に供給され、ロウイネーブル信号ＲＥが出力される。そして、アクティブモードでパルス信号Ｐ０４に基づきリフレッシュされるべきワード線ＷＬが、スタンバイモードで選択されてリフレッシュ動作が行われる。従って、動作モードがアクティブモードからスタンバイモードに任意のタイミングで切り替わったとしても、リフレッシュ動作が未遂に終わるワード線が発生することはない。動作モードがスタンバイモードに切り替わり、アクティブモードでリフレッシュの対象とすべきワード線に対してリフレッシュを行った後は、上述したように４倍のサイクルで定期的にリフレッシュ動作が起動される。
以上説明した実施の形態１によれば、スタンバイモードのリフレッシュ動作においてセンスアンプの電流駆動能力が抑えられるので、データ信号の増幅に時間を要する。しかし、ワード線の選択期間が延長されるので、メモリセルに記憶されたデータ信号レベルは正規のレベルまで増幅される。従って、データを完全にリフレッシュすることが可能となる。また、４本のワード線が並列的に選択されてリフレッシュ動作が行われるので、各ワード線の選択期間が延長されても、１本のワード線に着目すれば、リードサイクルと同等のサイクルでリフレッシュ動作が行われる。従って、同一のメモリセルに着目すれば、データリテンション特性を満足する時間内に次のリフレッシュ動作を行うことが可能となる。
さらに、スタンバイモードでは、リードサイクルに比較して、リフレッシュ動作に関わる回路系が４倍のサイクルで動作するので、この回路系の動作頻度が低減され、リフレッシュ動作に伴う消費電流が抑制される。
＜実施の形態２＞
以下、この発明の実施の形態２を説明する。
上述の実施の形態１では、動作モードがアクティブモードからスタンバイモードに移行する際に、動作モードの切り替わりを検出して、スタンバイモードにおいてリフレッシュ動作を追加的に行うものとしたが、この実施の形態２では、動作モードがスタンバイモードに移行したとしても、アクティブモードでリフレッシュすべき１群のワード線に対するリフレッシュ動作が完了した後に、４本のワード線を並列的に選択してリフレッシュ動作を行う。
図８に、この実施の形態２に係る半導体記憶装置の構成を示す。この半導体記憶装置は、上述の図１に示す実施の形態１に係る構成において、セレクタ９に代えて論理積ゲート９０を備え、リフレッシュタイマー８Ａに代えてリフレッシュタイマー８Ｄを備え、リフレッシュコントロール回路８Ｂに代えてリフレッシュコントロール回路８Ｅを備える。ここで、リフレッシュタイマー８Ｄは、チップセレクト信号／ＣＳのラッチ機能を有し、リフレッシュコントロール回路８Ｅは、スタンバイモードにおいて、リフレッシュ制御信号ＲＥＦＢをＨレベルに固定する機能を有する。その他の構成は、図１と同様である。
図９に、リフレッシュタイマー８Ｄの構成を示す。同図において、上述の図２に示す実施の形態１に係るリフレッシュタイマー８Ａと共通する要素には同一符号を付す。同図において、ラッチ回路８４は、クロック信号ＣＫ１がＬレベルになった後に次にＨレベルになるまでチップセレクト信号／ＣＳをラッチするものであり、スイッチ８４１と否定的論理和ゲート８４２とインバータ８４３とからなる。ここで、否定的論理和ゲート８４２の一方の入力部にはスイッチ８４１を介してチップセレクト信号／ＣＳが与えられ、他方の入力部にはこのチップセレクト信号／ＣＳが直接与えられている。
否定的論理和ゲート８４２の出力部にはインバータ８４３の入力部が接続され、このインバータの出力部は、否定的論理和ゲート８４２の一方の入力部（スイッチ８４１が接続された入力部）に接続される。このリフレッシュタイマー８４の出力部に現れる信号は、チップセレクト信号／ＣＳをラッチして得られた信号ＣＳＢとされる。また、クロック信号ＣＫ１をインバータ８５により反転して得られた信号と、リフレッシュタイマー８Ｄから出力された信号ＣＳＢは、否定的論理和ゲート８６に与えられる。この否定的論理和ゲート８６の出力信号はリフレッシュ制御信号ＲＥＦ４４とされる。
次に、図１０に示す波形図を参照しながら、この実施の形態２のリフレッシュ動作を説明する。
先ず、アクティブモードにおいては、基本クロック信号ＣＫ０に基づきリフレッシュ制御信号ＲＥＦＢが発生される。そして、このリフレッシュ制御信号ＲＥＦＢに基づきワード線が選択されてリフレッシュ動作が行われる。この場合、図９に示すリフレッシュタイマー８Ｄでは、チップセレクト信号／ＣＳがＬレベルであるから、スイッチ８４１の状態に関係なく、否定的論理和ゲート８４２はＨレベルを出力する。このＨレベルを入力するインバータ８４３は否定的論理和ゲート８４２の一方の入力部にＬレベルを出力する。このＬレベルは信号ＣＳＢとしてゲート回路４に供給され、このゲート回路４は、マルチプレクサ３Ｂで選択された内部アドレスをそのままプリデコーダ５Ｂに供給する。これにより、内部で発生されたリフレッシュアドレスＲＡＤＤで指定された１本のワード線のみが選択されてリフレッシュ動作が行われる。
ここで、上述のパルス信号Ｐ０４の手前でチップセレクト信号／ＣＳがＨレベルになり、動作モードがアクティブモードからスタンバイモードに切り替わると、図９に示すスイッチ８４１をなす否定的論理積ゲート８４２の他方の入力部（チップセレクト信号／ＣＳが直接与えられる入力部）にＨレベルが与えられる。このとき、スイッチ８４１が開いていれば、否定的論理積ゲート８４２の一方の入力部（スイッチ８４１が接続された入力部）にはＬレベルが保持される。このため、信号ＣＳＢは、チップセレクト信号／ＣＳとしてＬレベルが与えられた場合の信号レベルに維持され、これを入力するゲート回路４もそれまでの状態を維持する。
また、信号ＣＳＢがＬレベルに維持されると、これを入力する否定的論理積ゲート８６から出力されるリフレッシュ制御信号ＲＥＦ４４がＨレベルに維持され、これを入力する論理積ゲート９０は、リフレッシュ制御信号ＲＥＦｂとして、リフレッシュコントロール回路８Ｅから出力されるリフレッシュ制御信号ＲＥＦＢを出力する。従って、この場合、それまでのアクティブモードでのリフレッシュ動作が継続される。
そして、基本クロック信号ＣＫ０に基づくリフレッシュ動作が終了すると、スイッチ８４１が閉じ、否定的論理積ゲート８４２の２つの入力部にＨレベルのチップセレクト信号／ＣＳが与えられ、信号ＣＳＢがＨレベルとなる。この信号ＣＳＢを入力するゲート回路４は、その出力信号を縮退させ、４本のワード線を並列的に選択させる。また、リフレッシュタイマー８Ｄを構成する否定的論理積ゲート８６は、リフレッシュ制御信号ＲＥＦ４４として、基本クロック信号ＣＫ０の４倍のサイクルを有するクロック信号ＣＫ１と同一のサイクルを有する信号を出力する。従って、基本クロック信号ＣＫ０のパルス信号Ｐ０４の後、クロック信号ＣＫ１のパルス信号Ｐ１２からは、リフレッシュ動作が上述の実施の形態１と同様に行われることとなる。
以上により、動作モードがアクティブモードからスタンバイモードに切り替わる際のリフレッシュ動作を説明した。
この実施の形態２によれば、アクティブモードでリフレッシュの対象とすべきワード線のみがスタンバイモードにおいてリフレッシュされるので、過剰にリフレッシュの対象となるワード線が発生することがない。従って、消費電流を一層有効に抑制することが可能となる。
＜実施の形態３＞
以下、この発明の実施の形態３を説明する。
この実施の形態３では、リフレッシュ動作中に動作モードが切り替わり、リフレッシュ動作が中断される場合のワード線の駆動動作を説明する。リフレッシュ動作では、ワード線を選択してメモリセルのデータをビット線上に読み出し、これをセンスアンプで増幅して書き戻す。ここで、ワード線を選択してからセンスアンプにより増幅可能な電位差がビット線上に現れるまでに時間を要するため、センスアンプの活性化は、ワード線が選択されてから所定の時間が経過した後に行われる。
従って、センスアンプが活性化されずに、メモリセルの内部ノードがビット線に電気的に接続された状態が一時的に発生する。この状態下では、メモリセル内にデータとして蓄えられた電荷がビット線の充放電に費やされるため、仮にセンスアンプが活性化される前にリフレッシュ動作が中断されると、メモリセルのデータは逆に阻害されるだけに終わる。そこで、この実施の形態では、リフレッシュ動作が中断されたとしても、ワード線の選択状態をセンスアンプの動作後まで保つ。
図１１に、そのための回路を示す。この図１１に示す回路は、上述の内部パルス発生回路１０に内蔵されたパルス生成回路であって、リフレッシュ制御信号ＲＥＦｂを入力してロウイネーブル信号ＲＥを生成するものである。同図において、遅延回路１１０は、インバータチェーンから構成され、ワード線が選択されてから、少なくともセンスアンプが活性化されるまでの時間に相当する遅延時間ｔｄ１を有する。また、遅延回路１２０は、上述の遅延回路１１０と共に、本来必要とされるワード線の選択期間に相当する遅延時間ｔｄ２を得るためのものである。この遅延回路１２０の出力信号はゲート回路１６０に入力される。
ゲート回路１６０は、ｐ型電界効果トランジスタ１６１およびｎ型電界効果トランジスタ１６２からなるトランスファゲートと、インバータ１６４と、ｐ型電界効果トランジスタ１６３から構成され、信号ＲＳＥＴがＬレベルの場合に遅延回路１２０の出力信号をスルーさせ、信号ＲＳＥＴがＨレベルの場合にＨレベルを出力するように構成される。この信号ＲＳＥＴは、リフレッシュ動作が終了するときに活性化される信号であって、リフレッシュ動作が中断される場合にも活性化される。上述の遅延回路１１０の出力信号とゲート回路１６０の出力信号は否定的論理積ゲート１５０に入力される。この論理積ゲート１５０の出力信号とリフレッシュ制御信号ＲＥＦｂは否定的論理積ゲート１３０に入力され、この否定的論理積ゲート１３０の出力部にはインバータ１４０の入力部が接続される。
このインバータ１４０の出力信号がロウイネーブル信号ＲＥとされる。
以下、図１２ないし図１５に示す波形図を参照しながら、図１１に示すパルス生成回路の動作を説明する。
まず、図１２を参照して、ワード線が選択されてから時間（ｔｄ１＋ｔｄ２）の経過後にリフレッシュ動作が中断された場合を説明する。この場合、リフレッシュ制御信号ＲＥＦｂがＬレベルからＨレベルになると、ワード線ＷＬがＨレベルとなって選択された状態となる。そして、リフレッシュ制御信号ＲＥＦｂを入力する遅延回路１１０の出力信号Ａは、時間ｔｄ１の経過後にＨレベルになる。
さらに遅延回路１１０の出力信号は遅延回路１２０に入力され、この出力信号Ｂは、リフレッシュ制御信号ＲＥＦｂがＨレベルになってから時間（ｔｄ１＋ｔｄ２）の経過後にＨレベルになる。否定的論理積ゲート１５０は、ゲート回路１６０を介して遅延回路１２０の出力信号を受けてＬレベルの信号Ｄを出力する。否定的論理積ゲート１３０は、遅延回路１２０の出力信号Ｂで規定されるタイミングでＨレベルを出力する。従って、ロウイネーブル信号ＲＥは、遅延回路１１０、遅延回路１２０、ゲート回路１６０、否定的論理積ゲート１５０を経由した信号のタイミングでＬレベルとなる。従ってこの場合、ワード線ＷＬの選択期間は、遅延回路１１０と遅延回路１２０の遅延時間に相当する期間となる。
次に、図１３を参照して、ワード線が選択されてから時間ｔｄ１の経過後であって、時間（ｔｄ１＋ｔｄ２）の経過前にリフレッシュ動作が中断された場合を説明する。この場合、信号Ａよりも信号Ｃの方が遅くＨレベルになるので、否定的論理積ゲート１５０の出力信号Ｄは信号ＣのタイミングでＬレベルになる。この信号Ｃのタイミングは信号ＲＳＥＴに依存するので、結局、信号Ｄは信号ＲＳＥＴに依存し、ロウイネーブル信号ＲＥも信号ＲＳＥＴのタイミングでＬレベルに依存する。従ってこの場合、ワード線ＷＬの選択期間は、信号ＲＳＥＴのタイミングに依存することとなる。
次に、図１４を参照して、ワード線が選択されてから時間ｔｄ１の経過前にリフレッシュ動作が中断された場合を説明する。この場合、信号Ｃよりも信号Ａの方が遅くＨレベルになるので、否定的論理積ゲート１５０の出力信号Ｄは信号ＡのタイミングでＬレベルになり、ロウイネーブル信号ＲＥも信号ＡのタイミングでＬレベルとなる。従ってこの場合、ワード線ＷＬの選択期間は、遅延回路１１０の遅延時間ｔｄ１に固定されることとなる。
図１５に、ワード線ＷＬの選択期間ｔｐと信号ＲＳＥＴが発生するまでの時間ｔＲＳＥＴとの関係を示す。この図に示すように、時間ｔＲＳＥＴが遅延回路１１０の遅延時間ｔｄ１を超えるまでは、選択期間ｔｐはこの遅延時間ｔｄ１に固定される。また、時間ｔＲＳＥＴが遅延時間ｔｐ１を超えると、選択期間ｔｐは時間ｔＲＳＥＴに依存する。さらに、時間ｔＲＳＥＴが遅延時間（ｔｄ１＋ｔｄ２）を超えると、時間ｔｐが遅延時間（ｔｄ１＋ｔｄ２）に固定され、一定となる。
従って、このパルス生成回路によれば、少なくともワード線の選択期間として遅延回路１１０の遅延時間に相当する時間が確保され、センスアンプが活性化される前にワード線が非選択状態とされることがなくなる。従ってリフレッシュ動作が中断されることによるデータの破壊を防止できる。
上述した実施の形態によれば、リフレッシュに伴う消費電流の削減に加えて、スタンバイモードとアクティブモードとが非同期に切り替わることによるワード線のリフレッシュ抜けやデータ破壊などの不具合をも有効に防止することができる。
＜実施の形態４＞
前述の実施の形態１乃至３において、スタンバイモードでは、アクティブモードに対してリフレッシュ周期を４倍にすると共に４本のワード線を並列的にリフレッシュする実施の形態を示した。しかし、複数のワード線を並列的にリフレッシュしなくとも、タンバイモードでは、アクティブモードでのセルフリフレッシュよりリフレッシュ周期を長くすることが可能である。
図１８は、本発明の実施の形態４にかかる半導体記憶装置の構成を示すブロック図である。図１８に示す構成は、図８に示す実施の形態２の構成からゲート回路４が省略され、マルチプレクサ３Ｂの出力が直接プリデコーダ５Ｂへ出力されていることを除いては、図８に示す構成と同一である。
前述の実施の形態２では、チップセレクト信号／ＣＳがハイレベルとなりスタンバイモードとなるときは、ゲート回路４によりプリデコーダ５Ｂの出力の如何にかかわらず、論理ゲート６Ａ〜６Ｄが並列的に選択されていた。
しかし、本実施の形態４では、ゲート回路４が省略されているので、スタンバイモードでもプリデコーダ５Ｂの出力により論理ゲート６Ａ〜６Ｄが択一的に選択され、サブブロック７Ａ〜７Ｄのうち、プリデコーダ５Ｂで選択したサブブロックだけがアクティブモードの４倍の周期でセルフリフレッシュされる。
以下、スタンバイモードでのセルフリフレッシュ周期をアクティブモードでのセルフリフレッシュ周期より長くすることができる理由を説明する。図１９は、メモリセルアレイ７中の１つのメモリセルを示す回路図である。メモリセルトランジスタＴｒのゲートはワード線ＷＬに、ソースドレイン端の１端はビット線Ｂｉｔに、他端はメモリセル容量Ｃの一端に接続され、メモリセル容量Ｃの他端は中間電位ＨＶＤＤに接続される。中間電位ＨＶＤＤは、図示しない電源ＶＤＤとグランドＧＮＤとの中間の電位（１／２ＶＤＤ）の電源である。また、ビット線Ｂｉｔは中間電位ＨＶＤＤにプリチャージされる。ライト動作またはリフレッシュによりデータをメモリセルに書き戻すときは、書き込むデータによってビット線ＢｉｔはＶＤＤまたはＧＮＤとされる。
アクティブモードでは、リフレッシュ以外にリードライトを行うのでビット線ＢｉｔはＶＤＤまたはＧＮＤとなる。特にビット線ＢｉｔがＧＮＤとなると、ワード線ＷＬが非選択であってもメモリセルのトランジスタＴｒにリーク電流があればメモリセル容量Ｃに蓄積した電荷は失われる。従って、アクティブモードでのセルフリフレッシュ周期は、このリードライト時に生じるリーク電流を考慮して決定しなければならない。
これに対してスタンバイモードでは、メモリセルへのリードライトは禁止されているので、リードライト動作によるリーク電流は考慮する必要がなく、セルフリフレッシュ時以外ビット線Ｂｉｔの電位は中間電位ＨＶＤＤに固定される。従って、スタンバイモードでは、アクティブモードでセルフリフレッシュを行う周期に比べてセルフリフレッシュを行う周期を長くすることができる。また、スタンバイモードでは、動作の相互干渉がないことからもアクセスモードよりセルフリフレッシュ周期を長くすることができる。この理由について、図２０および図２１を参照して説明する。
図２０は、スタンバイモード及びアクティブモードでリードライトがないときのメモリセルへのアクセス状態を示すタイミングチャートである。ｔ１〜ｔ２およびｔ３〜ｔ４の期間でワード線を選択しリフレッシュを行っているが、このリフレッシュ期間の間であるｔ２〜ｔ３の期間はメモリセルへのアクセスがない。従って、ビット線のプリチャージを十分に行うことができ、ｔ１〜ｔ２でのリフレッシュ動作とｔ３〜ｔ４でのリフレッシュ動作は互いに干渉することはない。
一方、図２１は、アクセスモードでメモリセルへのアクセスがあった場合のメモリセルへのアクセス状態を示すタイミングチャートである。図２１では、ｔ１〜ｔ２でメモリセルへのリードライト動作を行った後、アドレスの変化によりｔ３〜ｔ４の期間でリフレッシュが起動されている。さらにリフレッシュに引き続いてｔ５〜ｔ６でリードライト動作を行っている。このリードライトからリフレッシュ、リフレッシュからリードライトの間、プリチャージは最小限の期間ｔ２〜ｔ３およびｔ４〜ｔ５でしか行っていない。従って，わずかなビット線のプリチャージ不足などによって各動作の相互干渉によりホールド特性が悪化することも考えられる。アクセスモードでメモリセルに対してリードライト動作があるか否かは予想できないので、アクセスモードでは、リードライト動作があることを想定しておかなければならない。以上の理由からも相互干渉を起す可能性のあるアクセスモードに比べて、相互干渉を起す可能性のないスタンバイモードではセルフリフレッシュ周期を長くすることができる。
さらに、実施の形態４では、実施の形態２と同様に動作モードがアクティブモードからスタンバイモードに移行したとしても、アクティブモードでリフレッシュすべき１群のワード線に対するリフレッシュが終わるまでは、リフレッシュ周期が短いままでリフレッシュを継続している。このモードの切り替えに伴うリフレッシュ周期の切り替えについて、タイミングチャート図２２を参照して説明する。
図２２では、／ＣＳ端子によりスタンバイモードとアクティブモードとが切り替えられている。基本的には、アクティブモードでは周期の短いクロックＣＬ０に同期してセルフリフレッシュを行い、スタンバイモードではクロックＣＬ０の４倍の周期を有するクロックＣＬ１に同期してセルフリフレッシュを行っている。
しかし、アクティブモードからスタンバイモードに切り替えるときは、図２２の「リフレッシュトリガパルス（１）」に示すように、すぐにリフレッシュトリガクロックをＣＫ１に切り替えないで、次のＣＫ１パルスが出力されるタイミングまでアクティブモードのセルフリフレッシュ周期のままセルフリフレッシュを行っている。こうすると、アクティブモードとスタンバイモードとが頻繁に切り替わる場合、図２２の「リフレッシュトリガパルス（２）」に示すように、アクティブモードからスタンバイモードに切り替えると同時にリフレッシュトリガパルスをＣＫ１に切り替える場合より平均するとリフレッシュサイクルは短くなる。これはアクティブモードとスタンバイモードが短いサイクルで切り替わる動作においては、連続アクティブに近いディスターブがメモリセルにかかることがあり、その場合にメモリセルのデータが消失するのを避けるためである。
一方、スタンバイモードが続く場合は、セルフリフレッシュは長いＣＫ１のトリガ周期になるので、消費電流は低減できる。
＜実施の形態５＞
前述の実施の形態１、２、４のセルフリフレッシュタイマ回路では、アクティブモードとスタンバイモードで同じ周期のクロックを生成する基本タイマを用い、スタンバイモードではその基本タイマのクロックを分周回路で分周して長い周期のセルフリフレッシュトリガパルスを生成した。
本実施の形態５は、スタンバイモードとアクティブモードとでセルフリフレッシュタイマ回路の基本タイマの発振周波数を変えるものである。発振回路の電流供給能力を調整することにより発振周波数を変える回路は、特開２００１−１８４８６０に記載されており、この実施の形態３は、この特開２００１−１８４８６０に記載の回路をアクティブモードとスタンバイモードでの基本タイマの発振周波数の制御に応用したものである。
図２３は、このセルフリフレッシュタイマ回路の回路図であり、図２４は、スタンバイモードとアクティブモードとの切り替えとセルフリフレッシュトリガパルスの周期を示すグラフである。
図２３では、トランジスタＴｒ２〜Ｔｒ６から構成されるカレントミラー回路によりトランジスタＴｒ２に流れる電流Ｉによりリングオシレータ８１１の電源電流を制御し、タイマ回路の発振クロックＣＫ０を制御している。アクティブモードでは、トランジスタＴｒ１が導通しカレントミラー回路に流れる電流Ｉが増え、リングオシレータ８１１の発振周期が短くなるのに対して、スタンバイモードでは、トランジスタＴｒ１が非導通となりカレントミラー回路に流れる電流Ｉが減り、リングオシレータ８１１の発振周期は長くなる。
さらに、図２４のグラフに示すように図２３の回路では、トランジスタＴｒ４、Ｔｒ６の出力となるリングオシレータ８１１の電源等には寄生容量があるため、トランジスタＴｒ１をオンオフさせてもすぐにはリングオシレータ８１１の発振周期は変わらず、やや遅れてから発振周期は変わる。しかし、電源電流を増やして発振周期を早くするのにかかる時間より、電源電流を減らして発振周期を遅くするのにかかる時間の方が相対的に長くかかるので、アクティブモードとスタンバイモードとを頻繁に切り替えた場合、平均するば、スタンバイモードの発振周期よりアクティブモードの発振周期に近くなる。
従って、本実施の形態でも上記第４の実施の形態でも述べたようにアクティブモードとスタンバイモードとを頻繁に切り替わり連続アクティブに近いディスターブがメモリセルにかかった場合でも、メモリセルのデータが消失するのを防ぐことができる。
なお、この発明の技術的思想は、データを取り込んだ後のサイクルでメモリセルに書き込むいわゆるレイトライト方式を採用する半導体記憶装置に対しても適用することができ、リード・ライト動作とリフレッシュとを同一サイクル内で行う仕様に限定されるものではない。
以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
産業上の利用の可能性
以上説明したように、本発明によれば、記憶の保持にリフレッシュが必要な複数のメモリセルを有し、外部からメモリセルへのデータの読み書きを禁止するスタンバイモードと、外部からメモリセルへのデータの読み書きを可能にするアクティブモードとを備えた半導体記憶装置であって、前記アクティブモードでは第１の周期でセルフリフレッシュを行い、前記スタンバイモードでは、前記第１の周期より長い第２の周期でセルフリフレッシュを行うようにしたので、前記スタンバイモードにおいてセルフリフレッシュ動作に伴う消費電流を有効に低減することが可能となる。
また、本発明の別の態様では、セルフリフレッシュタイマ回路を含むスタンバイモードでのリフレッシュ動作において、ビット線上に現れるデータ信号を増幅するために設けられたセンスアンプの電流駆動能力を抑制し、ワード線の選択期間を規定するパルス信号のパルス幅を拡張し、パルス幅が拡張された前記パルス信号に基づき複数のワード線を並列的に活性化するための制御系を備えたので、スタンバイモードにおいてセルフリフレッシュ動作に伴う消費電流を有効に低減することが可能となる。
【図面の簡単な説明】
図１は、本発明の実施の形態１にかかる半導体記憶装置の構成を示すブロック図である。
図２は、本発明の実施の形態１にかかるリフレッシュタイマーの構成を示すブロック図である。
図３は、本発明の実施の形態１にかかる半導体記憶装置の動作（リードモード）を説明するための波形図である。
図４は、本発明の実施の形態１にかかる半導体記憶装置の動作（スタンバイモード）を説明するための波形図である。
図５は、本発明の実施の形態１にかかる半導体記憶装置の動作（スタンバイモードからアクティブモードに切り替わった際のリフレッシュ動作の中断）を説明するための波形図である。
図６は、本発明の実施の形態１にかかる半導体記憶装置の動作（リフレッシュ動作が中断された場合の対策）を説明するための波形図である。
図７は、本発明の実施の形態１にかかる半導体記憶装置の動作（アクティブモードからスタンバイモードに切り替わった際のリフレッシュ動作の未遂）を説明するための波形図である。
図８は、本発明の実施の形態２にかかる半導体記憶装置の構成を示すブロック図である。
図９は、本発明の実施の形態２にかかるリフレッシュタイマーの構成を示すブロック図である。
図１０は、本発明の実施の形態２にかかる半導体記憶装置の動作（アクティブモードからスタンバイモードに切り替わった際のリフレッシュ動作の中断）を説明するための波形図である。
図１１は、本発明の実施の形態２にかかるパルス生成回路の構成を示すブロック図である。
図１２は、本発明の実施の形態２にかかるパルス生成回路の動作（パルス幅が最大となる場合）を説明するための波形図である。
図１３は、本発明の実施の形態２にかかるパルス生成回路の動作（パルス幅がリフレッシュ動作の中断時期に依存する場合）を説明するための波形図である。
図１４は、本発明の実施の形態２にかかるパルス生成回路の動作（パルス幅が最小となる場合）を説明するための波形図である。
図１５は、本発明の実施の形態２にかかるパルス生成回路によるワード線選択期間ｔｐとリフレッシュ動作の中断時刻ｔＲＳＥＴとの関係を示す特性図である。
図１６は、従来技術にかかる半導体記憶装置の構成を示すブロック図である。
図１７は、従来技術にかかる半導体記憶装置の動作を説明するための波形図である。
図１８は、本発明の実施の形態４にかかる半導体記憶装置の構成を示すブロック図である。
図１９は、半導体記憶装置のメモリセル部の構成を示すブロック図である。
図２０は、スタンバイモード及びアクセスモードでリードライトがないときのメモリセルへのアクセス状態を示す波形図である。
図２１は、アクセスモードでリードライトがあるときのメモリセルへのアクセス状態を示す波形図である。
図２２は、本発明の実施の形態４にかかる半導体記憶装置の動作モード切り替えを示す波形図である。
図２３は、本発明の実施の形態５にかかる基本タイマ回路の構成を示すブロック図である。
図２４は、本発明の実施の形態５にかかる基本タイマ回路の発振周期の変動を示すグラフである。
Claims (17)
- 記憶の保持にリフレッシュが必要な複数のメモリセルを有し、外部からメモリセルへのデータの読み書きを禁止するスタンバイモードと、外部からメモリセルへのデータの読み書きを可能にするアクティブモードとを備えた半導体記憶装置であって、
前記アクティブモードでは第１の周期でセルフリフレッシュを行い、前記スタンバイモードでは、前記第１の周期より長い第２の周期でセルフリフレッシュを行うようリフレッシュパルスを出力するセルフリフレッシュタイマ回路を含む半導体記憶装置。 - 前記セルフリフレッシュタイマ回路は、前記アクティブモードで外部からメモリセルに対し一定期間読み書きがないとき、前記第１の周期でセルフリフレッシュを行うようリフレッシュパルスを出力するセルフリフレッシュタイマ回路である請求項１記載の半導体記憶装置。
- 前記セルフリフレッシュタイマ回路は、前記スタンバイモードでの発振周期を前記アクティブモードでの発振周期より長くした発振回路を含むことを特徴とする請求項１記載の半導体記憶装置。
- 前記セルフリフレッシュタイマ回路は、周期の短いクロックを周期の長いクロックに分周する分周回路を含み、前記アクティブモードでは分周する前の前記周期の短いクロックに基づいてリフレッシュパルスを出力し、前記スタンバイモードでは分周した後の前記周期の長いクロックに基づいてリフレッシュパルスを出力する請求項１記載の半導体記憶装置。
- 前記セルフリフレッシュタイマ回路は、前記スタンバイモードから前記アクティブモードに切り替わってからリフレッシュ周期が前記第２の周期から前記第１の周期に変わる時間より、前記アクティブモードから前記スタンバイモードに切り替わってからリフレッシュ周期が前記第１の周期から前記第２の周期に変わる時間のほうが平均すると長くなることを特徴とする請求項１記載の半導体記憶装置。
- 前記メモリセルから読み出したデータ信号を増幅するセンスアンプ回路を更に備え、
前記センスアンプ回路は、電流駆動能力を前記アクティブモードより前記スタンバイモードでより抑制するセンスアンプ回路であることを特徴とする請求項１記載の半導体記憶装置。 - 前記複数のメモリセルのそれぞれに接続される複数のワード線と、少なくともセルフリフレッシュを行うメモリセルが接続されるワード線を選択的に活性化させるワード線選択回路とをさらに含み、
前記ワード線選択回路は、前記ワード線が活性化される時間を前記アクティブモードより前記スタンバイモードでより長くなるように前記活性化を制御することを特徴とする請求項１記載の半導体記憶装置。 - 前記ワード線選択回路は、前記スタンバイモードでセルフリフレッシュを行うときは、複数のワード線を並列的に活性化させることを特徴とする請求項７記載の半導体記憶装置。
- リフレッシュ動作を自発的に行うように構成された非同期式の半導体記憶装置であって、
スタンバイモードでのリフレッシュ動作において、ビット線上に現れるデータ信号を増幅するために設けられたセンスアンプの電流駆動能力を抑制し、ワード線の選択期間を規定するパルス信号のパルス幅を拡張し、パルス幅が拡張された前記パルス信号に基づき複数のワード線を並列的に活性化するための制御系を備えたことを特徴とする半導体記憶装置。 - 前記制御系は、
動作モードがスタンバイモードからアクティブモードに切り替わる際にそれまでのリフレッシュ動作が中断されたとき、この中断されたリフレッシュ動作においてリフレッシュの対象とされていた行アドレスで指定されるワード線について、その後のアクティブモードにおいてリフレッシュし直すことを特徴とする請求項９に記載された半導体記憶装置。 - 前記制御系は、
動作モードがアクティブモードからスタンバイモードに切り替わったとき、前記動作モードの切り替わりを検出して、前記アクティブモードでリフレッシュの対象とすべき行アドレスで指定されるワード線を含む複数のワード線を並列的に活性化させることを特徴とする請求項９に記載された半導体記憶装置。 - 前記制御系は、
動作モードがアクティブモードからスタンバイモードに切り替わったとき、前記スタンバイモードでの新たなリフレッシュサイクルが到来するまで、前記アクティブモードにおけるリフレッシュ動作を継続させることを特徴とする請求項９に記載された半導体記憶装置。 - 前記制御系は、
前記パルス信号として、少なくとも前記センスアンプを活性化するために必要とされるパルス幅を有する信号を発生させることを特徴とする請求項９に記載された半導体記憶装置。 - 前記制御系は、
リフレッシュ対象のメモリセルに記憶されたデータが回復する限度において、前記センスアンプの電流駆動能力を小さく抑制すると共に前記パルス信号のパルス幅を拡張することを特徴とする請求項９に記載された半導体記憶装置。 - リフレッシュ動作を自発的に行うようにした非同期式半導体記憶装置のリフレッシュ方法であって、
（ａ）スタンバイモードでのリフレッシュ動作において、ビット線上に現れるデータ信号を増幅するために設けられたセンスアンプの電流駆動能力を抑制し、
（ｂ）ワード線の選択期間を規定するパルス信号のパルス幅を拡張し、
（ｃ）パルス幅が拡張された前記パルス信号に基づき複数のワード線を並列的に活性化する
ことを特徴とする半導体記憶装置のリフレッシュ方法。 - リフレッシュ動作を自発的に行うようにした非同期式半導体記憶装置のリフレッシュ方法であって、
メモリセルへのデータの読み書きを禁止するスタンバイモードと、前記メモリセルへのデータの読み書きを可能とするアクティブモードとを設け、
前記スタンバイモードでのセルフリフレッシュ周期をアクティブモードでのセルフリフレッシュ周期より長くしたことを特徴とする半導体記憶装置のリフレッシュ方法。 - 前記スタンバイモードから前記アクティブモードに切り替わったとき速やかに前記セルフリフレッシュ周期を短縮し、前記アクティブモードから前記スタンバイモードに切り替わったときゆっくりと前記セルフリフレッシュ周期を伸長するようにしたことを特徴とする請求項１６に記載の半導体記憶装置のリフレッシュ方法。
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