JP2875806B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、擬似スタティック型RAM（ランダムアクセスメモ
リ）等に利用して特に有効な技術に関するものである。

〔従来の技術〕

高集積化が可能なダイナミック型RAMを基本構成と
し、かつ通常のスタティック型RAMと互換性のあるイン
タフェースを持つように設計された擬似スタティック型
RAMがある。擬似スタティック型RAMは、通常の書き込み
及び読み出しモードに加えて、外部制御によってリフレ
ッシュ動作を単発的に実行するオートリフレッシュモー
ドと、例えばバッテリバックアップ時においてリフレッ
シュ動作を自律的にかつ周期的に実行するセルフリフレ
ッシュモードとを有し、これらのオートリフレッシュ及
びセルフリフレッシュモードにおいてリフレッシュ動作
を実行すべきアドレスを順次指定するリフレッシュアド
レスカウンタを内蔵する。

一方、ダイナミック型RAMや上記擬似スタティック型R
AM等の低消費電力化を図る一つの方法として、メモリア
レイをデータ線の延長方向に分割し、これらを選択的に
動作状態とするアレイ分割方式がある。さらに、Ｎチャ
ンネルMOSFET（Metal Oxide Semiconductor Field Effe
ct Transistor）等のMISFET（Metal Insulator Semicon
ductor FET）からなるダイナミック型メモリセルを用い
たダイナミック型RAMや擬似スタティック型RAM等におい
て、半導体基板に適当な負の基板バックバイアス電圧を
供給することで各回路素子の接合容量を制御し、動作の
安定化を図る方法が知られている。このとき、ダイナミ
ック型RAMや擬似スタティック型RAM等は、回路の電源電
圧をもとに上記基板バックバイアス電圧を形成する基板
バックバイアス電圧発生回路を内蔵する。

オートリフレッシュモード及びセルフリフレッシュモ
ードを有しかつアレイ分割方式を採る擬似スタティック
型RAMについて、例えば、1987年３月、（株）日立製作
所発行の『日立ICメモリデータブック』第229頁〜第234
頁に記載されている。また、基板バックバイアス電圧発
生回路を内蔵するダイナミック型RAMについて、例え
ば、特開昭61−065729号公報等に記載されている。ま
た、リフレッシュ動作時の複数のメモリセルブロックの
センス増幅器をすべて動作させ、読み出し書き込み動作
時には選択されたメモリセルブロックのセンス増幅器を
動作させるダイナミック型RAMについては、特開昭62−2
91792号公報に記載されている。しかし、リフレッシュ
動作の時、複数のメモリセルブロックのセンス増幅器を
すべて動作させる際にメモリセルブロック毎にセンス増
幅器の動作タイミングをずらして活性化することは記載
されていない。

〔発明が解決しようとする課題〕

上記に記載されるようなアレイ分割方式を採る従来の
擬似スタティック型RAM等において、同時に動作状態と
されるメモリアレイ言い換えると同時に選択状態とされ
るワード線の数は、許容しうる消費電力ならびに必要と
されるリフレッシュ周期等に従って選定され、動作モー
ドに関係なく同数とされる。

一方、擬似スタティック型RAM等のセルフリフレッシ
ュモードにおけるメモリアレイの平均動作電流は、同時
に選択状態とされるワード線の数すなわりリフレッシュ
周期に関係なくほぼ一定であるが、アドレスデコーダ等
を含むメモリアレイ周辺回路の平均動作電流は、リフレ
ッシュ周期の逆数すなわちリフレッシュ動作回数にほぼ
比例して大きくなる。つまり、擬似スタティック型RAM
のセルフリフレッシュモードにおける動作電流は、同時
に選択状態とされるワード線の数によって左右され、そ
の結果、バッテリバックアップ時等における擬似スタテ
ィック型RAM等の低消費電力化が制限される。

これに対処するため、本願発明者等は、セルフリフレ
ッシュモードにおいて同時に選択状態とされるワード線
の数を、通常の書き込み及び読み出しモードならびにオ
ートリフレッシュモードの整数倍とすることを考えた
が、これにともなって次のようないくつかの問題点が生
じた。すなわち、 （１）ワード線の同時選択数すなわち同時に動作状態と
されるメモリアレイの数が増えることで、同時に動作状
態とされるセンスアンプの数が増え、相応して動作電流
のピーク値が大きくなる。その結果、電源ノイズが増大
し、擬似スタティック型RAM等の動作マージンが低下す
る。

（２）同時に選択状態とされるワード線数が動作モード
によって変化することで、選択状態とされるワード線に
伝達されるワード線選択タイミング信号に対する負荷量
が変化し、所定のブーストレベルが得られない。

（３）動作モードに応じてリフレッシュアドレスカウン
タの歩進モードを変化させる必要が生じ、このためにリ
フレッシュアドレスカウンタの下位ビットをセルフリフ
レッシュモードにおいて選択的に無効とする方法を採ら
ざるをえないが、ある時間継続されるオートリフレッシ
ュモードを繰り返す場合、あるいはオートリフレッシュ
モードとセルフリフレッシュモードをある周期で繰り返
した場合、リフレッシュアドレスカウンタが正常に歩進
されない。

一方、上記擬似スタティック型RAM等に内蔵される基
板バックバイアス電圧発生回路は、その動作電流を削減
する意味から、比較的大きな電流供給能力を有し擬似ス
タティック型RAMが選択状態とされるときあるいは基板
バックバイアス電圧をモニタするレベル検出回路の出力
信号が有効とされるとき選択的に動作状態とされる第１
の電圧発生回路と、比較的小さな電流供給能力を有し定
常的に動作状態とされる第２の電圧発生回路とにより構
成される。つまり、基板バックバイアス電圧発生回路を
内蔵する従来の擬似スタティック型RAM等では、回路の
平均的な動作時間が極端に少ないセルフリフレッシュモ
ードにおいて、上記レベル検出回路と第２の電圧発生回
路が定常的に動作状態とされる。このため、さらに、 （４）擬似スタティック型RAM等のセルフリフレッシュ
モードにおける低消費電力化が、上記レベル検出回路及
び第２の電圧発生回路の動作電流によって制限される。

という問題が生じた。

この発明の第１の目的は、擬似スタティック型RAM等
のセルフリフレッシュモードにおけるワード線の同時選
択数を最適化することにある。

この発明の第２の目的は、ワード線の同時選択数を最
適化することにともなう電源ノイズの増大を抑制するこ
とにある。

この発明の第３の目的は、擬似スタティック型RAMの
動作モードによってワード線の同時選択数が異なること
によるワード線のブーストレベルの変化を抑制すること
にある。

この発明の第４の目的は、擬似スタティック型RAMの
動作モードによってその歩進モードが変化されるリフレ
ッシュアドレスカウンタの誤動作を防止することにあ
る。

この発明の第５の目的は、擬似スタティック型RAM等
に内蔵される基板バックバイアス電圧発生回路を効率的
に動作状態とし、その動作電流を削減することにある。

この発明のさらなる目的は、セルフリフレッシュモー
ドを有しかつ基板バックバイアス電圧発生回路を内蔵す
る擬似スタティック型RAM等の動作を安定化しつつ、そ
の低消費電力化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
擬似スタティック型RAM等のセルフリフレッシュモード
におけるワード線の同時選択数を、通常の動作モード及
びオートリフレッシュモードの整数倍とし、相応してセ
ルフリフレッシュモードにおけるリフレッシュ周期を整
数倍とする。このとき、各センスアンプを対応して設け
られる複数の駆動MOSFETを部分的にオン状態とし、さら
に部分的にオン状態とされる駆動MOSFETを所定の時間を
おいて順次オン状態とする。また、ワード線選択タイミ
ング信号を伝達する信号線と回路の接地電位との間に、
セルフリフレッシュモードにおいて選択的に結合される
ダミー容量を設けるとともに、セルフリフレッシュモー
ドが識別される当初において１回のリフレッシュ動作を
実行する。そして、擬似スタティック型RAM等に内蔵さ
れる基板バックバイアス電圧発生回路を、セルフリフレ
ッシュモードにおいて選択的にその動作が停止されるレ
ベル検出回路と、比較的大きな電流供給能力を有し通常
の動作モード及びオートリフレッシュモードにおいて上
記レベル検出回路の出力信号が有効とされるときあるい
はセルフリフレッシュモードにおいてリフレッシュ動作
が実行されるとき選択的に動作状態とされる第１の電圧
発生回路と、比較的小さな電流供給能力を有しセルフリ
フレッシュモードにおいて選択的にその動作が停止され
る第２の電圧発生回路とにより構成するものである。

〔作用〕

上記した手段によれば、擬似スタティック型RAMのセ
ルフリフレッシュモードにおけるワード線の同時選択数
を最適化し、その平均消費電力を大幅に削減できる。ま
た、ワード線の同時選択数の最適化にともなう動作電流
のピーク値を抑え、ワード線の同時選択数が変化される
ことによるワード線のブーストレベルの変化を抑制でき
るとともに、リフレッシュアドレスカウンタの誤動作を
防止し、セルフリフレッシュモードにおける基板バック
バイアス電圧発生回路の動作電流を削減できる。これに
より、擬似スタティック型RAM等の動作を安定化しつ
つ、その低消費電力化を推進することができる。

〔実施例〕

第５図には、この発明が適用された擬似スタティック
型RAMの一実施例のブロック図が示されている。また、
第１図及び第２図には、第５図の擬似スタティック型RA
Mの選択状態を説明するための概念図が示され、第３図
及び第４図には、第５図の擬似スタティック型RAMの平
均動作電流を説明するための概念図が示されている。さ
らに、第６図ないし第９図には、第５図の擬似スタティ
ック型RAMのタイミング発生回路TGの一実施例の部分的
な回路図が示され、第10図には、そのタイミング図の一
例が示されている。また、第11図ならびに第12図には、
第５図の擬似スタティック型RAMのメモリアレイMARY0L
とセンスアンプSA0L及びカラムスイッチCSならびにプリ
ＸアドレスデコータPXD及びＸアドレスデコーダXD0Lの
一実施例の部分的な回路図がそれぞれ示され、第13図及
び第14図には、第12図のプリＸアドレスデコーダPXD及
びＸアドレスデコーダXD0L等の選択状態を説明するため
の概念図が示されている。加えて、第15図ならびに第17
図には、第５図の擬似スタティック型RAMのリフレッシ
ュアドレスカウンタRFCならびに基板バックバイアス電
圧発生回路V_BBGの一実施例の部分的な回路図がそれぞれ
示され、第16図ならびに第18図には、第15図のリフレッ
シュアドレスカウンタRFCならびに第17図の基板バック
バイアス電圧発生回路V_BBGのタイミング図の一例がそれ
ぞれ示されている。また、第19図には、第５図の擬似ス
タティック型RAMの半導体基板面上における一実施例の
配置図が示されている。これらの図をもとに、この実施
例の擬似スタティック型RAMの構成と動作の概要ならび
にその特徴について説明する。なお、各回路図に示され
る回路素子ならびに第５図の各ブロックを構成する回路
素子は、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。また、各回路
図において、チャンネル（バックゲート）部に矢印が付
加されるMOSFETはＰチャンネル型であり、矢印の付加さ
れないＮチャンネルMOSFETと区別して示される。

この実施例の擬似スタティック型RAMは、ダイナミッ
ク型RAMを基本構成とし、そのメモリアレイがいわゆる
１素子型のダイナミック型メモリセルにより構成される
ことで、回路の高集積化と低消費電力化が図られる。ま
た、Ｘアドレス信号AX0〜AX10及びＹアドレス信号AY0〜
AY7がそれぞれ別個の外部端子を介して入力され、制御
信号としてチップイネーブル信号▲▼，ライトイネ
ーブル信号▲▼及び出力イネーブル信号▲▼が
設けられることで、通常のスタティック型RAMと互換性
のある入出力インタフェースを持つものとされる。さら
に、擬似スタティック型RAMは、外部制御によりリフレ
ッシュ動作を単発的に実行するオートリフレッシュモー
ドと、複数のワード線に関するリフレッシュ動作を自律
的にかつ所定の周期で継続的に実行するセルフリフレッ
シュモードとを有し、リフレッシュすべきアドレスを順
次指定するためのリフレッシュアドレスカウンタRFCを
内蔵する。

この実施例において、上記出力イネーブル信号▲
▼は、特に制限されないが、リフレッシュ制御信号▲
▼として兼用され、この出力イネーブル信号▲
▼とライトイネーブル信号▲▼によって擬似スタ
ティック型RAMの動作モードが設定される。すなわち、
擬似スタティック型RAMは、チップイネーブル信号▲
▼の立ち下がりエッジにおいて上記出力イネーブル信
号▲▼がハイレベルとされるとき、通常の動作モー
ドとされ、さらにこの時点でライトイネーブル信号▲
▼がロウレベルであると書き込みモードとされ、ハイ
レベルであると読み出しモードとされる。この読み出し
モードでは、上記出力イネーブル信号▲▼により通
常の出力制御が行われる。一方、擬似スタティック型RA
Mは、チップイネーブル信号▲▼がハイレベルのま
ま出力イネーブル信号▲▼が所定の期間を超えるこ
となく一時的にロウレベルとされることで、オートリフ
レッシュモードとされ、出力イネーブル信号▲▼が
上記所定の期間を超えて連続してロウレベルとされるこ
とで、セルフリフレッシュモードとされる。その結果、
擬似スタティック型RAMを含むシステムは、製品仕様と
して定められた所定の周期でオートリフレッシュモード
によるリフレッシュ動作をおり込みつつ通常のメモリア
クセスを実現し、例えば障害発生時等においてセルフリ
フレッシュモードによるバッテリバックアップを実現す
ることができる。

さらに、この実施例の擬似スタティック型RAMは、メ
モリアレイが実質的にデータ線の延長方向に分割されて
なる８個のメモリアレイMARY0L及びMARY0RないしMARY3L
及びMARY3Rを備える。これらのメモリアレイは、対応す
るＹアドレスデコーダYD0〜YD3をそれぞれはさむように
配置され、これらのＹアドレスデコーダと対応するセン
スアンプSA0L及びSA0RないしSA3L及びSA3Rならびにカラ
ムスイッチCS0L及びCS0RないしCS3L及びCS3Rとともに、
４個のメモリマットMAT0〜MAT3を構成する。特に制限さ
れないが、メモリアレイMARY0L〜MARY3LならびにMARY0R
〜MARY3Rは、後述するように、実際には対応するＸアド
レスデコーダXD0L〜XD3LならびにXD0R〜XD3Rをはさむよ
うに上下に分割して配置される。

メモリアレイMARY0L〜MARY3LならびにMARY0R〜MARY3R
は、指定されるワード線が択一的に選択状態とされるこ
とで、選択的に動作状態とされる。この実施例におい
て、擬似スタティック型RAMが通常の書き込み又は読み
出しモードあるいはオートリフレッシュモードとされる
場合、特に制限されないが、第１図に例示的に示される
ように、メモリマットMAT0及びMAT2あるいはMAT1及びMA
T3の組み合わせで対応する２個のメモリアレイが同時に
動作状態とされる。このとき、擬似スタティック型RAM
が通常のモードであると、動作状態とされる２個のメモ
リアレイからさらに４組のデータ線がそれぞれ選択さ
れ、対応するメインアンプMA0及びMA2あるいはMA1及びM
A3に接続される。その結果、この実施例の擬似スタティ
ック型RAMは、８ビットの記憶データを同時に入出力す
るいわゆる×８ビット構成のRAMとされる。擬似スタテ
ィック型RAMがオートリフレッシュモードとされる場
合、動作状態とされる２個のメモリアレイにおいて、選
択された合計２本のワード線に関するリフレッシュ動作
が単発的に実行され、リフレッシュアドレスカウンタRF
Cが一つ更新される。

一方、擬似スタティック型RAMがセルフリフレッシュ
モードとされる場合、特に制限されないが、第２図に示
されるように、すべてのメモリマットMAT0〜MAT3に対応
する８個のメモリアレイMARY0L〜MARY3LならびにMARY0R
〜MARY3Rが一斉に動作状態とされ、各メモリアレイにお
いて選択された合計８本のワード線に関するリフレッシ
ュ動作が同時に実行される。これらのリフレッシュ動作
は、製品仕様に定められたリフレッシュ周期の４倍の周
期で自律的にかつ周期的に実行され、その都度、リフレ
ッシュアドレスカウンタRFCが順次更新される。このセ
ルフリフレッシュモードにおいて、特に制限されない
が、リフレッシュアドレスカウンタRFCの下位２ビット
が論理“0"に固定され、上記２ビットを除く上位９ビッ
トのみが更新される。その結果、後述するように、擬似
スタティック型RAMのセルフリフレッシュモードにおけ
る単位時間あたりのリフレッシュ動作回数が削減され、
平均動作電流が大幅に削減される。

第５図において、外部から起動制御信号として供給さ
れるチップイネーブル信号▲▼，ライトイネーブル
信号▲▼及び出力イネーブル信号▲▼すなわち
リフレッシュ制御信号▲▼は、タイミング発生
回路TGに供給される。このタイミング発生回路TGには、
後述するＸアドレスバッファXABから、特に制限されな
いが、２ビットの相補内部アドレス信号ax0及びax1（こ
こで、例えば非反転内部アドレス信号ax0と反転内部ア
ドレス信号▲▼をあわせて相補内部アドレス信号
ax0のように表す。以下、相補信号について同様）が供
給される。タイミング発生回路TGは、後述するように、
上記チップイネーブル信号▲▼，ライトイネーブル
信号▲▼及び出力イネーブル信号▲▼ならびに
相補内部アドレス信号ax0及びax1をもとに、擬似スタテ
ィック型RAMの各回路ブロックの動作に必要な各種タイ
ミング信号を形成する。

一方、外部から供給される11ビットのＸアドレス信号
AX0〜AX10は、特に制限されないが、Ｘアドレスバッフ
ァXABの一方の入力端子に供給され、８ビットのＹアド
レス信号AY0〜AY7は、ＹアドレスバッファYABに供給さ
れる。ＸアドレスバッファXABの他方の入力端子には、
リフレッシュアドレスカウンタRFCから11ビットのリフ
レッシュアドレス信号rx0〜rx10が供給される。さら
に、ＸアドレスバッファXABには、タイミング発生回路T
Gからタイミング信号φref及びφxlが供給され、Ｙアド
レスバッファYABには、タイミング信号φylが供給され
る。ここで、タイミング信号φrefは、後述するよう
に、擬似スタティック型RAMがオートリフレッシュ又は
セルフリフレッシュモードで選択状態とされリフレッシ
ュ動作が実行されるとき、選択的にハイレベルとされ、
タイミング信号φxl及びφylは、擬似スタティック型RA
Mが選択状態とされるとき、Ｘアドレス信号AX0〜AX10又
はリフレッシュアドレス信号rx0〜rx10ならびにＹアド
レス信号AY0〜AY7のレベルが確定される時点で、選択的
にハイレベルとされる。

ＸアドレスバッファXABは、擬似スタティック型RAMが
通常の書き込み又は読み出しモードで選択状態とされ上
記タイミング信号φrefがロウレベルとされるとき、外
部端子を介して供給されるＸアドレス信号AX0〜AX10を
上記タイミング信号φxlに従って取り込み、これを保持
する。また、擬似スタティック型RAMがリフレッシュモ
ードで選択状態とされ上記タイミング信号φrefがハイ
レベルとされるとき、リフレッシュアドレスカウンタRF
Cから供給されるリフレッシュアドレス信号rx0〜rx10を
上記タイミング信号φrefに従って取り込み、これを保
持する。ＸアドレスバッファXABは、さらにこれらのＸ
アドレス信号AX0〜AX10又はリフレッシュアドレス信号r
x0〜rx10をもとに、相補内部アドレス信号ax0〜ax10を
形成する。このうち、下位２ビットの相補内部アドレス
信号ax0及びax1は、前述のように、タイミング発生回路
TGに供給され、次の２ビットの相補内部アドレス信号ax
2及びax3は、ワード線選択タイミング信号発生回路φxG
に供給される。さらに、残り７ビットの相補内部アドレ
ス信号ax4〜ax10は、プリＸアドレスデコーダPXDに供給
される。

同様に、ＹアドレスバッファYABは、擬似スタティッ
ク型RAMが通常の書き込み又は読み出しモードで選択状
態とされるとき、外部端子を介して供給されるＹアドレ
ス信号AY0〜AY7を上記タイミング信号φylに従って取り
込み、これを保持する。また、これらのＹアドレス信号
をもとに、相補内部アドレス信号ay0〜ay7を形成する。
これらの相補内部アドレス信号ay0〜ay7は、特に制限さ
れないが、プリＹアドレスデコーダPYDに供給する。

擬似スタティック型RAMは、さらに、８ビットの入力
又は出力データに対応して設けられる８個のデータ入出
力端子D0〜D7を備え、また、これらのデータ入出力端子
に対応した８個の単位回路をそれぞれ含むデータ入力バ
ッファDIB及びデータ出力バッファDOBを備える。データ
入出力端子D0〜D7は、データ入力バッファDIBの対応す
る単位回路の入力端子に結合されるとともに、データ出
力バッファDOBの対応する単位回路の出力端子に結合さ
れる。データ入力バッファDIBには、タイミング発生回
路TGからタイミング信号φicが供給され、データ出力バ
ッファDOBには、タイミング信号φocが供給される。さ
らに、データ出力バッファDOBの下位４個の単位回路に
は、メインアンプMA0又はMA2から下位４ビットの内部読
み出しデータdr0〜dr3が供給され、データ出力バッファ
DOBの上位４個の単位回路には、メインアンプMA1又はMA
3から上位４ビットの内部読み出しデータdr4〜dr7が供
給される。ここで、タイミング信号φicは、特に制限さ
れないが、擬似スタティック型RAMが通常の書き込みモ
ードで選択状態とされるとき、データ入出力端子D0〜D7
を介して供給される入力データのレベルが確定される時
点で、選択的にハイレベルとされる。また、タイミング
信号φocは、擬似スタティック型RAMが通常の読み出し
モードで選択状態とされるとき、選択された８個のメモ
リセルの読み出し信号のレベルが確定される時点で、選
択的にハイレベルとされる。

データ入力バッファDIBは、擬似スタティック型RAMが
通常の書き込みモードで選択状態とされるとき、データ
入出力端子D0〜D7を介して供給される入力データを上記
タイミング信号φicに従って取り込み、これを保持す
る。また、これらの入力データをもとに、内部書き込み
データdw0〜dw7を形成する。このうち、下位４ビットの
内部書き込みデータdw0〜dw3は、特に制限されないが、
メインアンプMA0及びMA2に共通に供給され、上位４ビッ
トの内部書き込みデータdw4〜dw7は、メインアンプMA1
及びMA3に共通に供給される。

データ出力バッファDOBは、擬似スタティック型RAMが
通常の読み出しモードで選択状態とされるとき、メイン
アンプMA0及びMA2あるいはMA1及びMA3から供給される８
ニットの内部読み出しデータdr0〜dr7を上記タイミング
信号φocに従って取り込み、これを保持する。また、こ
れらの内部読み出しデータに従って８ビットの出力信号
を形成し、データ入出力端子D0〜D7を介して外部に送出
する。特に制限されないが、タイミング信号φocがロウ
レベルとされるとき、データ出力バッファDOBの出力は
ハイインピーダンス状態とされる。

次に、擬似スタティック型RAMの他の回路ブロックの
説明に先立って、タイミング発生回路TGの具体的な回路
構成と各タイミング信号の時間関係について説明する。

タイミング発生回路TGは、特に制限されないが、チッ
プイネーブル系タイミング発生部TCEとリフレッシュ系
タイミング発生部TRFならびにアレイ選択部ASL及びセン
スアンプ制御部SACを含む。このうち、チップイネーブ
ル系タイミング発生部TCEは、第６図に示されるよう
に、チップイネーブル信号▲▼に対応して設けられ
ウェィクアップ信号wkに従って選択的に有効とされる入
力回路を含む。この入力回路を経て入力されるチップイ
ネーブル信号▲▼は、反転内部タイミング信号▲
▼として、ナンドゲート回路NAG1の一方の入力端
子に供給される。ナンドゲート回路NAG1の他方の入力端
子には、ラッチLT1の出力信号すなわち反転内部タイミ
ング信号▲▼が供給される。反転内部タイミン
グ信号▲▼は、特に制限されないが、反転内部
タイミング信号▲▼又は▲▼あるいは
▲▼のいずれかがロウレベルとされることで、
選択的にロウレベルとされ、後述する反転内部タイミン
グ信号▲▼がロウレベルとされることで、ハイ
レベルに戻される。

ここで、タイミング発生回路TGのチップイネーブル系
タイミング発生部TCEの説明を進めるに先立って、さら
にタイミング発生回路TGのリフレッシュ系タイミング発
生部TRFの構成と上記反転内部タイミング信号▲
▼，▲▼及び▲▼について説明す
る。

タイミング発生回路TGのリフレッシュ系タイミング発
生部TRFは、特に制限されないが、第７図に示されるよ
うに、出力イネーブル信号▲▼すなわりリフレッシ
ュ制御信号▲▼に対応して設けられる入力回路
を含む。この入力回路を経て入力される出力イネーブル
信号▲▼は、内部タイミング信号φoe0として、ナ
ンドゲート回路NAG11の一方の入力端子に供給される。
このナンドゲート回路NAG11の他方の入力端子には、上
述の反転内部タイミング信号▲▼の反転信号が
供給される。ナンドゲート回路NAG11の出力信号は、所
定の遅延回路を経た後、上述のタイミング信号φocとし
て、データ出力バッファDOBに供給される。その結果、
タイミング信号φocは、上記反転内部タイミング信号▲
▼がロウレベルとされかつ内部タイミング信号
φoe0がハイレベルとされることを条件に、つまり出力
イネーブル信号▲▼がロウレベルとされるときすで
にチップイネーブル信号▲▼がロウレベルであるこ
とを条件に、所定のタイミングでハイレベルとされる。

一方、上記内部タイミング信号φoe0は、反転内部タ
イミング信号▲▼がハイレベルであることを条
件に、すなわちチップイネーブル信号▲▼がハイレ
ベルであることを条件に、ラッチLT2を介して伝達さ
れ、これによって反転内部タイミング信号▲▼
がロウレベルとされる。反転内部タイミング信号▲
▼は、さらに所定の遅延回路を順次伝達され、その
結果、まず内部タイミング信号φrf1がハイレベルとさ
れ、やや遅れて反転内部タイミング信号▲▼が
ロウレベルとされる。内部タイミング信号φrf1及び反
転内部タイミング信号▲▼は、ナンドゲート回
路NAG12の第２及び第３の入力端子に供給される。この
ナンドゲート回路NAG12の第１の入力端子には、上記反
転内部タイミング信号▲▼が供給される。この
ため、ナンドゲート回路NAG12の出力信号すなわち反転
内部タイミング信号▲▼が、反転内部タイミン
グ信号▲▼すなわちチップイネーブル信号▲
▼がハイレベルであることを条件に、内部タイミング
信号φrf1がハイレベルとされてから反転内部タイミン
グ信号▲▼がロウレベルとされるまでの間、一
時的にロウレベルとされる。つまり、反転内部タイミン
グ信号▲▼は、チップイネーブル信号▲▼
がハイレベルとされる状態で出力イネーブル信号▲
▼すなわちリフレッシュ制御信号▲▼がロウレ
ベルとされることで、擬似スタティック型RAMのオート
リフレッシュモードが指定される当初において、一時的
にロウレベルとされるものとなる。

擬似スタティック型RAMでは、さらに、上記内部タイ
ミング信号φrf1がハイレベルとされることで図示され
ないリフレッシュタイマー回路RTMの発振回路が起動さ
れ、反転タイミング信号▲▼が所定の周期で一時
的にロウレベルとされる。この反転タイミング信号▲
▼は、リフレッシュタイマー回路RTMのカウンタ回
路によって計数され、その出力信号すなわち内部タイミ
ング信号φtcfが、反転タイミング信号▲▼の周
期の整数倍の周期で一時的にハイレベルとされる。一
方、上記反転内部タイミング信号▲▼は、ラッ
チLT3に供給され、反転内部タイミング信号▲
▼及び▲▼がともにハイレベルであることを条
件に、これをセット状態とする。これにより、ラッチLT
3の出力信号がハイレベルとされる。ラッチLT3の出力信
号は、さらにラッチLT4に供給され、上記反転タイミン
グ信号▲▼がロウレベルとされる時点で、その出
力信号をロウレベルとする。ラッチLT4の出力信号は、
反転内部タイミング信号▲▼がハイレベルである
ことを条件に伝達され、その結果、反転タイミング信号
▲▼がロウレベルとされる。反転タイミング信号
▲▼は、さらに反転された後、セルフリフレッシ
ュモードを指定するタイミング信号φsrとして、擬似ス
タティック型RAMの各回路ブロックに供給される。つま
り、擬似スタティック型RAMは、上記反転内部タイミン
グ信号▲▼すなわち出力イネーブル信号▲
▼が反転タイミング信号▲▼の周期を超えて連続
してロウレベルとされることで、セルフリフレッシュモ
ードとされ、これによって、タイミング信号φsrがハイ
レベルとされ、反転タイミング信号▲▼がロウレ
ベルとされる。

この実施例において、擬似スタティック型RAMは、前
述のように、出力イネーブル信号▲▼すなわちリフ
レッシュ制御信号▲▼が反転タイミング信号▲
▼の周期を超えない期間だけ一時的にロウレベル
とされることで、オートリフレッシュモードとされ、ま
た上記周期を超えて連続的にロウレベルとされること
で、セルフリフレッシュモードとされる。このため、擬
似スタティック型RAMのセルフリフレッシュモードが判
定されるまでの間に、実質的に１回のオートリフレッシ
ュモードが実行される結果となる。

上記タイミング信号φsrは、特に制限されないが、ナ
ンドゲート回路NAG13の一方の入力端子にも供給され
る。このナンドゲート回路NAG13の他方の入力端子に
は、タイミング信号φsrの反転遅延信号が供給される。
ナンドゲート回路NAG13の出力信号は、上記反転内部タ
イミング信号▲▼としてチップイネーブル系タ
イミング発生部TCEのラッチLT1に供給される。これによ
り、反転タイミング信号▲▼は、タイミング信
号φsrがハイレベルとされてからその反転遅延信号がロ
ウレベルとされるまでの間、つまり擬似スタティック型
RAMのセルフリフレッシュモードが判定された当初にお
いて、一時的にロウレベルとされる。

ところで、内部タイミング信号φrf1は、リフレッシ
ュ系タイミング発生部TRFのラッチLT5にも供給され、こ
の内部タイミング信号φrf1がハイレベルとされる間、
上記リフレッシュタイマー回路RTMのカウンタ回路の出
力信号すなわち内部タイミング信号φtcfが、上記反転
内部タイミング信号▲▼として伝達される。前
述のように、内部タイミング信号φtcfは、上記反転タ
イミング信号▲▼の周期の整数倍の周期で一時的
にハイレベルとされる。このため、反転内部タイミング
信号▲▼は、内部タイミング信号φrf1がハイ
レベルであることを条件に、すなわち擬似スタティック
型RAMがセルフリフレッシュモードであることを条件
に、内部タイミング信号φtcfに同期して周期的にかつ
一時的にロウレベルとされる。

リフレッシュ系タイミング発生部TRFは、さらに、上
記反転内部タイミング信号▲▼の反転信号と上
記反転内部タイミング信号▲▼とを受けるナン
ドゲート回路NAG14と、このナンドゲート回路NAG14の出
力信号と上記反転タイミング信号▲▼とを受ける
ナンドゲート回路NAG15とを含む。ナンドゲート回路NAG
15の出力信号は、反転された後、内部タイミング信号φ
xlsに従ってラッチLT6に取り込まれる。ラッチLT6の出
力信号は、反転内部タイミング信号▲▼とさ
れ、さらに反転された後、タイミング信号φrefとして
上記ＸアドレスバッファXABに供給される。ここで、内
部タイミング信号φxlsは、上記反転内部タイミング信
号▲▼を所定の時間遅延させることによって形
成される。これにより、タイミング信号φrefは、擬似
スタティック型RAMが選択状態とされ内部タイミング信
号φxlsがハイレベルとされる時点において、オートリ
フレッシュモード又はセルフリフレッシュモードが判定
されているとき、言い換えると、擬似スタティック型RA
Mがオートリフレッシュモード又はセルフリフレッシュ
モードで選択状態とされるとき、選択的にハイレベルと
されるものとなる。

第６図のチップイネーブル系タイミング発生部TCEの
説明に戻ろう。反転内部タイミング信号▲▼
は、前述のように、反転内部タイミング信号▲
▼，▲▼又は▲▼のいずれかがロウレ
ベルとされることでロウレベルとされ、反転内部タイミ
ング信号▲▼がロウレベルとされることでハイ
レベルに戻される。また、ナンドゲート回路NAG1の出力
信号は、反転内部タイミング信号▲▼又は反転
内部タイミング信号▲▼のいずれかがロウレベ
ルとされることはハイレベルとされる。ナンドゲート回
路NAG1の出力信号は、特に制限されないが、複数のイン
バータ回路が直列形態とされてなる複数の遅延回路に順
次伝達され、これによって、反転内部タイミング信号▲
▼，▲▼，▲▼及び▲
▼が順次ロウレベルとされる。これらの反転内部タイ
ミング信号は、擬似スタティック型RAMの動作を制御す
るための各種タイミング信号を形成するために用いられ
る。すなわち、例えば反転内部タイミング信号▲
▼は、さらに反転された後、擬似スタティック型RAM
の選択状態を表すタイミング信号φce1として、後述す
る基板バックバイアス電圧発生回路V_BBGに供給される。
また、反転内部タイミング信号▲▼は、ナンド
ゲート回路NAG4によって反転内部タイミング信号▲
▼と組み合わされた後、ワード線の駆動条件を与え
るタイミング信号φwdとして、後述するワード線選択タ
イミング信号発生回路φxGに供給される。言うまでもな
く、タイミング信号φwdは、反転内部タイミング信号▲
▼がロウレベルとされてから反転内部タイミン
グ信号▲▼がハイレベルに戻されるまでの間、
ハイレベルとされる。

つまり、この実施例の擬似スタティック型RAMは、チ
ップイネーブル信号▲▼がロウレベルとされ、反転
内部タイミング信号▲▼がロウレベルとされる
とき、通常の書き込み又は読み出し動作を開始し、また
チップイネーブル信号▲▼に先立って出力イネーブ
ル信号▲▼すなわちリフレッシュ制御信号▲
▼がロウレベルとされることでオートリフレッシュモ
ードが指定される当初、また出力イネーブル信号▲
▼がさらに連続してロウレベルとされることでセルフリ
フレッシュモードが判定された当初、さらにはセルフリ
フレッシュモードが判定されかつリフレッシュタイマー
回路RTMのカウンタ回路の出力信号すなわち内部タイミ
ング信号φtcfが周期的にロウレベルとされるごとに、
反転タイミング信号▲▼が一時的にロウレベル
とされるとき、リフレッシュ動作を開始するものとな
る。

第６図において、上記反転内部タイミング信号▲
▼は、反転された後、ナンドゲート回路NAG3の一方
の入力端子に供給される。このナンドゲート回路NAG3の
他方の入力端子には、上記反転内部タイミング信号▲
▼の遅延信号が供給される。その結果、ナンドゲ
ート回路NAG3の出力信号は、反転内部タイミング信号▲
▼の遅延信号がロウレベルとされてから反転内
部タイミング信号▲▼がハイレベルに戻される
までの間、選択的にロウレベルとされる。

ナンドゲート回路NAG3の出力信号は、反転された後、
内部タイミング信号φp1mとして、ナンドゲート回路NAG
6及びNAG8ならびにNAG10の一方の入力端子に供給され
る。上記内部タイミング信号φp1mは、特に制限されな
いが、２個のインバータ回路を経て、内部タイミング信
号φp1となり、さらに複数の遅延回路を経て、順次内部
タイミング信号φp2,φp3及びφp4となる。これらの内
部タイミング信号φp2〜φp4は、反転タイミング信号▲
▼がロウレベルとされるとき、言い換えると擬似
スタティック型RAMがセルフリフレッシュモードとされ
るとき、形成されない。

一方、内部タイミング信号φp1は、所定の遅延回路を
経て、ナンドゲート回路NAG5の一方の入力端子に供給さ
れる。このナンドゲート回路NAG5の他方の入力端子に
は、タイミング信号φsrが供給される。ナンドゲート回
路NAG5の出力信号は、上記ナンドゲート回路NAG6の他方
の入力端子に供給される。ナンドゲート回路NAG6の出力
信号は、３段のインバータ回路を経て、内部タイミング
信号φp1aとされる。

同様に、内部タイミング信号φp1aは、所定の遅延回
路を経て、ナンドゲート回路NAG7の一方の入力端子に供
給される。このナンドゲート回路NAG7の他方の入力端子
には、上記タイミング信号φsrが供給される。ナンドゲ
ート回路NAG7の出力信号は、上記ナンドゲート回路NAG8
の他方の入力端子に供給される。ナンドゲート回路NAG8
の出力信号は、３段のインバータ回路を経て、内部タイ
ミング信号φp1bとされる。さらに、内部タイミング信
号φp1bは、所定の遅延回路を経て、ナンドゲート回路N
AG9の一方の入力端子に供給される。このナンドゲート
回路NAG9の他方の入力端子には、上記タイミング信号φ
srが供給される。ナンドゲート回路NAG9の出力信号は、
上記ナンドゲート回路NAG10の他方の入力端子に供給さ
れる。ナンドゲート回路NAG10の出力信号は、３段のイ
ンバータ回路を経て、内部タイミング信号φp1cとされ
る。

これらのことから、内部タイミング信号φp1a,φp1b
及びφp1cは、擬似スタティック型RAMが通常の書き込み
又は読み出しモードあるいはオートリフレッシュモード
とされ、上記タイミング信号φsrがロウレベルとされる
とき、第10図の前半に示されるように、内部タイミング
信号φp1mすなわち内部タイミング信号φp1とほぼ同相
で形成される。また、擬似スタティック型RAMがセルフ
リフレッシュモードとされ上記タイミング信号φsrがハ
イレベルとされるとき、第10図の後半に示されるよう
に、内部タイミング信号φp1から順次所定の時間だけ遅
延して形成される。擬似スタティック型RAMがセルフリ
フレッシュモードとされ反転タイミング信号▲▼
がロウレベルとされるとき、上記内部タイミング信号φ
p2ないしφp4は、前述のように、ロウレベルのままとさ
れる。

内部タイミング信号φp1〜φp4ならびにφp1a,φp1b
及びφp1cは、タイミング発生回路TGのセンスアンプ制
御部SACに供給される。センスアンプ制御部SACには、さ
らに上記タイミング信号φsrが供給され、またＸアドレ
スバッファXABから相補内部アドレス信号ax0及びax1が
供給される。

タイミング発生回路TGのセンスアンプ制御部SACは、
特に制限されないが、第９図に示されるように、非反転
内部アドレス信号ax0及びax1ならびに反転タイミング信
号▲▼及び▲▼を所定の組み合わせで受け
るナンドゲート回路NAG22及びNAG23等を含む。ナンドゲ
ート回路NAG22の出力信号は、ナンドゲート回路NAG24の
一方の入力端子に供給され、ナンドゲート回路NAG23の
出力信号は、ナンドゲート回路NAG25の一方の入力端子
に供給される。これらのナンドゲート回路NAG24及びNAG
25の他方の入力端子には、タイミング信号φsrの反転信
号すなわち反転タイミング信号▲▼が供給され
る。これにより、ナンドゲート回路NAG24の出力信号す
なわち内部信号sl02は、反転内部アドレス信号▲
▼及び▲▼がともにハイレベルとされるとき、言
い換えると相補内部アドレス信号ax0及びax1がともに論
理“0"とされるとき、あるいは擬似スタティック型RAM
がセルフリフレッシュモードとされ反転タイミング信号
▲▼がロウレベルとされるとき、選択的にハイレ
ベルとされる。同様に、ナンドゲート回路NAG25の出力
信号すなわち内部信号ｓ13は、反転内部アドレス信号
▲▼及び非反転内部アドレス信号ax1がともにハ
イレベルとされるとき、言い換えると相補内部アドレス
信号ax0及びax1がそれぞれ論理“0"及び論理“1"とされ
るとき、あるいは擬似スタティック型RAMがセルフリフ
レッシュモードとされ反転タイミング信号▲▼が
ロウレベルとされるとき、選択的にハイレベルとされ
る。

ナンドゲート回路NAG24及びNAG25の出力信号すなわち
内部信号sl02及びｓ13は、特に制限されないが、例え
ばナンドゲート回路NAG26ないしNAG29等において、上記
内部タイミング信号φp1〜φp4ならびにφp1a,φp1b及
びφp1cと組み合わされ、これによって、反転タイミン
グ信号▲▼〜▲▼ないし▲
▼〜▲▼が選択的に形成される。同様
に、上記内部信号sl02及びｓ13は、例えばナンドゲー
ト回路NAG30ないしNAG33等において、上記内部タイミン
グ信号φp1及びφp2ならびにφp1a,φp1b及びφp1cと組
み合わされ、これによって、タイミング信号φal01〜φ
al02ないしφal31〜φal32が選択的に形成される。その
結果、擬似スタティック型RAMが通常の書き込み又は読
み出しモードあるいはオートリフレッシュモードとされ
る場合、第10図の前半に示されるように、まず反転タイ
ミング信号▲▼と▲▼あるいは▲
▼と▲▼ならびにタイミング信号
φal01とφal21あるいはφal11とφal31が、相補内部ア
ドレス信号ax0及びax1に従って選択的にかつそれぞれ同
時に形成され、続いて対応する反転タイミング信号▲
▼〜▲▼と▲▼〜▲
▼あるいは▲▼〜▲▼と▲
▼〜▲▼ならびにタイミング信号
φal02とφal22あるいはφａ12とφal32が順次遅れて
かつそれぞれ同時に形成される。一方、擬似スタティッ
ク型RAMがセルフリフレッシュモードとされる場合、第1
0図の後半に示されるように、まず反転タイミング信号
▲▼及びタイミング信号φal01のみが形成さ
れ、続いて反転タイミング信号▲▼ないし▲
▼ならびにタイミング信号φａ11ないしφ
al31が、上記内部タイミング信号φp1aないしφp1cにそ
れぞれ同期して、順次形成される。

タイミング発生回路TGのセンスアンプ制御部SACは、
反転タイミング信号▲▼〜▲▼な
いし▲▼〜▲▼ならびにタイミン
グ信号φar01及びφar02ないしφar31及びφar32を形成
する同様なもう一組の回路を含む。これらの回路は、相
補内部アドレス信号ax0が論理“1"とされるとき選択的
に有効とされ、上記と同様な条件で、反転タイミング信
号▲▼〜▲▼ないし▲
▼〜▲▼ならびにタイミング信号φar01及び
φar02ないしφar31及びφar32を形成する。

後述するように、反転タイミング信号▲▼
〜▲▼は、センスアンプSA0Lの各単位増幅回
路と回路の電源電圧との間に設けられるＰチャンネル型
の駆動MOSFETQ1〜Q4等にそれぞれ供給され、タイミング
信号φal01及びφal02は、センスアンプSA0Lの各単位増
幅回路と回路の接地電位との間に設けられるＮチャンネ
ル型の駆動MOSFETQ87及びQ88等にそれぞれ供給される。
また、反転タイミング信号▲▼〜▲
▼は、センスアンプSA0Rの各単位増幅回路と回路の電
源電圧との間に設けられるＰチャンネル型の駆動MOSFET
にそれぞれ供給され、タイミング信号φar01及びφar02
は、センスアンプSA0Rの各単位増幅回路と回路の接地電
位との間に設けられるＮチャンネル型の駆動MOSFETにそ
れぞれ供給される。同様に、反転タイミング信号▲
▼〜▲▼ないし▲▼〜▲
▼は、対応するセンスアンプSA1LないしSA3Lの
各単位増幅回路と回路の電源電圧との間に設けられるＰ
チャンネル型の駆動MOSFETにそれぞれ供給され、タイミ
ング信号φａ11及びφａ12ないしφal31及びφal32
は対応するセンスアンプSA1LないしSA3Lの各単位増幅回
路と回路の接地電位との間に設けられるＮチャンネル型
の駆動MOSFETにそれぞれ供給される。また、反転タイミ
ング信号▲▼〜▲▼ないし▲
▼〜▲▼は、対応するセンスアンプSA
IRないしSA3Rの各単位増幅回路と回路の電源電圧との間
に設けられるＰチャンネル型の駆動MOSFETにそれぞれ供
給され、タイミング信号φar11及びφar12ないしφar31
及びφar32は、対応するセンスアンプSA1RないしSA3Rの
各単位増幅回路と回路の接地電位との間に設けられるＮ
チャンネル型の駆動MOSFETにそれぞれ供給される。

タイミング発生回路TGのアレイ選択部ASLは、特に制
限されないが、第８図に示されるように、上記非反転内
部アドレス信号ax0及びax1ならびに反転内部アドレス信
号▲▼及び▲▼を所定の組み合わせで受け
る４個のノアゲート回路NOG2ないしNOG5を含む。これら
のノアゲート回路の出力信号は、対応するノアゲート回
路NOG6ないしNOG9の一方の入力端子に供給される。ノア
ゲート回路NOG6ないしNOG9の他方の入力端子には、上記
タイミング信号φsrが供給される。ノアゲート回路NOG6
及びNOG7の出力信号は、反転された後、タイミング信号
φxl0及びφxl2ならびにφｘ１及びφxl3とされる。
同様に、ノアゲート回路NOG8及びNOG9の出力信号は、反
転された後、タイミング信号φxr0及びφxr2ならびにφ
xr1及びφxr3とされる。

これにより、タイミング信号φxl0〜φxl3ならびにφ
xr0〜φxr3は、擬似スタティック型RAMが通常の書き込
み又は読み出しモードあるいはオートリフレッシュモー
ドとされ上記タイミング信号φsrがロウレベルとされる
とき、相補内部アドレス信号ax0及びax1に従って選択的
に、かつφxl0とφxl2又はφｘ１とφxl3あるいはφx
r0とφxr2又はφxr1とφxr3なる組み合わせでそれぞれ
同時にハイレベルとされる。擬似スタティック型RAMが
セルフリフレッシュモードとされ上記タイミング信号φ
srがハイレベルとされるとき、タイミング信号φxl0〜
φxl3ならびにφxr0〜φxr3は、一斉にハイレベルとさ
れる。

タイミング信号φxl0〜φxl3は、後述するように、対
応するＸアドレスデコーダXD0L〜XD3Lに供給され、タイ
ミング信号φxr0〜φxr3は、対応するＸアドレスデコー
ダXD0R〜XD3Rに供給される。

タイミング発生回路TGのアレイ選択部ASLは、さら
に、上記相補内部アドレス信号ax0及びax1と内部タイミ
ング信号φy,φma及びφce3をもとに、タイミング信号
φy0〜φy3,φma0〜φma3ならぶに選択信号sl0〜sl3及
びsr0〜sr3を形成するための回路を備える。このうち、
タイミング信号φy0及びφy2ならびにφy1及びφy3は、
それぞれ同一の条件で形成され、タイミング信号φma0
及びφma2ならびにφma1及びφma3も、それぞれ同一の
条件で形成される。また、選択信号sl0〜sl3は、相補内
部アドレス信号ax0が論理“0"とされるとき、内部タイ
ミング信号φce3に同期して一斉に形成され、選択信号s
r0〜sr3は、相補内部アドレス信号ax0が論理“1"とされ
るとき、内部タイミング信号φce3に同期して一斉に形
成される。特に制限されないが、擬似スタティック型RA
Mがセルフリフレッシュモードとされるとき、タイミン
グ信号φy0〜φy3,φma0〜φma3ならびに選択信号sl0〜
sl3及びsr0〜sr3は、すべてロウレベルに固定される。

上記タイミング信号φy0〜φy3は、後述するように、
対応するＹアドレスデコーダYD0〜YD3にそれぞれ供給さ
れ、タイミング信号φma0〜φma3は、対応するメインア
ンプMA0〜MA3にそれぞれ供給される。また、選択信号sl
0〜sl3及びsr0〜sr3は、後述するように、メインアンプ
MA0〜MA3の入出力切り換え用の制御信号として用いられ
る。

第５図のブロック図の説明に戻ろう。第５図におい
て、メモリアレイMARY0L〜MARY3LならびにMARY0R〜MARY
3Rは、特に制限されないが、第11図のメモリアレイMARY
0Lに代表して示されるように、垂直方向に平行して配置
される256本のワード線W0〜W255と、水平方向に平行し
て配置される2,048組の相補データ線D０〜D３（ここ
で、例えば非反転データ線D0と反転データ線▲▼を
あわせて相補データ線D０のように表す。以下、相補信
号線について同様）等ならびにこれらのワード線及び相
補データ線の交点に格子状に配置される524,288個のダ
イナミック型メモリセルとをそれぞれ含む。これによ
り、この実施例の擬似スタティック型RAMは、いわゆる
４メガビットの記憶容量を持つものとされる。

メモリアレイMARY0L〜MARY3LならびにMARY0R〜MARY3R
を構成するワード線W0〜W255は、特に制限されないが、
その一方において、対応するワード線クリア用MOSFETQ3
1〜Q34等を介して回路の接地電位に結合される。また、
その他方において、対応するＸアドレスデコーダXD0L〜
XD3LならびにXD0R〜XD3Rに結合され、択一的に選択状態
とされる。

ワード線クリア用MOSFETQ31〜Q34等は、擬似スタティ
ック型RAMが非選択状態とされるとき、対応する反転タ
イミング信号▲▼〜▲▼がハイレベル
とされることで一斉にオン状態となり、対応するワード
線をロウレベルの非選択状態とする。また、擬似スタテ
ィック型RAMが選択状態とされるとき、特に制限されな
いが、対応する上記反転タイミング信号▲▼〜
▲▼が択一的にロウレベルとされることで選択
的にオフ状態となり、対応するワード線と回路の接地電
位との間の短絡を解く。

ＸアドレスデコーダXD0L〜XD3LならびにXD0R〜XD3Rに
は、特に制限されないが、ワード線選択タイミング信号
発生回路φxGからワード線選択タイミング信号発生回路
φx0〜φx3が共通に供給され、プリＸアドレスデコーダ
PXDからプリデコード信号pax0〜pax3ないしpcx0〜pcx3
が共通に供給される。各Ｘアレスデコーダには、さらに
タイミング発生回路TGから、対応する上記タイミング信
号φxl0〜φxl3あるいはφxr0〜φxr3がそれぞれ供給さ
れる。

ここで、ワード線選択タイミング信号φx0〜φx3は、
後述するように、通常ロウレベルとされ、擬似スタティ
ック型RAMが選択状態とされるとき、相補内部アドレス
信号ax2及びax3に従って択一的に回路の電源電圧より高
いブーストレベルとされる。また、プリデコード信号pa
x0〜pax3ないしpcx0〜pcx3は、相補内部アドレス信号ax
4〜ax9をそれぞれ２ビットずつ組み合わせてデコードす
ることによって、それぞれ選択的に形成される。さら
に、タイミング信号φxl0〜φxl3ならびにφxr0〜φxr3
は、前述のように、擬似スタティック型RAMがセルフリ
フレッシュモードとされるとき一斉にハイレベルとさ
れ、擬似スタティック型RAMが通常の書き込み又は読み
出しモードあるいはオートリフレッシュモードとされる
とき、相補内部アドレス信号ax0及びax1に従って選択的
に、かつタイミング信号φxl0とφxl2又はφｘ１とφ
xl3あるいはφxr0とφxr2又はφxr1とφxr3なる組み合
わせでそれぞれ同時に、ハイレベルとされる。

ＸアドレスデコーダXD0L〜XD3LならびにXD0R〜XD3R
は、特に制限されないが、第12図のＸアドレスデコーダ
XD0Lに代表して示されるように、対応するメモリアレイ
MARY0L等のワード線W0〜W3等と対応する上記ワード線選
択タイミング信号線φx0〜φx3との間に設けられるワー
ド線駆動MOSFETQ55〜Q58等を含む。これらのワード線駆
動MOSFETのゲートは、対応する容量カットMOSFETQ59〜Q
62等を介してノードn5に結合され、さらにインバータ回
路を介してノードn4に結合される。ノードn4は、プリチ
ャージMOSFETQ7等を介して回路の電源電圧に結合される
とともに、デコードMOSFETQ63〜q65等を介して、インバ
ータ回路N1等の出力端子に結合される。インバータ回路
N1等の入力端子には、対応する上記タイミング信号φxl
0〜φxl3あるいはφxr0〜φxr3がそれぞれ供給される。
デコードMOSFETQ63〜Q65等のゲートには、上記プリデコ
ード信号pax0〜pax3ないしpcx0〜pcx3が所定の組み合わ
せで供給される。

これにより、ＸアドレスデコーダXD0L〜XD3Lならびに
XD0R〜XD3Rは、対応する上記選択タイミング信号φxl0
〜φxl3あるいはφxr0〜φxr3がハイレベルとされ、イ
ンバータ回路N1等の出力信号がロウレベルとされること
で、そのデコードトリーが選択的に有効とされる。この
とき、各Ｘアドレスデコーダでは、上記プリデコード信
号pax0〜pax3ないしpcx0〜pcx3が対応する組み合わせで
一斉にハイレベルとされることを条件に、上記ノードn4
がロウレベルとなり、対応する上記ノードn5がハイレベ
ルとなる。このため、択一的にブーストレベルとされる
ワード線選択タイミング信号φx0〜φx3が、さらに対応
するワード線駆動MOSFETQ55〜Q58を介して、対応するメ
モリアレイの対応するワード線W0〜W3等に伝達される。
その結果、指定されたワード線が択一的に選択状態とさ
れ、このワード線に結合される複数のメモリセルのアド
レス選択用MOSFETが一斉にオン状態とされる。

煩雑を避けるため、ここではその詳細な説明を割愛し
ているが、メモリアレイMARY0L〜MARY3LならびにMARY0R
〜MARY3Rは、実際には対応するＸアドレスデコーダXD0L
〜XD3LならびにXD0R〜XD3Rをはさんで上下に分割して配
置され、それぞれ1,024組の相補データ線を有するもの
とされる。これらのメモリアレイは、特に制限されない
が、それぞれ最上位ビットの相補内部アドレス信号ax10
に従って選択的に動作状態とされる。

ところで、タイミング信号φxl0〜φxl3ならびにφxr
0〜φxr3は、前述のように、擬似スタティック型RAMが
セルフリフレッシュモードとされるとき一斉にハイレベ
ルとされ、通常の書き込み又は読み出しモードあるいは
オートリフレッシュモードとされるとき、相補内部アド
レス信号ax0及びax1に従って選択的に、かつタイミング
信号φxl0とφxl2又はφｘ１とφxl3あるいはφxr0と
φxr2又はφxr1とφxr3なる組み合わせでそれぞれ同時
に、ハイレベルとされる。このため、擬似スタティック
型RAMが通常の書き込み又は読み出しモードとされる場
合、第１図に斜線で示されるように、例えば２個のＸア
ドレスデコーダXD0L及びXD2Lが同時に動作状態とされ、
対応する２個のメモリアレイMARY0L及びMARY2Lが同時に
動作状態とされる。このとき、擬似スタティック型RAM
では、後述するように、対応する２個のセンスアンプSA
0L及びSA2LならびにメインアンプMA0及びMA2が動作状態
とされ、またＹアドレスデコーダYD0及びYD2が動作状態
とされる。

擬似スタティック型RAMがオートリフレッシュモード
とされる場合、メモリアレイの選択状態は上記通常の動
作モードと同様であるが、対応するセンスアンプSA0L及
びSA2Lのみが動作状態とされ、メインアンプMA0及びMA2
ならびにＹアドレスデコーダYD0及びYD2は動作状態とさ
れない。このとき、擬似スタティック型RAMには、すべ
てのワード線に関するリフレッシュ動作をダイナミック
型メモリセルのデータ保持能力すなわちTref以内に行う
ことが義務付けられており、これによって、オートリフ
レッシュモードにおけるリフレッシュ仕様が、例えば2,
048リフレッシュサイクル/Trefと定めらる。この実施例
の擬似スタティック型RAMには、前述のように、合計4,0
96本のワード線が設けられる。このため、この擬似スタ
ティック型RAMでは、第３図に示されるように、 Trc＝Tref/2,048 なる時間Trcをリフレッシュ周期としてオートリフレッ
シュモードが繰り返され、各オートリフレッシュモード
において、２個のメモリアレイが同時に動作状態とされ
る。その結果、１回のオートリフレッシュにおいて２本
のワード線に関するリフレッシュ動作が実行され、上記
2,048リフレッシュサイクル/Trefのリフレッシュ仕様が
満たされる。

ここで、擬似スタティック型RAMのオートリフレッシ
ュモードにおける消費電流Iarは、周知のように、１回
のオートリフレッシュモード動作に要する消費電流をIa
roとするとき、 Iar＝Iaro×Tref/Trc ＝Iaro×Nar ……（１） となる。言うまでもなく、Narは、 Nar＝Tref/Trc であって、オートリフレッシュモードにおける単位時間
あたりのリフレッシュ回数に相当する。また、１回のオ
ートリフレッシュモード動作に要する消費電流Iaroは、
各オートリフレッシュモード動作におけるメモリアレイ
部の動作電流をImaとし、周辺部の動作電流をIpcとする
とき、 Iaro＝Ima＋Ipc となる。したがって、上記（１）式は、 Iar＝（Ima＋Ipc）×Nar ……（２） となる。

一方、擬似スタティック型RAMがセルフリフレッシュ
モードで選択状態とされる場合、第２図に斜線で示され
るように、ＸアドレスデコーダXD0L〜XD3LならびにXD0R
〜XD3Rが一斉に動作状態とされ、すべてのメモリアレイ
MARY0L〜MARY3LならびにMARY0R〜MARY3Rが一斉に動作状
態とされる。このとき、擬似スタティック型RAMでは、
すべてのセンスアンプSA0L〜SA3LならびにSA0R〜SA3Rが
一斉に動作状態とされるが、メインアンプMA0〜MA3なら
びにＹアドレスデコーダYD0〜YD3はいずれも動作状態と
されない。つまり、セルフリフレッシュモードでは、８
個のメモリアレイが同時に動作状態とされ、８本のワー
ド線に関するリフレッシュ動作が同時に実行される。こ
のため、セルフリフレッシュモードにおけるリフレッシ
ュ周期は、第４図に示されるように、相応してオートリ
フレッシュモードのリフレッシュ周期Trcの４倍に拡大
され、単位時間あたりのリフレッシュ回数Nsrは、上記
オートリフレッシュモードのリフレッシュ回数Narの４
分の１となる。また、各セルフリフレッシュ動作におけ
るメモリアレイの消費電流は、同様にオートリフレッシ
ュ動作におけるメモリアレイ部の消費電流Imaのほぼ４
倍となる。ところが、各セルフリフレッシュ動作おける
周辺部の消費電流は、周知のように、同時に動作状態と
されるメモリアレイの数に関係なくほぼ一定である。こ
のため、セルフリフレッシュモードにおける平均消費電
流Isrは、 Isr＝（４×Ima＋Ipc）×Nsr ＝（４×Ima＋Ipc）×Nar/4 ＝（Ima＋Ipc/4）×Nar となり、周辺回路の消費電流が４分の１になる分だけ大
幅に削減される。

次に、ワード線選択タイミング信号発生回路φxG（信
号発生回路）は、特に制限されないが、第12図に示され
るように、１個のブースト信号発生回路BSGと、４個の
単位選択回路UXG0〜UXG3とを含む。このうち、ブースト
信号発生回路BSGには、タイミング発生回路TGから上述
のタイミング信号φwd及びφsrが供給され、単位選択回
路UXG0〜UXG3には、特に制限されないが、Ｘアドレスバ
ッファXABから２ビットの相補内部アドレス信号ax2及び
ax3が供給される。

ブースト信号発生回路BSGは、特に制限されないが、
比較的大きな静電容量とされるブースト容量Cbを基本構
成とする。このブースト容量Cbの一方の電極は、ノード
n1とされ、所定のクランプ回路を介して上記タイミング
信号φwdが伝達される。また、ブースト容量Cbの他方の
電極は、ノードn2とされ、その電位は、MOSFETQ5を経た
後、タイミング信号φｘとして、単位選択回路UXG0〜UX
G3に伝達される。ノードn1と回路の接地電位との間に
は、擬似スタティック型RAMが非選択状態とされるとき
プリチャージ信号▲▼に従ってオン状態とされる
MOSFETQ43が設けられる。同様に、ノードn2と回路の電
源電圧との間には、擬似スタティック型RAMが非選択状
態とされるときプリチャージ信号▲▼に従ってオ
ン状態とされるMOSFETQ44が設けられる。

擬似スタティック型RAMが非選択状態とされるとき、
ノードn1はMOSFETQ43を介して回路の接地電位にプリチ
ャージされ、ノードn2はMOSFETQ44を介して回路の電源
電圧にプリチャージされる。このとき、タイミング信号
φｘは、回路の接地電位のようなロウレベルとされる。
擬似スタティック型RAMが選択状態とされると、まずMOS
FETQ43及びQ44によるノードn1及びn2のプリチャージ動
作が停止される。そして、タイミング信号φwdがハイレ
ベルとされることで、ノードn1がハイレベルとされ、ノ
ードn2が、ブースト容量Cbのチャージポンプ作用によっ
て、例えばVcc＋2V_THN（ここで、Vccは回路の電源電圧
値を示し、V_THNはＮチャンネルMOSFETのしきい値電圧を
示す。以下同様）に押し上げられる。その結果、タイミ
ング信号φｘが、上記ブーストレベルまで押し上げられ
る。

単位選択回路UXG0〜UXG3は、特に制限されないが、第
12図の単位選択回路UXG0に代表して示されるように、非
反転内部アドレス信号ax2及びax3ならびに反転内部アド
レス信号▲▼及び▲▼を所定の組み合わせ
で受けるナンドゲート回路NAG34を含む。このナンドゲ
ート回路NAG34の出力信号は、ノードn3と回路の接地電
位との間に設けられるMOSFETQ47のゲートに供給され
る。ノードn3と回路の電源電圧との間には、プリチャー
ジMOSFETQ6が設けられる。ノードn3のレベルは、カット
MOSFETQ49を介してMOSFETQ50のゲートに伝達される。こ
のMOSFETQ50のゲートと回路の電源電圧との間には、上
記MOSFETQ6と同時にオン状態とされるプリチャージMOSF
ETQ48が設けられる。また、MOSFETQ50のドレインには、
上記タイミング信号φｘが供給され、そのソースは、対
応する上記ワード線選択タイミング信号線φx0〜φx3に
結合される。

擬似スタティック型RAMが非選択状態とされるとき、
単位選択回路UXG0〜UXG3のMOSFETQ50はすべてオフ状態
とされ、ワード線選択タイミング信号φx0〜φx3はいず
れもロウレベルとされる。擬似スタティック型RAMが選
択状態とされると、各単位選択回路の上記MOSFETQ50
が、対応するナンドゲート回路NAG34の出力信号がロウ
レベルであることを条件に、言い換えると相補内部アド
レス信号ax2及びax3が対応する組み合わせで論理“0"又
は論理“1"とされることを条件に、択一的にオン状態と
される。その結果、オン状態とされるMOSFETQ50を介し
たタイミング信号φｘのブーストレベルが伝達され、対
応するワード線選択タイミング信号φx0〜φx3が択一的
にブーストレベルとされる。ワード線選択タイミング信
号φx0〜φx3は、前述のように、ＸアドレスデコーダXD
0L〜XD3LないしXD0R〜XD3Rのワード線駆動MOSFETQ55〜Q
58を介して、各メモリアレイの指定されるワード線に伝
達され、これを選択状態とする。

ところで、この実施例では、擬似スタティック型RAM
が通常の書き込み又は読み出しモードあるいはオートリ
フレッシュモードで選択状態とされるとき、例えば２個
のＸアドレスデコーダXD0L及びXD2Lが同時に動作状態と
され、対応する２個のメモリアレイMARY0L及びMARY2Lに
おいて２本のワード線W0等が同時選択される。このた
め、各ワード線選択タイミング信号φx0〜φx3すなわち
タイミング信号φｘには、第13図に示されるように、選
択状態とされる２本のワード線W0等の寄生容量Cwが、負
荷として等価的に結合される。一方、擬似スタティック
型RAMがセルフリフレッシュモードで選択状態とされる
とき、すべてのＸアドレスデコーダXD0L〜XD3Lならびに
XD0R〜XD3Rが同時に動作状態とされ、すべてのメモリア
レイMARY0L〜MARY3LならびにMARY0R〜MARY3Rにおいて合
計８本のワード線W0等が同時選択される。このため、各
ワード線選択タイミング信号φx0〜φx3すなわちタイミ
ング信号φｘには、第14図に示されるように、選択状態
とされる８本のワード線W0等の寄生容量Cwが、負荷とし
て等価的に結合される。つまり、この擬似スタティック
型RAMでは、動作モードによって、各ワード線選択タイ
ミング信号φx0〜φx3すなわちタイミング信号φｘに結
合される負荷容量の値が変化する。

前述のように、タイミング信号φｘは、ブースト信号
発生回路BSGのブースト容量Cbのチャージポンプ作用に
よって、そのレベルが押し上げられる。このとき、タイ
ミング信号φｘのブーストレベルは、上記ブースト容量
Cbの静電容量とタイミング信号φｘに対する負荷容量と
のチャージシェアによって決定される。したがって、上
記のようにタイミング信号φｘに対する負荷容量の値が
動作モードによって変化すると、タイミング信号φｘの
ブーストレベルが変化し、結果的にワード線の選択レベ
ルが変化する。

これに対処するため、この実施例のブースト信号発生
回路BSGは、上記タイミング信号線φｘと回路の接地電
位との間に、ダミー容量Cdとこれを選択的に結合するた
めのMOSFETQ46が直列形態に設けられる。すなわち、ダ
ミー容量Cdは、各ワード線の寄生容量Cwに対して、 Cd＝６×Cw なる静電容量を持つように設計され、MOSFETQ46は、擬
似スタティック型RAMが通常の書き込み又は読み出しモ
ードあるいはオートリフレッシュモードとされタイミン
グ信号φsrがロウレベルとされるとき、選択的にオン状
態とされる。したがって、タイミング信号φｘに対する
負荷容量値は、擬似スタティック型RAMの動作モードに
関係なく、８×Cwとされ、これによってタイミング信号
φｘすなわちワード線選択タイミング信号φx0〜φx3の
ブーストレベルが安定化されるものとなる。

第５図において、プリＸアドレスデコーダPXDには、
特に制限されないが、ＸアドレスバッファXABから７ビ
ットの相補内部アドレス信号ax4〜ax10が供給される。

プリＸアドレスデコーダPXDは、特に制限されない
が、２ビットの相補内部アドレス信号ax4及びax5を組み
合わせてデコードすることにより、上記プリデコード信
号pax0〜pax3を択一的に形成する。また、他の相補内部
アドレス信号ax6及びax7ならびにax8及びax9をそれぞれ
組み合わせてデコードすることにより、上記プリデコー
ド信号pbx0〜pbx3ならびにpcx0〜pcx3を形成する。プリ
ＸアドレスデコーダPXDは、特に制限されないが、さら
に最上位ビットの相補内部アドレス信号ax10をもとに、
上下に分割して配置されるメモリアレイを選択的に指定
するためのプリデコード信号psu及びpsdを形成する。

リフレッシュアドレスカウンタRFCには、特に制限さ
れないが、タイミング発生回路TGからタイミング信号φ
rc及びφsrが供給される。ここで、タイミング信号φrc
は、第７図に示されるように、タイミング発生回路TGの
リフレッシュ系タイミング発生部TRFのノアゲート回路N
OG1の出力信号として形成される。ノアゲート回路NOG1
の第１の入力端子には、擬似スタティック型RAMが選択
状態とされるとき所定のタイミングでロウレベルとされ
る反転内部タイミング信号▲▼が供給される。
また、その第２の入力端子には、擬似スタティック型RA
Mが選択状態とされるとき状態反転内部タイミング信号
▲▼に遅れてハイレベルとされる内部タイミン
グ信号φp1が供給され、その第３の入力端子には、擬似
スタティック型RAMがオートリフレッシュ又はセルフリ
フレッシュモードで選択状態とされるとき所定のタイミ
ングでロウレベルとされる反転タイミング信号▲
▼が供給される。その結果、タイミング信号φrcは、
擬似スタティック型RAMがオートリフレッシュ又はセル
フリフレッシュモードで選択状態とされ、かつ反転内部
タイミング信号▲▼がロウレベルとされてから
内部タイミング信号φp1がハイレベルとされるまでの
間、一時的にハイレベルとされる。この実施例におい
て、反転内部タイミング信号▲▼は、特に制限
されないが、ＸアドレスバッファXABに対するリフレッ
シュアドレス信号rx0〜rx10の取り込み動作が終了した
後、ロウレベルとされるため、タイミング信号φrcも相
応したタイミングでハイレベルとされる。

リフレッシュアドレスカウンタRFCは、特に制限され
ないが、11個の単位カウンタ回路URC0〜URC10と、図示
されないタイマーカウンタ回路TMCとを含む。このう
ち、タイマーカウンタ回路TMCは、前述のように、擬似
スタティック型RAMがオートリフレッシュ又はセルフリ
フレッシュモードで選択状態とされるとき選択的に動作
状態とされ、上述の反転タイミング信号▲▼と、
この反転タイミング信号▲▼を計数することによ
って得られる内部タイミング信号φtcfとを周期的に形
成する。

リフレッシュアドレスカウンタRFCの単位カウンタ回
路URC0〜URC10は、特に制限されないが、第15図の単位
カウンタ回路URC0に代表して示されるように、それぞれ
２個のインバータ回路が交差接続されてなるマスターラ
ッチML及びスレーブラッチSLを基本構成とする。マスタ
ーラッチMLの出力ノードとスレーブラッチSLの入力ノー
ドとの間には、ナンドゲート回路NAG35の出力信号すな
わち反転内部信号▲▼（▲▼ないし▲
▼。以下、同様に単位カウンタ回路URC0を代表例として
示す）がハイレベルとされるとき選択的に伝達状態とさ
れるクロックドインバータ回路CN2が設けられる。スレ
ーブラッチSLの出力信号は、ハザード防止回路を構成す
るナンドゲート回路NAG36の第１の入力端子に供給され
るとともに、反転された後、上記反転内部信号▲▼
がロウレベルとされるとき選択的に伝達状態とされるク
ロックドインバータ回路CN1を介して、マスターラッチM
Lの入力ノードに伝達される。

上記ナンドゲート回路NAG35の第１の入力端子は、イ
ンバータ回路を経て、各単位カウンタ回路のカウントパ
ルス入力端子CU0〜CU10に結合され、その第２の入力端
子は、各単位カウンタ回路のキャリー入力端子CI0〜CI1
0に結合される。これにより、ナンドゲート回路NAG35の
出力信号すなわち上記反転内部信号▲▼〜▲
▼は、対応するカウントパルス信号CI0〜CI10がロウレ
ベルとされかつ対応するキャリー入力信号CI0〜CI10が
ハイレベルとされるとき、選択的にロウレベルとされ
る。

一方、上記ハザード防止回路を構成するナンドゲート
回路NAG36の第２の入力端子は、各単位カウンタ回路の
上記キャリー入力端子CI0〜CI10に結合され、その第３
の入力端子は、ナンドゲート回路NAG37の出力端子に結
合される。このナンドゲート回路NAG37の第１の入力端
子は、上記ナンドゲート回路NAG36の出力端子に結合さ
れる。これにより、ナンドゲート回路NAG36及びNAG37は
ラッチ形態とされる。ナンドゲート回路NAG36の出力端
子は、さらにナンドゲート回路NAG38の第２の入力端子
に結合される。ナンドゲート回路NAG38の出力端子は、
各単位カウンタ回路キャリー出力端子CA0〜CA10に結合
される。

単位カウンタ回路URC0〜URC10のカウントパルス入力
端子CU0〜CU10には、上記タイミング信号φrcをもとに
形成される反転カウントパルス▲▼が共通に供給
される。また、単位カウンタ回路URC0のキャリー入力端
子CI0には、反転タイミング信号▲▼が供給さ
れ、単位カウンタ回路URC1〜URC10のキャリー入力端子C
I1〜CI10には、前段の単位カウンタ回路のキャリー出力
信号CA0〜CA9がそれぞれ入力される。これにより、擬似
スタティック型RAMがセルフリフレッシュモードとされ
上記反転タイミング信号▲▼がロウレベルとされ
るとき、単位カウンタ回路URC0の反転内部信号▲▼
はハイレベルに固定される。

単位カウンタ回路URC0〜URC10のマスターラッチMLの
出力信号は、上記リフレッシュアドレス信号rx0〜rx10
として、ＸアドレスバッファXABに供給される。

単位カウンタ回路URC0において、マスターラッチMLの
入力ノードと回路の電源電圧との間には、さらにそのゲ
ートに上記反転タイミング信号▲▼を受けるMOSF
ETQ8が設けられる。また、ハザード防止回路を構成する
ナンドゲート回路NAG37の第２の入力端子は、回路の接
地電位に結合され、ナンドゲート回路NAG38の第１の入
力端子は、回路の電源電圧に結合される。これにより、
擬似スタティック型RAMがセルフリフレッシュモードと
され反転タイミング信号▲▼がロウレベルとされ
るとき、単位カウンタ回路URC0のマスターラッチMLの出
力信号すなわちリフレッシュアドレス信号rx0はロウレ
ベルに固定される。また、そのキャリー出力信号CA0
は、通常スレーブラッチSLの出力信号がそのまま伝達さ
れ、擬似スタティック型RAMがセルフリフレッシュモー
ドとされるとき、ロウレベルに固定される。

同様に、単位カウンタ回路URC1において、特に制限さ
れないが、マスターラッチMLの入力ノードと回路の電源
電圧との間には、セルフリフレッシュモードにおいて選
択的にオン状態とされるMOSFET8が設けられる。また、
ハザード防止回路を構成するナンドゲート回路NAG37の
第２の入力端子は、２個のインバータ回路を介してキャ
リー入力端子CI1に結合され、ナンドゲート回路NAG38の
第１の入力端子には、上記反転タイミング信号▲
▼が供給される。これにより、擬似スタティック型RAM
がセルフリフレッシュモードとされ反転タイミング信号
▲▼がロウレベルとされるとき、単位カウンタ回
路URC1のマスターラッチMLの出力信号すなわちリフレッ
シュアドレス信号rx1はロウレベルに固定され、そのキ
ャリー出力信号CA1がハイレベルに固定される。擬似ス
タティック型RAMがオートリフレッシュモードとされる
とき、単位カウンタ回路URC1のキャリー出力信号CA1
は、そのスレーブラッチSLの出力信号とキャリー入力信
号すなわち単位カウンタ回路URC0のキャリー出力信号CA
0がともにハイレベルであることを条件に、選択的にハ
イレベルとされる。

さらに、単位カウンタ回路URC2において、ハザード防
止回路を構成するナンドゲート回路NAG37の第２の入力
端子は、インバータ回路を介してナンドゲート回路NAG3
9の出力端子に結合される。このナンドゲート回路NAG39
の第１の入力端子はキャリー入力端子CI2に結合され、
その第２の入力端子には、上記反転タイミング信号▲
▼が供給される。ナンドゲート回路NAG38の第１の
入力端子には、回路の電源電圧が供給される。マスター
ラッチMLの入力ノードと回路の電源電圧との間には、上
記MOSFETQ8が設けられない。これにより、単位カウンタ
回路URC2のキャリー出力信号CA2は、そのスレーブラッ
チSLの出力信号とキャリー入力信号すなわち単位カウン
タ回路URC1のキャリー出力信号CA1がともにハイレベル
であることを条件に、選択的にハイレベルとされる。擬
似スタティック型RAMがセルフリフレッシュモードとさ
れるとき、単位カウンタ回路URC1のキャリー出力信号CA
1は、前述のように、ハイレベルに固定される。このた
め、単位カウンタ回路URC2のキャリー出力信号CA2は、
そのスレーブラッチSLの出力信号に従ってハイレベル又
はロウレベルとされる。

以下、単位カウンタ回路URC3〜URC10において、ハザ
ード防止回路を構成するナンドゲート回路NAG37の第２
の入力端子は、単位カウンタ回路URC1と同様に、２個の
インバータ回路を介して対応するキャリー入力端子CI3
〜CI10に結合される。また、ナンドゲート回路NAG38の
第１の入力端子は、回路の電源電圧に結合される。これ
により、単位カウンタ回路URC3〜URC10のキャリー出力
信号CA3〜CA10は、擬似スタティック型RAMの動作モード
にかかわらず、そのスレーブラッチSLの出力信号とキャ
リー入力信号すなわち前段の単位カウンタ回路URC2〜UR
C9のキャリー出力信号CA2〜CA9がともにハイレベルであ
ることを条件に、選択的にハイレベルとされる。

チップイネーブル信号▲▼が出力イネーブル信号
▲▼すなわちリフレッシュ制御信号▲▼に
先立ってロウレベルとされ、擬似スタティック型RAMが
通常の書き込み又は読み出しモードとされるとき、上記
タイミング信号φrcは、第16図のサイクルCy.1に示され
るように、形成されない。したがって、リフレッシュア
ドレスカウンタRFCは更新されず、それまでの状態を保
持する。このとき、リフレッシュアドレスカウンタRFC
のリフレッシュタイマー回路は、動作状態とされない。

チップイネーブル信号▲▼がハイレベルとされた
状態で、出力イネーブル信号▲▼すなわちリフレッ
シュ制御信号▲▼が所定の時間を超えない期間
だけ一時的にロウレベルとされると、タイミング発生回
路TGでは、第16図のサイクルCy.2ないしCy.5に示される
ように、タイミング信号φrefがハイレベルとされる。
また、反転内部タイミング信号▲▼が、出力イ
ネーブル信号▲▼の立ち下がりエッジにおいて一時
的にロウレベルとされ、続いて反転内部タイミング信号
▲▼が一時的にロウレベルとされる。これによ
り、擬似スタティック型RAMはオートリフレッシュモー
ドで繰り返し選択状態とされ、例えばＸアドレス“0"な
いし“3"に対応する２本のワード線に関するリフレッシ
ュ動作が次々に実行される。また、前述のように、リフ
レッシュアドレス信号rx0〜rx10がＸアドレスバッファX
ABに取り込まれた後のタイミングで、タイミング信号φ
rcが一時的にハイレベルとされる。リフレッシュアドレ
スカウンタRFCでは、上記タイミング信号φrcの立ち上
がりエッジに同期して、各単位カウンタ回路のマスター
ラッチMLが更新され、リフレッシュアドレス信号rx0〜r
x10がＸアドレス“1"ないし“4"を指定する組み合わせ
に順次遷移される。また、上記タイミング信号φrcの立
ち下がりエッジに同期して、各単位カウンタ回路のスレ
ーブラッチSLが更新され、その結果、単位カウンタ回路
URC0のキャリー出力信号CA0が、タイミング信号φrcの
立ち下がりエッジに同期して繰り返し遷移され、また、
単位カウンタ回路URC0〜URC10のキャリー出力信号CA1〜
CA10が、そのスレーブラッチSLの出力信号と前段の単位
カウンタ回路のキャリー出力信号がともにハイレベルで
あることを条件に、ハイレベルとされる。これにより、
各単位カウンタ回路のキャリー出力信号は、すべて最前
段の単位カウンタ回路URC0のキャリー出力信号CA0がハ
イレベルであることを条件に、ハイレベルとされる。

次に、チップイネーブル信号▲▼がハイレベルと
された状態で、出力イネーブル信号▲▼すなわちリ
フレッシュ制御信号▲▼が連続してロウレベル
とされると、第16図のサイクルCy.6に示されるように、
まず出力イネーブル信号▲▼の最初の立ち下がりに
おいて、１回のオートリフレッシュモードが行われる。
そして、第17図のサイクルCy.7に示されるように、リフ
レッシュタイマー回路から最初の反転タイミング信号▲
▼が出力された時点で、タイミング信号φsrがハ
イレベルとなり、擬似スタティック型RAMはセルフリフ
レッシュモードとされる。

リフレッシュアドレスカウンタRFCでは、上記タイミ
ング信号φsrのハイレベルを受けて、単位カウンタ回路
URC0及びURC1のマスターラッチMLの出力信号すなわちリ
フレッシュアドレス信号rx0及びrx1がロウレベルに固定
され、全体の計数値は、例えばＸアドレス“4"に戻され
る。また、単位カウンタ回路URC0のキャリー出力信号CA
0がロウレベルに固定されるとともに、単位カウンタURC
1のキャリー出力信号CA1がハイレベルに固定される。こ
れにより、リフレッシュアドレスカウンタRFCは、その
下位の２ビットが実質的に無効とされ、上位９ビットの
みがタイミング信号φrcに従った所定の歩進動作を行う
ものとなる。

一方、タイミング発生回路TGのリフレッシュ系タイミ
ング発生部TRFでは、タイミング信号φsrがハイレベル
とされる当初において、反転内部タイミング信号▲
▼が一時的にロウレベルとされ、続いて反転内部タ
イミング信号▲▼が一時的にロウレベルとされ
る。また、リフレッシュアドレス信号rx0〜rx10がＸア
ドレスバッファXABに取り込まれた時点で、タイミング
信号φrcが一時的にハイレベルとされる。これにより、
擬似スタティック型RAMでは、Ｘアドレス“4"ないし
“7"に対応する８本のワード線に関するリフレッシュ動
作が実行され、リフレッシュアドレスカウンタRFCの計
数値が、例えばＸアドレス“8"に更新される。

このように、擬似スタティック型RAMのセルフリフレ
ッシュモードが識別されタイミング信号φsrがハイレベ
ルとされた当初において、１回のリフッシュ動作を実行
することで、オートリフレッシュモードが、上記反転タ
イミング信号▲▼の周期より長くかつタイミング
信号φtcfの周期より短い周期で繰り返されたとき、リ
フレッシュアドレスカウンタRFCが歩進されない状態と
なるのを防止できるものである。

出力イネーブル信号▲▼すなわちリフレッシュ制
御信号▲▼がさらにロウレベルのままとされる
と、リフレッシュタイマー回路RTMの出力信号すなわち
タイミング信号φtcfが、上述のリフレッシュ周期Trcを
おいて周期的にかつ一時的にハイレベルとされる。この
ため、リフレッシュ系タイミング発生部TRFでは、第16
図のサイクルCy.8及びCy.9に示されるように、上記タイ
ミング信号φtcfの立ち上がりエッジに同期して、反転
内部タイミング信号▲▼が一時的にロウレベル
とされ、続いて反転内部タイミング信号▲▼が
一時的にロウレベルとされる。これにより、擬似スタテ
ィック型RAMは繰り返し選択状態とされ、例えばＸアド
レス“8"ないし“11"ならびにＸアドレス“12"ないし
“15"等に対応する８本のワード線に関するリフレッシ
ュ動作が順次実行される。

次に、メモリアレイMARY0L〜MARY3LないしMARY0R〜MA
RY3Rを構成する相補データ線は、特に制限されないが、
第11図のメモリアレイMARY0Lの相補データ線D０〜D３に
代表して示されるように、対応するセンスアンプSA0L〜
SA3LないしSA0R〜SA3Rの対応する単位プリチャージ回路
UPC0〜UPC3等を介して、対応する単位増幅回路USA0〜US
A3等に結合され、さらに対応するカラムスイッチCS0L〜
CS3LないしCS0R〜CS3Rの対応するスイッチMOSFETQ41・Q
42等に結合される。

センスアンプSA0L〜SA3LないしSA0R〜SA3Rは、特に制
限されないが、第11図のセンスアンプSA0Lに代表して示
されるように、対応するメモリアレイの各相補データ線
に対応して設けられるそれぞれ2,048個の単位プリチャ
ージ回路UPC0〜UPC3等ならびに単位増幅回路USA0〜USA3
等を含む。このうち、単位プリチャージ回路UPC0〜UPC3
等は、特に制限されないが、第11図の単位プリチャージ
回路UPC0に代表して示されるように、対応する相補デー
タ線の非反転信号線D0等及び反転信号線▲▼等との
間に直列形態に設けられるMOSFETQ36及びQ37と、これら
のMOSFETと並列形態に設けられるもう一つのMOSFETQ35
とをそれぞれ含む。各単位プリチャージ回路のMOSFETQ3
5〜Q37等のゲートはすべて共通結合され、タイミング発
生回路TGからタイミング信号φpcが共通に供給される。
また、MOSFETQ36及びQ37の共通結合されたノードには、
図示されない電圧発生回路から定電圧HVCが共通に供給
される。ここで、タイミング信号φpcは、特に制限され
ないが、擬似スタティック型RAMが非選択状態とされる
ときハイレベルとされ、擬似スタティック型RAMが選択
状態とされるとき所定のタイミングでロウレベルとされ
る。また、定電圧HVCは、特に制限されないが、回路の
電源電圧及び接地電位間のほぼ中間電位とされる。

これらのことから、各単位プリチャージ回路のMOSFET
Q35〜Q37等は、擬似スタティック型RAMが非選択状態と
され上記タイミング信号φpcがハイレベルとされること
で一斉にオン状態となり、対応する相補データ線の非反
転信号線D0等と反転信号線▲▼等を短絡するととも
に、そのレベルを上記定電圧HVCとする。擬似スタティ
ック型RAMが選択状態とされ上記タイミング信号φpcが
ロウレベルとされると、各単位プリチャージ回路のMOSF
ETQ35〜Q37等はオフ状態となり、各相補データ線の短絡
状態が解かれる。

一方、各センスアンプの単位増幅回路は、特に制限さ
れないが、第11図の単位増幅回路USA0〜USA3に代表して
示されるように、それぞれ２個のCMOSインバータ回路が
交差接続されてなるラッチを基本構成とする。各単位増
幅回路を構成するＰチャンネルMOSFETのソースは、特に
制限されないが、共通ソース線SP（第１の共通ソース
線）に共通結合され、さらに並列形態とされる４個のＰ
チャンネル型駆動MOSFETQ1〜Q4（第１の駆動MISFET）を
介して、回路の電源電圧（第１の電源電圧）に結合され
る。センスアンプSA0L〜SA3RないしSA0R〜SA3Rの駆動MO
SFETQ1〜Q4のゲートには、上記タイミング発生回路TGの
センスアンプ制御部SACから、対応する反転タイミング
信号▲▼〜▲▼ないし▲
▼〜▲▼あるいは▲▼〜▲
▼ないし▲▼〜▲▼がそれ
ぞれ供給される。同様に、各単位増幅回路を構成するＮ
チャンネルMOSFETのソースは、特に制限されないが、共
通ソース線SN（第２の共通ソース線）に共通結合され、
さらに並列形態とされる２個のＮチャンネル型駆動MOSF
ETQ87及びQ88（第２の駆動MISFET）を介して、回路の接
地電位（第２の電源電圧）に結合される。センスアンプ
SA0L〜SA3RないしSA0R〜SA3Rの駆動MOSFETQ87及びQ88の
ゲートには、上記センスアンプ制御部SACから、対応す
るタイミング信号φal01及びφal02ないしφal31及びφ
al32あるいはφar01及びφar02ないしφar31及びφar32
がそれぞれ供給される。

各センスアンプは、特に制限されないが、さらに、上
記共通ソース線SPと共通ソース線SNとの間に直列形態に
設けられるMOSFETQ39及びQ40と、これらのMOSFETと並列
形態に設けられるもう一つのMOSFETQ38とをそれぞれ含
む。これらのMOSFETQ38〜Q40のゲートは共通結合され、
上記タイミング信号φpcが供給される。MOSFETQ39及びQ
40の共通結合されたノードには、上記定電圧HVCが供給
される。これにより、各センスアンプの上記MOSFETQ38
〜Q40は、擬似スタティック型RAMが非選択状態とされ上
記タイミング信号φpcがハイレベルとされることで一斉
にオン状態となり、共通ソース線SP及びSNを短絡すると
ともに、そのレベルを上記定電圧HVCにプリチャージす
る。擬似スタティック型RAMが選択状態とされ上記タイ
ミング信号φpcがロウレベルとされると、MOSFETQ38〜Q
40はオフ状態となり、共通ソース線SP及びSNのプリチャ
ージ動作は停止される。

各センスアンプの単位増幅回路USA0〜USA3等は、上記
反転タイミング信号▲▼〜▲▼な
いし▲▼〜▲▼あるいは▲
▼〜▲▼ないし▲▼〜▲
▼がロウレベルとされ、かつ上記タイミング信号
φal01及びφal02ないしφal31及びφal32あるいはφar
01及びφar02ないしφar31及びφar32がハイレベルとさ
れることで、選択的に動作状態とされる。この動作状態
において、各単位増幅回路は、対応するメモリアレイに
おいて選択されたワード線に結合されるメモリセルから
対応する相補データ線を介して出力される微小読み出し
信号をそれぞれ増幅し、ハイレベル又はロウレベルの２
値読み出し信号とする。これらの２値読み出し信号は、
擬似スタティック型RAMがオートリフレッシュ又はセル
フリフレッシュモードで選択状態とされるとき、対応す
るメモリセルに再書き込みされる。これにより、記憶デ
ータのリフレッシュ動作が、ワード線単位で実現され
る。

ところで、反転タイミング▲▼〜▲
▼ないし▲▼〜▲▼ならびに
▲▼〜▲▼ないし▲▼
〜▲▼とタイミング信号φal01及びφal02な
いしφal31及びφal32ならびにφar01及びφar02ないし
φar31及びφar32は、前述の第10に示されるように、擬
似スタティック型RAMが通常の書き込み又は読み出しモ
ードあるいはオートリフレッシュモードとされるとき、
動作状態とされるメモリアレイに対応してかつ順次遅れ
て形成され、擬似スタティック型RAMがセルフリフレッ
シュモードとされるとき、各タイミングの第１相すなわ
ち反転タイミング信号▲▼ないし▲
▼ならびに▲▼ないし▲▼のみ
が、順次遅れて形成される。このため、擬似スタティッ
ク型RAMが通常の書き込み又は読み出しモードあるいは
オートリフレッシュモードとされ、かつ例えばセンスア
ンプSA0L及びSA2Lが動作状態とされる場合、これらのセ
ンスアンプの駆動MOSFETQ1〜Q4ならびにQ87及びQ88が少
しずつ遅れて順次オン状態とされる。これにより、共通
ソース線SP及びSNの電流変化を抑え電源ノイズを抑制し
つつ、駆動能力が高められ、各センスアンプの動作が高
速化される。

ところが、擬似スタティック型RAMがセルフリフレッ
シュモードとされ、すべてのセンスアンプSA0L〜SA3Lな
らびにSA0R〜SA3Rが一斉に動作状態とされる場合、各セ
ンスアンプでは、駆動MOSFETQ1及びQ87のみがオン状態
とされ、しかもセンスアンプSA0L及びSA0Rを先頭に順次
遅れてオン状態とされる。このため、各センスアンプの
動作速度は遅くされるが、擬似スタティック型RAM全体
からみたピーク電流の値が大幅に削減され、電源ノイズ
が抑制される。その結果、８個のメモリアレイが同時に
動作状態とされるにもかかわらず、擬似スタティック型
RAMのセルフリフレッシュモードにおける動作が安定化
される。前述のように、セルフリフレッシュモードのリ
フレッシュ周期は、オートリフレッシュモードのリフレ
ッシュ周期Trcの４倍とされる。このことを含め、セル
フリフレッシュモードにおいて各センスアンプの動作速
度が遅くされることの問題は生じない。

この実施例の擬似スタティック型RAMでは、さらに、
前述のように、各センスアンプの単位増幅回路と回路の
電源電圧との間に４個のＰチャンネル型駆動MOSFETが設
けられ、各センスアンプの単位増幅回路と回路の接地電
位との間に２個のＮチャンネル型駆動MOSFETが設けられ
る。このため、実質的にセンスアンプの動作速度を律則
するＰチャンネル型駆動MOSFETの数が、Ｎチャンネル型
駆動MOSFETよりも多くされることで、センスアンプの動
作速度がさらに高速化されるものである。

カラムスイッチCS0L〜CS3LならびにCS0R〜CS3Rは、対
応するメモリアレイの各相補データ線に対応して設けら
れる2,048対のスイッチMOSFETQ41・Q42等含む。これら
のスイッチMOSFETの一方は、対応するセンスアンプを介
して対応する相補データ線に結合され、その他方は、相
補共通データ線CD0L0〜CD0L3ないしCD3L0〜CD3L3あるい
はCD0R0〜CD0R3ないしCD3R0〜CDR3に、順に交互に共通
結合される。各スイッチMOSFETのゲートは、４組ずつ順
に共通結合され、対応するＹアドレスデコーダYD0〜YD3
から、対応するデータ線選択信号YS0等がそれぞれ供給
される。

カラムスイッチCS0L〜CS3LならびにCS0R〜CS3Rを構成
するスイッチMOSFETQ41・Q42等は、対応する上記データ
線選択信号YS0等が択一的にハイレベルとされることで
選択的にかつ４組ずつ同時にオン状態とされる。これに
より、対応するメモリアレイの指定される４組の相補デ
ータ線が、共通相補データ線CD0L0〜CD0L3ないしCD3L0
〜CD3L3あるいはＣD0R0〜CD0R3ないしCD3R0〜CD3R3に選
択的に接続される。

第５図において、ＹアドレスデコーダYD0〜YD3には、
特に制限されないが、プリＹアドレスデコーダPYDか
ら、プリデコード信号pay0〜pay3ないしpdy0〜pdy3が供
給され、タイミング発生回路TGのアレイ選択部ASLか
ら、対応する上記タイミング信号φy0〜φy3がそれぞれ
供給される。ここで、タイミング信号φy0〜φy3は、前
述のように、擬似スタティック型RAMが通常の書き込み
又は読み出しモードとされるとき、所定のタイミング
で、かつタイミング信号φy0及びφy2あるいはφy1及び
φy3の組み合わせでそれぞれ同時に、ハイレベルとされ
る。

ＹアドレスデコーダYD0〜YD3は、対応する上記タイミ
ング信号φy0〜φy3がハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、各Ｙア
ドレスデコーダは、上記プリデコード信号pay0〜pay3な
いしpdy0〜pdy3を組み合わせることにより、対応する上
記データ線選択信号YS0等を択一的にハイレベルとす
る。

プリＹアドレスデコーダPYDには、特に制限されない
が、ＹアドレスバッファYABから、８ビットの相補内部
アドレス信号ay0〜ay7が供給される。

プリＹアドレスデコーダPYDは、特に制限されない
が、上記相補内部アドレス信号のうち、２ビットの相補
内部アドレス信号ay0及びay1を組み合わせてデコードす
ることにより、上記プリデコード信号pay0〜pay3を択一
的にハイレベルとする。また、同様に、２ビットの相補
内部アドレス信号ay2及びay3,ay4及びay5ならびにay6及
びay7をそれぞれ組み合わせてデコードすることによ
り、上記プリデコード信号pby0〜pby3,pcy0〜pcy3なら
びにpdy0〜pdy3をそれぞれ択一的にハイレベルとする。

メモリアレイMARY0L及びMARY0Rの指定された４組の相
補データ線が選択的に接続される相補共通データ線CD0L
0〜CD0L3及びCD0R0〜CD0R3は、対応するメインアンプMA
0に結合される。同様に、メモリアレイMARY1L及びMARY1
RないしMARY3L及びMARY3Rの指定された４組の相補デー
タ線が選択的に接続されるCD1L0〜CD1L3及びCD1R0〜CD1
R3ないしCD3L0〜CD3L3及びCD3R0〜CD3R3は、対応するメ
インアンプMA1〜MA3にそれぞれ結合される。これらのメ
インアンプMA0〜MA3には、タイミング発生回路TGのアレ
イ選択部ASLから、対応するタイミング信号φwe0〜φwe
3ならびにφma0〜φma3が供給されるとともに、対応す
る選択信号sl0〜sl3ならびにsr0〜sr3が供給される。ま
た、メインアンプMA0及びMA2には、前述のように、デー
タ入力バッファDIBから内部書き込みデータdw0〜dw3が
供給され、メインアンプMA1及びMA3には、内部書き込み
データdw4〜dw7が供給される。さらに、メインアンプMA
0及びMA2の出力信号は、内部読み出しデータdr0〜dr3と
してデータ出力バッファDOBに供給され、メインアンプM
A1及びMA3の出力信号は、内部読み出しデータdr4〜dr7
としてデータ出力バッファDOBに供給される。

メインアンプMA0〜MA3は、上記選択信号sl0〜sl3がハ
イレベルとされるとき、選択的に相補共通データ線CD0L
0〜CD0L3ないしCD3L0〜CD3L3に接続され、選択信号sr0
〜sr3がハイレベルとされるとき、選択的に相補共通デ
ータ線CD0R0〜CD0R3ないしCD3R0〜CD3R3に接続される。
また、対応する上記タイミング信号φwe0〜we3がハイレ
ベルとされることで、選択的に書き込み動作状態とされ
る。この書き込み動作状態において、メインアンプMA0
〜MA3は、上記内部書き込みデータdw0〜dw3あるいはdw4
〜dw7に従って相補書き込み信号を形成し、相補共通デ
ータ線CD0L0〜CD0L3ないしCD3L0〜CD3L3あるいはCD0R0
〜CD0R3ないしCD3R0〜CD3R3を介して、対応するメモリ
アレイの選択された合計８個のメモリセルに書き込む。

さらに、メインアンプMA0〜MA3は、対応する上記タイ
ミング信号φma0〜φma3がハイレベルとされることで、
選択的に読み出し動作状態とされる。この読み出し動作
状態において、各メインアンプは、対応するメモリアレ
イの選択された合計８個のメモリセルから、対応する相
補共通データ線CD0L0〜CD0L3ないしCD3L0〜CD3L3あるい
はCD0R0〜CD0R3ないしCD3R0〜CD3R3を介して出力される
読み出し信号を増幅し、内部読み出しデータdr0〜dr3あ
るいはdr4〜dr7として、データ出力バッファDOBに供給
する。

擬似スタティック型RAMは、特に制限されないが、さ
らに半導体基板に所定の基板バックバイアス電圧V_BBを
与える基板バックバイアス電圧発生回路V_BBGを内蔵す
る。基板バックバイアス電圧発生回路V_BBGには、特に制
限されないが、タイミング発生回路TGから上記タイミン
グ信号φcel及びφsrが供給される。

基板バックバイアス電圧発生回路V_BBGは、特に制限さ
れないが、第17図に示されるように、比較的大きな電流
供給能力を持つように設計される電圧発生回路VG1（第
１の電圧発生回路）と、この電圧発生回路VG1に対応し
て設けられる発振回路OSC1及びレベル検出回路LVMとを
含む。基板バックバイアス電圧発生回路V_BBGは、さら
に、比較的小さな電流供給能力を持つように設計される
電圧発生回路VG2（第２の電圧発生回路）と、この電圧
発生回路VG2に対応して設けられる発振回路OSC2とを含
む。

レベル検出回路LVMは、特に制限されないが、回路の
電源電圧と基板バックバイアス電圧供給点V_BBとの間に
直列形態に設けられる４個のＰチャンネルMOSFETQ9〜Q1
2及び５個のＮチャンネルMOSFETQ66〜Q70を含む。この
うち、MOSFETQ9及びQ10ならびにQ12及びQ66のゲート
は、回路の接地電位に結合され、MOSFETQ11のゲートに
は、上記タイミング信号φsrが供給される。また、MOSF
ETQ67〜Q70は、そのゲート及びドレインがそれぞれ共通
結合されることでダイオード形態とされる。特に制限さ
れないが、これらのMOSFETQ67〜Q70は、基板バックバイ
アス電圧V_BBの実績値に応じてその一部が選択的に有効
とされる。

MOSFETQ12及びQ66の共通結合されたドレインすなわち
ノードn6は、インバータ回路N2の入力端子に結合され
る。このインバータ回路Ｎの出力端子は、ナンドゲート
回路NAG40の一方の入力端子に供給される。ナンドゲー
ト回路NAG40の他方の入力端子には、上記タイミング信
号φsrの反転信号すなわち反転タイミング信号▲
▼が供給される。ナンドゲート回路NAG40の出力信号
は、反転された後、ナンドゲート回路NAG41の一方の入
力端子に供給される。このナンドゲート回路NAG41の他
方の入力端子には、上記タイミング信号φcelの反転信
号が供給される。ナンドゲート回路NAG41の出力信号
は、ナンドゲート回路NAG42の一方の入力端子に供給さ
れる。ナンドゲート回路NAG42の他方の入力端子には、
内部試験制御信号▲▼が供給される。この内部制
御信号▲▼は、特に制限されないが、通常ハイレ
ベルとされる。ナンドゲート回路NAG42の出力信号は、
反転された後、レベル検出回路LVMの出力信号すなわち
発振回路OSC1を選択的に動作状態とするための内部制御
信号vbとして、発振回路OSC1に供給される。

擬似スタティック型RAMがセルフリフレッシュモード
とされ、上記タイミング信号φsrがハイレベルとされる
とき、MOSFETQ11はオフ状態とされる。このため、レベ
ル検出回路LVMは実質的にその動作が停止され、レベル
検出回路LVMの出力信号すなわち内部制御信号vbはロウ
レベルとされる。

一方、擬似スタティック型RAMがセルフリフレッシュ
モードを解かれ、かつ非選択状態とされるとき、上記タ
イミング信号φsr及びφce1はともにロウレベルとされ
る。このため、MOSFETQ11がオン状態となり、レベル検
出回路LVMは、実質的に動作状態とされる。このとき、
基板バックバイアス電圧V_BBの絶対値がMOSFETQ66〜Q70
の合成しきい値電圧よりも小さいと、これらのMOSFETQ6
6〜Q70はすべてオフ状態となる。このため、上記ノード
n6の電位はほぼ回路の電源電圧のようなハイレベルとな
り、インバータ回路N2の出力信号がロウレベルとされ
る。前述のように、タイミング信号φsrはロウレベルで
あることから、反転タイミング信号▲▼がハイレ
ベルとされる。したがって、レベル検出回路LVMの出力
信号すなわち内部制御信号vbは、ハイレベルとされる。

基板バックバイアス電圧V_BBが深くされ、その絶対値
が上記MOSFETQ66〜Q70の合成しきい値電圧よりも大きく
なると、これらのMOSFETQ66〜Q70はオン状態となる。こ
のため、上記ノードn6の電位は、MOSFETQ9〜Q12の合成
コンダクタンスとMOSFETQ66〜Q70の合成コンダクタンス
との比によって決まる所定のロウレベルとなる。ここ
で、上記ノードn6のロウレベルは、インバータ回路N2の
論理スレッシホルドレベルよりも低くなるように設計さ
れる。したがって、インバータ回路N2の出力信号がハイ
レベルとなり、これによって、レベル検出回路LVMの出
力信号すなわち内部制御信号vbはロウレベルとされる。

擬似スタティック型RAMがいずれかの動作モードで選
択状態とされ、タイミング信号φce1がハイレベルとさ
れると、ナンドゲート回路NAG41の出力信号が、ノードn
6の電位に関係なく、ハイレベルとされる。このため、
レベル検出回路LVMの出力信号すなわち内部制御信号vb
は、基板バックバイアス電圧V_BBのレベルに関係なく、
ハイレベルとされる。

つまり、この実施例の基板バックバイアス電圧発生回
路V_BBGにおいて、レベル検出回路LVMは、擬似スタティ
ック型RAMがセルフリフレッシュモードでないことを条
件に、選択的に動作状態とされる。この動作状態におい
て、レベル検出回路LVMは、基板バックバイアス電圧V_BB
の絶対値が、リーク等によってMOSFETQ66〜Q70の合成し
きい値電圧よりも小さくなったとき、選択的にその出力
信号すなわち内部制御信号vbをハイレベルとする。擬似
スタティック型RAMが通常の書き込み又は読み出しモー
ドあるいはオートリフレッシュモードで選択状態とされ
るとき、レベル検出回路LVMの出力信号すなわち内部制
御信号vbは、その動作状態の如何にかかわらず、強制的
にハイレベルとされる。さらに、擬似スタティック型RA
Mがセルフリフレッシュモードとされるとき、レベル検
出回路LVMの動作は停止されるが、所定の周期をおいて
リフレッシュ動作が実行されると、擬似スタティック型
RAMは一時的に選択状態とされ、上記内部制御信号vbが
強制的にハイレベルとされる。

発振回路OSC1は、特に制限されないが、リング状に結
合される３個のインバータ回路ならびに２個のナンドゲ
ート回路を含む。これらのナンドゲート回路の他方の入
力端子には、上記内部制御信号vbが供給される。これに
より、上記インバータ回路ならびにナンドゲート回路
は、内部制御信号vbがハイレベルであることを条件に、
１個のリングオシレータとして機能する。

発振回路OSC1の出力信号は、直列形態とされる偶数個
のインバータ回路を介してその駆動能力が大きくされ、
パルス信号φo1として、電圧発生回路VG1に供給され
る。

電圧発生回路VG1は、特に制限されないが、比較的大
きな静電容量を持つように設計されるブースト容量C1を
基本構成とする。ブースト容量C1の一方の電極には、MO
SFETQ81を介して、上記パルス信号φo1が供給される。M
OSFETQ81のゲートには、特に制限されないが、所定のク
ランプ回路を介して、定電圧VLが供給される。このた
め、MOSFETQ81のゲート電圧Vgは、 VL−V_THN＜Vg＜VL＋V_THN の範囲でクランプされる。これにより、回路の電源電圧
の変動等により基板バックバイアス電圧V_BBが異常なレ
ベルとなることを防止できる。

ブースト容量C1の他方の電極と基板バックバイアス電
圧供給点V_BBとの間には、ダイオード形態とされるMOSFE
TQ83が設けられる。また、このブースト容量C1の他方の
電極と回路の接地電位との間には、同様にダイオード形
態とされるMOSFETQ82が設けられる。ここで、MOSFETQ83
及びQ82は、ほぼ同じしきい値電圧V_THNを持つように設
計される。MOSFETQ83は、ブースト容量C1の他方の電極
の電位が基板バックバイアス電圧V_BBよりそのしきい値
電圧分以上低くなったとき選択的にオン状態となり、MO
SFETQ82は、ブースト容量C1の他方の電極の電位が回路
の接地電位よりそのしきい値電圧分以上高くなったとき
選択的にオン状態となる。

上記パルス信号φo1がハイレベルとされ、ブースト容
量C1の一方の電極がハイレベルとされるとき、ブースト
容量C1の他方の電極には、そのチャージポンプ作用によ
ってハイレベルが誘起される。しかし、このとき、MOSF
ETQ82がオン状態となるため、そのレベルは、MOSFETQ82
のしきい値電圧V_THNにクランプされる。一方、上記パル
ス信号φo1がロウレベルに変化されると、ブースト容量
C1の他方の電極の電位は、回路の電源電圧Vcc分だけ低
下し、−（Vcc−V_THN）となる。このため、基板バック
バイアス電圧V_BBは、ブースト容量C1の他方の電極の電
位よりもMOSFETQ83のしきい値電圧V_THN分だけ高い電圧
すなわち−（Vcc−２×V_THN）となる。

前述のように、電圧発生回路VG1に設けられるブース
ト容量C1は、比較的大きな静電容量を持つように設計さ
れる。したがって、上記のようなブースト容量C1のチャ
ージポンプ作用により基板バックバイアス電圧供給点V
_BBに伝達される電荷量は、比較的大きな値となる。この
ため、電圧発生回路VG1は、比較的大きな電流供給能力
を持つものとなる。

一方、基板バックバイアス電圧発生回路V_BBGの電圧発
生回路VG2に対応して設けられる発振回路OSC2は、特に
制限されないが、直列形態とされる３個の単位回路OU1
〜OU3を含む。これらの単位回路は、単位回路OU1に代表
して示されるように、それぞれ直列形態とされる３個の
CMOSインバータ回路を基本構成とする。このうち、第１
段目及び第２段目のインバータ回路の出力端子とインバ
ータ回路を構成するＮチャンネルMOSFET又はＰチャンネ
ルMOSFETのドレインとの間には、ダイオード形態とされ
るレベル調整用のＮチャンネルMOSFET又はＰチャンネル
MOSFETがそれぞれ設けられる。特に制限されないが、各
単位回路の第１段目及び第３段目のインバータ回路に
は、ＰチャンネルMOSFETQ16及びQ17等を介して、回路の
電源電圧が供給される。これらのMOSFETのゲートは共通
結合され、さらにMOSFETQ14のゲートに結合される。MOS
FETQ14は、そのゲート及びドレインが共通結合されるこ
とで、ダイオード形態とされる。これにより、MOSFETQ1
4と上記MOSFETQ16及びQ17等は、電流ミラー形態とされ
る。同様に、各単位回路の第２段目のインバータ回路に
は、ＮチャンネルMOSFETQ75を介して回路の接地電位が
供給される。これらのMOSFETのゲートは共通結合され、
さらにMOSFETQ73のゲートに結合される。MOSFETQ73は、
そのゲート及びドレインが共通結合されることで、ダイ
オード形態とされる。これにより、MOSFETQ73と上記MOS
FETQ75等は、電流ミラー形態とされる。

上記MOSFETQ14のソースは、回路の電源電圧に結合さ
れ、そのドレインは、MOSFETQ71及びQ15を介して、上記
MOSFETQ73のドレインに結合される。MOSFETQ73のソース
は、回路の接地電位に結合される。MOSFETQ14には、MOS
FETQ14が並列形態に設けられ、MOSFETQ73には、MOSFETQ
72が並列形態に設けられる。このうち、MOSFETQ13のゲ
ートは、上記MOSFETQ71のゲートに共通結合され、上記
反転タイミング信号▲▼が供給される。また、MO
SFETQ72のゲートは、上記MOSFETQ15のゲートに共通結合
され、タイミング信号φsrが供給される。

単位回路OU1の出力端子は、特に制限されないが、MOS
FETQ18のゲートを介して、単位回路OU2の入力端子に結
合される。MOSFETQ18のソースは回路の電源電圧に結合
され、そのドレインは、直列形態とされるMOSFETQ77及
びQ78を介して、回路の接地電位に結合される。このう
ち、MOSFETQ77のゲートは、単位回路OU1の出力端子すな
わち上記MOSFETQ18のゲートに共通結合され、さらにMOS
FETQ76を介して回路の接地電位に結合される。MOSFETQ7
8は、そのゲートが上記MOSFETQ73のゲートに共通結合さ
れることで、MOSFETQ73と電流ミラー形態とされる。MOS
FETQ76のゲートには、上記タイミング信号φsrが供給さ
れる。MOSFETQ18及びQ77の共通結合されたドレインの電
位は、この発振回路OSC2の出力信号すなわちパルス信号
φo2として、電圧発生回路VG2に供給される。

単位回路OU2の出力信号は、単位回路OU3の入力端子に
供給されるとともに、特に制限されないが、この発振回
路OSC2のもう一つの出力信号すなわちパルス信号φo3と
して、電圧発生回路VG2に供給される。単位回路OU2の出
力端子と回路の接地電位との間には、そのゲートに上記
タイミング信号φsrを受けるMOSFETQ79が設けられる。

単位回路OU3の出力端子は、単位回路OU1の入力端子に
帰還結合されるとともに、MOSFETQ74を介して回路の接
地電位に結合される。MOSFETQ74のゲートには、上記タ
イミング信号φsrが供給される。

これらのことから、発振回路OSC2を構成する単位回路
OU1〜OU3は、上記タイミング信号φsrがロウレベルとさ
れ反転タイミング信号▲▼がハイレベルとされる
とき、言い換えると擬似スタティック型RAMがセルフリ
フレッシュモードでないとき、選択的に電流ミラー形態
とされる駆動MOSFETを介して動作電流が供給され、動作
状態とされる。この動作状態において、単位回路OU1〜O
U3は、１個のリングオシレータとして機能し、所定の周
波数を有し、かつその位相が重ならない二つの出力信号
すなわちパルス信号φo2及びφo3を形成する。このと
き、上記電流ミラー回路を介して各単位回路に与えられ
る動作電流は、その値が非常に小さくなるように設計さ
れる。

擬似スタティック型RAMがセルフリフレッシュモード
とされ、タイミング信号φsrがハイレベルとされると
き、単位回路OU1〜OU3は、その動作が停止される。この
とき、各単位回路の入力端子及び出力端子は、対応する
MOSFETQ74,Q76及びQ79を介して回路の接地電位に短絡さ
れる。

電圧発生回路VG2は、特に制限されないが、比較的小
さな静電容量を持つように設計されるブースト容量C2を
基本構成とする。ブースト容量C2の一方の電極は、特に
制限されないが、MOSFETQ84を介して、MOSFETQ19及びQ8
0のドレインに共通結合される。MOSFETQ84のゲートに
は、特に制限されないが、上記MOSFETQ81と同様に、所
定のクランプ回路を介して定電圧VLが供給される。MOSF
ETQ19のソースは回路の電源電圧に結合され、そのゲー
トには、発振回路OSC2から上記パルス信号φo2が供給さ
れる。MOSFETQ80のソースは回路の接地電位に結合さ
れ、そのゲートには、発振回路OSC2から上記パルス信号
φo3が供給される。

ブースト容量C2の他方の電極と基板バックバイアス電
圧供給点V_BBとの間には、ダイオード形態とされるMOSFE
TQ86が設けられる。また、このブースト容量C2の他方の
電極と回路の接地電位との間には、同様にダイオード形
態とされるMOSFETQ85が設けられる。

これにより、電圧発生回路VG2は、上記電圧発生回路V
G1と同様に、ブースト容量C2のチャージポンプ作用によ
り、−（Vcc−２×V_THN）なる基板バックバイアス電圧V
_BBを発生する。このとき、ブースト容量C2の一方の電極
には、MOSFETQ19を介してハイレベルが供給され、MOSFE
TQ80を介してロウレベルが供給される。前述のように、
これらのMOSFETQ19及びQ80のゲートに供給されるパルス
信号φo2及びφo3は、その位相が重ならない程度に遅延
される。その結果、MOSFETQ19及びQ80による貫通電流が
防止され、電圧発生回路VG2の動作電流が削減される。
また、前述のように、ブースト容量C2は、比較的小さな
静電容量を持つように設計される。したがって、ブース
ト容量C2のチャージポンプ作用により基板バックバイア
ス電圧供給点V_BBに伝達される電荷量は、比較的小さな
値となる。このため、電圧発生回路VG2は、比較的小さ
な電流供給能力を持つものとなる。

ここで、第18図をもとに、この実施例の基板バックバ
イアス電圧発生回路V_BBGの各部の動作状態を整理してみ
よう。

まず、擬似スタティック型RAMがセルフリフレッシュ
モードでなくかつ非選択状態とされるとき、基板バック
バイアス電圧発生回路V_BBGでは、第18図の当初の部分に
示されるように、レベル検出回路LVMと比較的小さな電
流供給能力を有する電圧発生回路VG2が動作状態とされ
る。そして、基板バックバイアス電圧V_BBの絶対値が小
さくなると、レベル検出回路LVMの出力信号すなわち内
部制御信号vbがハイレベルとされ、比較的大きな電流供
給能力を有する電圧発生回路VG1が、電圧発生回路VG2と
ともに動作状態とされる。

出力イネーブル信号▲▼すなわちリフレッシュ制
御信号▲▼のロウレベル変化に先立ってチップ
イネーブル信号▲▼がロウレベルとされることによ
って、擬似スタティック型RAMが通常の動作モードで選
択状態とされると、基板バックバイアス電圧発生回路V
_BBGでは、第18図のサイクルCy.1に示されるように、反
転タイミング信号▲▼がロウレベルとされる時
点で、電圧発生回路VG1が強制的に動作状態とされ、そ
のレベルにかかわらず基板バックバイアス電圧V_BBの補
給が行われる。

チップイネーブル信号▲▼がハイレベルとされた
状態で出力イネーブル信号▲▼すなわちリフレッシ
ュ制御信号▲▼が一時的にロウレベルとされる
ことによって、擬似スタティック型RAMがオートリフレ
ッシュモードで選択状態とされると、タイミング発生回
路TGのリフレッシュ系タイミング発生部TRFでは、第18
図のサイクルCy.2に示されるように、反転内部タイミン
グ信号▲▼が一時的にロウレベルとされ、次い
で上記反転タイミング信号▲▼がロウレベルと
される。これにより、基板バックバイアス電圧発生回路
V_BBGでは、電圧発生回路VG1が強制的に動作状態とさ
れ、そのレベルにかかわらず基板バックバイアス電圧V
_BBの補給が行われる。

チップイネーブル信号▲▼がハイレベルとされた
状態で出力イネーブル信号▲▼すなわちリフレッシ
ュ制御信号▲▼が連続的にロウレベルとされる
と、タイミング発生回路TGのリフレッシュ系タイミング
発生部TRFでは、第18図のサイクルCy.3に示されるよう
に、まず反転内部タイミング信号▲▼が一時的
にロウレベルとされ、オートリフレッシュモードによる
１回のリフレッシュ動作が実行される。これにより、電
圧発生回路VG1が強制的に動作状態とされ、そのレベル
にかかわらず基板バックバイアス電圧V_BBの補給が行わ
れる。さらに、出力イネーブル信号▲▼がロウレベ
ルとされてから所定の時間が経過し、反転タイミング信
号▲▼が一時的にロウレベルとされると、タイミ
ング発生回路Ｔのリフレッシュ系タイミング発生部TRF
では、第18図のサイクルCy.4に示されるように、タイミ
ング信号φsrがハイレベルとされ、擬似スタティック型
RAMのセルフリフレッシュモードが判定される。このた
め、タイミング信号φsrのハイレベルを受けて、まずレ
ベル検出回路LVM及び電圧発生回路VG2の動作が停止さ
れ、また反転内部タイミング信号▲▼が一時的
にロウレベルとされる。これにより、反転タイミング信
号▲▼がロウレベルとされ、セルフリフレッシ
ュモードによる第１回目のリフレッシュ動作が開始され
る。基板バックバイアス電圧発生回路V_BBGでは、反転タ
イミング信号▲▼のロウレベルを受けて電圧発
生回路VG1が強制的に動作状態とされ、リフレッシュ動
作に必要な基板バックバイアス電圧V_BBの補給が行われ
る。

以下、リフレッシュアドレスカウンタRFCのリフレッ
シュタイマー回路RTMからタイミング信号φtcfが周期的
に供給されると、タイミング発生回路TGのリフレッシュ
系タイミング発生部TRFでは、第18図のサイクルCy.5に
示されるように、反転内部タイミング信号▲▼
が一時的にロウレベルとされる。これにより、反転タイ
ミング信号▲▼がロウレベルとされ、セルフリ
フレッシュモードによるリフレッシュ動作が繰り返され
る。このとき、基板バックバイアス電圧発生回路V_BBGで
は、反転タイミング信号▲▼のロウレベルを受
けて、その都度電圧発生回路VG1が強制的に動作状態と
され、リフレッシュ動作に必要な基板バックバイアス電
圧V_BBの補給が行われる。

つまり、擬似スタティック型RAMが、例えばバッテリ
バックアップ等を行うためにセルフリフレッシュモード
とされる場合、擬似スタティック型RAMは、通常の動作
モードでアクセスされる可能性がない。このため、この
実施例の基板バックバイアス電圧発生回路V_BBGでは、セ
ルフリフレッシュモードが識別されタイミング信号φsr
がハイレベルとされる時点で、レベル検出用の貫通電流
を必要とするレベル検出回路LVMと、比較的小さな電流
供給能力を有しリーク等による基板バックバイアス電圧
V_BBの補給を行う電圧発生回路VG2の動作を停止する。ま
た、セルフリフレッシュモードとされる間、周期的にリ
フレッシュ動作が実行されるのにあわせて、比較的大き
な電流供給能力を有する電圧発生回路VG2を強制的に動
作状態とし、リフレッシュ動作に要する基板バックバイ
アス電圧V_BBの補給を行う。その結果、セルフリフレッ
シュモードにおける擬似スタティック型RAMの消費電流
が著しく削減され、より電流供給能力の小さな電池等に
よるバッテリバックアップは可能となる。

最後に、第19図に示される半導体基板面の配置図をも
とに、この実施例の擬似スタティック型RAMのレイアウ
トに関するいくつかの特徴について説明する。なお、第
19図において、半導体基板は、紙面の都合から、横向き
に図示されるため、以下の説明では、同図の左側を半導
体基板面の上側と称している。

前述のように、擬似スタティック型RAMは、８個のメ
モリアレイMARY0L〜MARY3L及びMARY0R〜MARY3Rを備え、
これらのメモリアレイに対応して設けられるＸアドレス
デコーダXD0L〜XD3L及びXD0R〜XD3Rと、センスアンプSA
0L〜SA3L及びSA0R〜SA3RならびにカラムスイッチCS0L〜
CS3L及びCS0R〜CS3Rを備える。擬似スタティック型RAM
は、さらに、４個のＹアドレスデコーダYD0〜YD3ならび
にメインアンプMA0〜MA3を備え、その他の共通的な周辺
回路を備える。

第19図において、半導体基板面の中央部には、Ｘアド
レスデコーダXD0L〜XD3L及びXD0R〜XD3R等（周辺回路の
一部）が配置され、その上下に、対応するメモリアレイ
MARY0L〜MARY3L及びMARY0R〜MARY3Rが、ワード線を上下
方向に延長する形で配置される。また、図示されない
が、ＹアドレスデコーダYD0〜YD3に近接して、対応する
センスアンプSA0L〜MA3L及びSA0R〜SA3Rならびにカラム
スイッチCS0L〜CS3L及びCS0R〜CS3Rがそれぞれ配置され
る。

半導体基板面の上部には、特に制限されないが、メモ
リアレイ及びＹアドレスデコーダ等に近接して、プリＹ
アドレスデコーダPYD,YアドレスバッファYAB及びＹアド
レス冗長制御回路YRACが配置される。また、半導体基板
面の下部には、特に制限されないが、メモリアレイ及び
Ｙアドレスデコーダ等に近接して、メインアンプMA0〜M
A3ならびにデータ入力バッファDIB等が配置される。

半導体基板面の各側辺には、半導体基板面の各隅に近
接する位置ならびに左部及び右部側辺の中央部に近接す
る位置を避けるように、ボンディングパッドが配置され
る。すなわち、半導体基板面の上部側辺には、Ｙアドレ
ス信号AY3,AY5及びAY7ならびにAY4及びAY6に対応する５
個のパッドが、回路の電源電圧を供給する電源パッドVc
c1及びVcc2をはさむように配置され、下部側辺には、デ
ータ入出力端子D1及びD2ならびにD3〜D5に対応する５個
のパッドが、回路の接地電位を供給する電源パッドVss1
及びVss2をはさむように配置される。また、半導体基板
面の上左部側辺には、Ｘアドレス信号AX4〜AX7ならびに
Ｙアドレス信号AY1に対応する５個のパッドが配置さ
れ、下左部側辺には、データ入出力端子D0ならびにＸア
ドレス信号AX0〜AX3に対応する５個のパッドが配置され
る。さらに、半導体基板面の上右部側辺には、Ｙアドレ
ス信号AY0とＸアドレス信号AX9及びAX8ならびにＹアド
レス信号AY2に対応する４個のパッドと、ライトイネー
ブル信号▲▼に対応するパッドならびに所定の試験
時に基板バックバイアス電圧V_BBを供給するための試験
パッドV_BBとが配置され、下右部側辺には、データ入出
力端子D6,D7とチップイネーブル信号▲▼及びＸア
ドレス信号AX10ならびに出力イネーブル信号▲▼す
なわちリフレッシュ制御信号▲▼に対応する５
個のパッドが配置される。

各パッドは、それぞれがボンディング処理を施すため
の露出部を持つ。また、各パッドは、パッケージ側に設
けられるインナーリードILとボンディングワイヤを介し
て結合され、これらのインナーリードILは、第19図に点
線で例示されるように、充分なたわみを持たせて配置
し、所定の機械的強度を与える必要がある。このため、
この実施例の擬似スタティック型RAMでは、前述のよう
に、まず、パッドを半導体基板面の各隅に近接する位置
を避けて配置することで、特にプラスチックパッケージ
が用いられる場合に、熱膨張率の差を原因とするいわゆ
るレジンストレスによりパッドあるいはその周辺が破損
されるのを防止している。また、パッドを、インナーリ
ードに充分なたわみが持たせられない半導体基板面の左
部及び右部側辺に近接する位置を避けて配置すること
で、すべてのインナーリードに所定の機械的強度を与え
得るようにし、またボンディングワイヤがいたずらに長
くなるのを防止している。

ところで、上記パッドが配置されない半導体基板面の
各隅に近接する位置ならびに左部及び右部側辺の中央部
に近接する位置には、通常の回路ブロックがそれぞれ配
置される。すなわち、第19図に示されるように、半導体
基板面の左上隅に近接する位置には、特に制限されない
が、基板バックバイアス電圧発生回路V_BB及びワード線
選択タイミング信号発生回路φxGが配置され、右上隅に
近接する位置には、タイミング発生回路TGの一部が配置
される。また、半導体基板面の右下隅に近接する位置に
は、タイミング発生回路TGの他の一部が配置される。さ
らに、半導体基板面の左部側辺の中央部に近接する位置
には、ＸアドレスバッファXAB及びプリＸアドレスデコ
ーダPXD等（周辺回路の他の一部）が配置され、右部側
辺の中央部に近接する位置には、リフレッシュアドレス
カウンタRFC等（周辺回路の他の一部）が配置される。

このように、パッドが配置されない半導体基板面の各
隅に近接する位置ならびに左部及び右部側辺の中央部に
近接する位置に、いわゆるレジンストレスの影響を受け
ずまたインナーリードに関係のない通常の回路ブロック
を配置することで、擬似スタティック型RAMのレイアウ
トに関する問題を排除しつつ、そのレイアウト効率の低
下を補うことができるものである。

この実施例の擬似スタティック型RAMは、さらにレイ
アウトに関するもう一つの特徴を持つ。すなわち、この
実施例の擬似スタティック型RAMでは、第19図に示され
るように、各起動制御信号やアドレス信号を入力するた
めのパッドならびにデータ入出力端子が、半導体基板面
の各側辺に分散して配置される。このため、例えば、比
較的近接して配置されるＸアドレス信号AX0〜AX3及びAX
4〜AX7ならびにＹアドレス信号AY0〜AY7については、対
応するＸアドレスバッファXAB及びＹアドレスバッファY
ABがこれらのパッドに近接してまとめて配置されるが、
比較的距離をおいて配置されるＸアドレス信号AX8〜AX1
0やチップイネーブル信号▲▼，ライトイネーブル
信号▲▼及び出力イネーブル信号▲▼すなわり
リフレッシュ制御信号▲▼については、各パッ
ドに隣接又は近接して対応する入力バッファAXBならび
に▲▼B,▲▼Ｂ及び▲▼Ｂがそれぞれ配置
される。また、データ入出力端子D0〜D7に対応するデー
タ入力バッファDIBは、半導体基板面の下部側辺に近接
してまとめて配置されるが、データ入出力端子D0〜D7に
対応するデータ出力バッファDOBについては、データ入
出力端子D0〜D7に隣接してそれぞれ配置される。その結
果、各入力信号の伝達遅延時間が短縮されるとともに、
データ出力バッファDOBが一斉に動作状態にされること
による電源ノイズの影響が抑制される。

以上の本実施例に示されるように、この発明を擬似ス
タティック型RAM等の半導体記憶装置に適用すること
で、次のような作用効果を得ることができる。すなわ
ち、 （１）指定されるワード線が択一的に選択状態とされる
ことにより選択的に動作状態とされる複数のメモリアレ
イを具備する擬似スタティック型RAM等において、セル
フリフレッシュモードにおいて同時に動作状態とされる
メモリアレイの数すなわちワード線の同時選択数を、通
常の動作モード及びオートリフレッシュモードの整数倍
とし、相応してセルフリフレッシュモードにおけるリフ
レッシュ周期を拡大することで、ワード線の同時選択数
を最適化し、擬似スタティック型RAM等のセルフリフレ
ッシュモードにおける平均消費電力を大幅に削減でき
る。

（２）上記（１）項において、各メモリアレイに対応し
て設けられる複数のセンスアンプに、それぞれ複数の駆
動MOSFETを設け、これらの駆動MOSFETを、通常の書き込
み及び読み出しモードならびにオートリフレッシュモー
ドにおいてそれぞれ所定の時間をおいて順次オン状態と
し、かつセルフリフレッシュモードにおいてその一部を
部分的にオン状態とすることで、多数のメモリアレイす
なわちセンスアンプが同時に動作状態とされるセルフリ
フレッシュモードにおける動作電流のピーク値を削減で
きる。

（３）上記（２）項において、セルフリフレッシュモー
ドにおいて部分的にオン状態とされる駆動MOSFETを、さ
らにセンスアンプごとに順次遅延してオン状態とするこ
とで、多数のメモリアレイすなわちセンスアンプが同時
に動作状態とされるセルフリフレッシュモードにおける
動作電流のピーク値をさらに削減できる。

（４）上記（２）項及び（３）項により、擬似スタティ
ック型RAM等のセルフリフレッシュモードにおける電源
ノイズを削減できる。

（５）上記（１）項において、各センスアンプを構成す
る単位増幅回路と回路の電源電圧との間に設けられるＰ
チャンネル型の駆動MOSFETの数を、上記単位増幅回路と
回路の接地電位との間に設けられるＮチャンネル型の駆
動MOSFETに比較して多くすることで、センスアンプの立
ち上がりを平均的に高速化し、擬似スタティック型RAM
を高速化できる。

（６）上記（１）項において、セルフリフレッシュモー
ドにおけるワード線の同時選択数を、通常の書き込み及
び読み出しモードあるいはオートリフレッシュモードの
２のぺき乗倍とし、リフレッシュアドレスカウンタの下
位ビットを、セルフリフレッシュモードにおいて部分的
に無効とすることで、リフレッシュアドレスカウンタの
歩進動作を、動作モードによってワード数の同時選択数
が異なる上記選択方式に適合できる。

（７）上記（６）項において、セルフリフレッシュモー
ドが識別される当初において１回のリフレッシュ動作を
実行することで、オートリフレッシュモードが所定の選
択期間をもって繰り返されあるいはオートリフレッシュ
モードとセルフリフレッシュモードが所定の時間をおい
て繰り返されるとき、リフレッシュアドレスカウンタが
歩進されないという問題を解消できる。

（８）上記（１）項において、擬似スタティック型RAM
の基板バックバイアス電圧発生回路を、セルフリフレッ
シュモードにおいて選択的にその動作が停止されるレベ
ル検出回路と、比較的大きな電流供給能力を持つように
設計され上記レベル検出回路の出力信号が有効とされる
ときあるいはセルフリフレッシュモードによるリフレッ
シュ動作が実行されるとき選択的に動作状態とされる第
１の電圧発生回路と、比較的小さな電流供給能力を持つ
ように設計されセルフリフレッシュモードにおいてその
動作が選択的に停止される第２の電圧発生回路とにより
構成することで、擬似スタティック型RAMのセルフリフ
レッシュモードにおける消費電流をさらに削減できる。

（９）上記（１）項において、選択状態とされるワード
線を回路の電源電圧より高いブーストレベルにするため
のワード線選択タイミング信号を伝達する信号線と回路
の接地電位との間に、セルフリフレッシュモードにおい
て追加して選択状態とされるワード線の寄生容量に相当
する静電容量を持つように設計され、かつ通常の書き込
み又は読み出しモードあるいはオートリフレッシュモー
ドにおいて選択的に結合されるダミー容量を設けること
で、ワード線の同時選択数が変化されることにともなう
ワード線選択タイミング信号のブーストレベルの変化を
抑制できる。

（10）ボンディングパッドを、半導体基板面の各隅に近
接する位置を避けて配置することで、特にプラスチック
パッケージを用いる場合に、熱膨張率の差を原因とする
いわゆるレジンストレスによって、露出部を有するパッ
ド又はその周辺部が破損されるのを防止できる。

（11）上記（10）項において、パッドが配置されない半
導体基板面の各隅に近接する位置に、通常の回路ブロッ
クを配置することで、擬似スタティック型RAM等のレイ
アウト効率の低下を補うことができる。

（12）ボンディングパッドを、半導体基板面の各側辺の
中央に近接する位置を避けて配置することで、パッケー
ジのすべてのインナーリードを、充分なたわみを持たせ
つつ配置できるため、各インナーリードに所定の機械的
強度を与え、ボンディングワイヤの長さを短縮すること
ができる。

（13）上記（12）項において、パッドが配置されない半
導体基板面の各側辺の中央に近接する位置に、通常の回
路ブロックを配置することで、擬似スタティック型RAM
等のレイアウト効率の低下を補うことができる。

（14）半導体基板面の側辺に分散配置されるボンディン
グパッドに隣接又は近接して、対応する入力バッファ及
び出力バッファを配置することで、各入力又は出力信号
の伝達遅延時間を短縮し、また複数の出力バッファが同
時に動作状態とされることにともなう電源ノイズを抑制
できる。

（15）上記（１）項ないし（15）項により、擬似スタテ
ィック型RAM等の動作ならびに製品品質を安定化しつ
つ、そのセルフリフレッシュモードの低消費電力化を図
り、さらに小さな電流供給能力を有する電池等によるバ
ッテリバックアップを可能にできる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図及び
第２図において、各動作モードにおけるワード線の同時
選択数すなわち同時に動作状態とされるメモリアレイの
数は、任意に設定できるし、その選択方法も任意であ
る。第５図において、メモリアレイならびにメモリマッ
トの数は任意に設定できるし、同時に入出力される記憶
データのビット数すなわち擬似スタティック型RAM等の
ビット構成も任意である。リフレッシュ制御信号▲
▼は、出力イネーブル信号▲▼とは別途に独立
して設けてもよい。また、擬似スタティック型RAMは、
オートリフレッシュモード及びセルフリフレッシュモー
ド以外のリフレッシュモードを有することもよい。Ｘア
ドレス信号ならびにＹアドレス信号は、同一の外部端子
を介して時分割的に入力してもよい。第６図ないし第９
図において、タイミング発生回路TGの各部の具体的な回
路構成や各タイミング信号等の論理条件等は、この実施
例による制約を受けない。第11図において、センスアン
プの単位増幅回路と回路の電源電圧又は接地電位との間
に設けられる駆動MOSFETの数は、任意に設定できる。ま
た、これらの駆動MOSFETの動作タイミングは、種々の組
み合わせが考えられる。第12図において、ダミー容量Cd
ならびにこれを選択的に結合するためのMOSFET等は、例
えばワード線選択タイミング信号線φx0〜φx3と回路の
接地電位との間に分散して設けてもよいし、それぞれを
複数個に分割して設けてもよい。また、ワード線選択タ
イミング信号φx0〜φx3のブーストレベルの具体的な値
は、この実施例によって制限されない。ワード線選択タ
イミング信号発生回路及び各Ｘアドレスデコーダに設け
られるデコード用のナンドゲート回路は、等価的な他の
論理ゲート回路に置き換えることができる。第15図にお
いて、リフレッシュアドレスカウンタRFCの単位カウン
タ回路URC0及びURC1の出力信号は、セルフリフレッシュ
モードにおいて選択的に無効とされることを条件に、特
に論理“0"に固定される必要はない。第17図において、
レベル検出回路LVMは、電圧発生回路VG1が強制的に動作
状態とされる場合、その動作を停止してもよい。また、
発振回路OSC2及び電圧発生回路VG2は、発振回路OSC1及
び電圧発生回路VG1とそれぞれ同様な回路構成としても
よい。基板バックバイアス電圧V_BBの具体的なレベル
は、任意に選定できる。第19図において、半導体基板面
における各回路ブロック及びボンディングパッド等の配
置位置ならびにその組み合わせは、この実施例による制
約を受けない。また、入力バッファ及び出力バッファ等
は、すべて対応するパッドに隣接又は近接して配置して
もよい。さらに、第５図に示される擬似スタティック型
RAMのブロック構成や各回路のブロックの具体的な回路
構成ならびに各タイミング信号やアドレス信号の組み合
わせ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である擬似スタティック
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、セルフリフレッシュモー
ドを有する通常のダイナミック型RAMやマルチポートRAM
等にも適用できる。本発明のうち、ワード線の同時選択
数すなわち同時に動作状態とされるメモリアレイの数に
関する発明については、少なくともセルフリフレッシュ
モードを有する半導体記憶装置に、また、ダミー容量に
関する発明については、少なくとも動作モードによって
ワード線の同時選択数が異なる各種の半導体記憶装置
に、またパッド及びその周辺部のレイアウトに関する発
明については、ワード線の同時選択数あるいはセルフリ
フレッシュモードに関係なく各種の半導体集積回路装置
に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、擬似スタティック型RAM等のセルフリ
フレッシュモードにおけるワード線の同時選択数を、通
常の動作モード及びオートリフレッシュモードの整数倍
とし、相応してセルフリフレッシュモードにおけるリフ
レッシュ周期を整数倍とする。このとき、各センスアン
プに対応して設けられる複数の駆動MOSFETを部分的にオ
ン状態とし、さらに部分的にオン状態とされる駆動MOSF
ETを所定の時間をおいて順次オン状態とする。また、ワ
ード線選択タイミング信号を伝達する信号線と回路の接
地電位との間に、セルフリフレッシュモードにおいて選
択的に結合されるダミー容量を設けるとともに、セルフ
リフレッシュモードが識別される当初において１回のリ
フレッシュ動作を実行する。そして、擬似スタティック
型RAM等に内蔵される基板バックバイアス電圧発生回路
を、セルフリフレッシュモードにおいて選択的にその動
作が停止されるレベル検出回路と、比較的大きな電流供
給能力を有し通常の動作モード及びオートリフレッシュ
モードにおいて上記レベル検出回路の出力信号が有効と
されるときあるいはセルフリフレッシュモードにおいて
リフレッシュ動作が実行されるとき選択的に選択的に動
作状態とされる第１の電圧発生回路と、比較的小さな電
流供給能力を有しセルフリフレッシュモードにおいて選
択的にその動作が停止される第２の電圧発生回路とによ
り構成する。これにより、擬似スタティック型RAMのセ
ルフリフレッシュモードにおけるワード線の同時選択数
を最適化し、その平均消費電力を大幅に削減できる。ま
た、ワード線の同時選択数の最適化にともなう動作電流
のピーク値を抑え、ワード線の同時選択数が変化される
ことによるワード線のブーストレベルの変化を抑制でき
るとともに、リフレッシュアドレスカウンタの誤動作を
防止し、セルフリフレッシュモードにおける基板バック
バイアス電圧発生回路の動作電流を削減できる。その結
果、擬似スタティック型RAM等の動作を安定化しつつ、
その低消費電力化を推進できる。

【図面の簡単な説明】

第１図及び第２図は、この発明が適用された擬似スタテ
ィック型RAMの選択状態を説明するための概念図、 第３図及び第４図は、この発明が適用された擬似スタテ
ィック型RAMの平均動作電流を説明するための概念図、 第５図は、この発明が適用された擬似スタティック型RA
Mの一実施例を示すブロック図、 第６図ないし第９図は、第５図の擬似スタティック型RA
Mのタイミング発生回路の一実施例を示す部分的な回路
図、 第10図は、第６図ないし第９図のタイミング発生回路の
一例を示すタイミング図、 第11図は、第５図の擬似スタティック型RAMのメモリア
レイ及びセンスアンプならびにカラムスイッチの一実施
例を示す部分的な回路図、 第12図は、第５図の擬似スタティック型RAMのプリＸア
ドレスデコーダ及びＸアドレスデコーダの一実施例を示
す部分的な回路図、 第13図及び第14図は、第12図のプリＸアドレスデコーダ
及びＸアドレスデコーダの選択状態を説明するための概
念図、 第15図は、第５図の擬似スタティック型RAMのリフレッ
シュアドレスカウンタの一実施例を示す部分的な回路
図、 第16図は、第15図のリフレッシュアドレスカウンタの一
例を示すタイミング図、 第17図は、第５図の擬似スタティック型RAMの基板バッ
クバイアス電圧発生回路の一実施例を示す部分的な回路
図、 第18図は、第17図の基板バックバイアス電圧発生回路の
一例を示すタイミング図、 第19図は、第５図の擬似スタティック型RAMの一実施例
を示す配置図である。 MAT0〜MAT3……メモリマット、MARY0L〜MARY3L,MARY0R
〜MARY3R……メモリアレイ、SA0L〜SA3L,SA0R〜SA3R…
…センスアンプ、CS0L〜CS3L,CS0R〜CS3R……カラムス
イッチ、XD0L〜XD3L,XD0R〜XD3R……Ｘアドレスデコー
ダ、PXD……プリＸアドレスデコーダ、φxG……ワード
線選択タイミング信号発生回路、XAB……Ｘアドレスバ
ッファ、RFC……リフレッシュアドレスカウンタ、YD0〜
YD3……Ｙアドレスデコーダ、PYD……プリＹアドレスデ
コーダ、YAB……Ｙアドレスバッファ、MA0〜MA3……メ
インアンプ、DIB……データ入力バッファ、DOB……デー
タ出力バッファ、TG……タイミング発生回路、V_BBG……
基板バックバイアス電圧発生回路。 TCE……チップイネーブル系タイミング発生部、TRF……
リフレッシュ系タイミング発生部、ASL……アレイ選択
部、SAC……センスアンプ制御部。 UPC0〜UPC3……単位プリチャージ回路、USA0〜USA3……
センスアンプ単位増幅回路。 BSG……ブースト信号発生回路、UXG0〜UXG3……単位選
択回路、Cb……ブースト容量、Cw……ワード線寄生容
量、Cd……ダミー容量。 URC0〜URC10……単位カウンタ回路、ML……マスターラ
ッチ、SL……スレーブラッチ、CN1〜CN2……クロックド
インバータ回路。 LVM……レベル検出回路、OSC1,OSC2……発振回路、VG1,
VG2……電圧発生回路、OU1〜OU3……発振回路OSC2の単
位回路、C1,C2……ブースト容量。 YRAC……Ｙアドレス冗長制御回路。 Q1〜Q19……ＰチャンネルMOSFET、Q31〜Q88……Ｎチャ
ンネルMOSFET、NAG1〜NAG42……ナンドゲート回路、NOG
1〜NOG9……ノアゲート回路、N1,N2……インバータ回
路、LT1〜LT6……ラッチ、DL……遅延回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (72)発明者 新保 豊 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 検見崎 兼秀 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 尾方 真弘 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 久保埜 昌次 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 間仁田 喜一 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭62−241198（ＪＰ，Ａ) 特開 昭60−246096（ＪＰ，Ａ) 特開 昭62−146489（ＪＰ，Ａ) 特開 昭63−127489（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/40 - 11/409

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】ワード線と複数のデータ線の交差点に設け
   られた複数のダイナミック型メモリセルと、 前記複数のデータ線対に対応して設けられた複数の単位
   増幅回路と、前記複数の単位増幅回路に第１共通ソース
   線を介して第１電圧を供給するための第１駆動回路と、
   前記複数の単位増幅回路に第２共通ソース線を介して第
   ２電圧を供給するための第２駆動回路とをそれぞれに有
   する複数のメモリアレイと、 リフレッシュ動作を実行すべきアドレスを順次指定する
   リフレッシュアドレスカウンタと、 第１の電圧発生回路と第２の電圧発生回路を含む基板バ
   ックバイアス電圧発生回路と、 上記基板バックバイアス電圧発生回路で形成された基板
   バックバイアス電圧をモニタするレベル検出回路と具備
   するを備える半導体記憶装置であって、 書き込み及び読み出しモードにおいて、前記複数のメモ
   リアレイの一部が動作状態とされ、対応するメモリアレ
   イの前記第１及び第２駆動回路がオン状態とされ、 前記リフレッシュアドレスカウンタを自律的に更新し、
   対応する複数のアドレスに関する前記メモリセルのリフ
   レッシュ動作を実行するセルフリフレッシュモードにお
   いて、前記複数のメモリアレイを実質的に一斉に動作状
   態として前記メモリセルのリフレッシュを行う第１期間
   と、前記複数のメモリアレイを実質的に一斉に非動作状
   態とする第２期間を有し、 前記第１期間において、前記複数のメモリアレイを動作
   状態とする際に、前記複数のメモリアレイごとに設けら
   れた前記第１及び第２駆動回路は、前記複数のメモリア
   レイごとに所定の期間をおいて順次オン状態とし、 前記レベル検出回路は、前記セルフリフレッシュモード
   のときその動作が停止され、 前記第１の電圧発生回路は、前記レベル検出回路の出力
   信号が有効とされるときあるいは前記セルフリフレッシ
   ュモードにおいてリフレッシュ動作が実行されるとき前
   記基板バックバイアス電圧を形成し、 前記第２の電圧発生回路は、前記セルフリフレッシュモ
   ードにおいて前記基板バイアス電圧の形成を停止し、そ
   れ以外のときには定常的に前記基板バックバイアス電圧
   を形成することを特徴とする半導体記憶装置。
2. 【請求項２】請求項１において、 前記第１駆動回路は、前記第１共通ソース線と前記第１
   電圧の間に設けられた複数の第１駆動MISFETを有し、 前記第２駆動回路は、前記第２共通ソース線と前記第２
   電圧の間に設けられた複数の第２駆動MISFETを有し、 前記複数の第１及び第２駆動MISFETは、前記書き込み及
   び読み出しモードにおいてそれぞれ時間をおいて順次オ
   ン状態とされ、前記セルフリフレッシュモードではその
   一部がオン状態とされるものであることを特徴とする半
   導体記憶装置。
3. 【請求項３】請求項２において、 前記複数の第１駆動MISFETの数は、前記複数の第２駆動
   MISFETの数に比較して多くされるものであることを特徴
   とする半導体記憶装置。
4. 【請求項４】請求項１において、 前記第１の電圧発生回路は、上記第２の電圧発生回路に
   比較してその電流供給能力が大きくされることを特徴と
   する半導体記憶装置。
5. 【請求項５】指定されるワード線が択一的に選択状態に
   されることによって選択的に動作状態とされ、かつ第１
   の動作モードにおいて所定数ずつ同時に動作状態とさ
   れ、第２の動作モードにおいて前記所定数より多い他の
   所定数ずつ同時に選択状態とされる複数のメモリアレイ
   と、 所定のブースト容量を含み回路の電源電圧より高い所定
   のブーストレベルとされるワード線選択タイミング信号
   を形成する信号発生回路と、 前記メモリアレイに対応して設けられ、対応する前記メ
   モリアイレの指定されるワード線に前記ワード線選択タ
   イミング信号を択一的に伝達する複数のＸアドレスデコ
   ーダとを具備し、 前記複数のＸデコーダに前記ワード線選択タイミング信
   号を伝達するための信号線と回路の接地電位との間に、
   前記第１の動作モードにおいて選択的に結合されるダミ
   ー容量が設けられることを特徴とする半導体記憶装置。
6. 【請求項６】請求項５において、 前記ダミー容量は、前記第１の動作モードにおいて同時
   に選択状態とされるワード線の寄生容量値と、前記第２
   の動作モードにおいて同時に選択状態とされるワード線
   の寄生容量値との差分に相当する静電容量値を有するも
   のであることを特徴とする半導体記憶装置。
7. 【請求項７】請求項５又は請求項６において、 前記第１の動作モードは、書き込み又は読み出しモード
   であり、 前記第２の動作モードは、セルフリフレッシュモードで
   あることを特徴とする半導体記憶装置。