JPH02187987A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
擬似スタティック型ＲＡＭ　（ランダムアクセスメモリ
）等に利用して特に有効な技術に関するものである。

〔従来の技術〕

高築積化が可能なダイナミック型ＲＡＭを基本構成とし
、かつ通常のスタティック型ＲＡＭと互換性のあるイン
タフェースを持つように段重された擬似スタティック型
ＲＡＭがある。擬似スタティック型ＲＡＭは、通常の書
き込み及び読み出しモードに加えて、外部制御によって
リフレッシュ動作を単発的に実行するオートリフレッシ
ュモードと、例えばバッテリバンクアップ時においてリ
フレッシュ動作を自律的にかつ周期的に実行するセルフ
リフレッシュモードとを有し、これらのオートリフレッ
シェ及びセルフリフレッシュモードにおいてリフレッシ
ュ動作を実行すべきアドレスを順次指定するリフレッシ
ュアドレスカウンタを内蔵する。

一方、ダイナミック型ＲＡＭや上記擬似スタティック型
ＲＡＭ等の低消費電力化を図る一つの方法として、メモ
リアレイをデータ線の延長方向に分割し、これらを選択
的に動作状態とするアレイ分割方式がある。さらに、Ｎ
チャンネルＭＯ３ＦＥＴ　（Ｍｅｔａｌ　　０ｘｉｄｅ
　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　　ＦｉｅｌｄＥｆｆ
ｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　）等のＭＩ　５ＦＥＴ
　（Ｍ−ｅｔａｌ　　Ｉ　ｎ５ｕｌａｔｏｒ　Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ　Ｆ　Ｅ　Ｔ　）からなるダイナミ
ック型メモリセルを用いたダイナミック型ＲＡＭや擬似
スタティック型ＲＡＭ等において、半導体基板に適当な
負の基板バックバイアス電圧を供給することで各回路素
子の接合容量を制御し、動作の安定化を図る方法が知ら
れている。このとき、ダイナミック型ＲＡＭＪ？３１ｇ
似スタティック型ＲＡＭ等は、回路の電源電圧をもとに
上記基板バックバイアス電圧を形成する基板バックバイ
アス電圧発生回路を内蔵する。

オートリフレッシュモード及びセルフリフレッシュモー
ドを有しかつアレイ分割方式を採る擬似スタティック型
ＲＡＭについて、例えば、１９８７年３月、■日立製作
所発行のｔ日立ＩＣメモリデータブ７りＪ第２２９頁〜
第２３４頁に記載されている。また、基板バックバイア
ス電圧発生回路を内蔵するダイナミック型ＲＡＭについ
て、例えば、特開昭６１−０６５７２９号公報等に記載
されている。

〔発明が解決しようとする課題〕

上記に記載されるようなアレイ分割方式を採る従来の擬
似スタティンク型ＲＡＭ等において、同時に動作状態と
されるメモリアレイ言い換えると同時に選択状態とされ
るワード線の数は、許容しうる消費電力ならびに必要と
されるリフレッシュ周期等に従って選定され、動作モー
ドに関係なく同数とされる。

一方、擬似スタティック型ＲＡＭ等のセルフリフレッシ
ュモードにおけるメモリアレイの平均動作電流は、同時
に選択状態とされるワード線の数すなわちリフレッシュ
周期に関係なくほぼ一定であるが、アドレスデコーダ等
を含むメモリアレイ周辺回路の平均動作電流は、リフレ
ッシュ周期の逆数すなわちリフレッシュ動作回数にほぼ
比例して大きくなる。つまり、擬似スタティック型ＲＡ
Ｍのセルフリフレッシュモードにおける動作電流は、同
時に選択状態とされるワード線の数によって左右され、
その結果、バラチリバックアップ時等における擬似スタ
ティック型ＲＡＭ等の低消費電力化が制限される。

これに対処するため、本願発明者等は、セルフリフレッ
シュモードにおいて同時に選択状態とされるワード線の
数を、通常の書き込み及び読み出しモードならびにオー
トリフレッシュモードの整数倍とすることを考えたが、
これにともなって次のようないくつかの問題点が生じた
。すなわち、（ＩＪワード線の同時選択数すなわち同時
に動作状態とされるメモリアレイの数が増えることで、
同時に動作状態とされるセンスアンプの数が増え、相応
して動作電流のピーク値が大きくなる。その結果、電源
ノイズが増大し、擬似スタティック型ＲＡＭ等の動作マ
ージンが低下する。

（２）同時に選択状態とされるワード線数が動作モード
によって変化することで、選択状態とされるワード線に
伝達されるワード線選択タイミング信号に対する負荷量
が変化し、所定のブーストレベルが得られない。

（３）動作モードに応じてリフレッシュアドレスカウン
タの歩道モードを変化させる必要が生じ、このためにリ
フレッシュアドレスカウンタの下位ビットをセルフリフ
レッシュモードにおいて選択的に無効とする方法を採ら
ざるをえないが、ある時間継続されるオートリフレッシ
ュモードを繰り返す場合、あるいはオートリフレ７シエ
モードとセルフリフレッシュモードをある周期で繰り返
した場合、リフレッシュアドレスカウンタが正常に歩進
されない。

一方、上記擬似スタティック型ＲＡＭ等に内蔵される基
板バックバイアス電圧発生回路は、その動作電流を削減
する意味から、比較的大きな電流供給能力を有し擬似ス
タティック型ＲＡＭが選択状態とされるときあるいは基
板バックバイアス電圧をモニタするレベル検出回路の出
力信号が有効とされるとき選択的に動作状態とされる第
１の電圧発生回路と、比較的小さな電流供給能力を有し
定常的に動作状態とされる＄２の電圧発生回路とにより
構成される。つまり、基板バックバイアス電圧発生回路
を内蔵する従来の擬似スタティック型ＲＡＭ等では、回
路の平均的な動作時間が極端に少ないセルフリフレッシ
ュモードにおいて、上記レベル検出回路と＄２の電圧発
生回路が定常的に動作状態とされる。このため、さらに
、（４）ｂＪ　似スタティック型ＲＡＭ等のセルフリフ
レッシュモードにおける低消費電力化が、上記レベル検
出回路及び第２の電圧発生回路の動作電流によヮて制限
される。

という問題が生じた。

この発明の第１の目的は、擬似スタティック型ＲＡＭ等
のセルフリフレッシュモードにおけるワード線の同時選
択数を最適化することにある。

この発明の第２の目的は、ワード線の同時選択数をｉ＆
通化することにともなう電源ノイズの増大を抑制するこ
とにある。

この発明の第３の目的は、擬似スタティック型ＲＡＭの
動作モードによってワード線の同時選択数が異なること
によるワード線のブーストレベルの変化を抑制すること
にある。

この発明の第４の目的は、擬似スタティック型ＲＡＭ（
７）動作モードによってその歩進モードが変化されるリ
フレッシュアドレスカウンタの誤動作を防止することに
ある。

この発明の第５の目的は、擬似スタティック型ＲＡＭ等
に内蔵される基板バックバイアス電圧発生回路を効率的
に動作状態とし、その動作電流を削減することにある。

この発明のさらなる目的は、セルフリフレッシュモード
を有しかつ基板バックバイアス電圧発生回路を内蔵する
擬似スタティック型ＲＡＭ等の動作を安定化しつつ、そ
の低消費電力化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、擬似スタティック型ＲＡＭ等のセルフリフレ
ッシュモードにおけるワード線の同時選択数を、通常の
動作モード及びオートリフレッシュモードの整数倍とし
、相応してセルフリフレッシュモードにおけるリフレッ
シュ周期を整数倍とする。このとき、各センスアンプに
対応して設けられる複数の駆動ＭＯ３ＦＥＴを部分的に
オン状態とし、さらに部分的にオン状態とされる駆動Ｍ
Ｏ３ＦＥＴを所定の時間をおいて順次オン状態とする。

また、ワード線選択タイミング図号を伝達する信号線と
回路の接地電位との間に、セルフリフレッシュモードに
おいて選択的に結合されるダミー容量を設けるとともに
、セルフリフレッシュモードが識別される当初において
１回のリフレッシュ動作を実行する。そして、擬似スタ
ティック型ＲＡＭ等に内蔵される基板バックバイアス電
圧発生回路を、セルフリフレッシュモードにおいて選択
的にその動作が停止されるレベル検出回路と、比較的大
きな電流供給能力を有し通常の動作モード及びオートリ
フレッシュモードにおいて上記レベル検出回路の出力信
号が有効とされるときあるいはセルフリフレッシュモー
ドにおいてリフレッシュ動作が実行されるとき選択的に
動作状態とされる第１の電圧発生回路と、比較的小さな
電流供給能力を有しセルフリフレッシュモードにおいて
選択的にその動作が停止される＄２の電圧発生回路とに
より構成するものである。

〔作　　用〕

上記した手段によれば、擬似スタティック型ＲＡＭのセ
ルフリフレッシュモードにおけるワード線の同時選択数
を最適化し、その平均消費電力を大幅に削減できる。ま
た、ワード線の同時選択数の最適化にともなう動作電流
のピーク値を抑え、ワード線の同時選択数が変化される
ことによるワード線のブーストレベルの変化を抑制でき
るとともに、リフレッシュアドレスカウンタの誤動作を
防止し、セルフリフレ７シエモードにおける基板バック
バイアス電圧発生回路の動作電流を削減できる。これに
より、擬似スタティック型ＲＡＭ等の動作を安定化しつ
つ、その低消費電力化を推進することができる。

〔実施例〕

第５図には、この発明が通用された擬似スタティック型
ＲＡＭの一実施例のブロック図が示されている。また、
第１図及び第２図には、第５図の擬似スタティック型Ｒ
ＡＭの選択状態を説明するための０愈図が示され、第３
図及び第４図には、第５図の擬似スタティック型ＲＡＭ
の平均動作電流を説明するための概念図が示されている
。さらに、第６図ないし第９図には、第５図の擬似スタ
ティック型ＲＡＭのタイミング発生回路ＴＧの一実施例
の部分的な回路図が示され、第１０図には、そのタイミ
ング図の一例が示されている。また、第１１図ならびに
第１２図には、第５図の擬似スタティック型ＲＡＭのメ
モリアレイＭＡＲＹＯＬとセンスアンプ５ＡＯＬ及びカ
ラムスイッチＣ５ならびにブリＸアドレスデコーダＰＸ
Ｄ及びＸアドレスデコーダＸＤＯＬの一実施例の部分的
な回路図がそれぞれ示され、第１３図及び第１４図には
、第１２′ｆＩＡのプリＸアドレスデコーダＰＸＤ及び
ＸアドレスデコーダＸＤＯＬ等の選択状態を説明するた
めの概念図が示されている。加えて、第１５図ならびに
第１７図には、第５図の擬似スタティック型ＲＡＭのり
フレッシェアドレスカウン′りＲＦＣならびに基板バッ
クバイアス電圧発生回路Ｖ　ａｓ　Ｇの一実施例の部分
的な回路図がそれぞれ示され、第１６図ならびに第１８
図には、第１５図のリフレッシュアドレスカウンタＲＦ
Ｃならびに第１７図の基板バックバイアス電圧先住回路
ＶＢＩＩＧのタイミング図の一例がそれぞれ示されてい
る。また、第１９図には、第５図の擬似スタティック型
ＲＡＭの半導体基板面上における一実施例の配置図が示
されている。これらの図をもとに、この実施例の擬似ス
タティック型ＲＡＭの構成と動作の概要ならびにその特
徴について説明する。

なお、各回路図に示される回路素子ならびに第５図の各
ブロックを構成する回路素子は、特に制限されないが、
単結晶シリコンのような１個の半導体基板上において形
成される。また、各回路図において、チャンネル（バッ
クゲート）部に矢印が付加されるＭＯＳＦＥＴはＰチャ
ンネル型であり、矢印の付加されないＮチャンネルＭＯ
３ＦＥＴと区別して示される。

この実施例の擬似スタティック型ＲＡＭは、ダイナミッ
ク型ＲＡＭを基本構成とし、そのメモリアレイがいわゆ
るｌ素子型のダイナミック型メモリセルにより構成され
ることで、回路の高集積化と低消費電力化が図られる。

また、Ｘアドレス信号ＡＸＯ−ＡＸＩＯ及びＹ７１’Ｌ
、ス信号ＡＹＯ〜ＡＹ７がそれぞれ別個の外部端子を介
して入力され、制御信号としてチップイネーブル信号Ｃ
Ｅ。

ライトイネーブル信号ＷＥ及び出力イネーブル信号σＩ
−が設けられることで、通常のスタティック型ＲＡＭと
互換性のある入出力インタフェースを持つものとされる
。さらに、擬似スタティック型ＲＡＭは、外部制御によ
りリフレッシュ動作を単発的に実行するオートリフレッ
シュモードと、複数のワード線に関するリフレッシュ動
作を自律的にかつ所定の周期で断続的に実行するセルフ
リフレッシュモードとを有し、リフレッシュすべきアド
レスを順次指定するためのリフレッシュアドレスカウン
タＲＦＣを内蔵する。

この実施例において、上記出力イネーブル信号ＯＥは、
特に制限されないが、リフレッシュ制御信号ＲＦＳ）ｉ
として兼用され、この出カイネーブル信号丁π）ライト
イネーブル信号ＷＥ［よってＩＱ４ｇｌスタティック型
ＲＡＭの動作モードが設定される。すなわち、擬似スタ
ティック型ＲＡＭは、チップイネーブル信号ＧＥの立ち
下がりエツジにおいて上記出力イネーブル信号ＯＥがハ
イレベルとされるとき、通常の動作モードとされ、さら
にこの時点でライトイネーブル信号ＷＥがロウレベルで
あると斎き込みモードとされ、ハイレベルであると読み
出しモードとされる。この読み出しモードでは、上記出
力イネーブル信号ＯＥにより通常の出力制御が行われる
。一方、擬似スタティック型ＲＡＭは、チップイネーブ
ル１６号ＧＥがハイレベルのまま出力イネーブル信号Ｏ
Ｅが所定の期間を超えることなく一時的にロウレベルと
されることで、オートリフレッシュモードとされ、出カ
イネーブル信号τ丁が上記所定の期間を超えて連続して
ロウレベルとされることで、セルフリフレッシュモード
とされる。その結果、擬似スタティック型ＲＡＭを含む
システムは、製品仕様として定められた所定の周期でオ
ートリフレッシュモードによるリフレッシュ動作をおり
込みつつ通常のメモリアクセスを実現し、例えば障害発
生時等においてセルフリフレッシュモードによるバフテ
リバンクアンプを実現することができる。

さらに、この実施例の擬似スタティック型ＲＡＭは、メ
モリアレイが実質的にデータ線の延長方向に分割されて
なる８個のメモリアレイＭＡＲＹＯＬ及びＭＡＲＹＯＲ
ないしＭＡＲＹ３Ｌ及びＭＡＲＹ３Ｒを備える。これら
のメモリアレイは、対応するＹアドレスデコーダＹＤＯ
〜ＹＤ３をそれぞれはさむように配置され、これらのＹ
アドレスデコーダと対応するセンスアンプ５ＡＯＬ及び
５ＡＯＲないし５Ａ３Ｌ及び５Ａ３）？ならびにカラム
スイッチＣ３ＯＬ及びＣ３ＯＲないしＣ３３Ｌ及びＣ３
３Ｒとともに、４個のメモリマットＭＡＴＯ−ＭＡＴ３
を構成する。特に制限されないが、メモリアレイＭＡＲ
ＹＯＬ−ＭＡＲＹ３ＬならびにＭＡＲＹＯＲ〜ＭＡＲＹ
３Ｒは、後述するように、実際には対応するＸアドレス
デコーダＸＤＯＬ〜ＸＤ３ＬならびにＸＤＯＲ〜ＸＤ３
Ｒをはさむように上下に分割して配置される。

メモリアレイＭＡＲＹＯＬ〜ＭＡＲＹ３ＬならびにＭＡ
ＲＹＯＲ−ＭＡＲＹ３Ｒは、指定されるワード線が択一
的に選択状態とされることで、選択的に動作状態とされ
る。この実施例において、擬似スタティック型ＲＡＭが
通常の書き込み又は読み出しモードあるいはオートリフ
レッシュモードとされる場合、特に制限されないが、第
１図に例示的に示されるように、メモリマントＭＡＴＯ
及びＭＡＴ２あるいはＭＡＴｌ及びＭＡＴ３の組み合わ
せで対応する２個のメモリアレイが同時に動作状態とさ
れる。このとき、擬似スタティック型ＲＡＭが通常の動
作モードであると、動作状態とされる２個のメモリアレ
イからさらに４組のデータ線がそれぞれ選択され、対応
するメインアンプＭＡＯ及びＭＡ２あるいはＭＡＬ及び
ＭＡ３に接続される。その結果、この実施例の擬似スタ
ティック型ＲＡＭは、８ビツトの記憶データを同時に入
出力するいわゆる×８ビット構成のＲＡＭ！：される、
！！２似スタティック型ＲＡＭがオートリフレッシュモ
ードとされる場合、動作状態とされる２個のメモリアレ
イにおいて、選択された合計２本のワード線に関するリ
フレッシュ動作が単発的に実行され、リフレッシュアド
レスカウンタＲＦＣが一つ更新される。

一方、擬似スタティック型ＲＡＭがセルフリフレッシュ
モードとされる場合、特に制限されないが、第２図に示
されるように、すべてのメモリマットＭＡＴＯ〜ＭＡＴ
３に対応する８個のメモリアレイＭＡＲＹＯＬ〜ＭＡＲ
Ｙ３ＬならびにＭＡＲＹＯＲ〜ＭＡＲＹ３Ｒが一斉に動
作状態とされ、各メモリアレイにおいて選択された合計
８本のワード線に関するリフレッシュ動作が同時に実行
される。これらのリフレッシュ動作は、製品仕様に定め
られたリフレッシュ周期の４倍の周期で自律的にかつ周
期的に実行され、その都度、リフレッシュアドレスカウ
ンタＲＦＣが順次更新される。

このセルフリフレッシュモードにおいて、特に制限され
ないが、リフレッシュアドレスカウンタＲＦＣの下位２
ビツトが論理“０”に固定され、上記２ビツトを除く上
位９ビツトのみが更新される。

その結果、後述するように、擬似スタティック型）（Ａ
　Ｍのセルフリフレッシュモードにおける単位時間あた
りのリフレッシュ動作回数が削減され、平均動作電流が
大幅に削減される。

第５図において、外部から起動制御信号として供給され
るすγブイネーブル信号τ丁、ライトイネーブル信号Ｗ
Ｅ及び出力イネーブル信号ＯＥすなわちリフレンシュ制
御信号ＲＦＳＨは、タイミング発生回路ＴＧに供給され
る。このタイミング発生回路ＴＧには、後述するＸアド
レスバッファＸＡＢから、特に制限されないが、２ビツ
トの相補内部アドレス信号ａＸＯ及び１ｘ１　（ここで
、例えば非反転内部アドレス信号ａｘＱと反転内部アド
レス信号ａＸＯをあわせて相補内部アドレス１８号ａｘ
Ｏのように表す、以下、相補信号について同様）が供給
される。タイミング発生回路ＴＯは、後述するように、
上記チップイネーブル信号ＣＥ、ライトイネーブル信号
ＷＥ及び出力イネーブル信号ＯＥならびに相補内部アド
レス信号ａｘＯ及び土ｘｉをもとに、擬似スタティック
型ＲＡＭの各回路ブロックの動作に必要な各種タイミン
グ信号を形成する。

一方、外部から供給される１１ビツトのＸアドレスイδ
号ＡＸＯ〜ＡＸＩＯは、特に制限されないが、Ｘアドレ
スバッファＸＡＢの一方の入力端子に（Ａ給され、８ビ
ツトのＹアドレス信号ＡＹＯ〜ＡＹ７は、Ｙアドレスバ
フファＹＡＢに供給される。ＸアドレスバフファＸＡＢ
の他方の入力端子には、リフレッシュアドレスカウンタ
ＲＦＣからｌｌビットのリフレッシュアドレス１′８号
ｒｘＱ〜ｒｘｌＯが供給される。さらに、Ｘアドレスバ
フファＸＡＢには、タイミング発生回路ＴＧからりイミ
ング信号φｒｅｆ及びφｘｉが供給され・Ｙ゛ＩＩトレ
スバンフアＹＡＢ、タイミング信号φｙｉが供給される
。ここで、タイミング信号φｒｅ（は、後述するように
、擬似スタティック型ＲＡＭかオートリフレッシュ又は
セルフリフレッシュモードで選択状態とされリフレッシ
ュ動作が実行されるとき、選択的にハイレベルとされ、
タイミング信号φｘ７及びφｙｚは、擬似スタティック
型ＲＡＭが選択状態とされるとき、Ｘアドレス１６号Ａ
ＸＯ〜ＡＸｌＯ又はリフレフシェアドレス（Ａ号ｒｘＯ
〜ｒｘｌＯならびにＹアドレス信号ＡＹＯ〜ＡＹ７のレ
ベルが確定される時点で、選択的にハイレベルとされる
。

ＸアドレスバッファＸＡＢは、擬似スタティック型ＲＡ
Ｍが通常の書き込み又は読み出しモードで選択状態とさ
れ上記タイミング信号φｒｅｆがロウレベルとされると
き、外部端子を介して供給されるＸアドレス信号ＡＸＯ
〜ＡＸＩＯを上記タイミング信号φｘｌｌに従って取り
込み、これを保持Ｊる。また、擬似スタティック型ＲＡ
Ｍがリフレッシユモードで選択状態とされ上記タイミノ
グイ６号ψｒｅｌかハイレベルとされるとき、リフレン
ンエｌドレスカウ／りＲＦＣから供給されるリフレッシ
ュアドレス信号ｒｘｏ〜ｒｘｌＯを上記タイミング信号
φＸβに従って取り込み、これを保持する。Ｘアドレス
バフ〕ｙ　Ｘ　Ａ　Ｂは、さらにこれらのＸアドレス信
号ＡＸＯ−ＡＸＩＯ又はリフレッシュアドレス信号ｒｘ
Ｑ〜ｒｘｌＱをもとに、相補内部アドレス信号まｘＯ＝
ａｘｌＯを形成する。このうち、下位２ビツトの相補内
部アドレス信号ａｘＯ及び土ｘｉは、前述のように、タ
イミング発生回路ＴＧに供給され、次の２ビツトの相捕
内部アドレス信号上ｘ２及びａｘ３は、ワード線選択タ
イミングイａ号発生回路φｘＧに供給される。さらに、
残り７ビツトの相補内部アドレス信号ａ　ｘ　４〜ａ　
ｘ　１０は、プリＸアドレスデコーダＰＸＤに供給され
る。

同様に、ｙアドレスバ７フ７ＹＡＢは、擬似スタティッ
ク型ＲＡＭが通常の書き込み又は読み出しモードで選択
状態とされるとき、外部端子を介して供給されるＹアド
レス信号ＡＹＯ−ＡＹ７を上記タイミング信号φｙβに
従って取り込み、こイＬを保持する。また、これらのＹ
アドレス信号をもとに、相補内部アドレス信号ａｙｅ〜
ａｙ７を形成する。これらの相補内部アドレス信号ａｙ
Ｑ〜ａｙ７は、特に制限されないが、プリＸアドレスデ
コーダＰＹＤに供給する。

擬似スタティック型ＲＡＭは、さらに、８ビツトの入力
又は出力データに対応して設けられる８価のデータ入出
力端子ＤＯ〜Ｄ７を備え、また、これらのデータ入出力
端子に対応した８個の単位回路をそれぞれ含むデータ人
力バッファＤＩＢ及びデータ出力バッファＤＯＢを備え
る。データ入出力端子υ０〜Ｄ７は、データ入力バッフ
ァＤＩＢの対応する単位回路の入力端子に結合されると
ともに、データ出力バッファＤＯＢの対応する単位回路
の出力端子に結合される。データ人力バッファ１）ＩＢ
には、タイミング発生回路ＴＧからタイミング４３号φ
ｉｃが供給され、データ出カバ。

ファＤＵＢには、タイミング信号φＯＣが供給される。

さらに、データ出力バッファＤＯＢの下位４個の館位回
路には、メインアンプＭＡＯ又はＭＡ２から下位４ビッ
トの内部読み出しデータｄｒＯ〜ｄｒ３が供給され、デ
ータ出力バッファＤ。

Ｂの上位４個の単位回路には、メインアンプＭＡｌ又は
ＭＡ３から上位４ビ７トの内部読み出しデータｄｒ４〜
ｄｒ７が供給される。ここで、タイζンク（ａ号φｉｃ
は、特に制限されないが、擬似スタティック型ＲＡＭが
通常の書き込みモードで選択状態とされるとき、データ
入出力端子ＤＯ〜Ｄ７を介して供給される入力データの
レベルが確定される時点で、選択的にハイレベルとされ
る。

また、タイミング信号φｏｃは、擬似スタティック型Ｒ
ＡＭが通常の読み出しモードで選択状態とされるとき、
選択された８個のメモリセルの読み出し信号のレベルが
確定される時点で、選択的にハイレベルとされる。

データ人力バッファＤＩＢは、擬似スタティック型ＲＡ
Ｍが通常の書き込みモードで選択状態とされるとき、デ
ータ入出力端子ＤＯ〜Ｄ７を介して供給される入力デー
タを上記タイミング信号φｉｃに従って取り込み、これ
を保持する。また、これらの入力データをもとに、内部
書き込みデータｄｗＱ〜ｄｗ７を形成する。このうち、
下位４ビツトの内部書き込みデータｄｗＯ〜ｄｖｖ３は
、特に制限されないが、メインアンプＭＡＯ及びＭＡ２
に共通に供給され、上位４ビツトの内部書き込みデータ
ｄｗ４〜ｄｗ７は、メインアンプＭＡｌ及びＭＡ３に共
通に供給される。

データ出カバ“フファ１）ＯＢは、擬似スタティック型
ＲＡＭが通常の読み出しモードで選択状態とされるとき
、メインアンプＭＡＯ及びＭＡ２あるいはＭＡＬ及びＭ
Ａ３から供給される８ビツトの内部読み出しデータｄｒ
Ｏ〜ｄｒ７を上記タイミングに号φＯＣに従って取り込
み、これを保持する。また、これらの内部読み出しデー
タに従って８ビットの出力信号を形成し、データ入出力
端子ＤＯ−Ｄ７を介して外部に送出する。特に制限され
ないが、タイミング信号φＯＣがロウレベルとされると
き、データ出力バッファＤＯＢの出力はハイインピーダ
ンス状態とされる。

次に、擬似スタティック型ＲＡＭの他の回路ブロックの
説明に先立って、タイミング発生回、路ＴＧの具体的な
回路構成と各タイミング信号の時間関係について説明す
る。

タイミング発生回路ＴＧは、特に制限されないが、ナツ
プイネーブル系タイミング発生部ＴＣＥとリフレッシュ
系タイミング発生部ＴＲＦならびにアレイ選択部ＡＳＬ
及びセンスアンプ制御部Ｓへ〇を含む、このうち、チッ
プイネーブル系タイミング発生＠ＴＣＥは、第６図に示
されるように、ナツプイネーブル信号ＧＥに対応して設
けられウェイクアップ信号ｗｋに従って選択的に有効と
される入力回路を含む、この入力回路を経て入力される
チップイネーブル信号ＣＥは、反転内部タイミング信号
φｃｅＯとして、ナントゲート回路ＮＡＧＩの一方の入
力端子に供給される。ナントゲート回路ＮＡＧＩの他方
の入力端子には、ランチＬＴＩの出力信号すなわち反転
内部タイミング信号φｐｃｅが供給される０反転内部タ
イミング信号φｐｃｅは、特に制限されないが、反転内
部タイミング信号φｓｒｓ”ｉｌはφ３ｒｅあるいはφ
ａ７丁のいずれかがロウレベルとされることで、選択的
にロウレベルとされ、後述する反転内部タイミング信号
φｃａ４がロウレベルとされることで、ハイレベルに戻
される。

ここで、タイミング発生回路ＴＯのチンブイネーブル系
タイミング発生部ＴＣＥの説明を進めるに先立って、さ
らにタイミング発生回路ＴＧのリフレッシュ系タイミン
グ発生部ＴＲＦの構成と上記反転内部タイミング信号φ
ｓｒｓ、　　φｓｒｃ及びφａｒｓについて説明する。

タイミング発生回路ＴＧのリフレッシュ系タイミング発
生部ＴＲＦは、特に制限されないが、第７図に示される
ように、出力イネーブル信号ＯＥすなわちリフレッシュ
制御信号ＲＦＳＨに対応して設けられる入力回路を含む
、この入力回路を経て入力される出力イネーブル信号Ｏ
Ｅは、内部タイミング信号φｏａＱとして、ナントゲー
ト回路ＮＡＧＩＩの一方の入力端子に供給される。この
ナントゲート回路ＮＡＧＩＩの他方の入力端子には、上
述の反転内部タイミング信号φｃｅＱの反転信号が供給
される。ナントゲート回路ＮＡＧＩｌの出力信号は、所
定の遅延回路を経た後、上述のタイミング信号φＯｅと
して、データ出力バンファＤＯＢに供給される。その結
果、タイミング信号−〇〇は、上記反転内部タイミング
１８号φＣｅＱがロウレベルとされかつ内部タイミング
信号φｏｓＱがハイレベルとされることを条件に、つま
り出力イネーブル信号ＯＥがロウレベルとされるときす
でにチップイネーブル信号ＣＥがロウレベルであること
を条件に、所定のタイミングでハイレベルとされる。

一方、上記内部タイミング信号φｏｅＱは、反転内部タ
イミング信号φｃｅＱがハイレベルであることを条件に
、すなわちチップイネーブル信号ＣＥがハイレベルであ
ることを条件に、ランチＬＴ２を介して伝達され、これ
によって反転内部タイミング信号φｒｆｏがロウレベル
とされる０反転内部タイミング信号φｒｆＱは、さらに
所定の遅延回路を順次伝達され、その結果、まず内部タ
イミング信号φｒｆｌがハイレベルとされ、やや遅れて
反転内部タイミング信号φｒｆ２がロウレベルとされる
。内部タイミング信号φｒｆｌ及び反転内部タイミング
信号φｒｆ２は、ナントゲート回路ＮＡＧ１２の第２及
び＠３の入力端子に供給される。このナントゲート回路
ＮＡＧ１２の第１の入力端子には、上記反転内部タイミ
ング信号φｃｅＯが供給される。このため、ナントゲー
ト回路ＮＡＧ１２の出力信号すなわち反転内部タイミン
グ信号φａｒｓが、反転内部タイミング信号φｃａｌす
なわちチンブイネーブル信号ＣＥがハイレベルであるこ
とを条件に、内部タイミング信号φｒｆｌがハイレベル
とされてから反転内部タイミング信号ψｒｆ２がロウレ
ベルとされるまでの間、−時的にロウレベルとされる。

つまり、反転内部タイミング信号φａｒｓは、チンブイ
ネーブル信号ＧＥがハイレベルとされる状態で出力イネ
ーブル信号ＯＥすなわちリフレッシュ制御信号ＲＦ　Ｓ
　Ｈカロウレベルとされることで、擬似スタティック型
ＲＡＭのオートリフレッシュモードが指定される当初に
おいて、−時的にロウレベルとされるものとなる。

擬似スタティック型ＲＡＭでは、さらに、上記内部タイ
ミング信号φｒｆｌがハイレベルとされることで図示さ
れないリフレッシュタイマー回路ＲＴＭの発振回路が起
動され、反転タイミング信号φｃｌが所定の周期で一時
的にロウレベルとされる。この反転タイミング信号φｃ
７！は、リフレッシュタイマー回路ＲＴＭのカウンタ回
路によって計数され、その出力信号すなわち内部タイミ
ング信号φｔｃｆが、反転タイミング信号φｃｊｌの周
期の整数倍の周期で一時的にハイレベルとされる。一方
、上記反転内部タイミング信号φｒｆ２は、ラッチＬＴ
３に供給され、反転内部タイミング信号φｃｅｌ及びφ
ｃｅ３がともにハイレベルであることを条件に、これを
セント状態とする。

これにより、ラッチＬＴ３の出力信号がハイレベルとさ
れる。ラッチＬＴ３の出力信号は、さらにラッチＬＴ４
に供給され、上記反転タイミング信号ψｃａｌがロウレ
ベルとされる時点で、その出力信号をロウレベルとする
。ラッチＬＴ４の出力信号は、反転内部タイミング信号
φａｅがハイレベルであることを条件に伝達され、その
結果、反転タイミング信号φ３ｒがロウレベルとされる
０反転タイミング信号φｓｒは、さらに反転された後、
セルフリフレッシュモードを指定するタイミング４８号
φｓｒとして、擬似スタティック型ＲＡＭの各回路ブロ
ックに供給される。つまり、擬似スタティック型ＲＡＭ
は、上記反転内部タイミング１８号ψ「ｆ２すなわち出
力イネーブル信号ＯＥが反転タイミング信号φｃｌの周
期を超えて連続してロウレベルとされることで、セルフ
リフレッシュモードとされ、これによって、タイミング
信号φｓｒがハイレベルとされ、反転タイミング信号φ
ｓｒがロウレベルとされる。

この実施例において、擬似スタティック型ＲＡＭは、前
述のように、出力イネーブル信号ＯＥすなわちリフレッ
シュ制御信号ＲＦＳＨが反転タイミング信号φＣβの周
期−＠超えない期間だけ一時的にロウレベルとされるこ
とで、オートリフレッシュモードとされ、また上記周期
を超えて連続的にロウレベルとされることで、セルフリ
フレッシュモードとされる。このため、擬似スタティッ
ク型ＲＡＭのセルフリフレッシュモードが判定されるま
での間に、実質的に１回のオートリフレッシュモードが
実行される結果となる。

上記タイミング信号φＳ「は、特に制限されないが、ナ
ントゲート回路ＮＡＧ１３の一方の入力端子にも供給さ
れる。このナントゲート回路ＮＡＧ１３の他方の入力端
子には、タイミング信号φｓｒの反転遅延信号が供給さ
れる。ナントゲート回路ＮＡＧ１３の出力イδ号は、上
記反転内部タイミング信号φｓｒｓとしてチップイネー
ブル系タイミング発生部ＴＣＥのラッチＬＴＩに供給さ
れる。これにより、反転内部タイミング信号φｓｒＴは
、タイミング信号φ３ｒがハイレベルとされてからその
反転遅延信号がロウレベルとされるまでの間、つまり擬
似スタティック型ＲＡＭのセルフリフレッシュモードが
判定された当初において、−時的にロウレベルとされる
。

ところで、内部タイミング信号φｒｆｌは、リフレッシ
ュ系タイミング発生部ＴＲＦのランチＬＴ５にも供給さ
れ、この内部タイミング信号φｒ【１がハイレベルとさ
れる間、上記リフレッシュタイマー回路ＲＴＭのカウン
タ回路の出力信号すなわち内部タイミング１１号φｔｃ
ｆが、上記反転内部タイミング信号φｓｒｃとして伝達
されるｅ前述のように、内部タイミング信号φｔｃｆは
、上記反転タイミング信号φｃｊ２の周期の整数倍の周
期で一時的にハイレベルとされる。このため、反転内部
タイミング信号φｓｒｃは、内部タイミング信号φｒｆ
ｌがハイレベルであることを条件に、すなわち擬似スタ
ティック型ＲＡＭがセルフリフレッシュモードであるこ
とを条件に、内部タイミング信号φｔｃ（に同期して周
期的にかつ一時的にロウレベルとされる。

リフレッシュ系タイミング発生部ＴＲＦは、さらに、上
記反転内部タイミング信号φｒｆＱの反転信号と上記反
転内部タイミング信号φｒｆ２とを受けるナントゲート
回路ＮＡＧ１４と、このナントゲート回路ＮＡＧ１４の
出力信号と上記反転タイミング信号φｓｒとを受けるナ
ントゲート回路ＮＡＧ１５とを含む、ナントゲート回路
ＮＡＧ１５の出力信号は、反転された後、内部タイミン
グ信号φｘｉｓに従）てラッチＬＴ６に取り込まれる。

ラッチＬＴ６の出力信号は、反転内部タイミング信号φ
ｒｅｆとされ、さらに反転された後、タイミング信号φ
ｒｅｆとして上記ＸアドレスバッフｙＸＡＢに供給され
る。ここで、内部タイミング信号φｘｉｓは、上記反転
内部タイミング信号φｃａｌを所定の時間遅延させるこ
とによって形成される。これにより、タイミング信号φ
ｒｅｆは、擬似スタティック型ＲＡＭが選択状態とされ
内部タイミング信号φｘｌＳがハイレベルとされる時点
において、オートリフレッシュモード又はセルフリフレ
ッシュモードが判定されているとき、言い換えると、擬
似スタティック型ＲＡＭがオートリフレッシュモード又
はセルフリフレッシュモードで選択状態とされるとき、
選択的にハイレベルとされるものとなる。

第６図のチップイネーブル系タイミング発生部ＴＣＥの
説明に戻ろう０反転内部タイミング信号ψｐｃｅは、重
連のように、反転内部タイミング信号φｓｒｓ、　　φ
ｓｒｃ又はφａｒｓのいずれかがロウレベルとされるこ
とでロウレベルとされ、反転内部タイミング信号φｃｓ
４がロウレベルとされることでハイレベルに戻される。

また、ナントゲート回路Ｎ　Ａ　Ｇ　ｌの出力信号は、
反転内部タイミング信号φｃｅＱ又は反転内部タイミン
グ信号ψｐｃｅのいずれかがロウレベルとされることで
ハイレベルとされる。ナントゲート回路ＮＡＧｌの出力
信号は、特に制限されないが、複数のインパーク回路が
直列形態とされてなる複数の遅延回路に順次伝達され、
これによって、反転内部タイミング信号φｃｅｌ、　　
φＣ６２，φｃｅ３及びφｃｅ４が順次ロウレベルとさ
れる。これらの反転内部タイミング信号は、擬似スタテ
ィック型ＲＡＭの動作を制御するための各種タイミング
信号を形成するために用いられる。すなわち、例えば反
転内部タイミング４４号φｃａｌは、さらに反転された
後、擬似スタティック型ＲＡＭの選択状態を表すタイミ
ング１８号φｅｅｌとして、後述する基板バックバイア
ス電圧発生回路Ｖ　ＢＢ　Ｇに供給される。また、反転
内部タイミング（Ｒ号φｃｅ３は、ナントゲート回路Ｎ
ＡＧ４によって反転内部タイミング信号φｃｅ’ｌと組
み合わされた後、ワード線の駆動条件を与えるタイミン
グ信号φｗｄとして、後述するワード線選択タイミング
ｆａ号発生回路φｘＧに供給される。言うまでもなく、
タイミング信号φｗｄは、反転内部タイミング信号７丁
６３がロウレベルとされてから反転内部タイミング信号
φｃｅ２がハイレベルに戻されるまでの間、ハイレベル
とされる。

つまり、この実施例の擬似スタティック型ＲＡＭは、チ
ンブイネーブル信号ＣＥがロウレベルとされ、反転内部
タイミング信号φｃｅＱがロウレベルとされるとき、通
常の書き込み又は読み出し動作を開始し、またチップイ
ネーブル信号■に先立って出力イネーブル信号ＯＥすな
わちリフレフシェ制御信号ＲＦＳ）ｉがロウレベルとさ
れることでオートリフレッシュモードが指定される当初
、また出力イネーブル信号ＯＥがさらに連続してロウレ
ベルとされることでセルフリフレッシュモードが判定さ
れた当初、さらにはセルフリフレッシュモードが判定さ
れかつリフレッシュタイマー回路ＲＴＭのカウンタ回路
の出力信号すなわち内部タイミング信号φｔｃｆが周期
的にロウレベルとされるごとに、反転タイミング信号φ
ｐＣ６が一時的にロウレベルとされるとき、リフレッシ
ュ動作を開始するものとなる。

＠６図において、上記反転内部タイミング信号φＣ（１
２は、反転された後、ナントゲート回路ＮＡＧ３の一方
の入力端子に供給される。このナントゲート回路ＮＡＧ
３の他方の入力端子には、上記反転内部タイミング信号
φｃｅ３の遅延信号が供給される。その結果、ナントゲ
ート回路ＮＡＧ３の出力信号は、反転内部タイミング信
号φｃｅ丁の遅延信号がロウレベルとされてから反転内
部タイミング信号φＣｅ２がハイレベルに戻されるまで
の間、選択的にロウレベルとされる。

ナントゲート回路ＮＡＧ３の出力信号は、反転された後
、内部タイミング１３号φｐ１ｍとして、ナントゲート
回路ＮＡＧ６及びＮＡＧ８ならびにＮＡＧＩＯの一方の
入力端子に供給される。上記内部タイミング信号φｐｉ
ｍは、特に制限されないが、２個のインバータ回路を経
て、内部タイミング信号φｉ）１となり、さらに複数の
遅延回路を経て、順次内部タイミング信号φｐ２．　　
φｐ３及びφｐ４となる。これらの内部タイミング信号
φｐ２〜φｐ４は、反転タイミング信号φｓｒがロウレ
ベルとされるとき、言い換えると擬似スタティック型Ｒ
ＡＭがセルフリフレッシュモードとされるとき、形成さ
れない。

一方、内部タイミング信号ψｐ１は、所定の遅延回路を
経て、ナントゲート回路ＮＡＧ５の一方の入力端子に供
給される。このナントゲート回路ＮＡＧ５の他方の入力
端子には、タイミング信号φｓｒが供給される。ナント
ゲート回路ＮＡＧ　５の出力信号は、上記ナントゲート
回路ＮＡＧ６の他方の入力端子に供給される。ナントゲ
ート回路ＮＡＧ６の出力信号は、３段のインバータ回路
を経て、内部タイミング信号φｐｌａとされる。

同様に、内部タイミング信号φｐｌａは、所定の遅延回
路を経て、ナントゲート回路ＮＡＧ７の一方の入力端子
に供給される。このナントゲート回路Ｎ　Ａ　Ｇ　７の
他方の入力端子には、上記タイミング信号φｓｒが供給
される。ナントゲート回路ＮＡＧ７の出力信号は、上記
ナントゲート回路ＮＡＧ８の他方の入力端子に供給され
る。ナントゲート回路ＮＡＧ８の出力信号は、３段のイ
ンバータ回路を経て、内部タイミング信号φｐｌｂとさ
れる。さらに、内部タイミング４４号φｐｌｂは、所定
の遅延回路を経て、ナントゲート回路ＮＡＧ９の一方の
入力端子に供給される。このナントゲート回路ＮＡＧ９
の他方の入力端子には、上記タイミング信号φｓｒが供
給される。ナントゲート回路ＮＡＧ９の出力信号は、上
記ナントゲート回路ＮＡＧｌ　Ｏの他方の入力端子に供
給される。ナントゲート回路ＮＡＧＩＯの出力信号は、
３段のインバータ回路を経て、内部タイミング信号φｐ
ｌｃとされる。

これらのことから、内部タイミング信号φｐｘａ、φｐ
ｌｂ及びφｐｉｅは、擬似スタティック型ＲＡ　Ｍが通
常の書き込み又は読み出しモードあるいはオートリフレ
ッシュモードとされ、上記タイミング信号φｓｒがロウ
レベルとされるとき、第１０図の前半に示されるように
、内部タイミング信号φｐ１ｍすなわち内部タイミング
信号φｐｌとほぼ同相で形成される。また、擬似スタテ
ィック型ＲＡＭがセルフリフレッシュモードとされ上記
タイミング信号φｓｒがハイレベルとされるとき、第１
０図の後半に示されるように、内部タイミング信号φｐ
ｉから順次所定の時間だけ遅延して形成される。擬似ス
タティック型ＲＡＭがセルフリフレッシュモードとされ
反転タイミング（ｄ号φ３ｒがロウレベルとされるとき
、上記内部タイミング信号φｐ２ないしφｐ４は、前述
のように、ロウレベルのままとされる。

内部タイミング信号φｐｉ〜φｐ４ならびにφｐ　１　
ａ、　　φｐｌｂ及びφｐｌｃは、タイミング発生回路
ＴＧのセンスアンプ制御部ＳＡＣに供給される。センス
アンプ制御部ＳＡＣには、さらに上記タイミング信号φ
３ｒが供給され、またＸアドレスバフファＸＡＢから相
補内部アドレス信号ａＸＯ及びａｘｌが供給される。

タイミング発生回路ＴＧのセンスアンプ制御部ＳＡＣは
、特に制限されないが、第９図に示されるように、非反
転内部アドレス信号ａｘＱ及びａｘｌならびに反転内部
アドレス信号ａｘＯ及びａｘｉを所定の組み合わせで受
けるナントゲート回路ＮＡＧ２２及びＮＡＧ２３等を含
む、ナントゲート回路Ｎ　Ａ　Ｇ　２２の出力信号は、
ナントゲート回路ＮＡＧ２４の一方の入力端子に供給さ
れ、ナントゲート回路ＮＡＧ２３の出力信号は、ナント
ゲート回路ＮＡＧ２５の一方の入力端子に供給される。

これらのナントゲート回路ＮＡＧ２４及びＮＡＧ２５の
他方の入力端子には、タイミング信号ψｓｒの反転ｆｄ
号すなわち反転タイミング信号φｓｒが供給される。こ
れにより、ナントゲート回路ＮＡＧ２４の出力信号すな
わち内部信号３１０２は、反転内部アドレス信号ａｘＱ
及びａｘｌがともにハイレベルとされるとき、言い換え
ると相補内部アドレス信号ａｘＯ及びａｘｌがともに論
理“Ｏ”とされるとき、あるいは擬似スタティック型Ｒ
ＡＭがセルフリフレ７シエモードとされ反転タイミング
信号φｓｒがロウレベルとされるとき、選択的にハイレ
ベルとされる。同様に、ナントゲート回路ＮＡＧ２５の
出力信号すなわち内部１６号３Ｅ１３は、反転内部アド
レス信号ａｘＱ及び非反転内部アドレス（ｊ号ａｘｌが
ともにハイレベルとされるとき、言い換えると相補内部
アドレス信号ａｘＱ及びａｘｌがそれぞれ論理“０”及
び論理“１１とされるとき、あるいは擬似スタティック
型ＲＡＭがセルフリフレッシュモードとされ反転タイミ
ング信号φｓｒがロウレベルとされるとき、選択的にハ
イレベルとされる。

ナントゲート回路Ｎ　Ａ　Ｇ　２４及びＮＡＧ２５の出
カイδ号すなわち内部信号５１０２及びｓ＃１３は、特
に制限されないが、例えばナントゲート回路Ｎ　Ａ　Ｇ
　２６ないしＮＡＧ２９等において、上記内部タイミン
グ信号φｐｔ〜φｐ４ならびにφｐｌａ、　　φｐｌｂ
及びφｐｌｃと組み合わされ、これによって、反転タイ
ミング信号φａ７！’０１〜φａ＃Ｑ４ないしφａ１３
１〜φａ＃３４が選択的に形成される。同様に、上記内
部信号５１０２及び５ｇ１３は、例えばナントゲート回
路ＮＡＧ３０ないしＮＡＧ３３等において、上記内部タ
イミツ１１δ号φｐｉ及びφｐ２ならびにφ９１ａ＋　
　φｐｌｂ及びφｐｌｃと組み合わされ、これによって
、タイミング信号φａｌｏ１〜φａｌＱ２ないしφａｊ
！３１〜φａ／３２が選択的に形成される。

その結果、擬似スタティック型ＲＡＭが通常の書き込み
又は読み出しモードあるいはオートリフレッシュモード
とされる場合、第１θ図の前半に示されるように、まず
反転タイミング７３号φａｌｌ。

ｌとφａｉ！２１あるいはφａＪＩＬとφａ＃３１なら
びにタイミング信号φａ１０１とφａ＃２１あるいはφ
ａｊ！１１とφａ１３１が、相補内部アドレス信号上ｘ
Ｏ及びａｘｌに従って選択的にかつそれぞれ同時に形成
され、続いて対応する反転タイミング信号Ｔ丁丁了τ〜
−Ｔ１コ「τ１”とφａ＆Ｔ丁〜ψａｊ！２４あるいは
「ｒｒ「Ｔ〜φａｌｌτとＴ丁丁丁τ〜φａ　ｉ　３４
ならびにタイミング信号φａβ０２とφａＪ２２あるい
はφａＪ１２とφａ１３２が順次遅れてかつそれぞれ同
時に形成される。一方、擬似スタティック型ＲＡＭがセ
ルフリフレッシュモードとされる場合、第１０図の後半
に示されるように、まず反転タイミング信号Ｔ７７丁下
及びタイミノグイ８号φａＪＱ　ｌのみが形成され、続
いて反転タイミング信号φａｌＩＴｌいし一γτ＝ｒ丁
］−ならびにタイミング信号φａｆｆｉｌｌないしφａ
１３１が、上記内部タイミング信号φｐｌａないしφｐ
ｌｃにそれぞれ同期して、順次形成される。

タイミング発生回路ＴＧのセンスアンプ制御部ＳＡＣは
、反転タイミング信号φａｒ０１〜φａｒ０４ないしφ
ａｒ３１〜ψａｒ３４ならびにタイミング信号φａｒ０
１及びφａｒ０２ないしφａｒ３１及びφａｒ３２を形
成する同様なもう−組の回路を含む、これらの回路は、
相補内部アドレス信号土ｘＯが論理“ｌ”とされるとき
選択的に有効とされ、上記と同様な条件で、反転タイミ
ング１８号φａｒＱｌ〜φａｒＱ４ないしφａｒ３１〜
φａ「３４ならびにタイミング信号φａｒＱｌ及びφａ
ｒ０２ないしφａｒ３１及びφａｒ３２を形成する。

後述するように、反転タイミング信号φａｊｌＱｌ〜φ
ａβ０４は、センスアンプ５ＡＯＬの各単位増幅回路と
回路の電源電圧との間に設けられるＰチャンネル型の駆
！ｌＪＭＯ３ＦＥＴＱＩ−％−Ｑ４等にそれぞれ供給さ
れ、タイミング信号φａｌＱ　ｌ及びφａ１０２は、セ
ンスアンプ５ＡＯＬの各単位増幅回路と回路の接地電位
との間に設けられるＮチャンネル型の駆！ｌＪＭＯ３Ｆ
ＥＴＱ８７及びＱ８８等にそれぞれ供給される。また、
反転タイミンク信号φａｒＱｌ〜φａｒ０４は、センス
アンプ５ＡＯＲの各単位増幅回路と回路の電源電圧との
間に設けられるＰチャンネル型の駆動ＭＯ３ＦＥＴにそ
れぞれ供給され、タイミング信号φａｒ０１及びφａ「
０２は、センスアンプ５ＡＯＲの各単位増幅回路と回路
の接地電位との間に設けられるＮチャンネル型の駆動Ｍ
ＯＳ　Ｆ　ＥＴにそれぞれ供給される。同様に、反転タ
イミング信号φａＡ１１〜φａｊ！１４ないしφａｊ！
３１〜φａｌ１３４は、対応するセンスアンプ５ＡＩＬ
ないし５Ａ３Ｌの各単位増幅回路と回路の電源電圧との
間に設けられるＰチャンネル型の駆動ＭＯＳ　Ｆ　ＥＴ
にそれぞれ供給され、タイミング信号φａｊ！１１及び
φａｊ１２ないしφａｊ！３１及びφａ１３２は、対応
するセンスアンプ５ＡＩＬないし５Ａ３Ｌの各単位増幅
回路と回路の接地電位との間に設けられるＮチャンネル
型の駆動ＭＯ５ＦＥＴにそれぞれ供給される。また、反
転タイミング信号φａｒＴ丁〜ψａｒ１４ないしφａｒ
３１〜ごは、対応するセンスアンプ５ＡＩＲないし５Ａ
３Ｒの各単位増幅回路と回路の電ｆ＄電圧との間に設け
られるＰチャンネル型の駆動ＭＯ３ＦＥＴにそれぞれ供
給され、タイミング信号φａｒｌ　ｌ及びφａｒ１２な
いしφａｒ３１及びφａｒ３２は、対応するセンスアン
プ５ＡＩＲないし５Ａ３ＲＯ）各館位増幅回路と回路の
接地電位との間に設けられるＮチャンネル型の駆動Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔにそれぞれ供給される。

タイミング発生回路ＴＧのアレイ選択部ＡＳＬは、特に
−１限されないが、＠８図に示されるように、上記非反
転内部アドレス信号ａｘＱ及びａｚｌならびに反転内部
アドレス信号ａｘＱ及びａｘｌを所定の組み合わせで受
ける４個のノアゲート回路Ｎ０Ｇ２ないしＮ０Ｇ５を含
む、これらのノアゲート回路の出力（ｆｉ号は、対応す
るノアゲート回路Ｎ０Ｇ６ないしＮ０Ｇ９の一方の入力
端子に供給される。ノアゲート回路Ｎ０Ｇ６ないしＮ。

Ｇ９の他方の入力端子には、上記タイミング信号φｓｒ
が供給される。ノアゲート回路Ｎ０Ｇ６及びＮ０Ｇ７の
出力信号は、反転された後、タイミング（Ｍ号φｘｊ＋
０及びφｘ１２ならびにφｘｆｆｉｌ及びφｘｊ３とさ
れる。同様に、ノアゲート回路Ｎ０ＧＢ及びＮ０Ｇ９の
出力信号は、反転された後、タイミング信号φｘｒＱ及
びφｘｒ２ならびにφｘｒｌ及びφｘｒ３とされる。

これにより、タイミング信号φｘ／Ｑ〜φｘ１３ならび
にφｘｒＱ〜φｘｒ３は、擬似スタティック型ＲＡＭが
通常の書き込み又は読み出しモードあるいはオートリフ
レッシュモードとされ上記タイミング信号φｓｒがロウ
レベルとされるとき、相補内部アドレス信号ａｘＱ及び
ａｘｌに従って選択的に、かつφｘｌＱとφｘｆ２又は
φｘＪｌとφｘ１３あるいはφｘｒＱとφｘｒ２又はφ
Ｘｒｌとφｘｒ３なる組み合わせでそれぞれ同時にハイ
レベルとされる。擬似スタティック型ＲＡＭがセルフリ
フレッシュモードとされ上記タイミング信号φｓｒがハ
イレベルとされるとき、タイミング１８号φｘｆＯ〜φ
ｘｌ１３ならびにφｘｒＱ〜φｘｒ３は、−斉にハイレ
ベルとされる。

タイミング信号φｘＪＯ〜φｘ１３は、後述するように
、対応するＸアドレスデコーダＸＤＯＬ〜ＸＤ３Ｌに供
給され、タイミング信号φｘｒＱ〜φｘｒ３は、対応す
るＸアドレスデコーダＸＤＯＲ−ＸＤ３Ｒに供給される
。

タイミング発生回路ＴＯのアレイ選択部ＡＳＬは、さら
に、上記相補内部アドレス信号ａｘＯ及びａｘｌと内部
タイミング信号φｙ、φｍａ及びφｃｓ３をもとに、タ
イミング信号φｙＯ〜φｙ３、φｍａＯ〜φｍａ３なら
びに選択信号ｓｌＯ〜５ｌｔ３及びｓｒＱ〜ｓｒ３を形
成するための回路を備える。このうち、タイミング信号
φｙＯ及びφｙ２ならびにφｙ１及びφｙ３は、それぞ
れ同一の条件で形成され、タイミング信号φｍａＯ及び
φｍａ２ならびにφｍａｌ及びφｍａ３も、それぞれ同
一の条件で形成される。また、選択信号３ｊ！０〜ｓ１
３は、相補内部アドレス信号ａｘＯが論理“０”とされ
るとき、内部タイミング信号ψｃｅ３に同期して一斉に
形成され、選択信号ｓｒＯ〜ｓｒ３は、相補内部アドレ
ス信号ａＸＯが論理“１゛とされるとき、内部タイミン
グ信号φｃｅ３に同期して一斉に形成される。特に制限
されないが、擬似スタティック型ＲＡＭがセルフリフレ
ッシュモードとされるとき、タイミング信号φｙＯ〜φ
ｙ３．　　φｍａｏ〜φｍａ３ならびに選択信号５ｉｌ
ｏ　〜ｓ１３及びｓｒＱｗｓｒ３は、すべてロウレベル
に固定される。

上記タイミング信号φｙＯ〜φｙ３は、後述するように
、対応するＹアドレスデコーダＹＤＯ〜ＹＤ３にそれぞ
れ供給され、タイミング信号φｍａＯ〜φｍａ３は、対
応するメインアンプＭＡＯ〜ＭＡ３にそれぞれ供給され
る。また、選択信号５ＩＩＱ〜ｓｊ３及び５ｒＯ−ｓｒ
３は、後述するように、メインアンプＭＡＯ〜ＭＡ３の
入出力切り換え用の制御信号として用いられる。

第５図のブロック図の説明に戻ろう、第５図において、
メモリアレイＭＡＲＹＯＬ−ＭＡＲＹ３ＬならびにＭＡ
ＲＹＯＲ〜ＭＡＲＹ３Ｒは、特に制限されないが、第１
１図のメモリアレイＭＡＲＹＯＬに代表して示されるよ
うに、垂直方向に平行して配置される２５６本のワード
線ＷＯ〜Ｗ２５５と、水平方向に平行して配置される２
、０４８組の相補データ線旦０〜旦３（ここで、例えば
非反転データ線ＤＯと反転データ線ＤＯをあわせて相補
データ線１０のように表す。以下、相補信号線について
同様）等ならびにこれらのワード線及び相補データ線の
交点に格子状に配置される５２４．２８８個のダイナミ
ック型メモリセルとをそれぞれ含む。これにより、この
実施例の擬似スタティック型ＲＡＭは、いわゆる４メガ
ビツトの記憶容量を持つものとされる。

メモリアレイＭＡＲＹＯＬ〜ＭＡＲＹ３Ｌ、ならびにＭ
ＡＲＹＯＲ−ＭＡＲＹ３Ｒを構成するワード線ＷＯ〜Ｗ
２５５は、特に制限されないが、その一方において、対
応するワード線クリア用ＭＯ３ＦＥＴＱ３１〜Ｑ３４等
を介して回路の接地電位に結合される。また、その他方
において、対応するＸアドレスデコーダＸＤＯＬ−ＸＤ
３ＬならびにＸＤＯＲ−ＸＤ３Ｒに結合され、択一的に
選択状態とされる。

ワード線クリア用ＭＯ３ＦＥＴＱ３１〜Ｑ３４等は、擬
似スタティック型ＲＡＭが非選択状態とされるとき、対
応する反転タイミング信号φｐｗＴ′−Ｔ丁７丁がハイ
レベルとされることで一斉にオン状態となり、対応する
ワード線をロウレベルの非選択状態とする。また、擬似
スタティック型ＲＡＭが選択状態とされるとき、特に制
限されないが、対応する上記反転タイミング信号φｐ　
ｗ　Ｑ〜Ｔ丁Ｔ丁が択一的にロウレベルとされることで
選択的にオフ状態となり、対応するワード線と回路の接
地電位との間の短絡を解く。

Ｘ　７　）’　Ｌ／スフ”　コーグＸＤＯＬ−ＸＤ３Ｌ
ならびにＸＤＯＲ−ＸＤ３Ｒには、特に制限されないが
、ワード線選択タイミング信号発生回路φｘＧからワー
ド線選択タイミング信号φｘＯ〜φｘ３が共通に供給さ
れ、プリＸアドレスデコーダＰＸＤからプリデコード信
号ｐａｘＱ〜ｐａｘ３ないしｐｃｘＱ〜ｐｃｘ３が共通
に供給される。各Ｘアドレスデコーダには、さらにタイ
ミング発生回路ＴＧから、対応する上記タイミング信号
φｘｊＱ〜φｘ１３あるいはφｘｒｏ〜φｘｒ３がそれ
ぞれ供給される。

ここで、ワード線選択タイミング信号φｘ０〜φｘ３は
、後述するように、通常ロウレベルとされ、擬似スタテ
ィック型ＲＡＭが選択状態とされるとき、相補内部アド
レス信号ａｘ２及びまｘ３に従って択一的に回路の電源
電圧より高いブーストレベルとされる。また、プリデコ
ード信号ｐａｘＯＡ−ｐａｘ３ないしＰＣｘＯ〜ｐｃｘ
３は、相補内部アドレス信号ａｘ４〜ａｘ９をそれぞれ
２ビツトずつ組み合わせてデコードすることによって、
それぞれ選択的に形成される。さらに、タイミング信号
φｘｌＱ〜φｘ１３ならびにφｘｒＱ〜φｘｒ３は、前
述のように、擬似スタティック型ＲＡＭがセルフリフレ
ッシュモードとされるとき一斉にハイレベルとされ、擬
似スタティック型ＲＡＭが通常の書き込み又は読み出し
モードあるいはオートリフレッシュモードとされるとき
、相補内部アドレス信号上ｘＱ及びまｘｉに従って選択
的に、かつタイミング信号φｘｊＱとφｘｊ２又はφｘ
４１とφｘ１３あるいはφｘｒＱとφＸｒ２又はφｘｒ
ｌとφｘｒ３なる組み合わせでそれぞれ同時に、ハイレ
ベルとされる。

ＸアドレスデコーダＸＤＯＬ〜ＸＤ３ＬならびにＸＤＯ
Ｒ−ＸＤ３Ｒは、特に制限されないが、第１２図のＸア
ドレスデコーダＸＤＯＬに代表して示されるように、対
応するメモリアレイＭＡＲＹＯＬ等のワード線ＷＯ〜Ｗ
３等と対応する上記ワード線選択タイミング信号線φｘ
Ｏ〜φｘ３との間に設けられるワード線駆動ＭＯ３ＦＥ
ＴＱ５５〜Ｑ５８等を含む、これらのワード線駆動ＭＯ
５ＦＥＴのゲートは、対応する容量カフトＭＯ３ＦＥＴ
Ｑ５９〜Ｑ６２等を介してノードｎ５に結合され、さら
にインバータ回路を介してノードｎ４に結合される。ノ
ードｎ４は、プリチャージＭＯ５ＦＥＴＱ７等を介して
回路の電源電圧に結合されるとともに、デコードＭＯ５
ＦＥＴＱ６３〜Ｑ６５等を介して、インバータ回路Ｎ１
等の出力端子に結合される。インバータ回路Ｎ１等の入
力端子には、対応する上記タイミング信号φｘｌＯ〜φ
ｘ１３あるいはφｘｒｏ〜φｘｒ３がそれぞれ供給され
る。デコードＭＯ３ＦＥＴＱ６３〜Ｑ６５等のゲートに
は、上記プリデコード信号ｐａｘＯ〜ｐａｘ３ないしｐ
ｃｘＱ〜ｐｃｘ３が所定の組み合わせで供給される。

これにより、ＸアドレスデコーダＸＤＯＬ〜ＸＤ３Ｌな
らびにＸＤＯＲ〜ＸＤ３Ｒは、対応する上記選択タイミ
ング信号φｘＪＯ〜φｘＪ３あるいはφｘｒＯ〜φｘｒ
３がハイレベルとされ、インバータ回路Ｎ１等の出力信
号がロウレベルとされることで、そのデコードトリーが
選択的に有効とされる。このとき、各×アドレスデコー
ダでは、上記プリデコード信号ｐａｘＯ〜ｐａｘ３ない
しｐｃｘＱ〜ｐｃｘ３が対応する組み合わせで一斉にハ
イレベルとされることを条件に、上記ノードｎ４がロウ
レベルとなり、対応する上記ノードｎ５がハイレベルと
なる。このため、択一的にブーストレベルとされるワー
ド線選択タイミング信号φｘＯ〜φｘ３が、さらに対応
するワード線駆動ＭＯ３ＦＥＴＱ５５〜Ｑ５Ｂを介して
、対応するメモリアレイの対応するワード線ＷＯ〜Ｗ３
等に伝達される。その結果、指定されたワード線が択一
的に選択状態とされ、このワード線に結合される複数の
メモリセルのアドレス選択用ＭＯ３ＦＥＴが一斉にオン
状態とされる。

煩雑を避けるため、ここではその詳細な説明を割愛して
いるが、メモリアレイＭＡＲＹＯＬ−ＭＡＲＹ３Ｌなら
びにＭＡＲＹＯＲ−ＭＡＲＹ３Ｒは、実際には対応する
ＸアドレスデコーダＸＤＯＬ−ＸＤ３ＬならびにＸＤＯ
Ｒ−ＸＤ３Ｒをはさんで上下に分割して配置され、それ
ぞれ１，０２４組の相補データ線を有するものとされる
。これらのメモリアレイは、特に制限されないが、それ
ぞれ最上位ビットの相補内部アドレス信号ａｘｌＯに従
って選択的に動作状態とされる。

ところで、タイミング信号φｘｌｏ〜φｘ１３ならびに
φｘｒＯ〜φｘｒ３は、前述のように、擬似スタティッ
ク型ＲＡＭがセルフリフレッシュモードとされるとき一
斉にハイレベルとされ、通常の書き込み又は読み出しモ
ードあるいはオートリフレッシュモードとされるとき、
相補内部アドレス信号ａｘＯ及びａｘｌに従って選択的
に、かつタイミング信号φｘｆＯとφｘｌ１２又はφｘ
Ｉ！ｌとφｘＪ３あるいはφｘｒＱとφｘ１２又はφｘ
ｒｌとφｘｒ３なる組み合わせでそれぞれ同時に、ハイ
レベルとされる。このため、擬似スタティック型）？Ａ
Ｍが通常の書き込み又は読み出しモードとされる場合、
第１図に斜線で示されるように、例えば２（２１のＸア
ドレスデコーダＸＤＯＬ及びＸＤ２Ｌが同時に動作状態
とされ、対応する２個のメモリアレイＭＡＲＹＯＬ及び
ＭＡＲＹ２Ｌが同時に動作状態とされる。このとき、擬
似スタティック型ＲＡＭでは、後述するように、対応す
る２個のセンスアンプ５ＡＯＬ及び５Ａ２Ｌならびにメ
インアンプＭＡＯ及びＭＡ２が動作状態とされ、またＹ
アドレスデコーダＹＤＯ及びＹＤ２が動作状態とされる
。

擬似スタティック型ＲＡＭがオートリフレッシュモード
とされる場合、メモリアレイの選択状態は上記通常の動
作モードと同様であるが、対応するセンスアンプ５ＡＯ
Ｌ及び５Ａ２Ｌのみが動作状態とされ、メインアンプＭ
ＡＯ及びＭＡ２ならびにＹアドレスデコーダＹＤＯ及び
ＹＤ２は動作状態とされない、このとき、擬似スタティ
ック型ＲＡＭには、すべてのワード線に関するリフレッ
シュ動作をダイナミック型メモリセルのデータ保持能力
すなわちＴｒ　ｅ　ｆ以内に行うことが義務付けられて
おり、これによって、オートリフレッシュモードにおけ
るリフレッシュ仕様が、例えば２゜０４８リフレツシユ
サイクル／　’［’　ｒ　ｅ　ｆと定めらる。この実施
例の擬似スタティック型ＲＡＭには、前述のように、合
計４．０９６本のワード線が設けられる。このため、こ
の擬似スタティック型ＲＡＭでは、第３図に示されるよ
うに、 Ｔｒ　ｃ−Ｔｒ　ａ　ｆ／２．　０４８なる時間Ｔｒｃ
をリフレッシュ周期としてオートリフレッシュモードが
繰り返され、各オートリフレッシュモードにおいて、２
個のメモリアレイが同時に動作状態とされる。その結果
、１回のオートリフレッシュにおいて２本のワード線に
関するリフレッシュ動作が実行され、上記２，０４８リ
フレツシユサイクル／Ｔｒａｆのリフレッシュ仕様が満
たされる。

ここで、擬似スタティック型ＲＡＭのオートリフレッシ
ュモードにおける消費電流ｊａｒは、周知のように、１
回のオートリフレッシュ動作に要する消費電流をＩａｒ
ｏとするとき、 Ｉ　ａ　ｒ　＝　Ｉ　ａ　ｒ　ｏ　Ｘ　Ｔ　ｒ　ｅ　ｆ
　／　Ｔ　ｒ　ｃ慮■ａｒｏｘＮａｒ−中・・秦−・（
１）となる、言うまでもなく、Ｎａｒは、 Ｎ　ａ　ｒ　−Ｔ　ｒ　ｅ　ｆ　／　Ｔ　ｒ　ｃであっ
て、オートリフレッシュモードにおける単位時間あたり
のりフレフシェ回数に相当する。また、１回のオートリ
フレッシュ動作に要する消費ｉ流１ａｒｏは、各オート
リフレッシュ動作におけるメモリアレイ部の動作電流を
ｒｍａとし、周辺部の動作電流をＩｐｃとするとき、 Ｉ　ａ　ｒ　ｏ　＝　Ｉ　ｍ　ａ　＋　Ｉ　ｐ　ｃとな
る。したがって、上記（１）式は、ｊａｒ−（Ｉｍａ＋
Ｉｐｃ）ＸＮａｒ−拳（２１となる。

一方、擬似スタティック型ＲＡＭがセルフリフレッシュ
モードで選択状態とされる場合、第２図に斜線で示され
るように、ＸアドレスデコーダＸＤＯＬ−ＸＤ３Ｌなら
びにＸＤＯＲ〜ＸＤ３Ｒが一斉に動作状態とされ、すべ
てのメモリアレイＭＡＲＹＯＬ〜ＭＡＲＹ３Ｌならびに
ＭＡＲＹＯＲ〜ＭＡＲＹ３Ｒが一斉に動作状態とされる
。このとき、擬似スタティック型ＲＡＭでは、すべての
センスアンプ５ＡＯＬ−５Ａ３Ｌならびに５ＡＯＲ−３
Ａ３Ｒが一斉に動作状態とされるが、メインアンプＭＡ
Ｏ〜ＭＡ３ならびにＹアドレスデコーダＹＤＯ〜ＹＤ３
はいずれも動作状態とされない、つまり、セルフリフレ
ッシュモードでは、８個のメモリアレイが同時に動作状
態とされ、８本のワード線に関するリフレッシュ動作が
同時に実行される。このため、セルフリフレッシュモー
ドにおけるリフレッシュ周期は、第４図に示されるよう
に、相応してオートリフレッシュモードのリフレッシュ
周期’ｒｒｃの４倍に拡大され、単位時間あたりのりフ
レンシュ回数Ｎｓｒは、上記オートリフレッシュモード
のリフレッシュ回ＢＮａｒの４分の１となる。また、各
セルフリフレッシェ動作におけるメモリアレイの消費電
流は、同様にオートリフレッシュ動作におけるメモリア
レイ部の消費電流１　ｍ　ａのほぼ４倍となる。ところ
が、各セルフリフレッシュ動作おける周辺部の消費電流
は、ＦｒＪ知のように、同時に動作状態とされるメモリ
アレイの数に関係なくほぼ一定である。このため、セル
フリフレッシュモードにおける平均消９を電流１３「は
、 Ｉｓｒｍ　（４ｘ１ｍａ＋Ｉｐｃ）ＸＮｓｒ＝　（４Ｘ
　Ｉｍａ　＋　Ｉ　ｐ　ｃ）ＸＮａ　ｒ／４り一階（夏
　ｍａ　　＋　Ｉ　　ｐ　Ｃ／４）　　　ＸＮａ　　ｒ
となり、周辺回路の消費電流が４分の１になる分だけ大
幅に削減される。

次に、ワード線選択タイミング信号発生回路φｘＧ（信
号発注回路〉は、特に制限されないが、第１２図に示さ
れるように、１個のブースト信号発生回路ＢＳＧと、４
個の単位選択回路ＵＸＧＯ〜ＩＪＸＧ３とを含む、この
うち、ブースト信号発生回路ＢＳＧには、タイミング発
生回路ＴＧから上述のタイミング信号φｗｄ及びφ３ｒ
が供給され、単位選択回路ＵＸＧＯ〜ＵＸＧ３には、特
に′Ｍ駅されないが、Ｘアドレスバッフ−ｙＸＡＢから
２ビットの相補内部アドレス信号ａｘ２及びａｘ３が供
給される。

ブースト信号発生回路ＢＳＧは、特に制限されないが、
比較的大きな静電容量とされるブースト容量ｃｂを基本
構成とする。このブースト容量Ｃｂの一方の電極は、ノ
ードｎ１とされ、所定のクランプ回路を介して上記タイ
ミング信号φｙｄが伝達される。また、ブースト容量ｃ
ｂの他方の電極は、ノードｎ２とされ、その電位は、Ｍ
Ｏ５ＦＥＴＱ５を経た後、タイミング信号φＸとして、
単位選択回路ＵＸＧＯ〜ＵＸＧ３に伝達される。

ノードｎｌと回路の接地電位との間には、擬似スタティ
ック型ＲＡＭが非選択状態とされるときプリチャージ信
号ＰＣＬに従ってオン状態とされるＭＯ３ＦＥＴＱ４３
が設けられる。同様に、ノードｎ２と回路の電源電圧と
の間には、擬似スタティック型ＲＡＭが非選択状態とさ
れるときプリチャージ信号ＰＣＨに従ってオン状態とさ
れるＭＯ３ＦＥＴＱ４４が設けられる。

擬似スタティック型ＲＡＭが非選択状態とされるとき、
ノードｎｌはＭＯ３ＦＥＴＱ４３を介して回路の接地電
位にプリチャージされ、ノードｎ２はＭＯ３ＦＥＴＱ４
４を介して回路の電源電圧にプリチャージされる。この
とき、タイミング信号φＸは、回路の接地電位のような
ロウレベルとされる。凝イ以スタティック型ＲＡＭが選
択状態とされると、まずＭＯ５ＦＥＴＱ４３及びＱ４４
によるノードｎ１及びｎ２のプリチャージ動作が停止さ
れる。そして、タイミング信号φｗｄがハイレベルとさ
れることで、ノードｎｌがハイレベルとされ、ノードｎ
２が、ブースト容Ｈｃｂのチャージポンプ作用によって
、例えばＶＣＣ＋２ＶＴＨＮ（ここで、Ｖｃｃは回路の
電源電圧値を示し、ＶＴＨＮはＮチャンネルＭＯ３ＦＥ
Ｔのしきい値電圧を示す、以下同様）に押し上げられる
。その結果、タイミング信号φＸが、上記ブーストレベ
ルまで押し上げられる。

単位選択回路ＵＸＧＯ〜υＸＧ３は、特に制限されない
が、第１２図の単位選択回路ＵＸＧＯに代表して示され
るように、非反転内部アドレス信号ａｘ２及びａｘ３な
らびに反転内部アドレス信号ａｘ２及びａｘ３を所定の
組み合わせで受けるナントゲート回路ＮＡＧ３４を含む
。このナントゲート回路ＮＡＧ３４の出力信号は、ノー
ドｎ３と回路の接地電位との開に設けられるＭＯ３ＦＥ
ＴＱ４７のゲートに供給される。ノードｎ３と回路の電
源電圧との間には、プリチャージＭＯ５ＦＥＴＱ６が設
けられる。ノードｎ３のレベルは、カットＭＯ５ＦＥＴ
Ｑ４９を介してＭＯ３ＦＥＴＱ５０のゲートに伝達され
る。このＭＯ３ＦＥＴＱ５０のゲートと回路の電源電圧
との間には、上記ＭＯ３ＦＥＴＱ６と同時にオン状態と
されるプリチャージＭＯ３ＦＥＴＱ４８が設けられる。

また、ＭＯ３ＦＥＴＱ５０のドレインには、上記タイミ
ング信号φＸが供給され、そのソースは、対応する上記
ワード線選択タイミング信号線φｘＱ〜φｘ３に結合さ
れる。

擬似スタティック型ＲＡＭが非選択状態とされるとき、
単位選択回路ＵＸＧＯ〜ＵＸＧ３のＭＯ３ＦＥＴＱ５０
はすべてオフ状態とされ、ワード線選択タイミング信号
φｘＯ〜φｘ３はいずれもロウレベルとされる。擬似ス
タティック型ＲＡＭが選択状態とされると、各単位選択
回路の上記ＭＯ３ＦＥＴＱ５０が、対応するナントゲー
ト回路ＮＡＧ３４の出力信号がロウレベルであることを
条件に、言い換えると相補内部アドレス信号土Ｘ２及び
ａｘ３が対応する組み合わせで論理６０”又は論理“１
”とされることを条件に、択一的にオン状態とされる。

その結果、オン状態とされるＭＯ３ＦＥＴＱ５０を介し
てタイミング信号φＸのブーストレベルが伝達され、対
応するワード線選択タイミング信号φｘＯ〜φｘ３が択
一的にブーストレベルとされる。ワード線選択タイミン
グ信号φｘＯ〜φｘ３は、前述のように、Ｘアドレスデ
コーダＸＤＯＬ−ＸＤ３ＬないしＸＤＯＲ〜ＸＤ３Ｒの
ワード線駆動ＭＯ３ＦＥＴＱ５５〜Ｑ５８を介して、各
メモリアレイの指定されるワード線に伝達され、これを
選択状態とする。

ところで、この実施例では、擬似スタティック型ＲＡＭ
が通常の書き込み又は読み出しモードあるいはオートリ
フレッシュモードで選択状態とされるとき、例えば２個
のＸアドレスデコーダＸＤＯＬ及びＸＤ２Ｌが同時に動
作状態とされ、対応する２個のメモリアレイＭＡＲＹＯ
Ｌ及びＭＡＲＹ２Ｌにおいて２本のワード線ＷＯ等が同
時選択される。このため、各ワード線選択タイミング信
号φｘＯ〜φｘ３すなわちタイミング信号φＸには、第
１３図に示されるように、選択状態とされる２本のワー
ド線ＷＯ等の寄生容ｉｃｗが、負荷として等価的に結合
される。一方、擬似スタティック型ＲＡＭがセルフリフ
レッシュモードで選択状態とされるとき、すべてのＸア
ドレスデコーダＸＤＯＬ〜ＸＤ３ＬならびにＸＤＯＲ−
ＸＤ３Ｒが同時に動作状態とされ、すべてのメモリアレ
イＭＡＲＹＯＬ−ＭΔＲＹ３ＬならびにＭＡＲＹＯＲ−
ＭＡＲＹ３Ｒにおいて合計８本のワード線ＷＯ等が同時
選択される。このため、各ワード線選択タイミング信号
φｘＯ〜φｘ３すなわちタイミング信号ψＸには、第１
４図に示されるように、選択状態とされる８本のワード
線ｗｏｅの寄生容９　Ｃｗが、負荷として等価的に結合
される。つまり、このｉ（以スタティック型ＲＡＭでは
、動作モードによって、各ワード線選択タイミング信号
φｘＯ〜φｘ３すなわちタイミング信号φＸに結合され
る負荷容量の値が変化する。

前述のように、タイミング信号φＸは、ブースト信号発
生回路ＢＳＧのブースト容量ｃｂのチャージポンプ作用
によって、そのレベルが押し上げられる。このとき、タ
イミング信号φＸのブーストレベルは、上記ブースト容
量ｃｂの静電容量とタイミング信号φＸに対する負荷容
量とのチャージシェアによって決定される。したがって
、上記のようにタイミング信号φＸに対する負荷容量の
値が動作モードによって変化すると、タイミング信号φ
Ｘのブーストレベルが変化し、結果的にワード線の選択
レベルが変化する。

これに対処するため、この実施例のブースト信号発生回
路ＢＳＧには、上記タイミング信号線φＸと回路の接地
電位との間に、ダミー容量Ｃｄとこれを選択的に結合す
るためのＭＯ３ＦＥＴＱ４６が直列形態に設けられる。

すなわち、ダミー容量ｃｄは、各ワード線の寄生容量Ｃ
Ｗに対して、ＣＣｄ−６ｘＣ なる静電容量を持つように設計され、ＭＯ３ＦＥＴＱ４
６は、擬似スタティック型ＲＡＭが通常の書き込み又は
読み出しモードあるいはオートリフレッシュモードとさ
れタイミング信号φｓｒがロウレベルとされるとき、選
択的にオン状態とされる。したがって、タイミング信号
φＸに対する負荷容量値は、擬似スタティック型ＲＡＭ
の動作モードに関係なく、８ＸＣＷとされ、これによっ
てタイミング信号φＸすなわちワード線選択タイミング
信号φＸＯ〜φｘ３のブーストレベルが安定化されるも
のとなる。

第５図において、プリＸアドレスデコーダＰＸＤには、
特に制限されないが、Ｘアドレスバ７ファＸＡＢから７
ビツトの相補内部アドレス信号主ｘ４〜ａｘｌｏが供給
される。

ブリＸアドレスデコーダＰＸＤは１、特に制限されない
が、２ビツトの相補内部アドレス信号１ｘ４及びａｘ５
を組み合わせてデコードすることにより、上記プリデコ
ード信号ｐａｘＱ〜ｐａｘ３を択一的に形成する。また
、他の相補内部アドレス信号ａｘ６及びａｘ７ならびに
ａｘｇ及び１ｘ９をそれぞれ組み合わせてデコードする
ことにより、上記プリデコード信号ｐｂｘＱ〜ｐｂｘ３
ならびにｐｃｘｏ〜ｐｃｘ３を形成する。ブリＸアドレ
スデコーダＰＸＤは、特に制限されないが、さらに最上
位ビットの相補内部アドレス信号１ｘ１０をもとに、上
下に分割して配置されるメモリアレイを選択的に指定す
るためのプリデコード信号ｐｓｕ及びｐｓｄを形成する
。

リフレッシュアドレスカウンタＲＦＣには、特に制限さ
れないが、タイミング発生回路ＴＯからタイミング信号
φｒｃ及びφ３ｒが供給される。

ここで、タイミング信号φｒｃは、第７図に示されるよ
うに、タイミング発生回路ＴＧのリフレッシュ系タイミ
ング発生部ＴＲＦのノアゲート回路Ｎ０Ｇｌの出力信号
として形成される。ノアゲート回路Ｎ０Ｇ１の第１の入
力端子には、擬似スタティック型ＲＡＭが選択状態とさ
れるとき所定のタイミングでロウレベルとされる反転内
部タイミング信号φｃｅ２が供給される。また、その第
２の入力端子には、擬似スタティック型ＲＡＭが選択状
態とされるとき上記反転内部タイミング信号φＣｅ２に
遅れてハイレベルとされる内部タイミング信号φｐ１が
供給され、その第３の入力端子には、擬似スタティック
型ＲＡＭがオートリフレッシュ又はセルフリフレッシュ
モードで選択状態とされるとき所定のタイミングでロウ
レベルとされる反転タイミング信号φｒｅｆが供給され
る。

その結果、タイミング信号φｒｃは、擬似スタティック
型ＲＡＭがオートリフレッシュ又はセルフリフレッシュ
モードで選択状態とされ、かつ反転内部タイミング信号
φｃｅ２がロウレベルとされてから内部タイミング信号
φｐ１がハイレベルとされるまでの間、−時的にハイレ
ベルとされる。

この実施例において、反転内部タイミング信号φＣ（１
２は、特に制限されないが、ＸアドレスバンファＸＡＢ
に対するリフレッシュアドレス信号ｒｘＯ〜ｒｘｌＯの
取り込み動作が終了した後、ロウレベルとされるため、
タイミング信号φｒｃも相応したタイミングでハイレベ
ルとされる。

リフレッシュアドレスカウンタＲＦＣは、特に制限され
ないが、１１個の単位カウンタ回路ＵＲＣＯ〜ＬＪＲＣ
ＩＯと、図示されないタイマーカウンタ回路ＴＭＣとを
含む、このうち、タイマーカウンタ回路ＴＭＣは、前述
のように、擬似スタティック型ＲＡＭがオートリフレッ
シュ又はセルフリフレッシュモードで選択状態とされる
とき選択的に動作快感とされ、上述の反転タイミング信
号φＣＪと、この反転タイミング信号φｃｌを計数する
ことによって得られる内部タイミング信号φｔｃｆとを
周期的に形成する。

リフレッシュアドレスカウンタＲＦＣの単位カウンタ回
路ＵＲＣＯ〜ＵＲＣＩＯは、特に制限されないが、第１
５図の単位カウンタ回路ＵＲＣＯに代表して示されるよ
うに、それぞれ２個のインバータ回路が交差接続されて
なるマスターランチＭＬ及びスレーブラッチＳＬを基本
構成とする。

マスターランチＭＬの出力ノードとスレーブランチＳＬ
の入力ノードとの間には、ナントゲート回路ＮＡＧ３５
の出力信号すなわち反転内部信号）０（ｃｏないしｃ　
ｉ　ｏ、以下、同様に単位カウンタ回路ＵＲＣＯを代表
例として示す）がハイレベルとされるとき選択的に伝達
状態とされるクロックドインバータ回路ＣＮ２が設けら
れる。スレーブランチＳＬの出力信号は、ハザード防止
回路を構成するナントゲート回路ＮＡＧ３６の第１の入
力端子に供給されるとともに、反転された後、上記反転
内部信号ＣＯがロウレベルとされるとき選択的に伝達状
態とされるクロックドインバータ回路ＣＮＩを介して、
マスターラッチＭＬの入力ノードに伝達される。

上記ナントゲート回路ＮＡＧ３５の第１の入力端子は、
インバータ回路を経て、各単位カウンタ回路のカウント
パルス入力端子ＣＵＯ〜ＣＵＩＯに結合され、その第２
の入力端子は、各単位カウンタ回路のキャリー入力端子
ＣＩＯ〜Ｃｌｌ０に結合される。これにより、ナントゲ
ート回路ＮＡＧ３５の出力信号すなわち上記反転内部信
号Ｃ０〜ｃｌＯは、対応するカウントパルス信号ＣＩＯ
〜Ｃｌｌ０がロウレベルとされかつ対応するキャリー人
力信号ＣＩＯ〜Ｃｌｌ０がハイレベルとされるとき、選
択的にロウレベルとされる。

一方、上記ハザード防止回路を構成するナントゲート回
路ＮＡＧ３６の第２の入力端子は、各単位カウンタ回路
の上記キャリー入力端子ＣＩＯ〜Ｃｌｌ０に結合され、
その第３の入力端子は、ナントゲート回路ＮＡＧ３７の
出力端子に結合される。このナントゲート回路ＮＡＧ３
７の第１の入力端子は、上記ナントゲート回路ＮＡＧ３
６の出力端子に結合される。これにより、ナントゲート
回路ＮＡＧ３６及びＮＡＧ３７はラッチ形態とされる。

ナントゲート回路ＮＡＧ３６の出力端子は、さらにナン
トゲート回路ＮＡＧ３Ｂの第２の入力端子に結合される
。ナントゲート回路ＮＡＧ３８の出力端子は、各単位カ
ウンタ回路のキャリー出力端子ＣＡＯ〜ＣＡｌ０に結合
される。

単位カウンタ回路ＵＲＣＯ〜ＵＲＣＩＱのカウントパル
ス入力端子ＣＵＯ〜ＣＵＩＯには、上記タイミング信号
φｒｃをもとに形成される反転カウントパルスＣＵＰが
共通に供給される。また、単位カウンタ回路ＵＲＣＯの
キャリー入力端子Ｃ１０には、反転タイミング信号φＳ
「が供給され、単位カウンタ回路ＵＲＣＩ−ＵＲＣＩＯ
のキャリー入力端子Ｃ１１−ＣＩＩＯには、前段の単位
カウンタ回路のキャリー出力信号ＣＡＯ−ＣＡ９がそれ
ぞれ入力される。これにより、擬似スタティック型ＲＡ
Ｍがセルフリフレッシュモードとされ上記反転タイミン
グ信号φＳ「がロウレベルとされるとき、単位カウンタ
回路ＵＲＣＯの反転内部信号ＣＯはハイレベルに固定さ
れる。

単位カウンタ回路ＵＲＣＯ〜ＵＲＣＩＯのマスターラン
チＭＬの出力信号は、上記リフレッシュアドレス信号ｒ
ｘＱ〜ｒｘｌｏとして、ＸアドレスバッファＸＡＢに供
給される。

単位カウンタ回路ＵＲＣＯにおいて、マスターランチＭ
Ｌの入力ノードと回路の電源電圧との間には、さらにそ
のゲートに上記反転タイミング信号ψｓｒを受けるＭＯ
３ＦＥＴＱ８が設けられる。

また、ハザード防止回路を構成するナントゲート回路Ｎ
ＡＧ３７の第２の入力端子は、回路の接地電位に結合さ
れ、ナントゲート回路ＮＡ０３８の第１の入力端子は、
回路の電源電圧に結合される。

これにより、擬似スタティック型ＲＡＭがセルフリフレ
ッシュモードとされ反転タイミング信号φ「丁がロウレ
ベルとされるとき、単位カウンタ回１ＵＲｃＯのマスタ
ーランチＭＬの出力信号すなわちリフレッシュアドレス
信号ｒｘＱはロウレベルに固定される。また、そのキャ
リー出力信号ＣＡＯは、通常スレーブランチＳＬの出力
信号がそのまま伝達され、擬似スタティック型ＲＡＭが
セルフリフレッシュモードとされるとき、ロウレベルに
固定される。

同様に、単位カウンタ回路ＵＲＣ１において、特に制限
されないが、マスターラッチＭＬの大力ノードと回路の
電源電圧との間には、セルフリフレッシュモードにおい
て選択的にオン状態とされるＭＯ３ＦＥＴ８が設けられ
る。また、ハザード防止回路を構成するナントゲート回
路ＮＡＧ３７の第２の入力端子は、２個のインバータ回
路を介してキャリー入力端子Ｃ１ｌに結合され、ナント
ゲート回路ＮＡＧ３８の第１の入力端子には、上記反転
タイミング信号φｓｒが供給される。これにより、擬似
スタティック型ＲＡＭがセルフリフレッシュモードとさ
れ反転タイミング信号φ３ｒがロウレベルとされるとき
、単位カウンタ回路ＵＲＣＩのマスターラッチＭＬの出
力信号すなわちリフレッシュアドレス信号ｒｘｌはロウ
レベルに固定され、そのキャリー出力信号ＣＡＬがハイ
レベルに固定される。擬似スタティック型ＲＡＭがオー
トリフレッシュモードとされるとき、単位カウンタ回路
ＬＩＲＣ１のキャリー出力信号ＣＡＬは、そのスレーブ
ランチＳＬの出力信号とキャリー人力信号すなわち単位
カウンタ回路ＵＲＣＯのキャリー出力信号ＣＡＯがとも
にハイレベルであることを条件に、選択的にハイレベル
とされる。

さらに、単位カウンタ回路Ｕ　Ｒ、Ｃ２において、ハザ
ード防止回路を構成するナントゲート回路ＮＡＧ３７の
第２の入力端子は、インバータ回路を介してナントゲー
ト回路ＮＡＧ３９の出力端子に結合される。このナント
ゲート回路ＮＡＧ３９の第１の入力端子はキャリー入力
端子ＣＩ２に結合され、その！＠２の入力端子には、上
記反転タイミング信号φ３ｒが供給される。ナントゲー
ト回路ＮＡＧ３８の第１の入力端子には、回路の電源電
圧が供給される。マスターランチＭＬの入力ノードと回
路の電源電圧との間には、上記ＭＯ３ＦＥＴＱ８が設け
られない、これにより、単位カウンタ回路ＵＲＣ２のキ
ャリー出力信号ＣＡ２は、そのスレーブランチＳＬの出
力信号とキャリー人力信号すなわち単位カウンタ回路Ｌ
ＩＲＣＩのキャリー出力信号ＣＡＬがともにハイレベル
であることを条件に、選択的にハイレベルとされる。擬
似スタティック型ＲＡＭがセルフリフレッシュモードと
されるとき、単位カウンタ回路ＵＲＣＩのキャリー出力
信号ＣＡＩは、前述のように、ハイレベルに固定される
。このため、単位カウンタ回路ＵＲＣ２のキャリー出力
信号ＣＡ２は、そのスレーブランチＳＬの出力信号に従
ってハイレベル又はロウレベルとされる。

以下、単位カウンタ回路ＵＲＣ３〜ＵＲＣＩＯにおいて
、ハザード防止回路を構成するナントゲート回路ＮＡＧ
３７の第２の入力端子は、単位カウンタ回路ＵＲＣＩと
同様に、２個のインバータ回路を介して対応するキャリ
ー入力端子ＣＩ３〜Ｃｌｌ０に結合される。また、ナン
トゲート回路ＮＡＧ３８の第１の入力端子は、回路の電
源電圧に結合される。これにより、単位カウンタ回路Ｕ
ＲＣ３〜ＵＲＣＩＯのキャリー出力信号ＣＡ３〜ＣＡｌ
０は、擬似スタティック型ＲＡＭの動作モードにかかわ
らず、そのスレーブランチＳＬの出力信号とキャリー人
力信号すなわち前段の単位カウンタ回路ＵＲＣ２〜ＵＲ
Ｃ９のキャリー出力信号ＣＡ２〜ＣＡ９がともにハイレ
ベルであることを条件に、選択的にハイレベルとされる
。

チンブイネーブル信号ＧＥが出カイネーブル信先立って
ロウレベルとされ、１（ｆｆｌスタティック型ＲＡＭが
通常の書き込み又は読み出しモードとされるとき、上記
タイミング信号φｒｃは、第１６図のサイクルＣｙ、１
に示されるように、形成されない。したがって、リフレ
ッシュアドレスカウンタＲＦＣは更新されず、それまで
の状態を保持する。このとき、リフレッシュアドレスカ
ウンタＲＦＣのリフレッシュタイマー回路は、動作状態
とされない。

チンブイネーブル信号ＣＥがハイレベルとされた状態で
、出力イネーブル信号ＯＥすなわちリフレッシュ制御信
号ＲＦＳＨが所定の時間を超えない期間だけ一時的にロ
ウレベルとされると、タイミング発生回路ＴＯでは、第
１６図のサイクルＣＬ２ないしｃｙ、ｓに示されるよう
に、タイミング信号φｒｅｆがハイレベルとされる。ま
た、反転内部タイミング信号φａｒｓが、出力イネーブ
ル信号ＯＥの立ち下がりエツジにおいて一時的にロウレ
ベルとされ、続いて反転内部タイミング信号φｐｃｅが
一時的にロウレベルとされる。これにより、擬似スタテ
ィック型ＲＡＭはオートリフレフシュモードで繰り返し
選択状態とされ、例えばＸアドレス“Ｏ”ないし′３”
に対応する２本のワード線に関するリフレッシュ動作が
次々に実行される。また、前述のように、リフレッシュ
アドレス信号ｒ　ｘ　Ｏ〜ｒｘｌＯがＸアドレスバッフ
ァＸＡＢに取り込まれた後のタイミングで、タイミング
信号φｒｅが一時的にハイレベルとされる。

リフレッシュアドレスカウンタＲＦＣでは、上記タイミ
ング信号φｒｃの立ち上がりエツジに同期して、各単位
カウンタ回路のマスターランチＭＬが更新され、リフレ
ッシュアドレス信号ｒｘＯ〜ｒｘｌＯがＸアドレス″ｌ
”ないし４′を指定する組み合わせに順次遷移される。

また、上記タイミング信号φｒｃの立ち下が◇エツジに
同期して、各単位カウンタ回路のスレーブランチＳＬが
更新され、その結果、単位カウンタ回路ＵＲＣＯのキャ
リー出力信号ＣＡＯが、タイミング信号φｒｃの立ち下
がりエツジに同期して繰り返し遷移され、また、単位カ
ウンタ回路ＵＲＣＯ〜ＵＲＣ１０のキャリー出力信号Ｃ
ＡＩ〜ＣＡｌ０が、そのスレーブラッチＳＬの出力信号
と前段の単位カウンタ回路のキャリー出力信号がともに
ハイレベルであることを条件に、ハイレベルとされる。

これにより、各単位カウンタ回路のキャリー出力信号は
、すべて妓前段の単位カウンタ回路ＵＲＣＯのキャリー
出力信号ＣＡＯがハイレベルであることを条件に、ハイ
レベルとされる。

次に、チップイネーブル信号ＣＥがハイレベルとされた
状態で、出力イネーブル信号ＯＥすなわちリフレッシュ
制御信号ＲＦＳＨが連続してロウレベルとされると、第
１６図のサイクルＣｙ、６に示されるように、まず出力
イネーブル信号ＯＥの最初の立ち下がりにおいて、１回
のオートリフレッシュモードが行われる。そして、第１
７図のサイクルＣＬ７に示されるように、リフレッシュ
タイマー回路から最初の反転タイミング信号φＣ１が出
力された時点で、タイミング信号φＳ「がハイレベルと
なり、擬似スタティック型ＲＡＭはセルフリフレッシュ
モードとされる。

リフレッシュアドレスカウンタＲＦＣでは、上記タイミ
ング信号φｓｒのハイレベルを受けて、単位カウンタ回
路ＵＲＣＯ及びＬｒＲＣｌのマスターラッチＭＬの出力
信号すなわちリフレッシュアドレス信号ｒｘＱ及びｒｘ
ｌがロウレベルに固定され、全体の計数値は、例えばＸ
アドレス“４”に戻される。また、単位カウンタ回路Ｕ
ＲＣＯのキャリー出力信号ＣＡＯがロウレベルに固定さ
れるとともに、単位カウンタ回路ＵＲＣＩのキャリー出
力信号ＣＡＬがハイレベルに固定される。これにより、
リフレッシュアドレスカウンタＲＦＣは、その下位の２
ビツトが実質的に無効とされ、上位９ビツトのみがタイ
ミング信号φｒｃに従った所定の歩道動作を行うものと
なる。

一方、タイミング発止回路ＴＯのりフレッシュ系タイミ
ング発生部ＴＲＦでは、タイミング信号φｓｒがハイレ
ベルとされる当初において、反転内部タイミング信号φ
ｓｒｓが一時的にロウレベルとされ、続いて反転内部タ
イミング信号φｐｃｅが一時的にロウレベルとされる。

また、リフレッシュアドレス信号ｒｘＯ〜ｒｘｌＯがＸ
アドレスバッファＸＡＢに取り込まれた時点で、タイミ
ング信号φｒｃが一時的にハイレベルとされる。

これにより、擬似スタティック型ＲＡＭでは、Ｘアドレ
ス“４”ないし“７”に対応する８本のワード線に関す
るリフレッシュ動作が実行され、リフレッシュアドレス
カウンタＲＦＣの計数値が、例えばＸアドレス“８”に
更新される。

このように、擬似スタティック型ＲＡＭのセルフリフレ
ッシュモードが識別されタイミング信号φｓｒがハイレ
ベルとされた当初において、１回のリフレッシュ動作を
実行することで、オートリフレッシュモードが、上記反
転タイミング信号φＣｌの周期より長くかつタイミング
信号φｔｃｆの周期より短い周期で繰り返されたとき、
リフレッシュアドレスカウンタＲＦＣが歩進されない状
態となるのを防止できるものである。

出力イネーブル信号ＯＥすなわちリフレッシュ制御信号
ＲＦＳＨがさらにロウレベルのままとされると、リフレ
ッシュタイマー回路ＲＴＭの出力信号すなわちタイミン
グ信号φｔｃｆが、上述のリフレッシュ周期Ｔｒｃをお
いて周期的にかつ一時的にハイレベルとされる。このた
め、リフレンシェ系タイミング発生ＢＴＲＦでは、第１
６図のサイクルｃｙ、ａ及びＣＬ９に示されるように、
上記タイミング信号φｔｃｆの立ち上がりエツジに同期
して、反転内部タイミング信号φｓｒｃが一時的にロウ
レベルとされ、続いて反転内部タイミング１６号φｐｃ
ｅが一時的にロウレベルとされる。

これにより、擬似スタティック型ＲＡＭは繰り返し選択
状態とされ、例えばＸアドレス“８”ないし′１１′な
らびにＸアドレス“１２″ないし“１５”等に対応する
８本のワード線に関するリフレッシュ動作が順次実行さ
れる。

次に、メモリアレイＭＡＲＹＯＬ−ＭＡＲＹ３しないし
ＭＡＲＹＯＲ−ＭＡＲＹ３Ｒを構成する相補データ線は
、特に制限されないが、＠ｌ１図のメモリアレイＭＡＲ
ＹＯＬの相補データ線ｌＯ〜旦３に代表して示されるよ
うに、対応するセンスアンプ５ＡＯＬ〜５Ａ３Ｌないし
５ＡＯＲ〜５Ａ３Ｒの対応する単位プリチャージ回路ｕ
ｐｃ。

〜ＬＩＰＣ３等を介して、対応する単位増幅回路ＵＳＡ
Ｏ〜ＬＩＳＡ３等に結合され、さらに対応するカラムス
イッチＣ３ＯＬ−Ｃ３３ＬないしＣ３ＯＲ−Ｃ３３Ｒの
対応するスイッチＭＯ３ＦＥＴＱ４１−Ｑ４２等に結合
される。

センスアンプ５ＡＯＬ−３Ａ３Ｌないし５ＡＧＲ−３Ａ
３Ｒは、特に制限されないが、第１１図のセンスアンプ
５ＡＯＬに代表して示されるように、対応するメモリア
レイの各相補データ線に対応して設けられるそれぞれ２
，０４８個の単位プリチャージ回路ＵＰＣＯ〜ＵＰＣ３
等ならびに単位増幅回路ＵＳＡＯ〜ＵＳＡ３等を含む、
このうち、単位プリチャージ回路ＵＰＧＯ−ＵＰＣ３等
は、特に制限されないが、第１１図の単位プリチャージ
回路ＵＰＧＯに代表して示されるように、対応する相補
データ線の非反転信号線ＤＯ等及び反転信号線ＤＯ等と
の間に直列形態に設けられるＭＯ３ＦＥＴＱ３６及びＱ
３７と、これらのＭＯＳＦＥＴと並列形態に設けられる
もう一つのＭＯ３ＦＥＴＱ３５とをそれぞれ含む、各単
位プリチャージ回路のＭＯ３ＦＥＴＱ３５〜Ｑ３７等の
ゲートはすべて共通結合され、タイミング発生回路ＴＧ
からタイミング信号φｐｃが共通に供給される。また、
ＭＯ３ＦＥＴＱ３６及びＱ３７の共通結合されたノード
には、図示されない電圧発生回路から定電圧ＨＶＣが共
通に供給される。ここで、タイミング信号φｐｃは、特
に制限されないが、擬似スタティック型ＲＡＭが非選択
状態とされるときハイレベルとされ、擬似スタティック
型ＲＡＭが選択状態とされるとき所定のタイミングでロ
ウレベルとされる。また、定電圧ＨＶ　Ｃは、特に制限
されないが、回路の電源電圧及び接地電位間のほぼ中間
電位とされる。

これらのことから、各単位プリチャージ回路のＭＯ３Ｆ
ＥＴＱ３５〜Ｑ３７等は、擬似スタティック型ＲＡＭが
非選択状態とされ上記タイミング信号φｐｃがハイレベ
ルとされることで一斉にオン状態となり、対応する相補
データ線の非反転信号線Ｄｏ等と反転信号線ＤＯ等を短
絡するとともに、そのレベルを上記定電圧ＨＶＣとする
。擬似スタティック型ＲＡＭが選択状態とされ上記タイ
ミング信号φｐｃがロウレベルとされると、各単位プリ
チャージ回路のＭＯ３ＦＥＴＱ３５〜Ｑ３７等はオフ状
態となり、各相補データ線の短絡状態が解かれる。

一方、各センスアンプの単位増幅回路は、特に制限され
ないが、＠１Ｌ図の単位増幅回路ＬＪＳＡＯ〜ＵＳＡ３
に代表して示されるように、それぞれ２（、ｌｉｉのＣ
ＭＯＳインバータ回路が交差接続されてなるランチを基
本構成とする。各単位増幅回路を構成するＰチャンネル
ＭＯＳＦＥＴのソースは、特に制限されないが、共通ソ
ース線ＳＰ（第１の共通ソース線）に共通結合され、さ
らに並列形態とされる４個のＰチャンネル型駆動ＭＯ３
ＦＥＴＱ１〜Ｑ４（第１の駆動ＭＩＳＦＥＴ＞を介して
、回路の電源電圧（第１の電源電圧）に結合される。

センスアンプ５ＡＯＬ−３Ａ３Ｒないし５ＡＯＲ〜５Ａ
３Ｒの駆動ＭＯ３ＦＥＴＱＩ〜Ｑ４のゲートには、上記
タイミング発生回路ＴＧのセンスアンプ制御部ＳＡＣか
ら、対応する反転タイミング信号φａｊ！Ｑｌ〜φａＡ
Ｑ４ないしφａ１３１〜φａβ３４あるいはφａｒＱｌ
〜φａｒ０４ないしφａｒ３１〜φａｒ３４がそれぞれ
供給される。

同様に、各単位増幅回路を構成するＮチャンネルＭＯＳ
ＦＥＴのソースは、特に制限されないが、共通ソース線
ＳＮ（第２の共通ソース線）に共通結合され、さらに並
列形態とされる２個のＮチャンネル型駆動ＭＯ３ＦＥＴ
ＱＢ　？及びＱ８８（第２の駆動ＭＩＳＦＥＴ）を介し
て、回路の接地電位（第２の電源電圧）に結合される。

センスアンプ５ＡＯＬ〜５Ａ３Ｒないし５ＡＯＲ−５Ａ
３Ｒの駆動ＭＯ３ＦＥＴＱ８７及びＱ８８のゲートには
、上記センスアンプ制御部ＳＡＣから、対応するタイミ
ング信号φａ！０１及びφａ＃Ｑ２ないしφａｊ！３１
及びφａ１３２あるいはφａｒＱｌ及びφａｒＱ２ない
しφａｒ３１及びφａｒ３２がそれぞれ供給される。

各センスアンプは、特に制限されないが、さらに、上記
共通ソース線ＳＰと共通ソース線Ｓ　Ｎとの間に直列形
態に設けられるＭＯ３ＦＥＴＱ３９及びＱ４０と、これ
らのＭＯＳＦＥＴと並列形態に設けられるもう一つのＭ
Ｏ３ＦＥＴＱ３８とをそれぞれ含む、これらのＭＯ３Ｆ
ＥＴＱ３８〜Ｑ４０のゲートは共通結合され、上記タイ
ミング信号φｐｃが供給される。ＭＯ３ＦＥＴＱ３９及
びＱ４０の共通結合されたノードには、上記定電圧ＨＶ
Ｃが供給される。これにより、各センスアンプの上記Ｍ
ＯＳＦＥＴＱ３８〜Ｑ４０は、擬似スタティック型ＲＡ
Ｍが非選択状態とされ上記タイミング信号φｐｃがハイ
レベルとされることで一斉にオン状態となり、共通ソー
ス線ＳＰ及びＳＮを短絡するとともに、そのレベルを上
記定電圧ＨｖＣにプリチャージする。擬似スタティック
型ＲＡＭが選択状態とされ上記タイミング信号φｐｃが
ロウレベルとされると、ＭＯ３ＦＥＴＱ３８〜Ｑ４０は
オフ状態となり、共通ソース線ＳＰ及びＳＮのプリチャ
ージ動作は停止される。

各センスアンプの単位増幅回路ＵＳＡＯ〜ＵＳＡ３等は
、上記反転タイミング信号φａ１０１〜はφａｒ０１〜
φａｒ０４ないしφａｒ３１〜φａｒ３４がロウレベル
とされ、かつ上記タイミング信号φａ１０１及びφａ１
０２ないしφａ１３１及びφａ１３２あるいはφａｒ０
１及びφａｒ０２ないしφａｒ３１及びφａｒ３２がハ
イレベルとされることで、選択的に動作状態とされる。

この動作状態において、各単位増幅回路は、対応するメ
モリアレイにおいて選択されたワード線に結合されるメ
モリセルから対応する相補データ線を介して出力される
微小読み出し信号をそれぞれ増幅し、ハイレベル又はロ
ウレベルの２値読み出し信号とする。これらの２値読み
出し信号は、擬似スタティック型ＲＡＭがオートリフレ
ッシュ又はセルフリフレッシュモードで選択状態とされ
るとき、対応するメモリセルに再書き込みされる。

これにより、記憶データのりフレフシェ動作が、ワード
線単位で実現される。

ｒＯ１〜φａｒ０４ないし＄ａｒ３１−＄ａ’丁４とタ
イミング信号φａｆＱｌ及びφａｊ０２ないしφａＪ３
１及びφａ１３２ならびにφａｒＱｌ及びφａｒ０２な
いしφａｒ３１及びφａｒ３２は、前述の第１０に示さ
れるように、擬似スタティック型ＲＡＭが通常の書き込
み又は読み出しモードあるいはオートリフレッシュモー
ドとされるとき、動作状態とされるメモリアレイに対応
してかつ順次遅れて形成され、擬似スタティック型ＲＡ
Ｍがセルフリフレッシュモードとされるとき、各タイミ
ングの第１相すなわち反転タイミング信る。このため、
擬似スタティック型ＲＡＭが通常の書き込み又は読み出
しモードあるいはオートリフレッシュモードとされ、か
つ例えばセンスアンプ５ＡＯＬ及び５Ａ２Ｌが動作状態
とされる場合、これらのセンスアンプの駆動ＭＯ３ＦＥ
ＴＱｌ〜Ｑ４ならびにＱＢ？及びＱ８Ｂが少しずつ遅れ
て順次オン状態とされる。これにより、共通ソース線Ｓ
Ｐ及びＳＮの電流変化を抑え電源ノイズを抑制しつつ、
駆動能力が高められ、各センスアンプの動作が高速化さ
れる。

ところが、擬似スタティック型ＲＡＭがセルフリフレッ
シュモードとされ、すべてのセンスアンプ５ＡＯＬ−３
Ａ３Ｌならびに５ＡＯＲ−３Ａ３Ｒが一斉に動作状態と
される場合、各センスアンプでは、駆動ＭＯ３ＦＥＴＱ
Ｉ及びＱ８７のみがオン状態とされ、しかもセンスアン
プ５ＡＯＬ及び５ＡＯＲを先頭に順次遅れてオン状態と
される。

このため、各センスアンプの動作速度は遅くされるが、
擬似スタティック型ＲＡＭ全体からみたピーク電流の値
が大幅に削減され、電源ノイズが抑制される。その結果
、８個のメモリアレイが同時に動作状態とされるにもか
かわらず、擬似スタティック型ＲＡＭのセルフリフレッ
シュモードにおける動作が安定化される。前述のように
、セルフリフレッシュモードのリフレッシエ周期は、オ
ートリフレッシュモードのリフレッシュ［期Ｔｒｃの４
倍とされる。このことを含め、セルフリフレッシュモー
ドにおいて各センスアンプの動作速度が遅くされること
の問題は生じない。

この実施例の擬似スタティック型ＲＡＭでは、さらに、
前述のように、各センスアンプの単位増幅回路と回路の
電諒電圧との間に４個のＰチャンネル型駆動ＭＯ３）’
″ＥＴが設けられ、各センスアンプの単位増幅回路と回
路の接地電位との間に２個のＮチャンネル型駆動ＭＯ３
ＦＥＴが設けられる。このため、実質的にセンスアンプ
の動作速度を律則するＰチャンネル型駆動ＭＯ３ＦＥＴ
の数が、Ｎチャンネル型駆動ＭＯ５ＦＥＴよりも多くさ
れることで、センスアンプの動作速度がさらに高速化さ
れるものである。

カラムスイッチＣ３ＯＬ−Ｃ３３ＬならびにＣ３ＯＲ−
Ｃ３３Ｒは、対応するメモリアレイの各相補データ線に
対応して設けられる２、０４８対のスイッチＭＯ３ＦＥ
ＴＱ４１・Ｑ４２等含む。

これらのスイッチＭＯ５ＦＥＴの一方は、対応するセン
スアンプを介して対応する相補データ線に結合され、そ
の他方は、相中−共通データ線−ＣＤＯＬＯ〜−ＣＤＯ
Ｌ、３ないし旦Ｄ３ＬＯ〜−ＣＤ３Ｌ３あるいはよりＯ
ＲＯ〜−ＣＤ　ＯＲ３ないし旦Ｄ３ＲＯ〜−ＣＤ３Ｒ３
に、順に交互に共通結合される。

各スイッチＭＯ３ＦＥＴのゲートは、４Ｍずつ順・に共
通結合され、対応するＹアドレスデコーダＹＤＯ〜ＹＤ
３から、対応するデータ線選択信号ＹＳＯ等がそれぞれ
供給される。

カラムスイッチＣ３ＯＬ〜Ｃ３３Ｌ、ならびにＣ３ＯＲ
−Ｃ３３Ｒを構成するスイッチＭＯ３ＦＥＴＱ４１・Ｑ
４２等は、対応する上記データ線選択信号ＹＳＯ等が択
一的にハイレベルとされることで選択的にかつ４組ずつ
同時にオン状態とされる。これにより、対応するメモリ
アレイの指定される４組の相補データ線が、共通相補デ
ータ線旦ＤＯＬＯ〜立ＤＯＬ３ないし−ＣＤ３ＬＯ〜旦
Ｄ３Ｌ３あるいは旦ＤＯＲＯ〜−Ω−ＤＯＲ３ないし旦
Ｄ３ＲＯ〜−ＣＤ３Ｒ３に選択的に接続される。

第５図において、ＹアドレスデコーダＹＤＯ〜ＹＤ３に
は、特に制限されないが、プリＹアドレスデコーダＰＹ
Ｄから、プリデコード信号ｐａｙＯ〜ｐａｙ３ないしｐ
ｄｙＯ−ｐｄｙ３が供給され、タイミング発生回路ＴＧ
のアレイ選択部ＡＳＬから、対応する上記タイミング信
号φｙＯ〜φｙ３がそれぞれ供給される。ここで、タイ
ミング信号φｙＯ〜φｙ３は、前述のように、擬似スタ
ティック型ＲＡＭが通常の書き込み又は読み出しモード
とされるとき、所定のタイミングで、かつタイミング信
号φｙＯ及びφｙ２あるいはφｙ１及びφｙ３の組み合
わせでそれぞれ同時に、ハイレベルとされる。

ＹアドレスデコーダＹＤＯ−ＹＯ２は、対応する上記タ
イミング信号φｙＯ〜φｙ３がハイレベルとされること
で、選択的に動作状態とされる。

この動作状態において、各Ｙアドレスデコーダは、上記
プリデコード信号ｐａｙｏ〜ｐａｙ３ないしｐｄｙＯ−
ｐｄｙ３を組み合わせることにより、対応する上記デー
タ線選択信号ＹＳＯ等を択一的にハイレベルとする。

ブリＹアドレスデコーダＰＹＤには、特に制限されない
が、ＹアドレスパンファＹＡＢから、８ビツトの相補内
部アドレス信号ａｙｏ−ａｙ７が（共給される。

ブリＹアドレスデコーダＰＹＤは、特に制限されないが
、上記相補内部アドレス信号のうち、２ビツトの相補内
部アドレス信号ａｙＱ及びａｙｌを組み合わせてデコー
ドすることにより、上記プリデコード信号ｐａｙＱ−ｐ
ａｙ３を択一的にハイレベルとする。また、同様に、２
ビツトの相補内部アドレス信号且ｙ２及びａｙ３．ａｙ
４及びユｙ５ならびにａｙ６及びａｙ７をそれぞれ組み
合わせてデコードすることにより、上記プリデコード信
号ｐｂｙＯ〜Ｐｂ）’３．ＰＣ３’０〜ｐｃｙ３ならび
にｐｄ７０−ｐｄｙ３をそれぞれ択一的にハイレベルと
する。

メモリアレイＭＡＲＹＯＬ及びＭＡＲＹＯＲの指定され
た４組の相補データ線が選択的に接続される相補共通デ
ータ線旦ＤＯＬＯ〜−ＣＤＯＬ３及び−ＣＤＯＲＯ〜旦
ＤＯＲ３は、対応するメインアンプＭＡＯに結合される
。同様に、メモリアレイＭＡＲＹＩＬ及びＭＡＲＹＩＲ
ないしＭＡＲＹ３Ｌ及びＭＡＲＹ３Ｒの指定された４組
の相補データ線が選択的に接続されるーΩ−Ｄ　Ｉ　Ｌ
　Ｏ−旦ＤＩＬ。

３及び旦ＤＩＲＯ〜旦ＤＩＲ３ないし旦Ｄ３ＬＯ〜−Ｃ
Ｄ３Ｌ３及びふＤ３ＲＯ〜ぷＤ３Ｒ３は、対応するメイ
ンアンプＭＡＩ〜ＭＡ３にそれぞれ結合される。これら
のメインアンプＭＡＯ〜ＭＡ３には、タイミング発生回
路ＴＯのアレイ選択部ＡＳＬから、対応するタイミング
１６号φｗ　６　Ｑ〜φｗｅ３ならびにφｍａＯ〜φｍ
ａ３が供給されるとともに、対応する選択信号ｓｌＱ〜
Ｓ１３ならびにｓｒＱ〜ｓｒ３が供給される。また、メ
インアンプＭＡＯ及びＭＡ２には、前述のように、デー
タ入力バッファＤＩＢから内部書き込みデータｄｗＱ〜
ｄｗ３が供給され、メインアンプＭＡＬ及びＭＡ３には
、内部書き込みデータｄｗ４〜ｄＷ７が供給される。さ
らに、メインアンプＭＡＯ及びＭＡ２の出力信号は、内
部読み出しデータｄｒＯ〜ｄｒ３としてデータ出力バン
ファＤＯ８に供給され、メインアンプＭＡＬ及びＭＡ３
の出力信号は、内部読み出しデータｄｒ４〜ｄｒ７とし
てデータ出力バッファＤＯＢに供給される。

メインアンプＭＡ　Ｏ−ＭＡ　３は、上記選択信号ｓｌ
Ｏ〜ｓ１３がハイレベルとされるとき、選択的に相補共
通データ線旦ＤＯＬＯ〜ＣＤ０Ｌ３ないし−ＣＤ３ＬＯ
〜−ＣＤ３Ｌ３に接続され、選択信号Ｓ　ｒ　Ｑ〜ｓｒ
３がハイレベルとされるとき、選択的に相補共通データ
線−ＣＤＯＲＯ〜−ＣＤＯＲ３ないし−ＣＤ３ＲＯ〜−
ＣＤ３Ｒ３に接続される。また、対応する上記タイミン
グ信号φｗｅｏ〜φＷｅ３がハイレベルとされることで
、選択的に書き込み動作状態とされる。この書き込み動
作状態において、メインアンプＭＡＯ〜ＭＡ３は、上記
内部書き込みデータｄｗＱ〜ｄｗ３あるいはｄｗ４〜ｄ
ｗ７に従った相？ｌｉ書き込み信号を形成し、相補共通
データ縁立ＤＯＬＯ〜旦ＤＯＬ３ないし−ｑ−Ｄ３ＬＯ
〜−ＣＤ３Ｌ３あるいは−ＣＤＯＲＯ−旦ＤＯＲ３ない
し−ＣＤ３ＲＯ−立Ｄ３Ｒ３を介して、対応するメモリ
アレイの選択された合計８ｉＷｊのメモリセルに書き込
む。

さらに、メインアンプＭＡＯ〜ＭＡ３は、対応する上記
タイミング信号φｍａＯ〜φｍａ３がハイレベルとされ
ることで、選択的に読み出し動作状態とされる。この読
み出し動作状態において、各メインアンプは、対応する
メモリアレイの選択された合計８（囚のメモリセルから
、対応する相補共通データ瞭旦ＤＯＬＯ−ＣＤＯＬ３な
いし旦Ｄ３ＬＯ〜−ＣＤ３Ｌ３あるいは亙ＤＯＲＯ〜旦
ＤＯＲ３ないし旦Ｄ３ＲＯ〜ＣＤ３Ｒ３を介して出力さ
れる読み出し信号を増幅し、内部読み出しデータｄｒＯ
〜ｄｒ３あるいはｄｒ４〜ｄｒ７として、データ出力バ
ンファＤＯＢに供給する。

擬偵スタティック型ＲＡＭは、特に制限されないが、さ
らに半導体基板に所定の基板バックバイアス電圧Ｖａａ
を与える基板バックバイアス電圧発生回路ＶＩＩＢＧを
内蔵する。基板バックバイアス電圧発生回路Ｖ　ａｓ　
Ｇには、特に制限されないが、タイミング発生回路ＴＧ
から上記タイミング信号φｃｅｌ及びφｓｒが供給され
る。

Ｍ板バックバイアス電圧発生回路Ｖ　ＢＢ　Ｇは、特に
制限されないが、第１７図に示されるように、比較的大
きな電流供給能力を持つように設計される電圧発生回路
ＶＧＩ　　（第１の電圧発生回路）と、この電圧発生回
路ＶＧｌに対応して設けられる発振回路０３ＣＩ及びレ
ベル検出回路ＬＶＭとを含む、基板バックバイアス電圧
発生回路Ｖ　ＢＢ　Ｇは、さらに、比較的小さな電流供
給能力を持つように設計される電圧発生回路ＶＧ２　（
第２の電圧発生回路）と、この電圧発生回路ＶＧ２に対
応して設けられる発振回路０３Ｃ２とを含む。

レベル検出回路ＬＶＭは、特に制限されないが、回路の
電源電圧と基板バックバイアス電圧供給点Ｖ８Ｂとの間
に直列形態に設けられる４個のＰチャンネルＭＯ３ＦＥ
ＴＱ９〜ＱＩ２及び５個のＮチャンネルＭＯ３ＦＥＴＱ
６６〜Ｑ７０を含む、このうち、ＭＯ３ＦＥＴＱ９及び
ＱＩＯならびにＱ１２及びＱ６６のゲートは、回路の接
地電位に結合され、ＭＯ３ＦＥＴＱＩ　１のゲートには
、上記タイミング信号φｓｒが供給される。また、ＭＯ
３ＦＥＴＱ６７〜Ｑ７０は、そのゲート及びドレインが
それぞれ共通結合されることでダイオード形態とされる
。特に制限されないが、これらのＭ０３ＦＥＴＱ６７〜
Ｑ７０は、基板バックバイアス電圧Ｖａａの実績値に応
じてその一部が選択的に有効とされる。

ＭＯＳＦＥＴＱＩ　２及びＱ６６の共通結合されたドレ
インすなわちノードｎ６は、インバータ回路Ｎ２の入力
端子に結合される。このインバータ回路Ｎ２の出力端子
は、ナントゲート回路ＮＡＧ４０の一方の入力端子に供
給される。ナントゲート回路ＮＡＧ４０の他方の入力端
子には、上記タイミング信号φｓｒの反転信号すなわち
反転タイミング信号φｓｒが供給される。ナントゲート
回路ＮＡＧ４０の出力信号は、反転された後、ナントゲ
ート回路ＮＡＧ４１の一方の入力端子に供給される。こ
のナントゲート回路ＮＡＧ４１の他方の入力端子には、
上記タイミング信号φｃａｌの反転信号が供給される。

ナントゲート回路ＮＡＧ４１の出力信号は、ナントゲー
ト回路ＮＡＧ４２の一方の入力端子に供給される。ナン
トゲート回路ＮＡＧ４２の他方の入力端子には、内部試
験制７Ｔは、特に制限されないが、通常ハイレベルとさ
れる。ナントゲート回路ＮＡＧ４２の出力信号は、反転
された後、レベル検出回路ＬＶＭの出力信号すなわち発
振回路０３ＣＩを選択的に動作状態とするための内部制
御信号ｖｂとして、発振回路０３ＣＩに供給される。

擬似スタティック型ＲＡＭがセルフリフレッシュモード
とされ、上記タイミング信号φｓｒがハイレベルとされ
るとき、ＭＯＳＦＥＴＱＩ　１はオフ状態とされる。こ
のため、レベル検出回路ＬＶＭは実質的にその動作が停
止され、レベル検出回路ＬＶＭの出力信号すなわち内部
制御信号ｖｂはロウレベルとされる。

一方、擬似スタティック型ＲＡＭがセルフリフレッシュ
モードを解かれ、かつ非選択状態とされるとき、上記タ
イミング信号φＳ「及びφｅｅｌはともにロウレベルと
される。このため、ＭＯ３ＦＥＴＱＩＩがオン状態とな
り、レベル検出回路ＬＶＭは、実質的に動作状態とされ
る。このとき、基板バックバイアス電圧ＶｆｌＢの絶対
値がＭＯ３ＦＥＴＱ６６〜Ｑ７０の合成しきい値電圧よ
りも小さいと、これらのＭＯ３ＦＥＴＱ６６〜Ｑ７０は
すべてオフ状態となる。このため、上記ノードｎ６の電
位はほぼ回路の電源電圧のようなハイレベルとなり、イ
ンバータ回路Ｎ２の出力信号がロウレベルとされる。前
述のように、タイミング信号φｓｒはロウレベルである
ことから、反転タイミング信号φｓｒがハイレベルとさ
れる。したがって、レベル検出回路ＬＶＭの出力信号す
なわち内部制御信号ｖｂは、ハイレベルとされる。

基板バックバイアス電圧ｖａＢが深くされ、その絶対値
が上記ＭＯ３ＦＥＴＱ６６〜Ｑ７０の合成しきい値電圧
よりも大きくなると、これらのＭＯ３ＦＥＴＱ６６〜Ｑ
７０はオン状態となる。このため、上記ノードｎ６の電
位は、ＭＯ３ＦＥＴＱ９〜Ｑ１２の合成コンダクタンス
とＭＯ３ＦＥＴＱ６６〜Ｑ７０の合成コンダクタンスと
の比によって決まる所定のロウレベルとなる。ここで、
上記／−Ｆｎ６のロウレベルは、インバータ回路Ｎ２の
論理スレッシホルトレベルよりも低くなるように設計さ
れる。したがって、インバータ回路Ｎ２の出力信号がハ
イレベルとなり、これによって、レベル検出回路ＬＶＭ
の出力信号すなわち内部制御信号ｖｂはロウレベルとさ
れる。

擬似スタティック型ＲＡＭがいずれかの動作モードで選
択状態とされ、タイミング信号φｃａｌがハイレベルと
されると、ナントゲート回路ＮＡＧ４１の出力信号が、
ノードｎ６の電位に関係な（、ハイレベルとされる。こ
のため、レベル検出回路ＬＶＭの出力１８号すなわち内
部制御信号ｖｂは、基板バックバイアス電圧ＶＢＢのレ
ベルに関係なく、ハイレベルとされる。

つまり、この実施例の基板バックバイアス電圧発生回路
Ｖ　ｕｓ　Ｇにおいて、レベル検出回路ＬＶＭは、擬似
スタティック型ＲＡＭがセルフリフレッシュモードでな
いことを条件に、選択的に動作状態とされる。この動作
状態において、レベル検出回路ＬＶＭは、基板バックバ
イアス電圧ｖｓｅの絶対値が、リーク等によってＭＯ３
ＦＥＴＱ６６〜Ｑ７０の合成しきい値電圧よりも小さく
なったとき、選択的にその出力信号すなわち内部制御信
号ｖｂをハイレベルとする。擬似スタティック型ＲＡＭ
が通常の書き込み又は読み出しモードあるいはオートリ
フレンシュモードで選択状態とされるとき、レベル検出
回路ＬＶＭの出力信号すなわち内部制御信号ｖｂは、そ
の動作状態の如何にかかわらず、強制的にハイレベルと
される。さらに、擬似スタティック型ＲＡＭがセルフリ
フレッシュモードとされるとき、レベル検出回路ＬＶＭ
の動作は停止されるが、所定の周期をおいてリフレッシ
ュ動作が実行されると、擬似スタティック型ＲＡＭは一
時的に選択状態とされ、上記内部制御信号ｖｂが強制的
にハイレベルとされる。

発振回路ｏｓｃｉは、特に制限されないが、リング状に
結合される３個のインバータ回路ならびに２個のナント
ゲート回路を含む、これらのナントゲート回路の他方の
入力端子には、上記内部制御信号ｖｂが供給される。こ
れにより、上記インバータ回路ならびにナントゲート回
路は、内部制御信号ｖｂがハイレベルであることを条件
に、１個のリングオシレータとして機能する。

発振回路０３ＣＩの出力信号は、直列形態とされる偶数
個のインバータ回路を介してその駆動能力が大きくされ
、パルス信号φＯ１として、重圧発生回路ＶＧＩに供給
される。

電圧発生回路ＶＧＩは、特に制限されないが、比較的大
きな静電容量を持つように設計されるブースト容量Ｃ１
を基本構成とする。ブースト容量Ｃ１の一方の電極には
、ＭＯ３ＦＥＴＱ８１を介して、上記パルス信号φ０１
が供給される０Ｍ０３ＦＥＴＱ８１のゲートには、特に
制限されないが、所定のクランプ回路を介して、定電圧
ＶＬが供給される。このため、ＭＯ３ＦＥＴＱ８１のゲ
ート電圧Ｖｇは、 ＶＬ−ＶＴ）ＩＮ　＜Ｖｇ＜ＶＬ＋ＶｒｕＮの範囲でク
ランプされる。これにより、回路の電源電圧の変動等に
より基板バックバイアス電圧Ｖａｅが異常なレベルとな
ることを防止できる。

ブースト容量Ｃ１の他方の電極と基板バックバイアス電
圧供給点ｖａｎとの間には、ダイオード形態とされるＭ
Ｏ３ＦＥＴＱ８３が設けられる。また、このブースト容
量Ｃ１の他方の電極と回路の接地電位との間には、同様
にダイオード形態とされるＭＯ３ＦＥＴＱ８２が設けら
れる。ここで、ＭＯ５ＦＥＴＱ８３及びＱ８２は、はぼ
同じしきい値電圧ＶＴＨＮを持つように設計される。Ｍ
Ｏ３ＦＥＴＱ８３は、ブースト容量ＣＩの他方の電極の
電位が基板バックバイアス電圧ｖａｎよりそのしきい値
電圧分以上低くなったとき選択的にオン状態となり、Ｍ
Ｏ３ＦＥＴＱ８２は、ブースト容量Ｃ１の他方の電極の
電位が回路の接地電位よりそのしきい値電圧分以上高く
なったとき選択的にオン状態となる。

上記パルス信号φＯ１がハイレベルとされ、ブースト容
量Ｃ１の一方の電極がハイレベルとされるとき、ブース
ト容量ＣＩの他方の電極には、そのチャージポンプ作用
によってハイレベルが誘起される。しかし、このとき、
ＭＯ３ＦＥＴＱ８２がオン状態となるため、そのレベル
は、ＭＯ３ＦＥＴＱ８２のしきい値電圧ＶＴＨＮにクラ
ンプされる。一方、上記パルス信号φｏｌがロウレベル
に変化されると、ブースト容量Ｃ１の他方の電極の電位
は、回路の電源電圧Ｖｃｃ分だけ低下し、−（Ｖｃｃ−
Ｖ丁ＨＮ）となる。このため、基板バックバイアス電圧
ＶＢＢは、ブースト容量Ｃ１の他方の電極の電位よりも
ＭＯ３ＦＥＴ４１８３のしきい値電圧ＶＴｆ（Ｎ分だけ
高い電圧すなわち−（１＋／ｃｃ−２ｘＶＴＨＮ）とな
る。

前述のように、電圧発生回路ＶＧＩに設けられるブース
ト容量Ｃ１は、比較的大きな静電容量を持つように設計
される。したがって、上記のようなブースト容量Ｃ１の
チャージポンプ作用により基板バックバイアス電圧供給
点ｖａＢに伝達される電荷量は、比較的大きな値となる
。このため、電圧発生回路ＶＧＩは、比較的大きな電流
供給能力を持つものとなる。

一方、基板バックバイアス電圧発生回路Ｖ　Ｂｓ　Ｇの
電圧発生回路ＶＧ２に対応して設けられる発振回路０３
Ｃ２は、特に制限されないが、直列形態とされる３個の
単位回路００１〜ＯＵ３を含む。

これらの単位回路は、単位回路ＯＵＩに代表して示され
るように、それぞれ直列形態とされる３個のＣＭＯＳイ
ンバータ回路を基本構成とする。このうち、第１段目及
び第２段目のインバータ回路の出力端子とインバータ回
路を構成するＮチャンネルＭＯ３ＦＥＴ又はＰチャンネ
ルＭＯ３ＦＥＴのドレインとの間には、ダイオード形態
とされるレベル調整用のＮチャンネルＭＯ３ＦＥＴ又は
ＰチャンネルＭＯ３ＦＥＴがそれぞれ設けられる。

特に制限されないが、各単位回路の第１段目及び第３段
目のインバータ回路には、ＰチャンネルＭＯ３ＦＥＴＱ
１６及びＱ１７等を介して、回路の・電源電圧が供給さ
れる。これらのＭＯＳＦＥＴのゲートは共通結合され、
さらにＭＯ３ＦＥＴＱＩ４のゲートに結合される。ＭＯ
３ＦＥＴＱＩ　４は、そのゲート及びドレインが共通結
合されることで、ダイオード形態とされる。これにより
、ＭＯ３ＦＥＴＱ１４と上記ＭＯ３ＦＥＴＱ１６及びＱ
１７等は、電流ミラー形態とされる。同様に、各単位回
路の第２段目のインバータ回路には、ＮチャンネルＭＯ
３ＦＥＴＱ、７５を介して回路の接地電位が供給される
。これらのＭＯＳＦＥＴのゲートは共通結合され、さら
にＭＯ３ＦＥ’ｒＱ７３のゲートに結合される。ＭＯ３
ＦＥＴＱ７３は、そのゲート及びドレインが共通結合さ
れることで、ダイオード形態とされる。これにより、Ｍ
Ｏ３ＦＥＴＱ７３と上記ＭＯ３ＦＥＴＱ７５等は、電流
ミラー形態とされる。

上記ＭＯ３ＦＥＴＱＩ　４のソースは、回路の電源電圧
に結合され、そのドレインは、ＭＯ３ＦＥＴＱ７１及び
Ｑ１５を介して、上記ＭＯ３ＦＥＴＱ？３のドレインに
結合される。ＭＯ３ＦＥＴＱ７３のソースは、回路の接
地電位に結合される。

ＭＯ３ＦＥ’ｌ’Ｑ１４には、ＭＯ３ＦＥＴＱＩ　３が
並列形態に設けられ、ＭＯ３ＦＥ’ｌ’Ｑ７３には、Ｍ
Ｏ３ＦＥＴＱ７２が並列形態に設けられる。このうち、
ＭＯ３ＦＥ’ｌ’Ｑ１３のゲートは、上記ＭＯ３ＦＥＴ
Ｑ７１のゲートに共通結合され、上記反転タイミング信
号φｓｒが供給される。また、ＭＯ３ＦＥＴＱ７２のゲ
ートは、上記ＭＯ３ＦＥＴＱ１５のゲートに共通結合さ
れ、タイミング信号φｓｒが供給される。

単位回路ＯＵＩの出力端子は、特に制限されないが、Ｍ
Ｏ３ＦＥＴＱＩ　Ｂのゲートを介して、単位口２，１０
Ｕ２の入力ａＡ子に結合される。ＭＯ３ＦＥＴ０１Ｂの
ソースは回路の電源電圧に結合され、そのドレインは、
直列形態とされるＭＯ３ＦＥＴｕ？？及びＱ７８を介し
て、回路の接地電位に結合される。このうち、ＭＯ３Ｆ
ＥＴＱ７７のゲートは、単位回路ＯＵｌの出力端子すな
わち上記ＭＯ３ＦＥＴＱ１８のゲートに共通結合され、
さらにＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７６を介して回路の
接地電位に結合される。ＭＯ５ＦＥＴ０７Ｂは、そのゲ
ートが上記ＭＯ３ＦＥＴＱ７３のゲートに共通結合され
ることで、ＭＯ３ＦＥＴＱ？３と電流ミラー形態とされ
る。ＭＯ３ＦＩＦ、ＴＱ７６のゲートには、上記タイミ
ング信号φ３「が供給される。ＭＯ３ＦＥＴＱ１８及び
Ｑ７７の共通結合されたドレインの電位は、この発振回
路０３Ｃ２の出力信号すなわちパルス信号φｏ２として
、電圧発生回路■Ｇ２に供給される。

単位回路０（Ｊ２の出力信号は、単位回路ＯＵ３の入力
端子に供給されるとともに、特に制限されないが、この
発振回路０３Ｃ２のもう一つの出力信号すなわちパルス
信号φ０３として、電圧発生回路ＶＧ２に供給される。

単位回路ＯＵ２の出力端子と回路の接地電位との間には
、そのゲートに上記タイミング信号φ３ｒを受けるＭＯ
３ＦＥＴＱ７９が設けられる。

単位回路ＯＵ３の出力端子は、単位回路００１の入力端
子に帰還結合されるとともに、ＭＯ３ＦＥＴＱ？４を介
して回路の接地電位に結合される。

ＭＯ５ＦＥＴＱ７４のゲートには、上記タイミング信号
φｓｒが供給される。

これらのことから、発振回路０３Ｃ２を構成する単位回
路ＯＵＩ〜ＯＵ３は、上記タイミング信号φｓｒがロウ
レベルとされ反転タイミング信号φ３ｒがハイレベルと
されるとき、言い換えるとｂ２似スタティック型ＲＡＭ
がセルフリフレッシュモードでないとき、選択的に電流
ミラー形態とされる駆動ＭＯ３ＦＥＴを介して動作電流
が供給され、動作状態とされる。この動作状態において
、単位回路ＯＵＩ〜ＯＵ３は、１個のリングオシレータ
として機能し、所定の周波数を有し、かつその位相が重
ならない二つの出力信号すなわちパルス信号φ０２及び
φ０３を形成する。このとき、上記電流ミラー回路を介
して各単位回路に与えられる動作電流は、そのイ【へが
非常に小さくなるように設計される。

１（ｆｆｌスタティック型ＲＡＭがセルフリフレッシュ
モードとされ、タイミング信号φＳ「がハイレベルとさ
れるとき、単位回路ＯＵＩ〜ＯＵ３は、その動作が停止
される。このとき、各単位回路の入力端子及び出力端子
は、対応するＭＯ５ＦＥＴＱ７４．Ｑ７６及びＱ７９を
介して回路の接地電位に短絡される。

電圧発生回路ＶＧ２は、特に制限されないが、比較的小
さな静電容量を持つように設計されるブースト容量Ｃ２
を基本構成とする。ブースト容量Ｃ２の一方の電極は、
特に制激されないが、ＭＯ３ＦＥＴＱ８４を介して、Ｍ
Ｏ３ＦＥＴＱＩ　９及びＱ８０のドレインに共通結合さ
れる。ＭＯ３ＦＥＴＱ８４のゲートには、特に制限され
ないが、上記ＭＯ３ＦＥＴＱ８１と同様に、所定のクラ
ンプ回路を介して定電圧ＶＬが供給される。ＭＯ３ＦＥ
ＴＱ１９のソースは回路の電源電圧に結合され、そのゲ
ートには、発振回路０３Ｃ２から上記パルス信号φ０２
が供給される。ＭＯ５ＦＥＴＱ８０のソースは回路の接
地電位に結合され、そのゲートには、発振回路０３Ｃ２
から上記パルス信号φ０３が供給される。

ブースト容量Ｃ２の他方の電極と基板バックバイアス電
圧供給点Ｖ８Ｂとの間には、ダイオード形態とされるＭ
Ｏ３ＦＥＴＱ８６が設けられる。また、このブースト容
量Ｃ２の他方の電極と回路の接地電位との間には、同様
にダイオード形態とされるＭＯ３ＦＥＴＱ８５が設けら
れる。

これにより、電圧発生回路ＶＧ２は、上記電圧発生回路
ＶＧＩと同様に、ブースト容量Ｃ２のチャージポンプ作
用により、−（Ｖｃｃ　−２Ｘ　ＶＴＨＮ）なる基板バ
ックバイアス電圧ｖａｎを発止する。

このとき、ブースト容ＩＣ２の一方の電極には、ＭＯ３
ＦＥＴＱＩ　９を介してハイレベルが供給され、ＭＯ３
ＦＥＴＱ８０を介してロウレベルが供給される。前述の
ように、これらのＭＯ３ＦＥＴＱ１９及びＱ８０のゲー
トに供給されるパルス信号φ０２及びφ０３は、その位
相が重ならない程度に遅延される。その結果、ＭＯ３Ｆ
ＥＴＱＩ　９及びＱ８０による貫通電流が防止され、電
圧発生回路ＶＧ２の動作電流が削減される。また、前述
のように、ブースト容量Ｃ２は、比較的小さな静電容量
を持つように設計される。したがって、ブースト容量Ｃ
２のチャージポンプ作用により基板バックバイアス電圧
供給点ＶＢＢに伝達される電荷量は、比較的小さな値と
なる。このため、電圧発生回路ＶＧ２は、比較的小さな
電流供給能力を持つものとなる。

ここで、第１８図をもとに、この実施例の基板バックバ
イアス電圧発生回路Ｖ　ａｅ　Ｇの各部の動作状態を整
理してみよう。

まず、擬似スタティック型ＲＡＭがセルフリフレッシュ
モードでなくかつ非選択状態とされるとき、基板バック
バイアス電圧発生回路Ｖ　ｅａ　Ｇでは、第１８図の当
初の部分に示されるように、レベル検出回路ＬＶＭと比
較的小さな電流供給能力を有する電圧発生回路ＶＧ２が
動作状態とされる。そして、基板バックバイアス電圧ｖ
ｓｅの絶対値が小さくなると、レベル検出回路ＬＶＭの
出力信号すなわち内部制御（ｄ号ｖｂがハイレベルとさ
れ、比較的大きな電流供給能力を有する電圧発生回路■
Ｇｌが、電圧発生回路ＶＧ２とともに動作状態とされる
。

出力イネーブル信号ＯＥすなわちリフレッシュ制御信号
ＲＦＳ）ｉのロウレベル変化に先立ってチップイネーブ
ル信号ＧＥがロウレベルとされることによって、擬似ス
タティック型ＲＡＭが通常の動作モードで選択状態とさ
れると、基板バックバイアス電圧発生回路Ｖ　ａｓ　Ｇ
では、第１８図のサイクルＣｙ、１に示されるように、
反転タイミング信号φｅｅｌがロウレベルとされる時点
で、電圧発生・・回路ＶＧＩが強制的に動作状態とされ
、そのレベルにかかわらず基板バックバイアス電圧ＶＢ
Ｂの補給が行われる。

チンブイネーブル信号ＣＥがハイレベルとされた状態で
出力イネーブル信号ＯＥすなわちリフレッシュ制御信号
ＲＦＳＨが一時的にロウレベルとされることによって、
擬似スタティック型ＲＡＭがオートリフレッシュモード
で選択状態とされると、タイミング発生回路ＴＧのリフ
レッシュ系タイミング発生部ＴＲＦでは、第１８図のサ
イクルｃｙ、２に示されるように、反転内部タイミング
信号φａｒｓが一時的にロウレベルとされ、次いで上記
反転タイミング信号φｅｅｌがロウレベルとされる。こ
れにより、基板バックバイアス電圧発生回路Ｖ　ＢＢ　
Ｇでは、電圧発生回路ＶＧＩが強制的に動作状態とされ
、そのレベルにかかわらず基板バックバイアス電圧ＶＥ
ＩＢの補給が行われる。

チップイネーブル信号ＧＥがハイレベルとされた状態で
出力イネーブル信号ＯＥすなわちリフレッシュ制御信号
ＲＦＳＨが連続的にロウレベルとされると、タイミング
発生回路ＴＧのリフレッシュ系タイミング発生部ＴＲＦ
では、第１８図のサイクルｃｙ、３に示されるように、
まず反転内部タイミング信号φａｒｓが一時的にロウレ
ベルとされ、オートリフレッシュモードによる１回のリ
フレッシュ動作が実行される。これにより、電圧発生回
路ＶＧＩが強制的に動作状態とされ、そのレベルにかか
わらず基板バックバイアス電圧ＶＢＢの補給が行われる
。さらに、出力イネーブル信号ＯＥがロウレベルとされ
てから所定の時間が経過し、反転タイミング信号φＣβ
が一時的にロウレベルとされると、タイミング発生回路
ＴＯのリフレッシュ系タイミング発生部ＴＲＦでは、第
１８図のサイクルｃｙ、４に示されるように、タイミン
グ信号φｓｒがハイレベルとされ、擬似スタティック型
ＲＡＭのセルフリフレッシュモードが判定される。この
ため、タイミング信号φｓｒのハイレベルを受けて、ま
ずレベル検出回路ＬＶＭ及び電圧発生回路ＶＧ２の動作
が停止され、また反転内部タイミング信号φｓｒｓが一
時的にロウレベルとされる。これにより、反転タイミン
グ信号φｃａｌがロウレベルとされ、セルフリフレッシ
ュモードによる第１回目のリフレッシュ動作が開始され
る。！ｉバックバイアス電圧発生回路ｖ聞Ｇでは、反転
タイミング信号φｅｅｌのロウレベルを受けて電圧発生
回路ＶＧＩが強制的に動作状態とされ、リフレッシュ動
作に必要な基板バックバイアス電圧ＶＢＢの補給が行わ
れる。

以下、リフレッシュアドレスカウンタＲＦＣのリフレッ
シュタイマー回路ＲＴＭからタイミング信号φｔｃｆが
周期的に供給されると、タイミング発生回路ＴＧのリフ
レッシュ系タイミング発生部ＴＲＦでは、第１８図のサ
イクルｃｙ、ｓに示されるように、反転内部タイミング
信号φｓｒｃが一時的にロウレベルとされる。これによ
り、反転タイミング信号φｃａｌがロウレベルとされ、
セルフリフレッシュモードによるリフレッシュ動作が繰
り返される。このとき、基板バックバイアス電圧発生回
路Ｖ　ｅａ　Ｇでは、反転タイミング信号７ｃａｌのロ
ウレベルを受けて、その都度電圧発生回路ＶＧＩが強制
的に動作状態とされ、リフレッシュ動作に必要な基板バ
ックバイアス電圧ＶＢｆｌの補給が行われる。

つまり、擬似スタティック型ＲＡＭが、例えばバッテリ
バンクアンプ等を行うためにセルフリフレッシュモード
とされる場合、擬似スタティック型ＲＡＭは、通常の動
作モードでアクセスされる可能性がない、このため、こ
の実施例の基板バックバイアス電圧発生回路ＶＢＢＧで
は、セルフリフレッシュモードが識別されタイミング信
号φｓｒがハイレベルとされる時点で、レベル検出用の
貫通電流を必要とするレベル検出回路ＬＶＭと、比較的
小さな電流供給能力を有しリーク等による基板バックバ
イアス電圧ＶＢＩ３の補給を行う電圧発生回路ＶＧ２の
動作を停止する。また、セルフリフレッシュモードとさ
れる間、周期的にリフレッシュ動作が実行されるのにあ
わせて、比較的大きな電流供給能力を有する電圧発生回
路ＶＧ２を強制的に動作状態とし、リフレッシュ動作に
要する基板バックバイアス電圧ｖ８ａの補給を行う、そ
の結果、セルフリフレッシュモードにおける擬似スタテ
ィック型ＲＡＭの消費電流が著しく削減され、より電流
供給能力の小さな電池等によるパンテリバックアップが
可能となる。

最後に、第１９図に示される半導体基板面の配置図をも
とに、この実施例の擬似スタティック型ＲＡＭのレイア
ウトに関するいくつかの特徴について説明する。なお、
第１９図において、半導体基板は、紙面の都合から、横
向きに図示されるため、以下の説明では、同図の左側を
半導体基板面の上側と称している。

前述のように、擬似スタティック型ＲＡＭは、８個のメ
モリアレイＭＡＲＹＯＬ〜ＭＡＲＹ３Ｌ及びＭＡＲＹＯ
Ｒ〜ＭＡＲＹ３Ｒを備え、これらのメモリアレイに対応
して設けられるＸアドレスデコーダＸＤＯＬ−ＸＤ３Ｌ
及びＸＤＯＲ−ＸＤ３Ｒと、センスアンプ５ＡＯＬ−３
Ａ３Ｌ及び５ＡＯＲ−３Ａ３Ｒならびにカラムスイッチ
Ｃ５Ｏ（、−Ｃ３３Ｌ及びＣ５ＯＲ〜Ｃ３３Ｒを備える
。

擬似スタティック型ＲＡＭは、さらに、４個のＹアドレ
スデコーダＹＤＯ〜ＹＤ３ならびにメインアンプＭＡＯ
〜ＭＡ３を備え、その他の共通的な周辺回路を備える。

第１９図において、半導体基板面の中央部には、Ｘアド
レスデコーダＸＤＯＬ〜ＸＤ３Ｌ及びＸＤＯＲ−ＸＤ３
Ｒ等（周辺回路の一部）が配置され、その上下に、対応
するメモリアレイＭＡＲＹＯＬ〜ＭＡＲＹ３Ｌ及びＭＡ
ＲＹＯＲ−ＭＡＲＹ３Ｒが、ワード線を上下方向に延長
する形で配置される。また、図示されないが、Ｙアドレ
スデコーダＹＤＯ〜ＹＤ３に近接して、対応するセンス
アンプ５ＡＯＬ〜ＭＡ３Ｌ及び５ＡＯＲ−３Ａ３Ｒなら
びにカラムスイッチＣ３ＯＬ〜Ｃ３３Ｌ及びＣＳ０Ｒ−
Ｃ５３Ｒがそれぞれ配置される。

半導体基板面の上部には、特に制限されないが、メモリ
アレイ及びＹアドレスデコーダ等に近接して、プリＹア
ドレスデコーダＰＹＤ、ＹアドレスバッファＹＡＢ及び
Ｙアドレス冗長制御回路ＹＲＡＣが配置される。また、
半導体基板面の下部には、特に制限されないが、メモリ
アレイ及びＹアドレスデコーダ等に近接して、メインア
ンプＭＡＯ〜ＭＡ３ならびにデータ入力バッファＤＩＢ
等が配置される。

半導体基板面の各側辺には、半導体基板面の各隅に近接
する位置ならびに左部及び右部側辺の中央部に近接する
位置を避けるように、ボンディングパッドが配置される
。すなわち、半導体基板面の上部側辺には、Ｙアドレス
信号ＡＹ３．ＡＹ５及びＡＹ？ならびにＡＹ４及びＡＹ
６に対応する５個のパッドが、回路の電源電圧を供給す
る電源バッドＶｃｃｌ及びＶｃｃ２をはさむように配置
され、下部側辺には、データ入出力端子Ｄ１及びＤ２な
らびにＤ３〜Ｄ５に対応する５個のパッドが、回路の接
地電位を供給する電源バッドＶｓｓｌ及びＶｓｓ２をは
さむように配置される。また、半導体基板面の土庄部側
辺には、Ｘアドレス信号ＡＸ４〜ＡＸ７ならびにＹアド
レス信号ＡＹＩに対応する５個のパッドが配置され、下
皮部側辺には、データ入出力端子ＤＯならびにＸアドレ
ス信号ＡＸＯ〜ＡＸ３に対応する５個のバンドが配置さ
れる。

さらに、半導体基板面の上古部側辺には、Ｙアドレス信
号ＡＹＯとＸアドレス信号ＡＸ９及びＡＸ８ならびにＹ
アドレス信号ＡＹ２に対応する４個のパッドと、ライト
イネーブル信号ＷＥに対応するパッドならびに所定の試
験時に基板バックバイアス電圧■８Ｂを供給するための
試験バッドＶＢＢとが配置され、下布部側辺には、デー
タ入出力端子Ｄ６．Ｄ７とチップイネーブル信号ＧＥ及
びＸアドレス信号ＡＸＩＯならびに出カイネーブル信号
τ丁すなわちリフレッシュ制御信号ＲＦＳＨに対応する
５個のパッドが配置される。

各パッドは、それぞれがボンディング処理を施すための
露出部を持つ、また、各パッドは、パッケージ側に設け
られるインナーリードＩＬとボンディングワイヤを介し
て結合され、これらのインナーリードＩＬは、第１９図
に点線で例示されるように、充分なたわみを持たせて配
置し、所定の機械的強度を与える必要がある。このため
、この実施例の擬似スタティック型ＲＡＭでは、前述の
ように、まず、パッドを半導体基板面の各隅に近接する
位置を避けて配置することで、特にプラスチックパッケ
ージが用いられる場合に、熱膨張率の差を原因とするい
わゆるレジンストレスによりバッドあるいはその周辺が
破損されるのを防止している。また、バンドを、インナ
ーリードに充分なたわみが持たせられない半導体基板面
の左部及び右部側辺に近接する位置を避けて配置するこ
とで、すべてのインナーリードに所定の機械的強度を与
え得るようにし、またポンディングワイヤがいたずらに
長くなるのを防止している。

ところで、上記バンドが配置されない半導体基板面の各
隅に近接する位置ならびに左部及び右部側辺の中央部に
近接する位置には、通常の回路ブロックがそれぞれ配置
される。すなわち、第１９図に示されるように、半導体
基板面の左上隅に近接する位置には、特に制限されない
が、基板バックバイアス電圧発止回路Ｖ　ＢＢ　Ｇ及び
ワード線選択タイミング信号発生回路φｘＧが配置され
、右上隅に近接する位置には、タイミング発生回路ＴＧ
の一部が配置される。また、半導体基板面の右下隅に近
接する位置には、タイミング発生回路ＴＧの他の一部が
配置される。さらに、半導体基板面の左部側辺の中央部
に近接する位置には、ＸアドレスバンファＸＡＢ及びブ
リＸアドレスデコーダＰＸＤ等（周辺回路の他の一部）
が配置され、右部側辺の中央部に近接する位置には、リ
フレッシュアドレスカウンタＲＦＣ等（周辺回路の他の
一部）が配置される。

このように、バッドが配置されない半導体基板面の各隅
に近接する位置ならびに左部及び右部側辺の中央部に近
接する位置に、いわゆるレジンストレスの影響を受けず
またインナーリードに関係のない通常の回路ブロックを
配置することで、擬似スタティック型ＲＡＭのレイアウ
トに関する問題を排除しつつ、そのレイアウト効率の低
下を補うことができるものである。

この実施例の擬似スタティック型ＲＡＭは、さらにレイ
アウトに関するもう一つの特徴を持つ。

すなわち、この実施例の擬似スタティック型ＲＡＭでは
、第１９図に示されるように、各起動制御信号やアドレ
ス信号を入力するためのバッドならびに、データ入出力
端子が、半導体基板面の各側辺に分散して配置される。

このため、例えば、比較的近接して配置されるＸアドレ
ス信号ＡＸＯ−Ａｘ３及びＡＸ４〜ＡＸ７ならびにＹア
ドレス信号ＡＹＯ−ＡＹ７については、対応するＸアド
レスバッファＸＡＢ及びＹアドレスバッファＹ　Ａ　Ｂ
　、ｌり（これらのバンドに近接してまとめて配置され
るが、比較的距離をおいて配置されるＸアドレス信号Ａ
Ｘ８〜ＡＸＩＯやチップイネーブル信号ＣＥ、ライトイ
ネーブル信号ＷＥ及び出力イネーブル信号ＯＢすなわち
リフレッシュ制御信号ＲＦＳ）Ｉについては、各バンド
に隣接又は近接して対応する入力バッファＸＡＢならび
にττＢ、　Ｗ″￥Ｂ及び６ＥＢがそれぞれ配置される
。また、データ入出力端子ＤＯ〜Ｄ７に対応するデータ
入力バッファＤＩＢは、半導体基板面の下部側辺に近接
してまとめて配置されるが、データ入出力端子ＤＯ〜Ｄ
７に対応するデータ出力バッファＤＯＢについては、デ
ータ入出力端子ＤＯ〜Ｄ７に隣接してそれぞれ配置され
る。その結果、各入力信号の伝達遅延時間が短縮される
とともに、データ出力バッファＤＯＢが一斉に動作状態
にされることによる電源ノイズのＷ６Ｖｌが抑制される
。

以上の本実施例に示されるように、この発明を擬似スタ
ティック型ＲＡＭ等の半導体記憶装置に通用することで
、次のような作用効果を得ることができる。すなわち、 （１）指定されるワード線が択一的に選択状態とされる
ことにより選択的に動作状態とされる複数のメモリアレ
イを具備する擬似スタティック型ＲＡＭ等において、セ
ルフリフレッシュモードにおいて同時に動作状態とされ
るメモリアレイの数すなわちワード線の同時選択数を、
通常の動作モード及びオートリフレッシュモードの整数
倍とし、相応してセルフリフレッシュモードにおけるリ
フレッシュ周期を拡大することで、ワード線の同時選択
数を最適化し、擬似スタティック型ＲＡＭ等のセルフリ
フレッシュモードにおける平均ｊ１４費電力を大幅に削
減できる。

（２）上記（１）項において、各メモリアレイに対応し
て設けられる複数のセンスアンプに、それぞれ複数の駆
動ＭＯ３ＦＥＴを設け、これらの駆動ＭＯ３ＦＥＴを、
通常の書き込み及び読み出しモードならびにオートリフ
レッシュモードにおいてそれぞれ所定の時間をおいて順
次オン状態とし、かつセルフリフレッシュモードにおい
てその一部を部分的にオン状態とすることで、多数のメ
モリアレイすなわちセンスアンプが同時に動作状態とさ
れるセルフリフレッシュモードにおける動作電流のピー
ク値を削減できる。

（３）上記（２）項において、セルフリフレッシュモー
ドにおいて部分的にオン状態とされる駆動ＭＯ３ＦＥＴ
を、さらにセンスアンプごとに順次遅延してオン状態と
することで、多数のメモリアレイすなわちセンスアンプ
が同時に動作状態とされるセルフリフレッシュモードに
おける動作電流のピーク値をさらに削減できる。

（４）上記（２）項及び（３）項により、擬似スタティ
ック型ＲＡＭ等のセルフリフレッシュモードにおける電
源ノイズを削減できる。

（５）上記（１）項において、各センスアンプを構成す
る単位増幅回路と回路の電源電圧との間に設けられるＰ
チャンネル型の駆動ＭＯ３ＦＥＴの数を、上記単位増幅
回路と回路の接地電位との間に設けられるＮチャンネル
型の駆動ＭＯ３ＦＥＴに比較して多くすることで、セン
スアンプの立ち上がりを平均的に高速化し、擬似スタテ
ィック型ＲＡＭを高速化できる。

く６）上記（１）項において、セルフリフレッシュモー
ドにおけるワード線の同時選択数を、通常の書き込み及
び読み出しモードあるいはオートリフレッシュモードの
２のべき乗倍とし、リフレッシュアドレスカウンタの下
位ビットを、セルフリフレッシュモードにおいて部分的
に無効とすることで、リフレッシュアドレスカウンタの
歩道動作を、動作モードによってワード線の同時選択数
が異なる上記選択方式に適合できる。

（７）上記（６）項において、セルフリフレッシュモー
ドが識別される当初において１回のりフレッシェ動作を
実行することで、オートリフレッシュモードが所定の選
択期間をもって繰り返されあるいはオートリフレッシュ
モードとセルフリフレッシュモードが所定の時間をおい
て繰り返されるとき、リフレッシュアドレスカウンタが
歩進されないという問題を解消できる。

（８）上記（１）項において、擬似スタティック型ＲＡ
Ｍの基板バックバイアス電圧発生回路を、セルフリフレ
ッシュモードにおいて選択的にその動作が停止されるレ
ベル検出回路と、比較的大きな電流供給能力を持つよう
に設計され上記レベル検出回路の出力信号が有効とされ
るときあるいはセルフリフレッシュモードによるリフレ
ッシュ動作が実行されるとき選択的に動作状態とされる
第１の電圧発生回路と、比較的小さな電流供給能力を持
つように設計されセルフリフレッシュモードにおいてそ
の動作が選択的に停止される第２の電圧発生回路とによ
り構成することで、擬似スタティック型ＲＡＭのセルフ
リフレ７シエモードにおける消費電流をさらに削減でき
る。

（９）上記（１）項において、選択状態とされるワード
線を回路の電源電圧より高いブーストレベルにするため
のワード線選択タイミング信号を伝達する信号線と回路
の接地電位との間に、セルフリフレッシュモードにおい
て追加して選択状態とされるワード線の寄生容量に相当
する静電容量を持つように設計され、かつ通常の書き込
み又は読み出しモードあるいはオートリフレッシュモー
ドにおいて選択的に結合されるダミー容量を設けること
で、ワード線の同時選択数が変化されることにともなう
ワード線選択タイミング信号のブーストレベルの変化を
抑制できる。

（１０）ボンディングパッドを、半導体基板面の各隅に
近接する位置を避けて配置することで、特にプラスチッ
クパッケージを用いる場合に、熱膨張率の差を原因とす
るいわゆるレジンストレスによって、露出部を有するバ
ンド又はその周辺部が破損されるのを防止できる。

（１１）上記（１０）項において、バッドが配置されな
い半導体基板面の各隅に近接する位置に、通常の回路ブ
ロックを配置することで、擬似スタティック型ＲＡＭ等
のレイアウト効率の低下を補うことができる。

（１２）ボンディングパッドを、半導体基板面の各側辺
の中央に近接する位置を避けて配置することで、パッケ
ージのすべてのインナーリードを、充分なたわみを持た
せつつ配置できるため、各インナーリードに所定の機械
的強度を与え、ボンディングワイヤの長さを短縮するこ
とができる。

（１３〉上記（１２）項において、パッドが配置されな
い半導体基板面の各側辺の中央に近接する位置に、通常
の回路ブロックを配置することで、擬似スタティック型
ＲＡＭ等のレイアウト効率の低下を補うことができる。

（１４）半導体基板面の側辺に分散配置されるボンディ
ングパッドに隣接又は近接して、対応する入力バッファ
及び出力バッファを配置することで、各入力又は出力信
号の伝達遅延時間を短縮し、また複数の出力バッファが
同時に動作状態とされることにともなう電源ノイズを抑
制できる。

（１５）上記（１）項ないしく１５）項により、擬似ス
タティック型ＲＡＭ等の動作ならびに製品品質を安定化
しつつ、そのセルフリフレッシュモードの低消費電力化
を図り、さらに小さな電流供給能力を有する電池等によ
るバフテリバックアップを可能にできる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に固定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図及び第
２図において、各動作モードにおけるワード線の同時選
択数すなわち同時に動作状態とされるメモリアレイの数
は、任意に設定できるし、その選択方法も任意である。

第５図において、メモリアレイならびにメモリマントの
数は任意に設定できるし、同時に入出力される記憶デー
タのビット数すなわち擬似スタティック型ＲＡＭ等のビ
ット構成も任意である。リフレッシュ制御信号ＲＦＳＨ
は、出力イネーブル信号ＯＥとは別途に独立して設けて
もよい、また、擬似スタティック型ＲＡＭは、オートリ
フレッシュ及びセルフリフレッシュモード以外のリフレ
ッシュモードを有することもよい、Ｘアドレス信号なら
びにＹアドレス信号は、同一の外部端子を介して時分割
的に入力してもよい、第６図ないし第９図において、タ
イミング発生回路ＴＧの各部の具体的な回路構成や各タ
イミング信号等の論理条件等は、この実施例による制約
を受けない、第１１図において、センスアンプの単位増
幅回路と回路の電源電圧又は接地電位との間に設けられ
る駆動ＭＯ５ＦＥＴの数は、任意に設定できる。また、
これらの駆動ＭＯ３ＦＥＴの動作タイミングは、種々の
組み合わせが考えられる。第１２図において、ダミー容
１Ｃｄならびにこれを選択的に結合するためのＭＯＳＦ
ＥＴ等は、例えばワード線選択タイミング信号線φｘＯ
〜φｘ３と回路の接地電位との間に分散して設けてもよ
いし、それぞれを複数個に分割して設けてもよい、また
、ワード線選択タイミング信号φｘＯ〜φｘ３のブース
トレベルの具体的な値は、この実施例によって制限され
ない、ワード線選択タイミング信号発生回路及び各Ｘア
ドレスデコーダに設けられるデコード用のナントゲート
回路は、等価的な他の論理ゲート回路に置き換えること
ができる。第１５図において、リフレッシュアドレスカ
ウンタＲＦＣの単位カウンタ回路ＵＲＣＯ及びＵＲＣＩ
の出力信号は、セルフリフレッシュモードにおいて選択
的に無効とされることを条件に、特に論理′０′に固定
される必要はない、第１７図において、レベル検出回路
ＬＶＭは、電圧発注回路ＶＧＩが強制的に動作状態とさ
れる場合、その動作を停止してもよい、また、発振回路
０３Ｃ２及び電圧発生回路ＶＧ２は、発振回路０３ＣＩ
及び電圧発生回路ＶＧｌとそれぞれ同様な回路構成とし
てもよい。基板バックバイアス電圧ＶＢＢの具体的なレ
ベルは、任意に選定できる。第１９図において、半導体
基板面における各回路ブロック及びボンディングパッド
等の配置位置ならびにその組み合わせは、この実施例に
よる制約を受けない、また、入カバ。

ファ及び出力バッファ等は、すべて対応するバッドに隣
接又は近接して配置してもよい、さらに、第５図に示さ
れる擬似スタティック型ＲＡＭのブロック構成や各回路
ブロックの具体的な回路構成ならびに各タイミング信号
やアドレス信号の組み合わせ等、種々の実施形態を採り
うる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である擬似スタティック型
ＲＡ　Ｍに通用した場合について説明したが、それに限
定されるものではなく、例えば、セルフリフレッシュモ
ードを有する通常のグイナミンク型ＲＡＭやマルチボー
トＲＡＭ等にも通用できる０本発明のうち、ワード線の
同時選択数すなわち同時に動作状態とされるメモリアレ
イの数に関する発明については、少なくともセルフリフ
レッシュモードを有する半導体記憶装置に、また、ダミ
ー容量に関する発明については、少なくとも動作モード
によってワード線の同時選択数が異なる各種の半導体記
憶装置に、またバンド及びその周辺部のレイアウトに関
する発明については、ワード線の同時選択数あるいはセ
ルフリフレッシュモードに関係なく各種の半導体集積回
路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、擬似スタティック型ＲＡＭ等のセルフリ
フレッシュモードにおけるワード線の同時選択数を、通
常の動作モード及びオートリフレッシュモードの整数倍
とし、相応してセルフリフレッシュモードにおけるリフ
レッシュ周期を整数倍とする。このとき、各センスアン
プに対応して設けられる複数の駆動ＭＯ３ＦＥＴを部分
的にオン状態とし、さらに部分的にオン状態とされる駆
動ＭＯＳＦＥＴを所定の時間をおいて順次オン状態とす
る。また、ワード線選択タイミング信号を伝達する信号
線と回路の接地電位との間に、セルフリフレッシュモー
ドにおいて選択的に結合されるダミー容量を設けるとと
もに、セルフリフレッシュモードが識別される当初にお
いて１回のリフレッシュ動作を実行する。そして、擬似
スタティック型ＲＡＭ等に内蔵される基板バックバイア
ス電圧発生回路を、セルフリフレッシュモードにおいて
選択的にその動作が停止されるレベル検出回路と、比較
的大きな電流供給能力を有し通常の動作モード及びオー
トリフレッシュモードにおいて上記レベル検出回路の出
力信号が有効とされるときあるいはセルフリフレッシュ
モードにおいてリフレッシュ動作が実行されるとき選択
的に選択的に動作状態とされる第１の電圧発生回路と、
比較的小さな電流供給能力を有しセルフリフレッシュモ
ードにおいて選択的にその動作が停止される第２の電圧
発生回路とにより構成する。

これにより、擬似スタティック型ＲＡＭのセルフリフレ
ッシュモードにおけるワード線の同時選択数を液通化し
、その平均消費電力を大幅に削減できる。また、ワード
線の同時選択数の最適化にともなう動作電流のピーク値
を抑え、ワード線の同時選択数が変化されることによる
ワード線のブーストレベルの変化を抑制できるとともに
、リフレッシュアドレスカウンタの誤動作を防止し、セ
ルフリフレッシュモードにおける基板バックバイアス電
圧発生回路の動作電流を削減できる。その結果、擬似ス
タティック型ＲＡＭ等の動作を安定化しつつ、その低消
費電力化を推進できる。

【図面の簡単な説明】

第１図及び第２図は、この発明が通用された擬似スタテ
ィック型ＲＡＭの選択状態を説明するための概念図、 第３図及び第４図は、この発明が適用された擬似スタテ
ィック型ＲＡＭの平均動作電流を説明するためのｊ６Ａ
念図、 第５図は、この発明が通用された擬似スタティック型Ｒ
ＡＭの一実施例を示すブロック図、第６図ないし第９図
は、第５図の擬似スタティック型ＲＡＭのタイミング発
生回路の一実施例を示す部分的な回路図、 第１０図は、第６図ないし第９図のタイミング発生回路
の一例を示すタイミング図、 第１１図は、第５図の擬似スタティック型ＲＡＭのメモ
リアレイ及びセンスアンプならびにカラムスイ７チの一
実施例を示す部分的な回路図、第１２図は、第５図の擬
似スタティック型ＲＡＭのブリＸアドレスデコーダ及び
Ｘアドレスデコーダの一実施例を示す部分的な回路図、
第１３図及び第１４図は、第１２図のプリＸアドレスデ
コーダ及びＸアドレスデコーダの選択状態を説明するた
めの概念図、 第１５図は、第５図の擬似スタティック型ＲＡＭのリフ
レッシュアドレスカウンタの一実施例を示す部分的な回
路図、 ＄１６図は、第１５図のリフレッシュアドレスカウンタ
の一例を示すタイミング図、 第１７図は、第５図の擬似スタティック型ＲＡＭの基板
バックバイアス電圧発生回路の一実施例を示す部分的な
回路図、 第１８図は、第１７図の基板バックバイアス電圧発生回
路の一例を示すタイミング図、第１９図は、第５図の擬
似スタティック型ＲＡＭの一実施例を示す配置図である
。 ＭＡＴＯ〜ＭＡＴ３・・・メモリマント、ＭＡＲＹＯＬ
−ＭＡＲＹ３Ｌ、　　ＭＡＲＹＯＲ−ＭＡＲＹ３Ｒ・・
・メモリアレイ、５ＡＯＬ−３Ａ３Ｌ。 ５ＡＯＲ−３Ａ３Ｒ・・・センスアンプ、Ｃ３ＯＬ−Ｃ
３３Ｌ、Ｃ３ＯＲ〜Ｃ３３Ｒ・・・カラムスイッチ、Ｘ
ＤＯＬ−ＸＤ３Ｌ、ＸＤＯＲＡ−ＸＤ３Ｒ・・・Ｘアド
レスデコーダ、ＰＸＤ・・・プＩＪ　Ｘアドレスデコー
ダ、φｘＧ・・・ワード線選択タイミング信号発生回路
、ＸＡＢ・・・Ｘアドレスバッファ、ＲＦＣ・・・リフ
レッシュアドレスカウンタ、ＹＤＯ〜ＹＤ３・・・Ｙア
ドレスデコーダ、ＰＹＤ・・・ブリＸアドレスデコーダ
、ＹＡＢ・・・Ｙアドレスバッファ、ＭＡＯ〜ＭＡ３・
・・メインアンプ、ＤＩＢ・・・データ入力バッファ、
ＤＯＢ・・・データ出力バッファ、ＴＧ・・・タイミン
グ発生回路、Ｖ　ａｓ　Ｇ・・・基板バックバイアス電
圧発生回路。 ＴＣＥ・・・チップイネーブル系タイミング発生部、Ｔ
ＲＦ・・・リフレッシュ系タイミング発住部、ＡＳＬ・
・・アレイ選択部、ＳＡＣセンスアンプ制御部。 ＵＰＣＯ〜ＵＰＣ３・・・単位プリチャージ回路、ＵＳ
ＡＯ〜ＵＳＡ３・・・センスアンプ単位増幅回路。 ＢＳＧ・・・ブーストＣ８号発生回路、ＵＸＧＯ〜ＵＸ
Ｇ３・・・単位選択回路、ｃｂ・・・ブースト容量、Ｃ
ｗ・・・ワード線寄生容量、Ｃｄ・・・ダミー容量。 ＵＲＣＯ〜ＵＲＣＩＯ・・・単位カウンタ回路、ＭＬ・
・・マスターランチ、ＳＬ・・・スレーブランチ、ＣＮ
ｌ−ＣＮ２・・・クロンクドインバータ回路。 ＬＶＭ・−−１ｚベベル出回路、０３ＣＩ、０３Ｃ２・
・・発振回路、ＶＧＩ、ＶＯ２・・・電圧発生回路、Ｏ
ＵＩ〜ＯＵ３・・・発振回路０ＳＣ２の単位回路、Ｃ１
，Ｃ２・・・ブースト容量。 ＹＲＡＣ・・・Ｙアドレス冗長制御回路。 Ｑｌ−Ｑｌ９・・・ＰチャンネルＭＯ５ＦＥＴ。 Ｑ３１〜Ｑ８８・・・ＮチャンネルＭＯＳＦＥＴ。 ＮＡＧＩ〜ＮＡＧ４２・・・ナントゲート回路、Ｎ０Ｇ
Ｉ−ＮＯＧ９・・・ノアゲート回路、Ｎｌ。 Ｎ２・・・インバータ回路、ＬＴＩ〜ＬＴ６・・・ラン
チ、ＤＬ・・・遅延回路。

Claims (1)

1. 【特許請求の範囲】 １、指定されるワード線が択一的に選択状態とされるこ
   とによって選択的に動作状態とされる複数のメモリアレ
   イと、リフレッシュ動作を実行すべきアドレスを順次指
   定するリフレッシュアドレスカウンタとを具備し、かつ
   、通常の書き込み及び読み出しモードに加えて、上記リ
   フレッシュアドレスカウンタを単発的に更新し対応する
   アドレスに関するリフレッシュ動作を実行するオートリ
   フレッシュモードと、上記リフレッシュアドレスカウン
   タを自律的に更新し対応する複数のアドレスに関するリ
   フレッシュ動作を順次断続的に実行するセルフリフレッ
   シュモードとを有するものであって、上記セルフリフレ
   ッシュモードにおいて同時に動作状態とされる上記メモ
   リアレイの数が、上記通常の書き込み及び読み出しモー
   ドならびにオートリフレッシュモードにおいて同時に動
   作状態とされる上記メモリアレイの数に比較して多くさ
   れることを特徴とする半導体記憶装置。 ２、上記半導体記憶装置は、さらに、上記メモリアレイ
   に対応して設けられる複数のセンスアンプを具備するも
   のであり、上記センスアンプのそれぞれは、対応する上
   記メモリアレイのデータ線に対応して設けられる複数の
   単位増幅回路と、第１の共通ソース線を介して上記単位
   増幅回路に第１の電源電圧を供給する複数の第１の駆動
   ＭＩＳＦＥＴと、第２の共通ソース線を介して上記単位
   増幅回路に第２の電源電圧を供給する複数の第２の駆動
   ＭＩＳＦＥＴとを含むものであって、上記第１及び第２
   の駆動ＭＩＳＦＥＴは、上記通常の書き込み及び読み出
   しモードならびにオートリフレッシュモードにおいてそ
   れぞれ所定の時間をおいて順次オン状態とされ、上記セ
   ルフリフレッシュモードにおいてその一部がそれぞれ部
   分的にオン状態とされるものであることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。 ３、上記セルフリフレッシュモードにおいて部分的にオ
   ン状態とされる上記第１及び第２の駆動ＭＩＳＦＥＴは
   、上記センスアンプあたりそれぞれ１個であって、かつ
   、それぞれ所定の時間をおいて順次オン状態とされるも
   のであることを特徴とする特許請求の範囲第２項記載の
   半導体記憶装置。 ４、上記センスアンプに対応して設けられる上記第１の
   駆動ＭＩＳＦＥＴの数は、対応して設けられる上記第２
   の駆動ＭＩＳＦＥＴの数に比較して多くされるものであ
   ることを特徴とする特許請求の範囲第２項又は第３項記
   載の半導体記憶装置。 ５、上記リフレッシュアドレスカウンタは、上記オート
   リフレッシュモードにおいてその全ビットが有効とされ
   、上記セルフリフレッシュモードにおいてその一部のビ
   ットが部分的に無効とされるものであることを特徴とす
   る特許請求の範囲第１項、第２項、第３項又は第４項記
   載の半導体記憶装置。 ６、上記半導体記憶装置は、上記セルフリフレッシュモ
   ードが識別される当初において１回のリフレッシュ動作
   を実行し、その後所定の間隔をおいて周期的にリフレッ
   シュ動作を実行するものであって、かつ、上記セルフリ
   フレッシュモードにおいて周期的にリフレッシュ動作を
   起動しまた上記リフレッシュアドレスカウンタを更新す
   るためのセルフリフレッシュタイマー回路を含むもので
   あることを特徴とする特許請求の範囲第５項記載の半導
   体記憶装置。 ７、上記半導体記憶装置は、さらに、基板バックバイア
   ス電圧をモニタし上記セルフリフレッシュモードにおい
   てその動作が選択的に停止されるレベル検出回路と、上
   記レベル検出回路の出力信号が有効とされるときあるい
   は上記セルフリフレッシュモードにおいてリフレッシュ
   動作が実行されるとき選択的に動作状態とされ上記基板
   バックバイアス電圧を形成する第１の電圧発生回路と、
   上記基板バックバイアス電圧を形成し上記セルフリフレ
   ッシュモードにおいてその動作が選択的に停止される第
   ２の電圧発生回路とを含む基板バックバイアス電圧発生
   回路を具備するものであることを特徴とする特許請求の
   範囲第１項、第２項、第３項、第４項、第５項又は第６
   項記載の半導体記憶装置。 ８、上記第１の電圧発生回路は、上記第２の電圧発生回
   路に比較してその電流供給能力が大きくされることを特
   徴とする特許請求の範囲第７項記載の半導体記憶装置。 ９、上記半導体記憶装置は、擬似スタティック型ＲＡＭ
   であることを特徴とする特許請求の範囲第１項、第２項
   、第３項、第４項、第５項、第６項、第７項又は第８項
   記載の半導体記憶装置。 １０、指定されるワード線が択一的に選択状態とされる
   ことによって選択的に動作状態とされかつ第１の動作モ
   ードにおいて所定数ずつ同時に動作状態とされ第２の動
   作モードにおいて上記所定数より多い他の所定数ずつ同
   時に動作状態とされる複数のメモリアレイと、所定のブ
   ースト容量を含み回路の電源電圧より高い所定のブース
   トレベルとされるワード線選択タイミング信号を形成す
   る信号発生回路と、上記メモリアレイに対応して設けら
   れ対応する上記メモリアレイの指定されるワード線に上
   記ワード線選択タイミング信号を択一的に伝達する複数
   のＸアドレスデコーダとを具備するものであって、上記
   複数のＸアドレスデコーダに上記ワード線選択タイミン
   グ信号を伝達するための信号線と回路の接地電位との間
   に、上記第１の動作モードにおいて選択的に結合される
   ダミー容量が設けられることを特徴とする半導体記憶装
   置。 １１、上記ダミー容量は、上記第１の動作モードにおい
   て同時に選択状態とされるワード線の寄生容量値と、上
   記第２の動作モードにおいて同時に選択状態とされるワ
   ード線の寄生容量値との差に相当する静電容量値を有す
   るものであることを特徴とする特許請求の範囲第１０項
   記載の半導体記憶装置。 １２、上記第１の動作モードは、通常の書き込み又は読
   み出しモードあるいはオートリフレッシュモードであっ
   て、上記第２の動作モードは、セルフリフレッシュモー
   ドであることを特徴とする特許請求の範囲第１０項又は
   第１１項記載の半導体記憶装置。 １３、上記半導体記憶装置は、擬似スタティック型ＲＡ
   Ｍであることを特徴とする特許請求の範囲第１０項、第
   １１項又は第１２項記載の半導体記憶装置。 １４、複数のボンディングパッドを有し、かつ上記ボン
   ディングパッドが半導体基板面の各隅に近接する位置を
   避けて配置されることを特徴とする半導体記憶装置。 １５、上記半導体基板面の隅に近接する位置には、上記
   半導体記憶装置を構成する所定の回路ブロックが形成さ
   れることを特徴とする特許請求の範囲第１４項記載の半
   導体記憶装置。 １６、複数のボンディングパッドを有し、かつ上記ボン
   ディングパッドが半導体基板面の側辺の中央に近接する
   位置を避けて配置されることを特徴とする半導体記憶装
   置。 １７、上記半導体記憶装置は、上記半導体基板面の上下
   又は左右に分割して配置される複数のメモリアレイと、
   その一部が上記半導体基板面の中央部に上記複数のメモ
   リアレイにはさまれて配置される周辺回路とを備えるも
   のであって、上記半導体基板面の側辺の中央に近接する
   位置には、上記周辺回路の他の一部が配置されることを
   特徴とする特許請求の範囲第１６項記載の半導体記憶装
   置。 １８、半導体基板面の側辺にそって配置される複数のボ
   ンディングパッドと、上記ボンディングパッドに隣接又
   は近接して配置され対応する上記ボンディングパッドを
   介して入力される入力信号を受ける入力バッファ及び／
   又は対応する上記ボンディングパッドを介して出力され
   る出力信号を送出する出力バッファとを具備することを
   特徴とする半導体記憶装置。