JP2009043373A - 半導体記憶装置及びワードデコーダ制御方法 - Google Patents

半導体記憶装置及びワードデコーダ制御方法 Download PDF

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Abstract

【課題】本発明は、無駄な電流消費動作を無くしながらも、非活性状態のメモリブロックにおけるリーク電流削減効果を維持できる半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、所定の時間間隔でタイミングを指示する周期信号を生成する周期信号生成回路と、アクセス対象のメモリブロックを選択するブロック選択回路と、複数のメモリブロックを順番に１つずつ選択する順次選択回路を含み、ブロック選択回路により選択されたメモリブロックのメインワード線を第３の電位に設定し、メインワード線をアクセスの後に第３の電位に維持し、順次選択回路により選択されているメモリブロックのメインワード線を周期信号の指示するタイミングで第２の電位に設定するようメインワードデコーダを制御する。
【選択図】図７

Description

本発明は、一般に半導体記憶装置に関し、詳しくはワード線がメインワード線とサブワード線とを含む階層構造とされた半導体記憶装置に関する。
容量素子からなるメモリセルに蓄積する電荷としてデータを記憶するＤＲＡＭ（Dynamic Random Access Memory）においては、高速且つ確実にメモリセルにＨＩＧＨを記憶させるために、ワード線にはＨＩＧＨよりも高い電位の昇圧電位ＶＰＰを供給する必要がある。また一般に、トランジスタのリーク電流を避けるために、非選択のワード線にはグランド電位ＶＳＳよりも低い負電圧ＶＮＮが印加される。
ワード線がメインワード線及びサブワード線を含む階層構造を有するＤＲＡＭの場合、選択サブワード線がＶＰＰに設定され、非選択サブワード線がＶＮＮに設定される。また選択メインワード線はＶＮＮに設定され、非選択メインワード線はＶＰＰに設定される。
図１は、メインワードデコーダ及びサブワードデコーダの回路構成の一例を示す図である。メインワードデコーダ１０は、ＰＭＯＳトランジスタ１１乃至１３、ＮＭＯＳトランジスタ１４、及びインバータ１５を含む。ＰＭＯＳトランジスタ１１及び１２とインバータ１５とから構成される回路部分は、１つのメインワードデコーダ１０に１つ設けられる。ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１４から構成される回路部分は、１つのメインワードデコーダ１０に複数ｎ個設けられ、１つのメインワードデコーダ１０によりｎ本のメインワード線ＭＷＬを駆動する。１つのＤＲＡＭのメモリセル配列及び周辺回路は、一般に、ローアドレスに応じて区画した複数個のメモリブロックに分割される。１つのメモリブロックに対して１つのメインワードデコーダ１０が設けられる。
メインワードデコーダ１０において、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１４のゲートに印加される信号は、メインワード線ＭＷＬを選択するためのデコード信号である。このデコード信号は、ローアドレスをデコードすることにより生成される。メモリアクセス時には、選択活性化の対象である一本のメインワード線ＭＷＬに対応するデコード信号がＨＩＧＨになる。
サブワードデコーダ２０は、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２及び２３、及びインバータ２４を含む。図１では図示の見やすさの都合上、一本のメインワード線ＭＷＬに接続される１つのサブワードデコーダ２０が示される。しかし実際には、一本のメインワード線ＭＷＬに対して、複数ｍ個のローアドレスに対応する複数ｍ個のサブワードデコーダ２０が接続される。また複数ｍ個のサブワードデコーダ２０を１つのセットとして、メインワード線ＭＷＬの延長方向に複数のセットが接続される。
選択されたローアドレスをアクセスするためには、選択ローアドレスを含む選択メモリブロックに対応するメインワードデコーダ１０において、選択ローアドレスに対応するメインワード線ＭＷＬを選択してＶＮＮに設定する。また、各メインワード線ＭＷＬに接続されるｍ個のサブワードデコーダ２０のうち、選択ローアドレスに対応する１つのサブワードデコーダ２０を選択して、信号ＳＯをＶＰＰに設定する。これにより、選択メインワード線ＭＷＬに接続される選択サブワードデコーダ２０のＰＭＯＳトランジスタ２１が導通し、サブワード線ＳＷＬの電位がＶＰＰとなる。
上記の選択メモリブロックに対応するメインワードデコーダ１０において、全ての非選択のメインワード線ＭＷＬはＶＰＰに設定される。これにより、非選択メインワード線ＭＷＬに接続される信号ＳＯがＶＰＰの選択サブワードデコーダ２０において、ＰＭＯＳトランジスタ２１を非導通とする。この選択サブワードデコーダ２０においては、ＮＭＯＳトランジスタ２２が導通状態となり、サブワード線ＳＷＬはＶＮＮに設定される。
また非選択サブワード線のサブワードデコーダ２０においては、信号ＳＯをＶＳＳに設定する。これにより、インバータ２４の出力がＨＩＧＨとなりＮＭＯＳトランジスタ２３が導通し、サブワード線ＳＷＬの電位はＶＮＮとなる。この場合、メインワード線ＭＷＬの電位（ＶＰＰ又はＶＮＮ）に関わらず、サブワード線ＳＷＬの電位はＶＮＮとなる。
上記は活性化したメモリブロックの動作である。非活性状態（スタンバイ状態）のメモリブロックにおいては、全てのメインワード線ＭＷＬをＶＩＩに設定する。非活性状態のメインワード線ＭＷＬの電位をＶＩＩとするかＶＰＰとするかは、信号ＧＩＤＬＣＴＬのＨＩＧＨ／ＬＯＷにより決定される。信号ＧＩＤＬＣＴＬがＨＩＧＨであればＰＭＯＳトランジスタ１１が導通してＶＩＩが選択され、信号ＧＩＤＬＣＴＬがＬＯＷであればＰＭＯＳトランジスタ１２が導通してＶＰＰが選択される。ここでＶＩＩは、昇圧電圧ＶＰＰよりも低い電位であり、一般には半導体記憶装置の電源電圧ＶＤＤよりも更に低い降圧電位である。
仮に、非活性状態のメモリブロックにおいて全てのメインワード線ＭＷＬをＶＰＰに設定したとする。この場合、サブワードデコーダ２０のＰＭＯＳトランジスタ２１のゲートに昇圧電位ＶＰＰが印加され続けることになる。このＰＭＯＳトランジスタ２１のドレイン電位ＶＮＮとゲート電位ＶＰＰとの差電位が大きいと、ソース／ドレインとウェルとの間のリーク電流が増大してしまい、非活性状態（スタンバイ状態）のメモリブロックにおける消費電流が増えることになる。従って、このリーク電流を抑制するために、非活性状態のメモリブロックにおいてはＰＭＯＳトランジスタ２１のゲート電位をＶＰＰからＶＩＩに下げるように構成している。
但し、非活性状態のメモリブロックにおいてメインワード線ＭＷＬをＶＩＩに設定しておくと、アクセス時に１つのメモリブロックを選択して活性化する際に、メインワード線ＭＷＬの電位をＶＩＩからＶＰＰに上昇させる必要があり、この動作が電流を消費する原因となる。例えばあるメモリブロックを選択活性化してアクセスした後、直ぐにこのメモリブロックを非活性状態としてメインワード線ＭＷＬをＶＩＩに下げてしまうと、その直ぐ後に再度このメモリブロックをアクセスする際に、ＶＩＩからＶＰＰへの電位上昇のために電流を消費することになる。従って、頻繁にアクセスされるメモリブロックに対して、各アクセス動作の後に逐一ＶＰＰからＶＩＩへ電位降下させることは、頻繁な電流消費が発生して好ましくない。
図２は、メインワード線ＭＷＬの電位変動を説明するための図である。初期状態において着目メモリブロックは非活性状態であり、メインワード線ＭＷＬはＶＩＩに設定されている。その後、この着目メモリブロック中のローアドレスをアクセスする動作が開始されると、図１の信号ＧＩＤＬＣＴＬがＨＩＧＨになり、このブロック中の全てのメインワード線ＭＷＬがＶＰＰに設定される。その後、アクセス先のローアドレスに対応するメインワード線ＭＷＬが選択されＶＮＮに設定される。図２には選択メインワード線ＭＷＬの電位レベルが図示されている。
メインワード線ＭＷＬの選択後に、アクセス先のローアドレスに対応するサブワードデコーダ２０の信号ＳＯをＶＳＳからＶＰＰに変化させる。これにより、サブワード線ＳＷＬの電位が非選択電位ＶＮＮから選択活性化電位ＶＰＰに変化する。このサブワード線ＳＷＬのＶＰＰにより、メモリセルに対するデータ書き込みが実行される。その後、サブワードデコーダ２０の信号ＳＯがＶＰＰからＶＳＳに戻り、これに応じてサブワード線ＳＷＬの電位がＶＰＰからＶＮＮに戻る。その後、選択メインワード線ＭＷＬの電位はＶＮＮからＶＰＰに戻される。この状態では、ブロック中の全てのメインワード線ＭＷＬがＶＰＰに設定されている。
図２に示す例では、以上のアクセス動作が終了すると、全てのメインワード線ＭＷＬの電位をＶＰＰからＶＩＩへ下降させている。これによりＰＭＯＳトランジスタ２１のリーク電流を小さくすることができる。しかしこのように各アクセス動作の後にメインワード線ＭＷＬの電位を逐一ＶＰＰからＶＩＩへ降下させることは、アクセスの度に電流消費が発生して好ましくない。
ＶＩＩからＶＰＰへの電位上昇による電流消費がアクセス毎に発生するのを避けるためには、あるメモリブロックを一旦アクセスしたら、暫くはそのメモリブロックのメインワード線ＭＷＬをＶＰＰに維持しておくことが考えられる。このような構成とすれば、その後当該メモリブロックをアクセスする度にメインワード線ＭＷＬの電位をＶＩＩからＶＰＰに上昇させる必要が無く、余計な電流消費を無くすことができる。但し、メインワード線ＭＷＬの電位をＶＰＰに維持し続けると、ＰＭＯＳトランジスタ２１のリーク電流による電流消費が無視できない。そこで、メモリブロックのメインワード線ＭＷＬをＶＰＰに維持しておき、スタンバイ状態において各メモリブロックのリフレッシュが順次実行されると、リフレッシュが終了したメモリブロック毎にメインワード線ＭＷＬの電位をＶＩＩに下げることが考えられる。
図３は、リフレッシュ終了時にメモリブロック毎にメインワード線ＭＷＬの電位を下げる動作を説明する図である。図３は、４つのメモリブロックＢＬＫ０乃至ＢＬＫ３が設けられた構成を例として、メモリアクセスするアクティブ期間が最初にあり、その後メモリアクセスのないスタンバイ期間が続く場合を示している。メモリブロックＢＬＫ０乃至ＢＬＫ３毎に、メインワード線ＭＷＬの電位がＶＰＰであるかＶＩＩであるかが各行に示されている。
図３において、アクティブ期間における第１のアクセス動作はメモリブロックＢＬＫ０に対する読み出し動作（ＲＤ−ＢＬＫ０）である。このアクセス動作によりメモリブロックＢＬＫ０のメインワード線ＭＷＬの電位はＶＰＰに設定され、アクセス動作後もＶＰＰに維持される。アクティブ期間における第２のアクセス動作はメモリブロックＢＬＫ２に対する読み出し動作（ＲＤ−ＢＬＫ２）である。このアクセス動作によりメモリブロックＢＬＫ２のメインワード線ＭＷＬはＶＰＰに設定され、アクセス動作後もＶＰＰに維持される。
スタンバイ期間になると、メモリブロックＢＬＫ０乃至ＢＬＫ３が順番にリフレッシュされる。これは例えばＤＲＡＭ内部で自動的に実行されるセルフリフレッシュ動作である。まずＲＥＦｘＷＬ数−ＢＬＫ０として示される期間において、メモリブロックＢＬＫ０の全てのサブワード線ＳＷＬが順番に選択されリフレッシュされる。このメモリブロックのリフレッシュ動作が終了すると、メモリブロックＢＬＫ０の全てのメインワード線ＭＷＬの電位がＶＰＰからＶＩＩに下げられる。次にＲＥＦｘＷＬ数−ＢＬＫ１として示される期間において、メモリブロックＢＬＫ１の全てのサブワード線ＳＷＬが順番に選択されリフレッシュされる。リフレッシュ実行のためにメモリブロックＢＬＫ１は活性化され、全てのメインワード線ＭＷＬがＶＰＰに設定される。メモリブロックのリフレッシュ動作が終了すると、メモリブロックＢＬＫ１の全てのワード線の電位がＶＰＰからＶＩＩに下げられる。
ＲＥＦｘＷＬ数−ＢＬＫ２として示される期間において、メモリブロックＢＬＫ２の全てのサブワード線ＳＷＬが順番に選択されリフレッシュされる。このメモリブロックのリフレッシュ動作が終了すると、メモリブロックＢＬＫ２の全てのメインワード線ＭＷＬの電位がＶＰＰからＶＩＩに下げられる。更にＲＥＦｘＷＬ数−ＢＬＫ３として示される期間において、メモリブロックＢＬＫ３の全てのサブワード線ＳＷＬが順番に選択されリフレッシュされる。リフレッシュ実行のためにメモリブロックＢＬＫ３は活性化され、全てのメインワード線ＭＷＬがＶＰＰに設定される。メモリブロックのリフレッシュ動作が終了すると、メモリブロックＢＬＫ３の全てのワード線の電位がＶＰＰからＶＩＩに下げられる。
以上説明した図３のような動作によって、メモリブロックをアクセスする度にメインワード線ＭＷＬの電位をＶＩＩからＶＰＰに上昇させるという無駄な電流消費動作を無くしながらも、非活性状態のメモリブロックにおけるリーク電流による電流消費をある程度小さくすることができる。しかしながら上記のような動作では、メモリブロックのアクセスパターンによっては、非活性状態のメモリブロックにおいてリーク電流を削減する効果が十分に得られない場合がある。
図４は、リフレッシュ終了時にメモリブロック毎にメインワード線ＭＷＬの電位を下げる動作においてリーク電流削減効果が十分に得られない場合を説明する図である。図４の動作例では、メモリブロックＢＬＫ０乃至ＢＬＫ３それぞれに対して連続してアクセス動作が実行され、そのまま全てのメモリブロックＢＬＫ０乃至ＢＬＫ３においてメインワード線ＭＷＬがＶＰＰに維持される。
メモリアクセスの無いスタンバイ期間になると、メモリブロックＢＬＫ０乃至ＢＬＫ３が順番にリフレッシュされる。これは前述のように例えばＤＲＡＭ内部で自動的に実行されるセルフリフレッシュ動作である。図３の場合と同様にして、各メモリブロックのリフレッシュ動作が終了する毎に、当該メモリブロックの全てのメインワード線ＭＷＬの電位がＶＰＰからＶＩＩに下げられる。
図４に示すような動作パターンの場合、全てのメモリブロックにおいてメインワード線ＭＷＬがＶＰＰに設定されている期間が暫くの間続くことになる。この期間中は、非活性状態のメモリブロックにおいてリーク電流を削減する効果が全く得られない。またメモリブロックＢＬＫ０乃至ＢＬＫ３に対する順次リフレッシュ動作が開始されても、全メモリブロックの全てのサブワード線ＳＷＬをリフレッシュし終わるまでは、何れかのメモリブロックにおいてメインワード線ＭＷＬがＶＰＰに設定されていることになる。この全メモリブロックの全てのサブワード線ＳＷＬをリフレッシュするのに必要な期間は、ｔＲＥＦとして図４に示されている。従って、スタンバイ期間がｔＲＥＦ程度の時間継続して、その後直ぐにアクティブ状態になり、メモリ空間を均一にアクセスするようにランダムなメモリアクセスが発生し、直ぐにまたｔＲＥＦ程度の長さのスタンバイ期間が続くといような動作を繰り返すと、リーク電流削減効果が非常に小さくなってしまう。
特開２０００−１４９５６４号公報
以上を鑑みて、本発明は、メモリブロックをアクセスする度にメインワード線の電位を上昇させるという無駄な電流消費動作を無くしながらも、非活性状態のメモリブロックにおけるリーク電流削減効果を十分に維持できる半導体記憶装置を提供することを目的とする。
半導体記憶装置は、メインワード線及びサブワード線を含む複数のメモリブロックと、該メインワード線のうちの選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、所定の時間間隔でタイミングを指示する周期信号を生成する周期信号生成回路と、アクセス対象のメモリブロックを選択するブロック選択回路と、該複数のメモリブロックを順番に１つずつ選択する順次選択回路と、該ブロック選択回路により選択されたメモリブロックの該メインワード線のうち少なくとも非選択のものを該第３の電位に設定し、該選択されたメモリブロックの該メインワード線を該アクセスの後に該第３の電位に維持し、該順次選択回路により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定するよう該メインワードデコーダを制御するワードデコーダ制御回路を含むことを特徴とする。
またワードデコーダ制御方法は、メインワード線及びサブワード線を含む複数のメモリブロックと、該メインワード線のうちの選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、アクセス対象のメモリブロックを選択するブロック選択回路とを含む半導体記憶装置において、所定の時間間隔でタイミングを指示する周期信号を生成し、該複数のメモリブロックを順番に１つずつ選択する順次選択信号を生成し、該ブロック選択回路により選択されたメモリブロックの該メインワード線のうち少なくとも非選択のものを該第３の電位に設定し、該選択されたメモリブロックの該メインワード線を該アクセスの後に該第３の電位に維持し、該順次選択信号により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定するよう該メインワードデコーダを制御する各段階を含むことを特徴とする。
本発明の少なくとも１つの実施例によれば、リーク電流削減の効果とメインワード線の電位引き上げに伴う電流消費とのバランスを考慮して、適切なタイミングの信号をメモリブロックリセット用の周期信号として用いることにより、メモリブロックをアクセスする度にメインワード線の電位を上昇させるという無駄な電流消費動作を無くしながらも、非活性状態のメモリブロックにおけるリーク電流削減効果を十分に維持することができる。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図５は、本発明の実施例による半導体記憶装置の構成の一例を示す図である。図５は、本発明による半導体記憶装置の構成の一例を示す図である。図５の半導体記憶装置３０は、タイミングコントロールユニット３１、アドレスラッチ&バッファ３２Ａ、アドレスラッチ&バッファ３２Ｂ、入出力バッファ３３、メモリセル配列３４、ローデコーダ３５、センスアンプ&スイッチ３６、コラムデコーダ３７、入力データラッチ&コントロールユニット３８、出力データコントロールユニット３９、パワーコントロールユニット４０、及びオシレータ（ＯＳＣ）４１が設けられている。
タイミングコントロールユニット３１は、半導体記憶装置３０のチップ外部から、各コマンドを示すコントロール信号であるチップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、データバイトコントロール信号／ＵＢ、データバイトコントロール信号／ＬＢ、アウトプットイネーブル信号／ＯＥを受け取る。これらコントロール信号の受信及びパワーコントロールユニット４０の活性化／非活性化がチップイネーブル信号／ＣＥ２により制御される。パワーコントロールユニット４０は、チップイネーブル信号／ＣＥ２に応じて、タイミングコントロールユニット３１、アドレスラッチ&バッファ３２Ａ、及び入出力バッファ３３を活性化する。
タイミングコントロールユニット３１は更に、オシレータ４１からの発振信号を受け取る。上記コントロール信号と発振信号とに基づいて、タイミングコントロールユニット３１は、コントロール信号のデコード結果が指定する動作（データ読出し動作／データ書込み動作等）に対応する種々の制御信号及びタイミング信号を生成する。これらの制御信号及びタイミング信号は、アドレスラッチ&バッファ３２Ａ、アドレスラッチ&バッファ３２Ｂ、入出力バッファ３３、入力データラッチ&コントロールユニット３８、出力データコントロールユニット３９、パワーコントロールユニット４０等の各回路部分に供給される。この制御信号及びタイミング信号に従って、各回路部分の動作が実行される。
タイミングコントロールユニット３１は、更に、オシレータ４１からの発振信号に応じて一定時間間隔で並ぶパルスから構成されるリフレッシュタイミング信号を生成する。このリフレッシュタイミング信号の各パルスが、例えばタイミングコントロールユニット３１の内部に設けられてよいリフレッシュアドレスカウンタに供給される。リフレッシュアドレスカウンタは、リフレッシュタイミング信号の各パルスに応答してリフレッシュアドレス信号を生成する。リフレッシュアドレス信号は、例えばアドレスラッチ&バッファ３２Ａを介して、ローデコーダ３５に供給される。これにより、リフレッシュアドレスに対するリフレッシュ動作を実行する。
アドレスラッチ&バッファ３２Ａは、半導体記憶装置３０の外部からローアドレスを示すアドレス信号を受け取る。受け取られたローアドレスはローデコーダ３５に供給される。アドレスラッチ&バッファ３２Ｂは、半導体記憶装置３０の外部からコラムアドレスを示すアドレス信号を受け取る。受け取られたコラムアドレスはコラムデコーダ３７に供給される。
メモリセル配列３４には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。メモリセル配列３４には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線にセンスアンプ&スイッチ３６が接続される。
ローデコーダ３５は、アドレスラッチ&バッファ３２Ａから供給されるローアドレスをデコードし、ローアドレスで指定されるワード線を選択し活性化する。コラムデコーダ３７は、アドレスラッチ&バッファ３２Ｂから供給されるコラムアドレスをデコードし、コラムアドレスで指定されるコラム選択線を活性化する。
活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプ&スイッチ３６で増幅される。読み出し動作の場合、センスアンプ&スイッチ３６で増幅されたデータは、活性化されたコラム選択線により選択され、出力データコントロールユニット３９及び入出力バッファ３３を介して半導体記憶装置３０外部に出力される。書き込み動作の場合、半導体記憶装置３０外部から入出力バッファ３３及び入力データラッチ&コントロールユニット３８を介して供給される書き込みデータが、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプ&スイッチ３６に書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。
図６は、半導体記憶装置３０のメモリセル配列３４及び周辺回路のメモリブロック構造を示す図である。図６において図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
半導体記憶装置３０のメモリセル配列３４及び周辺回路（ローデコーダ３５）は、ローアドレスに応じて区画した複数個のメモリブロックＢＬＫ０乃至ＢＬＫｎに分割される。図６には、メモリブロックＢＬＫ０の構成のみを示すが、他のメモリブロックＢＬＫ１乃至ＢＬＫｎもメモリブロックＢＬＫ０と実質的に同一の構成を有する。
１つのメモリブロックに対して１つのメインワードデコーダ１０が設けられる。メインワードデコーダ１０は図１に示すような回路構成を有する。メインワードデコーダ１０は複数のメインワード線ＭＷＬを駆動し、一本のメインワード線ＭＷＬに対して複数ｍ個のローアドレスに対応する複数ｍ個（図６の例では４個）のサブワードデコーダ２０が接続される。また複数ｍ個のサブワードデコーダ２０を１つのセットとして、メインワード線ＭＷＬの延長方向に複数のセットが接続される。サブワードデコーダ２０から延展するサブワード線ＳＷＬが、メモリセル配列３４のメモリセル（図示せず）に結合される。
なお図６において、１つのメモリブロックは、メインワードデコーダ１０、サブワードデコーダ２０、メインワード線ＭＷＬ、サブワード線ＳＷＬ、及びメモリセル配列３４を含むものとして示されているが、何がメモリブロックの構成要素であり何がメモリブロックの外部の関連回路であるとするかは、単に説明の便宜上の問題に過ぎない。例えば、メインワード線ＭＷＬ、サブワード線ＳＷＬ、及びメモリセル配列３４がメモリブロックを構成し、デコーダ関連の周辺回路（メインワードデコーダ１０及びサブワードデコーダ２０）はメモリブロックに対応して設けられた外部の回路であると考えてもよい。
選択されたローアドレスをアクセスするためには、選択ローアドレスを含む選択メモリブロックに対応するメインワードデコーダ１０において、選択ローアドレスに対応するメインワード線ＭＷＬを選択してＶＮＮに設定する。また、各メインワード線ＭＷＬに接続されるｍ個のサブワードデコーダ２０のうち、選択ローアドレスに対応する１つのサブワードデコーダ２０を選択して、信号ＳＯをＶＰＰに設定する（図１参照）。これにより、選択メインワード線ＭＷＬに接続される選択サブワードデコーダ２０に接続されるサブワード線ＳＷＬの電位がＶＰＰとなる。また選択メモリブロックに対応するメインワードデコーダ１０において、全ての非選択のメインワード線ＭＷＬはＶＰＰに設定される。これにより、非選択メインワード線ＭＷＬに接続される選択サブワードデコーダ２０において、サブワード線ＳＷＬはＶＮＮに設定される。
また非選択サブワード線のサブワードデコーダ２０においては、信号ＳＯをＶＳＳに設定する（図１参照）。これにより、サブワード線ＳＷＬの電位はＶＮＮとなる。この場合、メインワード線ＭＷＬの電位（ＶＰＰ又はＶＮＮ）に関わらず、サブワード線ＳＷＬの電位はＶＮＮとなる。
上記は活性化したメモリブロックの動作である。非活性状態（スタンバイ状態）のメモリブロックにおいては、基本的に、全てのメインワード線ＭＷＬをＶＩＩに設定する。ここでＶＩＩは、昇圧電圧ＶＰＰよりも低い電位であり、一般には半導体記憶装置の電源電圧ＶＤＤよりも更に低い降圧電位である。
但し本実施例による半導体記憶装置３０においては、あるメモリブロックを一旦アクセスしたら、アクセス後も暫くはそのメモリブロックのメインワード線ＭＷＬをＶＰＰに維持しておく。このような構成とすることにより、その後当該メモリブロックをアクセスする度にメインワード線ＭＷＬの電位をＶＩＩからＶＰＰに上昇させる必要が無く、余計な電流消費を無くすことができる。但し、メインワード線ＭＷＬの電位をＶＰＰに維持し続けると、ＰＭＯＳトランジスタ２１のリーク電流による電流消費が無視できない。そこで、アクセス後のメモリブロックのメインワード線ＭＷＬをＶＰＰに維持しておくが、所定のタイミングで、非選択のメモリブロックのメインワード線ＭＷＬをＶＩＩに降下させる。
図７は、複数のメモリブロックのメインワードデコーダを制御する構成の一例を示す図である。図７は、メモリブロックの数が４つの場合を例として示すが、メモリブロックの数は２以上の任意の数であればよい。
メモリブロックＢＬＫ０乃至ＢＬＫ３に一対一に対応してメインワードデコーダ１０−０乃至メインワードデコーダ１０−３が設けられる。メインワードデコーダ１０−０乃至メインワードデコーダ１０−３は、図１に示すメインワードデコーダ１０と同一の構成であってよい。図１に示す信号ＧＩＤＬＣＴＬに対応する信号であり、メインワードデコーダ１０−０乃至メインワードデコーダ１０−３にそれぞれ供給される信号ＧＩＤＬＣＴＬ０乃至信号ＧＩＤＬＣＴＬ３は、ワードデコーダ制御回路５０−０乃至５０−３により生成される。
ワードデコーダ制御回路５０−０乃至５０−３の各々には、アクセス発生時にメインワード線ＭＷＬをＶＰＰに活性化するためのアクセス指示信号ＷＬＳＯＮ、アクセス発生時にアクセス対象となるメモリブロックを選択するためのブロック選択信号ＢＬＫＳＥＬ０乃至ＢＬＫＳＥＬ３、メインワード線ＭＷＬをＶＰＰからＶＩＩにリセットするために所定の間隔でアサートされる周期信号ＲＳ、及びメインワード線ＭＷＬをＶＰＰからＶＩＩにリセットするメモリブロックを順番に選択するための順次選択信号ＳＲ０乃至ＳＲ３が供給される。順次選択信号ＳＲ０乃至ＳＲ３はそれぞれ、順次選択回路５１−０乃至５１−３により生成される。
ここでアクセス発生時にメインワード線ＭＷＬをＶＰＰに活性化するためのアクセス指示信号ＷＬＳＯＮは、例えばタイミングコントロールユニット３１により生成されてよい。またブロック選択信号ＢＬＫＳＥＬ０乃至ＢＬＫＳＥＬ３は、ローアドレス信号中のブロックアドレスを示すビットをデコードすることにより生成してよい。具体的には、ローデコーダ３５がブロックアドレスをデコードしてブロック選択信号ＢＬＫＳＥＬ０乃至ＢＬＫＳＥＬ３を生成してよい。またタイミングコントロールユニット３１が更に、所定の間隔でアサートされる周期信号ＲＳを生成してよい。例えばこの周期信号ＲＳは、タイミングコントロールユニット３１が生成するリフレッシュタイミング信号であってよい。
図６及び図７に示す本実施例の構成において、メインワードデコーダ１０はメインワード線ＭＷＬのうちの選択メインワード線ＭＷＬを第１の電位（ＶＮＮ）に設定し、非選択メインワード線ＭＷＬを第２の電位（ＶＩＩ）又は第３の電位（ＶＰＰ）の何れかに設定するよう構成される。周期信号生成回路（タイミングコントロールユニット３１）は、所定の時間間隔でタイミングを指示する周期信号ＲＳを生成する。ブロック選択回路（ローデコーダ３５）は、アクセス対象のメモリブロックを選択する。また順次選択回路５１−０乃至５１−３が、複数のメモリブロックＢＬＫ０乃至ＢＬＫ３を順番に１つずつ選択する。更にワードデコーダ制御回路５０−０乃至５０−３は、ブロック選択回路により選択されたメモリブロックのメインワード線ＭＷＬのうち少なくとも非選択のものを第３の電位（ＶＰＰ）に設定し、選択されたメモリブロックのメインワード線ＭＷＬをアクセスの後に第３の電位（ＶＰＰ）に維持し、順次選択回路５１−０乃至５１−３により選択されているメモリブロックのメインワード線ＭＷＬを周期信号ＲＳの指示するタイミングで第２の電位（ＶＩＩ）に設定するようメインワードデコーダ１０−０乃至１０−３を制御する。
図８は、ワードデコーダ制御回路５０−０乃至５０−３による各メモリブロックのメインワード線の制御を説明するためのタイミング図である。図８で"Ａｃｔｉｖｅ"として示す矢印のタイミングにおいて、矢印で示されるメモリブロックが活性化される。具体的には、図７のアクセス指示信号ＷＬＳＯＮがアサートされたときに、ブロック選択信号ＢＬＫＳＥＬ０乃至ＢＬＫＳＥＬ３により選択されるメモリブロックが活性化される。このメモリブロックの活性化は、半導体記憶装置３０に外部から入力される読み出しコマンドや書き込みコマンドに応じたアクセスを実行するためのものである場合と、リフレッシュコマンドに応じたアクセスを実行するためのものである場合とがある。リフレッシュコマンドは、半導体記憶装置３０の内部で自動的に生成されるセルフリフレッシュコマンドであってもよいし、半導体記憶装置３０の外部から入力されるリフレッシュコマンドであってもよい。
メモリブロックＢＬＫ０乃至ＢＬＫ３は、所定の間隔で発生するパルスからなる周期信号ＲＳに応答してリセットされる。この際、リセット対象のメモリブロックは、順次選択回路５１−０乃至５１−３からの順次選択信号ＳＲ０乃至ＳＲ３により指定される。図８においては、周期信号ＲＳの各パルスのタイミングにおいてアサート状態となっている順次選択信号を、各パルスの下にその順次選択信号の信号名（ＳＲ０、ＳＲ１、ＳＲ２、又はＳＲ３）により示している。ＳＲｘ（ｘ＝０，１，２，３）がアサートされている状態で周期信号ＲＳのパルスが発生すると、メモリブロックＢＬＫｘがリセットされる。即ち、メモリブロックＢＬＫｘの全てのメインワード線ＭＷＬの電位がＶＰＰからＶＩＩに下げられる。
このように順番に１つずつメモリブロックをリセットすることで、ＶＰＰからＶＩＩへの過剰な電流の流入に起因するＶＩＩの上昇を避け、デバイスの誤動作を防ぐことができる。仮に、全てのメモリブロックＢＬＫ０乃至ＢＬＫ３を同時にリセットすると、ＶＰＰからＶＩＩへ同時に大量の電流が流れ、ＶＩＩの電位が上昇し、デバイスの誤動作を引き起こしてしまう恐れがある。
図８の例では、説明を簡単にするために、順次選択信号により指定されたメモリブロックが活性化状態であれば必ずリセットが実行されている。しかしメモリアクセス中の活性化メモリブロックにおいて、メインワード線ＭＷＬの電位をＶＰＰからＶＩＩに下げてはならない。従って、ワードデコーダ制御回路５０−０乃至５０−３は、順次選択信号により選択されているメモリブロックがブロック選択信号で選択中であれば、当該メモリブロックをリセットすることはせず、また順次選択信号により選択されているメモリブロックがブロック選択信号で選択中でなければ、当該メモリブロックをリセットするよう構成される。
図９は、ワードデコーダ制御回路の構成の一例を示す回路図である。図９には、ワードデコーダ制御回路５０−０の構成を示すが、他のワードデコーダ制御回路５０−１乃至５０−３についても同様の構成である。
図９のワードデコーダ制御回路５０−０は、インバータ６０乃至６２、及びＮＭＯＳトランジスタ６３乃至６７を含む。インバータ６１及び６２がラッチ６８を構成する。ラッチ６８は、アクセス指示信号ＷＬＳＯＮ及びブロック選択信号ＢＬＫＳＥＬ０がアサート状態のＨＩＧＨになると設定され、その結果、ラッチ６８の出力である電位制御信号ＧＩＤＬＣＴＬ０がＨＩＧＨになる。これにより、メインワードデコーダ１０−０の非選択メインワード線ＭＷＬの電位レベルがＶＰＰとなる。
ラッチ６８がリセットされると電位制御信号ＧＩＤＬＣＴＬ０がＬＯＷになり、メインワードデコーダ１０−０の非選択メインワード線ＭＷＬの電位レベルがＶＩＩとなる。ラッチ６８をリセットするためには、ＮＭＯＳトランジスタ６５乃至６７が全て導通状態となる必要がある。ブロック選択信号ＢＬＫＳＥＬ０がアサート状態のＨＩＧＨである間、即ちメモリブロックＢＬＫ０がアクセス対象の活性化ブロックである間は、ＮＭＯＳトランジスタ６７が導通することはなく、ラッチ６８がリセットされることはない。
ブロック選択信号ＢＬＫＳＥＬ０がネゲート状態のＬＯＷになると、即ちメモリブロックＢＬＫ０が非活性化ブロックになると、ＮＭＯＳトランジスタ６７が導通する。しかしＮＭＯＳトランジスタ６５又は６６が非導通である限り、ラッチ６８がリセットされることはない。即ち、メインワードデコーダ１０−０の非選択メインワード線ＭＷＬの電位レベルはＶＰＰに維持される。その後、順次選択信号ＳＲ０がアサート状態のＨＩＧＨとなり、且つ周期信号ＲＳがアサート状態のＨＩＧＨとなると、ＮＭＯＳトランジスタ６５及び６６が導通状態となり、ラッチ６８がリセットされる。
図１０は、順次選択回路の構成の一例を示す回路図である。図１０は、順次選択回路５１−０の構成を示すが、他の順次選択回路５１−１乃至５１−３についても同様の構成である。
図１０の順次選択回路５１−０は、インバータ７１乃至７４、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成されるトランスファーゲート７５及び７６、ＮＡＮＤ回路７７乃至８０を含む。インバータ７１及び７２によりラッチ８１を構成する。またＮＡＮＤ回路７９及び８０によりラッチ８２を構成する。
信号ＳＴＴは起動時指示信号であり、半導体記憶装置３０の電源がＯＮされたときに一定時間ＨＩＧＨとなるパルス信号である。信号ＩＮＩＴは初期設定信号である。順次選択回路５１−０の出力ＯＵＴの順序選択信号ＳＲ０を初期設定でＨＩＧＨにしたい場合には、初期設定信号ＩＮＩＴをＨＩＧＨに設定する。初期設定信号ＩＮＩＴがＨＩＧＨで且つ起動時指示信号ＳＴＴがＨＩＧＨになると、ＮＡＮＤ回路７７の出力がＬＯＷとなり、順序選択信号ＳＲ０がＨＩＧＨとなる状態にラッチ８２が設定される。
周期信号ＲＳがネゲート状態のＬＯＷであるとトランスファーゲート７５が導通状態であり、ラッチ８１には入力ＩＮの順序選択信号ＳＲ３が入力される。順序選択信号ＳＲ０乃至ＳＲ３のうち１つだけがＨＩＧＨとなるように初期設定されるので、順序選択信号ＳＲ０がＨＩＧＨである場合、順序選択信号ＳＲ３はＬＯＷである。従って、ラッチ８１は、インバータ７１の出力がＨＩＧＨになるような状態に設定される。
その後周期信号ＲＳがアサート状態のＨＩＧＨになるとトランスファーゲート７６が導通し、ラッチ８１のＨＩＧＨ出力がＮＡＮＤ回路７９に入力される。これにより、ラッチ８２は、順序選択信号ＳＲ０がＬＯＷとなる状態に設定される。
その後周期信号ＲＳがネゲート状態のＬＯＷである状態で順次選択回路５１−３（図７参照）からの順序選択信号ＳＲ３がＨＩＧＨとなると、ラッチ８１は、インバータ７１の出力がＬＯＷになるような状態に設定される。その後、周期信号ＲＳがアサート状態のＨＩＧＨになるとトランスファーゲート７６が導通し、ラッチ８１のＬＯＷ出力がＮＡＮＤ回路７９に入力される。これにより、ラッチ８２は、順序選択信号ＳＲ０がＨＩＧＨとなる状態に設定される。
図７に示すように、各順次選択回路５１−０乃至５１−３の出力ＯＵＴは次段の順次選択回路５１−０乃至５１−３の入力に接続されている。従って、順次選択回路５１−０乃至５１−３により、周期信号ＲＳを同期信号とするシフトレジスタが構成される。このシフトレジスタにより、複数のメモリブロックＢＬＫ０乃至ＢＬＫ３を順番に１つずつ選択することができる。
図１１は、本実施例によるメモリブロック毎にメインワード線ＭＷＬの電位を下げる動作を説明するための図である。図１１は、４つのメモリブロックＢＬＫ０乃至ＢＬＫ３が設けられた構成を例として、メモリアクセスするアクティブ期間が最初にあり、その後メモリアクセスのないスタンバイ期間が続く場合を示している。メモリブロックＢＬＫ０乃至ＢＬＫ３毎に、メインワード線ＭＷＬの電位がＶＰＰであるかＶＩＩであるかが各行に示されている。また図１１では、周期信号ＲＳとしてリフレッシュタイミング信号ＲＥＦを用いた場合を想定している。
図１１において、アクティブ期間における第１のアクセス動作はメモリブロックＢＬＫ０に対する読み出し動作（ＲＤ−ＢＬＫ０）である。アクセス指示信号ＷＬＳＯＮのアサートを示すＨＩＧＨパルスとブロック選択信号ＢＬＫＳＥＬ０のアサートを示すＨＩＧＨパルスとに応答して、メモリブロックＢＬＫ０のメインワード線ＭＷＬの電位はＶＰＰに設定される。このアクセス動作後もメモリブロックＢＬＫ０のメインワード線ＭＷＬの電位はＶＰＰに維持される。アクティブ期間における第２のアクセス動作はメモリブロックＢＬＫ１に対する読み出し動作（ＲＤ−ＢＬＫ１）である。アクセス指示信号ＷＬＳＯＮのアサートを示すＨＩＧＨパルスとブロック選択信号ＢＬＫＳＥＬ１のアサートを示すＨＩＧＨパルスとに応答して、メモリブロックＢＬＫ１のメインワード線ＭＷＬの電位はＶＰＰに設定される。このアクセス動作後もメモリブロックＢＬＫ１のメインワード線ＭＷＬの電位はＶＰＰに維持される。同様にしてメモリブロックＢＬＫ２及びＢＬＫ３それぞれに対して連続してアクセス動作が実行され、そのまま全てのメモリブロックＢＬＫ０乃至ＢＬＫ３においてメインワード線ＭＷＬがＶＰＰに維持される。
スタンバイ期間になると、メモリブロックＢＬＫ０乃至ＢＬＫ３が順番にリフレッシュされる。これは例えばＤＲＡＭ内部で自動的に実行されるセルフリフレッシュ動作である。まずＲＥＦｘＷＬ数−ＢＬＫ０として示される期間において、メモリブロックＢＬＫ０の全てのサブワード線ＳＷＬが順番に選択されリフレッシュされる。同様に、ＲＥＦｘＷＬ数−ＢＬＫ１として示される期間において、メモリブロックＢＬＫ１の全てのサブワード線ＳＷＬが順番に選択されリフレッシュされる。メモリブロックＢＬＫ２及びＢＬＫ３についても同様である。
図１１に示す例では、リフレッシュタイミング信号ＲＥＦを周期信号ＲＳとして用い、このリフレッシュタイミング信号ＲＥＦの各パルスが示すタイミングで各メモリブロックＢＬＫ０乃至ＢＬＫ１を順番にリセットする。まずスタンバイ期間の開始直後のリフレッシュタイミング信号ＲＥＦの最初のパルスのタイミングでは、順序選択信号ＳＲ０がアサート状態のＨＩＧＨとなり、メモリブロックＢＬＫ０がリセット対象として指定される。しかしこの時、ブロック選択信号ＢＬＫＳＥＬ０によりメモリブロックＢＬＫ０がアクセス対象の活性化メモリブロックとして指定されているので、メモリブロックＢＬＫ０がリセットされることはない。即ち、メモリブロックＢＬＫ０のメインワード線ＭＷＬの電位がＶＰＰからＶＩＩに下げられることはない。
リフレッシュタイミング信号ＲＥＦの第２番目のパルスのタイミングでは、順序選択信号ＳＲ１がアサート状態のＨＩＧＨとなり、メモリブロックＢＬＫ１がリセット対象として指定される。この時、ブロック選択信号ＢＬＫＳＥＬ０によりメモリブロックＢＬＫ０がアクセス対象の活性化メモリブロックとして指定されているので、メモリブロックＢＬＫ１はリセットされる。即ち、メモリブロックＢＬＫ１の全てのメインワード線ＭＷＬの電位がＶＰＰからＶＩＩに下げられる。
リフレッシュタイミング信号ＲＥＦの第３番目のパルスのタイミングでは、順序選択信号ＳＲ２がアサート状態のＨＩＧＨとなり、メモリブロックＢＬＫ２がリセット対象として指定される。この時、ブロック選択信号ＢＬＫＳＥＬ０によりメモリブロックＢＬＫ０がアクセス対象の活性化メモリブロックとして指定されているので、メモリブロックＢＬＫ２はリセットされる。即ち、メモリブロックＢＬＫ２の全てのメインワード線ＭＷＬの電位がＶＰＰからＶＩＩに下げられる。
同様にして、リフレッシュタイミング信号ＲＥＦの第３番目のパルスのタイミングで、メモリブロックＢＬＫ３の全てのメインワード線ＭＷＬの電位がＶＰＰからＶＩＩに下げられる。このように順番に１つずつメモリブロックをリセットすることで、ＶＰＰからＶＩＩへの過剰な電流の流入に起因するＶＩＩの上昇を避け、デバイスの誤動作を防ぐことができる。
ＲＥＦｘＷＬ数−ＢＬＫｘ（ｘ＝０，１，２，３）として示される期間において、メモリブロックＢＬＫｘの全てのサブワード線ＳＷＬが順番に選択されリフレッシュされると、
その後もメインワード線ＭＷＬの電位はＶＰＰに維持される。しかしその後、順序選択信号により当該メモリブロックが選択され、リフレッシュタイミング信号ＲＥＦのパルスが発生すると、そのメモリブロックの全てのメインワード線ＭＷＬはＶＩＩに設定される。
図４に示すようにメモリブロックのリフレッシュ動作の終了時に当該メモリブロックの全てのワード線の電位をＶＰＰからＶＩＩに引き下げる構成と比較すると、図１１に示す本実施例の動作では、スタンバイ期間においてメモリブロックのメインワード線ＭＷＬがＶＰＰに設定されている期間が極めて短いことが分かる。従って、リーク電流に起因する電流消費を削減する効果が十分に発揮されている。
図４及び図１１に示されるような効果上の差を奏するために、リセット用の周期信号ＲＳが指示するタイミング（パルスのタイミング）の時間間隔が、１つのメモリブロックの全体をリフレッシュするに必要な時間よりも短いことが好ましい。仮にリセット用の周期信号ＲＳのパルス間隔が、１つのメモリブロックの全体をリフレッシュするに必要な時間と同等であれば、本実施例の動作が図４の動作と実質的に同じになってしまう。即ち、周期信号ＲＳとしては、リーク電流削減の効果を維持しながらもメインワード線の電位引き上げに伴う電流消費を成る可く避けることができるような適切なタイミングの信号を用いる必要がある。具体的には、各アクセス動作の間の時間間隔よりは十分に長いが、１つのメモリブロックの全体をリフレッシュするに必要な時間よりは十分に短いような間隔が好ましい。なお図４及び図１１に示されるような効果上の差を奏するために更に、リセット対象のメモリブロックを指示する順次選択信号が、アクセス対象のメモリブロックを指示するブロック選択信号とは独立にメモリブロックを選択するような信号であることが好ましい。
図１２は、リフレッシュを指示するリフレッシュタイミング信号に応じて周期信号ＲＳを生成する構成の一例を示す回路図である。上記の実施例では、リフレッシュタイミング信号ＲＥＦそのものを周期信号ＲＳとして用いたが、リフレッシュタイミング信号ＲＥＦに応じて生成した信号を周期信号ＲＳとして用いてもよい。
図１２の回路は、インバータ９１乃至９７、遅延回路９８、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成されるトランスファーゲート９９及び１００、及びＮＡＮＤ回路１０１を含む。図１２に示す回路は分周器として動作し、リフレッシュタイミング信号ＲＥＦを入力として、２分周された信号ＲＥＦ２を生成する。この２分周された信号ＲＥＦ２は、遅延回路９８、ＮＡＮＤ回路１０１、及びインバータ９７からなる立ち上がりエッジ検出回路に入力される。この立ち上がりエッジ検出回路は、２分周された信号ＲＥＦ２の立ち上がりエッジで発生するパルス信号ＲＥＦｄを生成する。
図１３は、図１２の回路の動作を説明するための図である。図１３に示すように、リフレッシュタイミング信号ＲＥＦを２分周することで、分周信号ＲＥＦ２が生成される。この分周信号ＲＥＦ２の立ち上がりエッジに応答してパルスを生成することにより、所定の間隔でパルスが並んだ信号ＲＥＦｄを生成することができる。このようにして生成された信号ＲＥＦｄを、上記の周期信号ＲＳとして使用することができる。
図１２及び図１３の例では２分周信号を用いたが、本発明はこの例に限定されるものではなく、例えば４分周信号等を用いてもよい。前述のように、リーク電流削減の効果とメインワード線の電位引き上げに伴う電流消費とのバランスを考慮して、適切なタイミングの信号を周期信号ＲＳとして用いればよい。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
（付記１）
メインワード線及びサブワード線を含む複数のメモリブロックと、
該メインワード線のうちの選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、
所定の時間間隔でタイミングを指示する周期信号を生成する周期信号生成回路と、
アクセス対象のメモリブロックを選択するブロック選択回路と、
該複数のメモリブロックを順番に１つずつ選択する順次選択回路と、
該ブロック選択回路により選択されたメモリブロックの該メインワード線のうち少なくとも非選択のものを該第３の電位に設定し、該選択されたメモリブロックの該メインワード線を該アクセスの後に該第３の電位に維持し、該順次選択回路により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定するよう該メインワードデコーダを制御するワードデコーダ制御回路
を含むことを特徴とする半導体記憶装置。
（付記２）
該ワードデコーダ制御回路は、該順次選択回路により選択されているメモリブロックが該ブロック選択回路で選択中であれば、該順次選択回路により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定することはせず、該順次選択回路により選択されているメモリブロックが該ブロック選択回路で選択中でなければ、該順次選択回路により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定するよう構成されることを特徴とする付記１記載の半導体記憶装置。
（付記３）
該周期信号が指示するタイミングの該所定の時間間隔は、１つのメモリブロックの全体をリフレッシュするに必要な時間よりも短いことを特徴とする付記１記載の半導体記憶装置。
（付記４）
該周期信号は、リフレッシュを指示するリフレッシュタイミング信号であることを特徴とする付記１記載の半導体記憶装置。
（付記５）
該周期信号は、リフレッシュを指示するリフレッシュタイミング信号に応じて生成した信号であることを特徴とする付記１記載の半導体記憶装置。
（付記６）
該第２の電位は、該第１の電位と該第３の電位との間の電位であることを特徴とする付記１記載の半導体記憶装置。
（付記７）
チャネルの第１端が該サブワード線に接続され、ゲート端が対応するメインワード線に接続されるトランジスタを含むサブワードデコーダを更に含み、該サブワードデコーダが選択されたときに該チャネルの第２端が該第３の電位に設定されることを特徴とする付記５記載の半導体記憶装置。
（付記８）
該順次選択回路は該周期信号が指示するタイミング毎に該順次選択回路が選択するメモリブロックを変えることを特徴とする付記１記載の半導体記憶装置。
（付記９）
該順次選択回路は該周期信号に同期して動作するシフトレジスタを含むことを特徴とする付記８記載の半導体記憶装置。
（付記１０）
該順次選択回路は、該ブロック選択回路のメモリブロック選択動作とは独立にメモリブロックを選択することを特徴とする付記１記載の半導体記憶装置。
（付記１１）
該順次選択回路は、初期状態において該複数のメモリブロックのうちの所定の１つを選択するように構成されることを特徴とする付記１記載の半導体記憶装置。
（付記１２）
該メインワードデコーダはメモリブロック毎の電位制御信号に応じて該メインワード線を該第２の電位又は該第３の電位の何れかにメモリブロック単位で設定するよう構成され、該ワードデコーダ制御回路は該複数のメモリブロックに一対一に対応して設けられたラッチを含み、該ラッチの記憶内容に応じて該電位制御信号を生成することを特徴とする付記１記載の半導体記憶装置。
（付記１３）
該ラッチは該ブロック選択回路からの信号によりセットされ、該順次選択回路により選択されているときに該周期信号が供給されると該周期信号によりリセットされることを特徴とする付記１２記載の半導体記憶装置。
（付記１４）
メインワード線及びサブワード線を含む複数のメモリブロックと、該メインワード線のうちの選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、アクセス対象のメモリブロックを選択するブロック選択回路とを含む半導体記憶装置において、
所定の時間間隔でタイミングを指示する周期信号を生成し、
該複数のメモリブロックを順番に１つずつ選択する順次選択信号を生成し、
該ブロック選択回路により選択されたメモリブロックの該メインワード線のうち少なくとも非選択のものを該第３の電位に設定し、該選択されたメモリブロックの該メインワード線を該アクセスの後に該第３の電位に維持し、該順次選択信号により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定するよう該メインワードデコーダを制御する
各段階を含むことを特徴とするワードデコーダ制御方法。
（付記１５）
該メインワードデコーダを制御する段階は、該順次選択信号により選択されているメモリブロックが該ブロック選択回路で選択中であれば、該順次選択信号により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定することはせず、該順次選択信号により選択されているメモリブロックが該ブロック選択回路で選択中でなければ、該順次選択信号により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定することを特徴とする付記１４記載のワードデコーダ制御方法。
（付記１６）
該周期信号が指示するタイミングの該所定の時間間隔は、１つのメモリブロックの全体をリフレッシュするに必要な時間よりも短いことを特徴とする付記１４記載のワードデコーダ制御方法。
（付記１７）
該周期信号は、リフレッシュを指示するリフレッシュタイミング信号であることを特徴とする付記１４記載のワードデコーダ制御方法。
（付記１８）
該周期信号は、リフレッシュを指示するリフレッシュタイミング信号に応じて生成した信号であることを特徴とする付記１４記載のワードデコーダ制御方法。
（付記１９）
該第２の電位は、該第１の電位と該第３の電位との間の電位であることを特徴とする付記１４記載のワードデコーダ制御方法。
メインワードデコーダ及びサブワードデコーダの回路構成の一例を示す図である。 メインワード線の電位変動を説明するための図である。 リフレッシュ終了時にメモリブロック毎にメインワード線の電位を下げる動作を説明する図である。 リフレッシュ終了時にメモリブロック毎にメインワード線の電位を下げる動作においてリーク電流削減効果が十分に得られない場合を説明する図である。 本発明の実施例による半導体記憶装置の構成の一例を示す図である。 半導体記憶装置のメモリセル配列及び周辺回路のメモリブロック構造を示す図である。 複数のメモリブロックのメインワードデコーダを制御する構成の一例を示す図である。 ワードデコーダ制御回路による各メモリブロックのメインワード線の制御を説明するためのタイミング図である。 ワードデコーダ制御回路の構成の一例を示す回路図である。 順次選択回路の構成の一例を示す回路図である。 本実施例によるメモリブロック毎にメインワード線の電位を下げる動作を説明するための図である。 リフレッシュを指示するリフレッシュタイミング信号に応じて周期信号を生成する構成の一例を示す回路図である。 図１２の回路の動作を説明するための図である。
符号の説明
１０ メインワードデコーダ
２０ サブワードデコーダ
３０ 半導体記憶装置
３１ タイミングコントロールユニット
３２Ａ アドレスラッチ&バッファ
３２Ｂ アドレスラッチ&バッファ
３３ 入出力バッファ
３４ メモリセル配列
３５ ローデコーダ
３６ センスアンプ&スイッチ
３７ コラムデコーダ
３８ 入力データラッチ&コントロールユニット
３９ 出力データコントロールユニット
４０ パワーコントロールユニット
４１ オシレータ
５０−０乃至５０−３ ワードデコーダ制御回路
５１−０乃至５１−３ 順次選択回路

Claims (10)

  1. メインワード線及びサブワード線を含む複数のメモリブロックと、
    該メインワード線のうちの選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、
    所定の時間間隔でタイミングを指示する周期信号を生成する周期信号生成回路と、
    アクセス対象のメモリブロックを選択するブロック選択回路と、
    該複数のメモリブロックを順番に１つずつ選択する順次選択回路と、
    該ブロック選択回路により選択されたメモリブロックの該メインワード線のうち少なくとも非選択のものを該第３の電位に設定し、該選択されたメモリブロックの該メインワード線を該アクセスの後に該第３の電位に維持し、該順次選択回路により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定するよう該メインワードデコーダを制御するワードデコーダ制御回路
    を含むことを特徴とする半導体記憶装置。
  2. 該ワードデコーダ制御回路は、該順次選択回路により選択されているメモリブロックが該ブロック選択回路で選択中であれば、該順次選択回路により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定することはせず、該順次選択回路により選択されているメモリブロックが該ブロック選択回路で選択中でなければ、該順次選択回路により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定するよう構成されることを特徴とする請求項１記載の半導体記憶装置。
  3. 該周期信号が指示するタイミングの該所定の時間間隔は、１つのメモリブロックの全体をリフレッシュするに必要な時間よりも短いことを特徴とする請求項１記載の半導体記憶装置。
  4. 該周期信号は、リフレッシュを指示するリフレッシュタイミング信号であることを特徴とする請求項１記載の半導体記憶装置。
  5. 該順次選択回路は該周期信号が指示するタイミング毎に該順次選択回路が選択するメモリブロックを変えることを特徴とする請求項１記載の半導体記憶装置。
  6. 該順次選択回路は、該ブロック選択回路のメモリブロック選択動作とは独立にメモリブロックを選択することを特徴とする請求項１記載の半導体記憶装置。
  7. 該メインワードデコーダはメモリブロック毎の電位制御信号に応じて該メインワード線を該第２の電位又は該第３の電位の何れかにメモリブロック単位で設定するよう構成され、該ワードデコーダ制御回路は該複数のメモリブロックに一対一に対応して設けられたラッチを含み、該ラッチの記憶内容に応じて該電位制御信号を生成することを特徴とする請求項１記載の半導体記憶装置。
  8. メインワード線及びサブワード線を含む複数のメモリブロックと、該メインワード線のうちの選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、アクセス対象のメモリブロックを選択するブロック選択回路とを含む半導体記憶装置において、
    所定の時間間隔でタイミングを指示する周期信号を生成し、
    該複数のメモリブロックを順番に１つずつ選択する順次選択信号を生成し、
    該ブロック選択回路により選択されたメモリブロックの該メインワード線のうち少なくとも非選択のものを該第３の電位に設定し、該選択されたメモリブロックの該メインワード線を該アクセスの後に該第３の電位に維持し、該順次選択信号により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定するよう該メインワードデコーダを制御する
    各段階を含むことを特徴とするワードデコーダ制御方法。
  9. 該メインワードデコーダを制御する段階は、該順次選択信号により選択されているメモリブロックが該ブロック選択回路で選択中であれば、該順次選択信号により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定することはせず、該順次選択信号により選択されているメモリブロックが該ブロック選択回路で選択中でなければ、該順次選択信号により選択されているメモリブロックの該メインワード線を該周期信号の指示するタイミングで該第２の電位に設定することを特徴とする請求項８記載のワードデコーダ制御方法。
  10. 該周期信号が指示するタイミングの該所定の時間間隔は、１つのメモリブロックの全体をリフレッシュするに必要な時間よりも短いことを特徴とする請求項８記載のワードデコーダ制御方法。
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