JP2014238903A - 半導体装置 - Google Patents

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Abstract

【課題】アクセス履歴に応じた追加的なリフレッシュ動作に優先順位を設ける。
【解決手段】
アクセス回数が第１の値を超えたワード線のアドレスをアドレス発生部２００に格納し、アクセス回数が第１の値よりも多い第２の値を超えたワード線のアドレスをアドレス発生部３００に格納する。そして、リフレッシュコマンドが発行された場合、アドレス発生部３００にアドレスが蓄積されていれば当該アドレスに対してリフレッシュ動作を行い、アドレス発生部３００にアドレスが蓄積されていなければアドレス発生部２００に蓄積されたアドレスに対してリフレッシュ動作を行う。これにより、より緊急性の高いワード線に対して優先的に追加的なリフレッシュ動作を行うこと可能となる。
【選択図】図６

Description

本発明は半導体装置に関し、特に、リフレッシュ動作による情報の保持が必要な半導体装置に関する。
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、ＤＲＡＭを制御するコントロールデバイスからは、リフレッシュ動作を指示するリフレッシュコマンドが定期的に発行される（特許文献１参照）。リフレッシュコマンドは、１リフレッシュサイクル（例えば６４ｍｓｅｃ）の期間に全てのワード線が必ず１回リフレッシュされる頻度でコントロールデバイスから発行される。
特開２０１１−２５８２５９号公報
しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が１リフレッシュサイクル未満に低下すると、１リフレッシュサイクルの期間に全てのワード線が１回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。
このような問題を解決するためには、メモリセルへのアクセス履歴を解析し、アクセス回数が所定値を超えた場合に、追加的なリフレッシュ動作を行う方法が考えられる。しかしながら、メモリセルへのアクセス履歴は刻々と変化するため、単にアクセス回数が所定値を超えた場合に追加的なリフレッシュ動作を行うだけでは、情報保持特性が大きく低下したメモリセルを優先的に救済することができず、情報が失われる可能性がある。
本発明の一側面による半導体装置は、ロウアドレスに対応して設けられる複数のワード線と、前記複数のワード線に其々対応して設けられる複数のメモリセルと、前記ロウアドレス毎にロウアドレスの活性化回数をカウントし、該カウント回数が第１の値を超えた時に第１の制御信号を出力して対応する第１のロウアドレスを第１のレジスタに保持し、前記第１の値よりも大きい第２の値を超えた時に第２の制御信号を出力して対応する第２のロウアドレスを第２のレジスタに保持する第１の制御回路と、リフレッシュコマンドをカウントしてリフレッシュ制御を実行すべき第３のロウアドレスを発生するリフレッシュカウンタと、前記リフレッシュコマンドを受けた際に、前記第１のロウアドレスよりも優先して前記第２のロウアドレスに対応する複数のメモリセルのリフレッシュ制御を行い、且つ、前記第３のリフレッシュアドレスよりも優先して前記第１のロウアドレスに対応する複数のメモリセルのリフレッシュ制御を行う第２の制御回路と、を備えることを特徴とする。
本発明の他の側面による半導体装置は、複数のワード線を含むメモリセルアレイと、前記複数のワード線に対するアクセス履歴を記憶する第１の制御回路と、リフレッシュコマンドに応答して前記複数のワード線のいずれかにアクセスする第２の制御回路と、を備え、前記第１の制御回路は、２以上のワード線からなるワード線群ごとにアクセス履歴を記憶し、前記第２の制御回路は、アクセス回数が第１の値を超えた第１のワード線群のロウアドレスが前記第１の制御回路に保持されている場合には、前記リフレッシュコマンドに応答して前記第１のワード線群に含まれるワード線にアクセスし、アクセス回数が前記第１の値よりも多い第２の値を超えた第２のワード線群のロウアドレスが前記第１の制御回路に保持されている場合には、前記リフレッシュコマンドに応答して前記第１のワード線群に含まれるワード線にアクセスすることなく、前記第２のワード線群に含まれるワード線にアクセスすることを特徴とする。
本発明によれば、追加的にリフレッシュ動作を実行すべきワード線に対し、アクセス履歴に応じた優先順位が設けられることから、より緊急性の高いワード線に対して優先的に追加的なリフレッシュ動作を行うこと可能となる。
本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 メモリセルアレイ１１の一部を拡大して示す回路図である。 ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。 メモリセルアレイ１１の構造をより詳細に説明するための略平面図である。 リフレッシュ制御回路４０の回路図である。 （ａ）はリフレッシュカウンタ４１の機能を説明するための模式図であり、（ｂ）はリフレッシュカウンタ４１の動作を説明するためのタイミング図である。 アクセスカウント部１００のブロック図である。 メモリセルアレイ１１０の回路図である。 メモリセルアレイ１１０に含まれるＳＲＡＭセルＳＣの回路図である。 アドレス発生部２００のブロック図である。 追加リフレッシュカウンタ２８０及び選択信号発生回路２７０の動作を説明するためのタイミング図である。 アドレス発生部３００のブロック図である。 選択回路４２の動作を説明するための真理値表である。 半導体装置１０の動作を説明するためのタイミング図である。 電源制御回路１７０，２９０，３９０の回路図である。 電源制御回路１７０，２９０，３９０の動作を説明するためのタイミング図である。 変形例によるＳＲＡＭセルＳＣの回路図である。 変形例によるメモリセルアレイ１１０，２１０，３１０の回路図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ３（Double Data Rate 3）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３８の基準インピーダンスとして用いられる。本実施形態においては外部抵抗Ｒｅに接地電位ＶＳＳが供給されている。
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、ｐ＋１本のワード線ＷＬ（ＷＬ０〜ＷＬｐ）と複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
また、半導体装置１０には外部端子としてコマンドアドレス端子２１、リセット端子２２、クロック端子２３、データ端子２４、電源端子２５，２６、キャリブレーション端子ＺＱが設けられている。
コマンドアドレス端子２１は、外部からアドレス信号ＡＤＤ及びコマンド信号ＣＯＭが入力される端子である。コマンドアドレス端子２１に入力されたアドレス信号ＡＤＤは、コマンドアドレス入力回路３１を介してアドレスラッチ回路３２に供給され、ラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
コマンドアドレス端子２１に入力されたコマンド信号ＣＯＭは、コマンドアドレス入力回路３１を介してコマンドデコード回路３３に供給される。コマンドデコード回路３３は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、セルフリフレッシュステート信号ＳＥＬＦ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。
アクティブ信号ＩＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるワード線ＷＬが選択される。特に限定されるものではないが、本実施形態においてはロウアクセス時に用いるアドレス信号ＩＡＤＤがＡ０〜Ａ１３からなる１４ビット構成である。このことは、メモリセルアレイ１１に１６ｋ本（＝２１４）のワード線ＷＬが含まれていることを意味する。
カラム信号ＩＣＯＬは、コマンド信号ＣＯＭがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるビット線ＢＬが選択される。
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、リードライトアンプ１５及び入出力回路１６を介して、データ端子２４から外部に出力される。
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びリードライトアンプ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＯＭがリフレッシュコマンドを示している場合に１又は複数回活性化される信号である。リフレッシュ信号ＩＲＥＦは、リフレッシュ制御回路４０に供給される。リフレッシュ制御回路４０は、ロウデコーダ１２を制御することによって、メモリセルアレイ１１に含まれる所定のワード線ＷＬを活性化させ、これによりリフレッシュ動作を実行する回路である。リフレッシュ制御回路４０には、リフレッシュ信号ＩＲＥＦの他、セルフリフレッシュステート信号ＳＥＬＦ、アクティブ信号ＩＡＣＴ、アドレス信号ＩＡＤＤ及びリセット端子２２を介して入力されるリセット信号ＲＥＳＥＴが供給される。リフレッシュ制御回路４０の詳細については後述する。
セルフリフレッシュステート信号ＳＥＬＦは、コマンド信号ＣＯＭがセルフリフレッシュモードへのエントリを示している場合に活性化される信号である。セルフリフレッシュステート信号ＳＥＬＦが活性化すると、半導体装置１０はセルフリフレッシュモードにエントリし、定期的なリフレッシュ動作が自動的に行われる。セルフリフレッシュモードにエントリすると、半導体装置１０は低消費電流状態となり、半導体装置１０に対してロウアクセスやカラムアクセスを行うことはできなくなる。セルフリフレッシュモードから通常モードに復帰するためには、コマンドアドレス端子２１を介して外部からセルフリフレッシュイグジットコマンドを入力する必要がある。セルフリフレッシュイグジットコマンドが入力されると、セルフリフレッシュステート信号ＳＥＬＦは非活性状態となり、半導体装置１０は通常モードに復帰する。
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３４に供給される。クロック入力回路３４は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、内部クロック発生回路３５に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３５としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫは入出力回路１６に供給され、リードデータＤＱの出力タイミングを決めるタイミング信号として用いられる。また、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３６にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３６によって生成される各種内部クロック信号ＩＣＬＫは、アドレスラッチ回路３２やコマンドデコード回路３３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、基準電位ＺＱＶＲＥＦは、キャリブレーション回路３８にて使用される基準電位である。
電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１６については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
キャリブレーション端子ＺＱは、キャリブレーション回路３８に接続されている。キャリブレーション回路３８は、キャリブレーション信号ＺＱＣによって活性化されると、外部抵抗Ｒｅのインピーダンス及び基準電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥは入出力回路１６に供給され、これによって、入出力回路１６に含まれる出力バッファ（図示せず）のインピーダンスが指定される。
図２は、メモリセルアレイ１１の一部を拡大して示す回路図である。
図２に示すように、メモリセルアレイ１１の内部には、Ｙ方向に延在する複数のワード線ＷＬと、Ｘ方向に延在する複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。メモリセルＭＣはいわゆるＤＲＡＭセルであり、Ｎチャンネル型ＭＯＳトランジスタからなるセルトランジスタＴｒとセルキャパシタＣが直列に接続された構成を有している。セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続され、ソース／ドレインの一方は対応するビット線ＢＬに接続され、ソース／ドレインの他方はセルキャパシタＣに接続されている。
メモリセルＭＣは、セルキャパシタＣに蓄積された電荷によって情報を記憶する。具体的には、セルキャパシタＣが内部電位ＶＡＲＹにチャージされている場合、つまりハイレベルにチャージされている場合には一方の論理レベル（例えば、論理値＝１）を記憶し、セルキャパシタＣが接地電位ＶＳＳにチャージされている場合、つまりローレベルにチャージされている場合には他方の論理レベル（例えば、論理値＝０）を記憶する。セルキャパシタＣに蓄積された電荷はリーク電流によって徐々に消失するため、一定の時間が経過する度にリフレッシュ動作を行う必要がある。
リフレッシュ動作は、アクティブ信号ＩＡＣＴに応答したロウアクセスと基本的に同じである。つまり、リフレッシュすべきワード線ＷＬを活性レベルに駆動し、これにより当該ワード線ＷＬに接続されたセルトランジスタＴｒをオンさせる。ワード線ＷＬの活性レベルは例えば内部電位ＶＰＰであり、大部分の周辺回路にて使用する内部電位ＶＰＥＲＩよりも高電位である。これにより、セルキャパシタＣが対応するビット線ＢＬに接続されるため、セルキャパシタＣに蓄積されていた電荷に応じてビット線ＢＬの電位が変動する。そして、センスアンプＳＡを活性化させることにより、対を成すビット線ＢＬ間に生じている電位差を増幅した後、ワード線ＷＬを非活性レベルに戻せば、セルキャパシタＣのチャージレベルが再生される。ワード線ＷＬの非活性レベルは、例えば接地電位ＶＳＳ未満の負電位ＶＫＫである。
リフレッシュ動作を行うべき周期はリフレッシュサイクルと呼ばれ、規格によって例えば６４ｍｓｅｃと定められている。したがって、各メモリセルＭＣの情報保持時間をリフレッシュサイクルよりも長くなるよう設計すれば、定期的なリフレッシュ動作によって情報を保持し続けることができる。尚、実際には各メモリセルＭＣの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しており、このため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルＭＣの情報を正しく保持することが可能である。
しかしながら、近年、アクセス履歴によってメモリセルＭＣの情報保持時間が低下するディスターブ現象が問題となっている。ディスターブ現象とは、あるワード線ＷＬを繰り返しアクセスすると、これに隣接する他のワード線ＷＬに接続されたメモリセルＭＣの情報保持特性が低下する現象である。例えば、図２に示すワード線ＷＬｍを繰り返しアクセスすると、これに隣接するワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたメモリセルＭＣの情報保持特性が低下する。原因については諸説あるが、例えば、隣接するワード線間に生じている寄生容量Ｃｐによるものであると考えられている。
つまり、所定のワード線ＷＬｍが繰り返しアクセスされると、その電位が負電位ＶＫＫから高電位ＶＰＰへ繰り返し変化するため、隣接するワード線ＷＬｍ−１，ＷＬｍ＋１を負電位ＶＫＫに固定しているにもかかわらず、寄生容量Ｃｐによるカップリングによってその電位がわずかに上昇する。これにより、ワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたセルトランジスタＴｒのオフリーク電流が増大し、セルキャパシタＣのチャージレベルが通常よりも高速に失われてしまう。
また、以下の様な他の考えもある。図３は、ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。図３に示すワード線ＷＬｍ，ＷＬｍ＋１は、素子分離領域６によって区画された同じ活性領域内に埋め込まれており、これが活性化されると対応するソース／ドレインＳＤ間にチャネルが形成される。ソース／ドレインＳＤの一方はビット線ノードに接続され、他方はキャパシタノードに接続されている。このような断面において、ワード線ＷＬｍがアクセスされ、その後セルトランジスタＴｒをＯＦＦする（つまりチャネルが切れる）と、キャリアである浮遊電子がチャネル付近に発生する。ワード線ＷＬｍへのアクセスが繰り返されると、その浮遊電子が累積し、その累積した浮遊電子がワード線ＷＬｍ＋１側のキャパシタノードへ移動し、ＰＮジャンクションリークを誘発してセルキャパシタＣのチャージレベルを失わせる。
いずれにしても、このようなメカニズムによりメモリセルＭＣの情報保持時間が低下すると、情報保持時間が規格によって定められたリフレッシュサイクルを下回る危険性がある。情報保持時間がリフレッシュサイクルを下回わってしまうと、リフレッシュ動作を正しく実行しても一部のデータが消失してしまう。
本実施形態による半導体装置１０は、上述したディスターブ現象を考慮し、アクセス履歴に基づいて追加的なリフレッシュ動作を行う点を特徴としている。
図４は、メモリセルアレイ１１の構造をより詳細に説明するための略平面図である。
図４に示すように、本実施形態においては、ビット線コンタクトＢＬＣを共有する２つのセルトランジスタＴｒに対応するワード線ＷＬ（例えば、ワード線ＷＬｎ（０）とＷＬｎ（１））が互いに近接して配置されており、その間隔はＷ１である。ビット線コンタクトＢＬＣとは、セルトランジスタＴｒのソース／ドレインの一方とビット線ＢＬとを接続するためのコンタクト導体である。ソース／ドレインの他方は、セルコンタクトＣＣを介して図示しないセルキャパシタＣに接続される。
これに対し、ビット線コンタクトＢＬＣを共有しないセルトランジスタＴｒに対応する隣接したワード線ＷＬ（例えば、ワード線ＷＬｎ（１）とＷＬｎ＋１（０））の間隔は、間隔Ｗ１よりも広い間隔Ｗ２である。このようなレイアウトとなるのは、図４に示すように、Ａ方向を長手方向とする活性領域ＡＲａと、Ｂ方向を長手方向とする活性領域ＡＲｂを、Ｘ方向に交互に形成しているためである。
メモリセルアレイ１１がこのようなレイアウトを有している場合、あるワード線ＷＬｎ（０）が繰り返しアクセスされた場合であっても、間隔Ｗ１で隣接するワード線ＷＬｎ（１）に対しては寄生容量Ｃｐ１が大きいためディスターブ現象が発生するが、間隔Ｗ２で隣接するワード線ＷＬｎ−１（１）に対しては寄生容量Ｃｐ２が小さいためディスターブ現象がほとんど発生しない。したがって、このようなレイアウトを有している場合には、ディスターブ現象の発生するワード線ＷＬｎ（１）に対しては、追加的なリフレッシュ動作を行う必要があるが、他方のワード線ＷＬｎ−１（１）に対しては追加的なリフレッシュ動作を行う必要はない。
また、間隔Ｗ１で隣接するワード線ＷＬｎ（０）とＷＬｎ（１）は、割り当てられたロウアドレスの最下位ビット（Ａ０）のみが相違し、他のビット（Ａ１〜Ａ１３）の値が一致している。このような特徴を考慮し、本実施形態においてはリフレッシュ制御回路４０の回路構成の簡素化を図っている。以下、半導体装置１０に備えられたリフレッシュ制御回路４０の構成及び動作について詳細に説明する。
図５は、リフレッシュ制御回路４０の回路図である。
図５に示すように、リフレッシュ制御回路４０は、リフレッシュカウンタ４１、アクセスカウント部１００、アドレス発生部２００，３００、選択回路４２及びオシレータ４３を備えている。
リフレッシュカウンタ４１は、リフレッシュ信号ＩＲＥＦａに応答してリフレッシュすべきロウアドレス（リフレッシュアドレス）ＲＡＤＤ０を生成する回路である。そのカウント値であるリフレッシュアドレスＲＡＤＤ０は、リフレッシュ信号ＩＲＥＦａに応答して更新（インクリメント又はデクリメント）される。リフレッシュ信号ＩＲＥＦａは、コマンドデコード回路３３から出力されるリフレッシュ信号ＩＲＥＦと、オシレータ４３から出力されるオシレータ信号ＯＳＣとを受けるＯＲゲート回路Ｇ１によって生成される。上述の通り、リフレッシュ信号ＩＲＥＦは、外部からリフレッシュコマンドが発行される度に１回又は複数回活性化される信号である。このため、１リフレッシュサイクルの期間にリフレッシュカウンタ４１のカウント値が一周するよう、外部からリフレッシュコマンドを複数回（例えば８ｋ回）投入すれば、１リフレッシュサイクルの期間に全てのワード線ＷＬをリフレッシュすることができる。但し、選択信号ＳＥＬａ又はＳＥＬｂが活性化している場合には、ＯＲゲート回路Ｇ２を介してリフレッシュカウンタ４１に停止信号ＳＴＰが供給され、この場合にはリフレッシュ信号ＩＲＥＦａが入力されてもカウント値の更新は行われない。また、リセット信号ＲＥＳＥＴが入力されると、リフレッシュカウンタ４１のカウント値は初期値にリセットされる。
オシレータ４３は、セルフリフレッシュステート信号ＳＥＬＦが活性化している場合に周期的なオシレータ信号ＯＳＣを生成する回路である。したがって、半導体装置１０がセルフリフレッシュモードにエントリすると、オシレータ信号ＯＳＣが自動的且つ周期的に発生し、これにより周期的なリフレッシュ動作が自動的に実行される。
図６（ａ）はリフレッシュカウンタ４１の機能を説明するための模式図であり、図６（ｂ）はリフレッシュカウンタ４１の動作を説明するためのタイミング図である。
図６（ａ）に示すように、リフレッシュカウンタ４１はビットＢ０〜ビットＢ１４からなる１５ビットのバイナリカウンタであり、停止信号ＳＴＰが非活性化していることを条件として、リフレッシュ信号ＩＲＥＦａに同期して更新（インクリメント又はデクリメント）される。リフレッシュカウンタ４１のビットＢ０〜Ｂ１３の出力は、リフレッシュアドレスＲＡＤＤ０のビットＡ０〜Ａ１３として用いられる。最上位のビットＢ１４はリフレッシュアドレスＲＡＤＤ０としては用いられず、リフレッシュカウンタ４１が一周したことを示すオーバーフロー信号ＯＶＦとして用いられる。
オーバーフロー信号ＯＶＦは、図６（ｂ）に示すように、リフレッシュカウンタ４１が一周する度にその論理レベルが反転する信号である。具体的には、リフレッシュアドレスＲＡＤＤ０が最大値（ＭＡＸ）から最小値（ＭＩＮ）に戻る際に、オーバーフロー信号ＯＶＦの論理レベルが反転する。図５に示すように、オーバーフロー信号ＯＶＦは、アクセスカウント部１００及びアドレス発生部２００，３００に供給される。
アクセスカウント部１００は、メモリセルアレイ１１に対するロウアクセスの履歴を解析する回路である。アクセスカウント部１００に供給されるアドレス信号ＩＡＤＤは、ビットＡ０〜Ａ１３のうちビットＡ１〜Ａ１３からなる１３ビットのみである。つまり、最下位ビットＡ０は縮退される。
図７は、アクセスカウント部１００のブロック図である。
図７に示すように、アクセスカウント部１００は、メモリセルアレイ１１０及びロウデコーダ１２０を有している。特に限定されるものではないが、メモリセルアレイ１１０は図８に示すように複数のＳＲＡＭ（Static Random Access Memory）セルＳＣがマトリクス状に配置された構成を有している。具体的には、（ｐ＋１）／２本のワード線ＲＷＬ０〜ＲＷＬ（ｐ−１）／２と、Ｔ＋１本のビット線ＲＢＬ０〜ＲＢＬＴを有し、これらの交点にそれぞれＳＲＡＭセルが配置された構成を有している。ここで、ｐ＋１の値は、図１に示すメモリセルアレイ１１に含まれるワード線ＷＬ０〜ＷＬｐの本数である。つまり、メモリセルアレイ１１０に含まれるワード線ＲＷＬの本数は、メモリセルアレイ１１に含まれるワード線ＷＬの本数の半分である。これは、アクセス履歴の解析において最下位ビットＡ０を縮退しているためである。
図９は、メモリセルアレイ１１０に含まれるＳＲＡＭセルＳＣの回路図である。
図９に示すように、ＳＲＡＭセルＳＣは２つのインバータＩＮＶ１，ＩＮＶ２が循環接続された構成を有しており、インバータＩＮＶ１の入力ノード（インバータＩＮＶ２の出力ノード）はトランジスタＴｒＴを介して一方のビット線ＲＢＬ（Ｔ）に接続され、インバータＩＮＶ２の入力ノード（インバータＩＮＶ１の出力ノード）はトランジスタＴｒＢを介して他方のビット線ＲＢＬ（Ｂ）に接続されている。トランジスタＴｒＴ，ＴｒＢのゲート電極は対応するワード線ＲＷＬに接続されている。かかる構成により、あるワード線ＲＷＬが活性化すると、対応するビット線ＲＢＬ（Ｔ），ＲＢＬ（Ｂ）に相補のデータが出力される。
また、インバータＩＮＶ１，ＩＮＶ２は、高位側電源ノードと低位側電源ノードを有しており、これらの間に印加される電圧によって動作する。インバータＩＮＶ１の高位側電源ノードには内部電位ＶＰＥＲＩが供給される一方、インバータＩＮＶ２の高位側電源ノードには内部電位ＶＰＥＲＩＺが供給される。また、インバータＩＮＶ１の低位側電源ノードには接地電位ＶＳＳＺが供給される一方、インバータＩＮＶ２の低位側電源ノードには接地電位ＶＳＳが供給される。内部電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺは図７に示す電源制御回路１７０によって生成される電位であり、その詳細については後述する。
また、ビット線ＲＢＬ０〜ＲＢＬＴは、リード回路１３０を構成するリード回路１３００〜１３０Ｔにそれぞれ接続されている。ビット線ＲＢＬ０〜ＲＢＬＴは、それぞれ２本の信号線からなる相補配線であるが、図７及び図８においては各ビット線ＲＢＬ０〜ＲＢＬＴを１本の実線で示している。リード回路１３０は、ビット線ＲＢＬ０〜ＲＢＬＴを介して読み出されたデータ（カウント値）を、カウンタ回路１４０に含まれるレジスタ回路１４００〜１４０Ｔに書き込む回路である。レジスタ回路１４００〜１４０Ｔは縦続接続されており、これによりバイナリカウンタを構成する。
ここで、レジスタ回路１４０Ｔの値は検出信号ＭＡＸ１として出力される。したがって、レジスタ回路１４００〜１４０Ｔ−１の値が最大値（オール１）である場合にカウントアップされると、レジスタ回路１４０Ｔの格納値である検出信号ＭＡＸ１が０から１に反転する。このように、レジスタ回路１４０Ｔはカウント値が第１の所定値（＝２Ｔ）に達したことを検出する検出回路として機能する。一例として、Ｔ＝１５である場合、第１の所定値は３２ｋ（＝２１５）である。また、カウンタ回路１４０には最上位のレジスタ回路１４０Ｔ＋１が追加されており、その値は検出信号ＭＡＸ２として出力される。したがって、レジスタ回路１４００〜１４０Ｔの値が最大値（オール１）である場合にカウントアップされると、レジスタ回路１４０Ｔ＋１の格納値である検出信号ＭＡＸ２が０から１に反転する。このように、レジスタ回路１４０Ｔ＋１はカウント値が第２の所定値（＝２Ｔ＋１）に達したことを検出する検出回路として機能する。一例として、Ｔ＝１５である場合、第２の所定値は６４ｋ（＝２１６）である。
レジスタ回路１４００〜１４０Ｔから出力されるデータ（カウント値）は、それぞれ対応するライト回路１５００〜１５０Ｔによって対応するビット線ＲＢＬ０〜ＲＢＬＴに供給され、当該メモリセルにライトバックされる。
これらロウデコーダ１２０、リード回路１３０、カウンタ回路１４０及びライト回路１５０の動作は、コマンド制御回路１６０によって制御される。コマンド制御回路１６０は、アクティブ信号ＩＡＣＴ、リフレッシュ信号ＩＲＥＦａ及びリセット信号ＲＥＳＥＴを受け、これらに基づいてアクティブ信号ＲＡＣＴ、カウントアップ信号ＲＣＮＴ、リセット信号ＲＲＳＴ、リード信号ＲＲＥＡＤ、ライト信号ＲＷＲＴを生成する。ここで、アクティブ信号ＲＡＣＴは、ロウデコーダ１２０を活性化させる信号であり、カウントアップ信号ＲＣＮＴはカウンタ回路１４０のカウント値をカウントアップする信号であり、リセット信号ＲＲＳＴはカウンタ回路１４０のカウント値をリセットする信号である。また、リード信号ＲＲＥＡＤはリード回路１３０を活性化させる信号であり、ライト信号ＲＷＲＴはライト回路１５０を活性化させる信号である。
アクティブ信号ＲＡＣＴ、カウントアップ信号ＲＣＮＴ、リセット信号ＲＲＳＴ、リード信号ＲＲＥＡＤ、ライト信号ＲＷＲＴが活性化する順序は次の通りである。
まず、外部からアクティブコマンドＡＣＴが発行された場合には、アクティブ信号ＲＡＣＴ、リード信号ＲＲＥＡＤ、カウントアップ信号ＲＣＮＴ、ライト信号ＲＷＲＴがこの順に活性化する。リセット信号ＲＲＳＴは活性化しない。
アクティブ信号ＲＡＣＴが活性化すると、図７に示すロウデコーダ１２０は、ロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）が示すワード線ＲＷＬを選択する。これにより、選択されたワード線ＲＷＬに対応するデータ（カウント値）がビット線ＲＢＬに読み出される。上述の通り、アクセスカウント部１００に入力されるロウアドレスＩＡＤＤは、最下位ビットＡ０が縮退されている。したがって、アクティブ信号ＲＡＣＴに応答して選択されるワード線ＲＷＬは、図４に示す間隔Ｗ１で隣接する２つのワード線ＷＬ（例えば、ワード線ＷＬｎ（０）とワード線ＷＬｎ（１））に対して共通に割り当てられている。
次に、リード信号ＲＲＥＡＤが活性化すると、ビット線ＲＢＬに読み出されたデータ（カウント値）がリード回路１３０によって増幅され、カウンタ回路１４０にロードされる。一例として、読み出されたカウント値がｋであるとすると、この値がカウンタ回路１４０にロードされる。
続いて、カウントアップ信号ＲＣＮＴが活性化すると、カウンタ回路１４０にロードされたカウント値がインクリメントされる。つまり、カウント値がｋからｋ＋１に変化する。そして、ライト信号ＲＷＲＴが活性化すると、更新されたカウント値（ｋ＋１）がライト回路１５０を介してメモリセルアレイ１１０にライトバックされる。
以上の動作により、入力されたロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）に対応するカウント値がインクリメントされる。かかる動作は、外部からアクティブコマンドＡＣＴが発行されるたびに実行されるため、間隔Ｗ１で隣接する２つのワード線ＷＬを１単位として、ロウアクセスの回数をカウントすることができる。但し、ロウアドレスＩＡＤＤの最下位ビットＡ０が縮退されているため、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれに対するアクセスであるかは区別されない。
このような動作を繰り返した結果、カウンタ回路１４０に含まれるレジスタ回路１４０Ｔの値が０から１に反転すると、つまりカウント値が第１の所定値（＝２Ｔ）に達すると、検出信号ＭＡＸ１がハイレベルに活性化する。さらに、最上位のレジスタ回路１４０Ｔ＋１の値が０から１に反転すると、つまりカウント値が第２の所定値（＝２Ｔ＋１）に達すると、検出信号ＭＡＸ２がハイレベルに活性化する。検出信号ＭＡＸ１，ＭＡＸ２は、図５に示したアドレス発生部２００，３００にそれぞれ供給される。
一方、外部からリフレッシュコマンドＲＥＦが発行された場合には、リセット信号ＲＲＳＴ、アクティブ信号ＲＡＣＴ、ライト信号ＲＷＲＴがこの順に活性化する。
リセット信号ＲＲＳＴが活性化すると、カウンタ回路１４０を構成するレジスタ回路１４００〜１４０Ｔ＋１がリセットされ、これによりカウンタ回路１４０のカウント値が初期値（例えば０）にリセットされる。次に、アクティブ信号ＲＡＣＴが活性化し、リフレッシュアドレスＲＡＤＤ（Ａ１〜Ａ１３）に対応するワード線ＲＷＬが選択される。
そして、ライト信号ＲＷＲＴが活性化すると、初期化されたカウント値（例えば０）がライト回路１５０を介してメモリセルアレイ１１０に書き込まれる。これにより、当該ワード線ＲＷＬに対応するカウント値が例えば０に初期化される。
以上の動作により、リフレッシュアドレスＲＡＤＤ（Ａ１〜Ａ１３）に対応するカウント値が初期化される。ここでも、リフレッシュアドレスＲＡＤＤの最下位ビットＡ０が縮退されているため、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれに対するリフレッシュ動作であっても、対応するカウント値はリセットされることになる。
以上がコマンド制御回路１６０の動作である。このようなコマンド制御回路１６０による制御により、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれがアクセスされた場合であっても、対応するカウント値がカウントアップされ、これが第１の所定値（＝２Ｔ）に達すると検出信号ＭＡＸ１が活性化し、さらに第２の所定値（＝２Ｔ＋１）に達すると検出信号ＭＡＸ２が活性化する。一方、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれがリフレッシュされた場合であっても、対応するカウント値がリセットされる。
また、外部からリセット信号ＲＥＳＥＴが発行された場合には、メモリセルアレイ１１０に含まれる全てのＳＲＡＭセルがリセットされ、これにより全てのカウント値が例えば０に初期化される。かかる動作は、ロウデコーダ１２０によって全てのワード線ＲＷＬ０〜ＲＷＬ（ｐ−１）／２を選択し、この状態でビット線ＲＢＬ０〜ＲＢＬＴに初期値を与えることによって行われる。リセット信号ＲＥＳＥＴは、図７に示す電源制御回路１７０にも供給される。電源制御回路１７０は、上述した内部電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺを生成する回路であり、メモリセルアレイ１１０の初期化動作をアシストする役割を果たす。具体的には、リセット信号ＲＥＳＥＴが活性化すると、内部電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺがそれぞれ内部電位ＶＰＥＲＩ及び接地電位ＶＳＳから切断され、いずれもハイインピーダンス状態となる。電源制御回路１７０の具体的な回路構成については後述する。
上述の通り、内部電位ＶＰＥＲＩＺはＳＲＡＭセルＳＣを構成するインバータＩＮＶ２の高位側電源ノードに供給され、接地電位ＶＳＳＺはＳＲＡＭセルＳＣを構成するインバータＩＮＶ１の低位側電源ノードに供給されている。このため、リセット信号ＲＥＳＥＴが活性化すると、インバータＩＮＶ１については出力ノードをローレベルに駆動する能力がほぼゼロとなる一方、インバータＩＮＶ２については出力ノードをハイレベルに駆動する能力がほぼゼロとなる。これにより、ビット線ＲＢＬ（Ｔ）にローレベルの信号を供給し、ビット線ＲＢＬ（Ｂ）にハイレベルの信号を供給すれば、当該ＳＲＡＭセルＳＣには直ちに初期値が上書きされることになる。これは、インバータＩＮＶ１の出力がハイレベルに固定され、インバータＩＮＶ２の出力がローレベルに固定されるからである。これにより、ビット線ＲＢＬ（Ｔ），ＲＢＬ（Ｂ）を駆動するライト回路１５０の負荷が大幅に低減されるため、リセット動作時の消費電流が低減されるとともに、非常に短時間でリセット動作を行うことが可能となる。
電源制御回路１７０には、セルフリフレッシュステート信号ＳＥＬＦ及びオーバーフロー信号ＯＶＦも供給されており、これらの信号に応答した内部電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺの生成も行われる。この点については、追って詳述する。
図１０は、アドレス発生部２００のブロック図である。
図１０に示すように、アドレス発生部２００は、メモリセルアレイ２１０、ロウデコーダ２２０、アドレスライト回路２３０及びアドレスリード回路２４０を有している。特に限定されるものではないが、メモリセルアレイ２１０は、上述したメモリセルアレイ１１０と同様、複数のＳＲＡＭ（Static Random Access Memory）セルがマトリクス状に配置された構成を有している。具体的には、ｒ＋１本のワード線ＲＲＷＬ０〜ＲＲＷＬｒと、１３本のビット線ＲＲＢＬ１〜ＲＲＢＬ１３を有し、これらの交点にそれぞれＳＲＡＭセルが配置された構成を有している。メモリセルアレイ２１０に含まれるＳＲＡＭセルの構成についても、図９に示したＳＲＡＭセルＳＣと同様である。
ワード線ＲＲＷＬ０〜ＲＲＷＬｒの選択は、検出信号ＭＡＸ１の活性時にはライトカウンタ２５０、リフレッシュ信号ＩＲＥＦｂの活性時にはリードカウンタ２６０、から其々出力されるロウアドレスＲＡ１に基づいて行われる。リフレッシュ信号ＩＲＥＦｂは、リフレッシュ信号ＩＲＥＦａと後述する選択信号ＰＳＥＬ２の反転信号を受けるＡＮＤゲート回路Ｇ３によって生成される信号である。ライトカウンタ２５０から出力されるロウアドレスＲＡ１は、アドレスライト回路２３０を用いてメモリセルアレイ２１０にロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）を書き込む際に参照される。リードカウンタ２６０から出力されるロウアドレスＲＡ１は、アドレスリード回路２４０を用いてメモリセルアレイ２１０からリフレッシュアドレスＲＡＤＤ１（Ａ１〜Ａ１３）を読み出す際に参照される。後述するとおり、メモリセルアレイ２１０に書き込まれるロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）は、アクセス回数が第１の所定値（＝２Ｔ）に達したワード線ＷＬｎ（０）又はＷＬｎ（１）を示している。
アドレスライト回路２３０は、ロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）の各ビットに対応するライト回路２３０１〜２３０１３からなり、ライトカウンタ２５０から出力されるロウアドレスＲＡ１に対応するメモリセルアレイ内のメモリセルに検出信号ＭＡＸ１が活性化したロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）を書き込む役割を果たす。
一方、アドレスリード回路２４０は、リフレッシュアドレスＲＡＤＤ１（Ａ１〜Ａ１３）の各ビットに対応するリード回路２４０１〜２４０１３を含み、リードカウンタ２６０から出力されるロウアドレスＲＡ１に対応するメモリセルアレイ内のメモリセルからリフレッシュアドレスＲＡＤＤ１（Ａ１〜Ａ１３）を読み出す役割を果たす。また、アドレスリード回路２４０にはＬＳＢ出力回路２４００が含まれており、リフレッシュアドレスＲＡＤＤ１の最下位ビットＡ０は、ＬＳＢ出力回路２４００の出力信号が用いられる。ＬＳＢ出力回路２４００の出力信号であるビットＡ０は、選択信号発生回路２７０から出力されるクロック信号ＣＬＫＡ１，ＣＬＫＢ１に基づいて反転する。
選択信号発生回路２７０は、選択信号ＰＳＥＬ１及びリフレッシュ信号ＩＲＥＦｂに基づいて、選択信号ＳＥＬ１及び上述したクロック信号ＣＬＫＡ１，ＣＬＫＢ１を生成する回路である。選択信号ＳＥＬ１は、図５に示した選択回路４２に供給され、リフレッシュアドレスＲＡＤＤ０又はＲＡＤＤ１の選択に用いられる他、ＯＲゲート回路Ｇ２を介してリフレッシュカウンタ４１にも供給され、リフレッシュ信号ＩＲＥＦａに応答したリフレッシュカウンタ４１の更新動作を許可又は禁止するために用いられる。
選択信号ＰＳＥＬ１は、追加リフレッシュカウンタ２８０によって生成される。追加リフレッシュカウンタ２８０は、検出信号ＭＡＸ１に応答して２カウントだけカウントアップし、リフレッシュ信号ＩＲＥＦｂに応答して１カウントだけカウントダウンする回路であり、カウント値が１以上であれば、選択信号ＰＳＥＬ１を活性化し、カウント値が０であれば選択信号ＰＳＥＬ１を非活性とする。
図１１は、追加リフレッシュカウンタ２８０及び選択信号発生回路２７０の動作を説明するためのタイミング図である。
図１１に示す例では、時刻ｔ３１，ｔ３２においてアクティブ信号ＩＡＣＴが活性化し、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４，ｔ４５においてリフレッシュ信号ＩＲＥＦｂが活性化している。また、時刻ｔ３１，ｔ３２におけるアクティブ信号ＩＡＣＴの活性化に応答して、いずれも検出信号ＭＡＸ１が活性化している。このことは、時刻ｔ３１のアクティブ信号ＩＡＣＴに応答したロウアクセスによって、あるワード線ＷＬのアクセス回数が第１の所定値（＝２Ｔ）を超え、さらに、時刻ｔ３２のアクティブ信号ＩＡＣＴに応答したロウアクセスによって、別のワード線ＷＬのアクセス回数が第１の所定値（＝２Ｔ）を超えたことを意味している。
この場合、検出信号ＭＡＸ１の１回目の活性化に応答して追加リフレッシュカウンタ２８０のカウント値が「０」から「２」にカウントアップされ、検出信号ＭＡＸ１の２回目の活性化に応答して追加リフレッシュカウンタ２８０のカウント値が「２」から「４」にカウントアップされる。また、追加リフレッシュカウンタ２８０のカウント値が「１」以上となったことに応答して、選択信号ＰＳＥＬ１がハイレベルに活性化する。
その後、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４におけるリフレッシュ信号ＩＲＥＦの活性化に応答して、追加リフレッシュカウンタ２８０のカウント値は、「３」、「２」、「１」、「０」とカウントダウンされ、選択信号ＰＳＥＬ１がローレベルに戻る。なお、時刻ｔ４５においてもリフレッシュ信号ＩＲＥＦｂが活性化されているが、この時点では、既に追加リフレッシュカウンタ２８０のカウント値が最小値（０）となっているため、その値は変化しない。
一方、選択信号ＳＥＬ１は、選択信号ＰＳＥＬがハイレベルに活性化した後、次のリフレッシュ信号ＩＲＥＦｂ（図１１に示す時刻ｔ４１のリフレッシュ信号ＩＲＥＦｂ）に応答してハイレベルに変化する。また、選択信号ＰＳＥＬ１がローレベルに非活性化した後、次のリフレッシュ信号ＩＲＥＦｂ（図１１に示す時刻ｔ４５のリフレッシュ信号ＩＲＥＦｂ）に応答してローレベルに戻る。
さらに、選択信号ＳＥＬ１がハイレベルに活性化されていることを条件として、リフレッシュ信号ＩＲＥＦｂに応答してクロック信号ＣＬＫＡ１，ＣＬＫＢ１が交互に活性化する。このことは、選択信号ＳＥＬ１がハイレベルに活性化されている場合、リフレッシュ信号ＩＲＥＦｂが活性化する度に、ＬＳＢ出力回路２４００の出力信号であるビットＡ０が反転することを意味している。
また、図１０に示すように、アドレス発生部２００を構成する所定の回路ブロックにはリセット信号ＲＥＳＥＴが供給されており、これが活性化すると当該回路ブロックは初期状態にリセットされる。例えば、メモリセルアレイ２１０に保持されたデータは、リセット信号ＲＥＳＥＴに応答して全てリセットされる。かかる動作は、ロウデコーダ２２０によって全てのワード線ＲＲＷＬ０〜ＲＲＷＬｒを選択した状態で、アドレスライト回路２３０からメモリセルアレイ２１０に初期値を出力することにより行うことができる。
リセット信号ＲＥＳＥＴは、図１０に示す電源制御回路２９０にも供給される。電源制御回路２９０は、図７に示した電源制御回路１７０と同じ回路構成を有しており、内部電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺを生成することによってメモリセルアレイ２１０の初期化動作をアシストする役割を果たす。つまり、リセット信号ＲＥＳＥＴが活性化すると、内部電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺは所定期間だけハイインピーダンスＨｉＺとなり、その後、それぞれ内部電位ＶＰＥＲＩ及び接地電位ＶＳＳと同電位になる。これにより、ライト回路２３０の負荷が大幅に低減されるため、リセット動作時の消費電流が低減されるとともに、非常に短時間でリセット動作を行うことが可能となる。
電源制御回路２９０には、セルフリフレッシュステート信号ＳＥＬＦ及びオーバーフロー信号ＯＶＦも供給されており、これらの信号に応答した内部電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺの生成も行われる。この点については、追って詳述する。
図１２は、アドレス発生部３００のブロック図である。
図１２に示すように、アドレス発生部３００は、図１０に示したアドレス発生部２００と同様の構成を有しており、リフレッシュ信号ＩＲＥＦｂの代わりにリフレッシュ信号ＩＲＥＦａがそのまま用いられる点、並びに、メモリセルアレイ３１０がｑ＋１本のワード線ＲＲＷＬ０〜ＲＲＷＬｑ（ｑ＜ｒ）によって構成される点において、図１０に示したアドレス発生部２００と相違している。
上述の通り、ｑ＜ｒであることは、アドレス発生部２００に蓄積可能なアドレス数（ｒ＋１）よりもアドレス発生部３００に蓄積可能なアドレス数（ｑ＋１）の方が少ないことを意味する。本発明においてこのような設計を行う点は必須でないが、アドレス発生部３００に蓄積されるアドレス数は、アドレス発生部２００に蓄積されるアドレス数よりも少ないことが予想されるため、このような設計を行うことによって回路規模の増大を防止することが可能となる。
アドレス発生部３００に含まれるメモリセルアレイ３１０、ロウデコーダ３２０、アドレスライト回路３３０、アドレスリード回路３４０、ライトカウンタ３５０、リードカウンタ３６０、選択信号発生回路３７０、追加リフレッシュカウンタ３８０及び電源制御回路３９０の機能は、アドレス発生部２００に含まれるメモリセルアレイ２１０、ロウデコーダ２２０、アドレスライト回路２３０、アドレスリード回路２４０、ライトカウンタ２５０、リードカウンタ２６０、選択信号発生回路２７０、追加リフレッシュカウンタ２８０及び電源制御回路２９０の機能と同じである。
かかる構成により、アドレス発生部３００は、検出信号ＭＡＸ２が活性化すると、ロウデコーダ３２０及びアドレスライト回路３３０を用いてメモリセルアレイ３１０にロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）を書き込み、リフレッシュ信号ＩＲＥＦａが活性化すると、ロウデコーダ３２０及びアドレスリード回路３４０を用いてメモリセルアレイ３１０からリフレッシュアドレスＲＡＤＤ２を読み出す。
また、アドレス発生部３００から出力される選択信号ＳＥＬ２は、図５に示した選択回路４２に供給され、リフレッシュアドレスＲＡＤＤ０又はＲＡＤＤ２の選択に用いられる他、ＯＲゲート回路Ｇ２を介してリフレッシュカウンタ４１にも供給され、リフレッシュ信号ＩＲＥＦａに応答したリフレッシュカウンタ４１の更新動作を許可又は禁止するために用いられる。
上述の通り、選択回路４２は選択信号ＳＥＬ１，ＳＥＬ２に基づいて、リフレッシュアドレスＲＡＤＤ０〜ＲＡＤＤ２の選択を行う。具体的には、図１３に示すように、選択信号ＳＥＬ１，ＳＥＬ２がいずれも非活性状態（ローレベル）である場合にはリフレッシュアドレスＲＡＤＤ０が選択され、これによりリフレッシュカウンタ４１のカウント値に従ったリフレッシュ動作が行われる。選択信号ＳＥＬ１，ＳＥＬ２がいずれも非活性状態となるのは、アドレス発生部２００，３００にリフレッシュアドレスが蓄積されていないことを意味する。
これに対し、選択信号ＳＥＬ１が活性状態（ハイレベル）であり、選択信号ＳＥＬ２が非活性状態（ローレベル）である場合には、リフレッシュアドレスＲＡＤＤ１が選択される。これにより、アドレス発生部２００に蓄積されたリフレッシュアドレスに対してリフレッシュ動作が行われる。選択信号ＳＥＬ１のみが活性状態となるのは、アドレス発生部２００にリフレッシュアドレスが蓄積されている一方、アドレス発生部３００にはリフレッシュアドレスが蓄積されていないことを意味する。
さらに、選択信号ＳＥＬ２が活性状態（ハイレベル）である場合には、選択信号ＳＥＬ１に関わらず、リフレッシュアドレスＲＡＤＤ２が選択される。これにより、アドレス発生部３００に蓄積されたリフレッシュアドレスに対してリフレッシュ動作が行われる。選択信号ＳＥＬ２が活性状態となるのは、アドレス発生部３００にリフレッシュアドレスが蓄積されていることを意味する。
このように、選択回路４２は、アドレス発生部２００に蓄積されたリフレッシュアドレスＲＡＤＤ１よりもアドレス発生部３００に蓄積されたリフレッシュアドレスＲＡＤＤ２を優先的に選択し、これを図１に示したロウデコーダ１２に出力する。そして、アドレス発生部２００，３００のいずれにもリフレッシュアドレスが蓄積されていないことを条件として、リフレッシュカウンタ４１から出力されるリフレッシュアドレスＲＡＤＤ０を選択し、これをロウデコーダ１２に出力する。
次に、半導体装置１０の動作について説明する。
図１４は、半導体装置１０の動作を説明するためのタイミング図である。
図１４に示す例では、時刻ｔ５１，ｔ５２に外部からアクティブコマンドＡＣＴが発行され、時刻ｔ６１，ｔ６２，ｔ６３，ｔ６４，ｔ６５に外部からリフレッシュコマンドＲＥＦが発行されたケースを示している。図示しないが、時刻ｔ５１以前においても、アクティブコマンドＡＣＴの発行による多数回のロウアクセスが行われており、これによってアクセスカウント部１００のロウアドレスＡｄｄｎに対応するカウント値は、第１の所定値−１（＝２Ｔ−１）までカウントアップされているとともに、ロウアドレスＡｄｄｏに対応するカウント値は、第２の所定値−１（＝２Ｔ＋１−１）までカウントアップされている。上述の通り、アクセスカウント部１００に入力されるロウアドレスＩＡＤＤは最下位ビットＡ０が縮退されているため、上記ロウアドレスＡｄｄｎは、ロウアドレスＡｄｄｎ（０）が割り当てられたワード線ＷＬｎ（０）とロウアドレスＡｄｄｎ（１）が割り当てられたワード線ＷＬｎ（１）の両方に対して共通である。同様に、ロウアドレスＡｄｄｏは、ロウアドレスＡｄｄｏ（０）が割り当てられたワード線ＷＬｏ（０）とロウアドレスＡｄｄｏ（１）が割り当てられたワード線ＷＬｏ（１）の両方に対して共通である。また、時刻ｔ５１以前においては、追加リフレッシュカウンタ２８０，３８０のカウント値は０である。
この状態で、時刻ｔ５１にアクティブコマンドＡＣＴとともにロウアドレスＡｄｄｎが入力されると、図７に示すレジスタ回路１４０Ｔの値である検出信号ＭＡＸ１が活性化する。検出信号ＭＡＸ１が活性化すると、図１０に示す追加リフレッシュカウンタ２８０のカウント値が０から２に変化し、選択信号ＰＳＥＬ１がハイレベルとなる。さらに、検出信号ＭＡＸ１の活性化に応答してアドレスライト回路２３０が活性化するため、アクティブコマンドＡＣＴとともに入力されたロウアドレスＩＡＤＤ（Ａｄｄｎ）がメモリセルアレイ２１０に書き込まれる。ロウアドレスＩＡＤＤ（Ａｄｄｎ）の書き込み先は、ライトカウンタ２５０によって例えばワード線ＲＲＷＬ０が指定される。
次に、時刻ｔ５２にアクティブコマンドＡＣＴとともにロウアドレスＡｄｄｏが入力されると、図７に示すレジスタ回路１４０Ｔ＋１の値である検出信号ＭＡＸ２が活性化する。検出信号ＭＡＸ２が活性化すると、図１２に示す追加リフレッシュカウンタ３８０のカウント値が０から２に変化し、選択信号ＰＳＥＬ２がハイレベルとなる。さらに、検出信号ＭＡＸ２の活性化に応答してアドレスライト回路３３０が活性化するため、アクティブコマンドＡＣＴとともに入力されたロウアドレスＩＡＤＤ（Ａｄｄｏ）がメモリセルアレイ３１０に書き込まれる。ロウアドレスＩＡＤＤ（Ａｄｄｏ）の書き込み先は、ライトカウンタ３５０によって例えばワード線ＲＲＷＬ０が指定される。
但し、この時点ではまだ選択信号ＳＥＬ１，ＳＥＬ２はローレベルであり、したがって選択回路４２はリフレッシュカウンタ４１の出力であるリフレッシュアドレスＲＡＤＤ０を選択する。図１４に示す例では、この時点におけるリフレッシュアドレスＲＡＤＤ０の値はＡｄｄｍ（０）であり、したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｍ（０）である。ここでＡｄｄｍ（０）とは、上位ビットＡ１〜Ａ１３の値がｍであり、最下位ビットＡ０の値が０であることを意味する。
次に、時刻ｔ６１において外部からリフレッシュコマンドＲＥＦが発行されると、図１に示すコマンドデコード回路３３はリフレッシュ信号ＩＲＥＦを１回又は複数回活性化させる。図１４には、リフレッシュコマンドＲＥＦに応答してリフレッシュ信号ＩＲＥＦが１回だけ活性化する例を示している。上述の通り、この時点におけるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ（０）であることから、ロウデコーダ１２は、ロウアドレスＡｄｄｍ（０）が示すワード線ＷＬｍにアクセスする。これにより、ワード線ＷＬｍ（０）に接続されたメモリセルＭＣの情報がリフレッシュされる。
また、リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ信号ＩＲＥＦａが活性化するが、この時点では選択信号ＰＳＥＬ２がハイレベルであるため、ゲート回路Ｇ３の働きによってリフレッシュ信号ＩＲＥＦｂは活性化しない。このため、リフレッシュ信号ＩＲＥＦａの活性化はアドレス発生部３００に対して有効となる一方、アドレス発生部２００に対しては無効となる。これは、アドレス発生部２００，３００の両方にリフレッシュアドレスが蓄積されている場合、リフレッシュ信号ＩＲＥＦａはアドレス発生部３００に対してのみ有効となることを意味する。換言すれば、リフレッシュ信号ＩＲＥＦａがアドレス発生部２００に対して有効となるのは、アドレス発生部３００にリフレッシュアドレスが蓄積されていない場合に限られる。
リフレッシュ信号ＩＲＥＦａが活性化すると、リフレッシュカウンタ４１のカウント値がＡｄｄｍ（１）に更新されるとともに、アドレス発生部３００のリードカウンタ３６０によってワード線ＲＲＷＬ０が指定される。ここでＡｄｄｍ（１）とは、上位ビットＡ１〜Ａ１３の値がｍであり、最下位ビットＡ０の値が１であることを意味する。これにより、アドレス発生部３００のアドレスリード回路３４０からは、ワード線ＲＲＷＬ０に対応するロウアドレスに格納されたリフレッシュアドレスＲＡＤＤ２（Ａｄｄｏ）が出力される。この時点では、クロック信号ＣＬＫＡ２が活性化しているため、ＬＳＢ出力回路３４００の値は０であり、したがってアドレス発生部３００から出力されるリフレッシュアドレスＲＡＤＤ２の値はＡｄｄｏ（０）である。ここでＡｄｄｏ（０）とは、上位ビットＡ１〜Ａ１３の値がｏであり、最下位ビットＡ０の値が０であることを意味する。
さらに、リフレッシュ信号ＩＲＥＦａの活性化に応答して選択信号ＳＥＬ２がハイレベルに変化するため、選択回路４２はアドレス発生部３００の出力であるリフレッシュアドレスＲＡＤＤ２を選択することになる。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｏ（０）となる。また、アドレス発生部３００の追加リフレッシュカウンタ３８０のカウント値が２から１にデクリメントされる。
さらに、図７に示すコマンド制御回路１６０の動作により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｍに対応するカウント値が初期化される。Ａｄｄｍに対応するカウント値は、ワード線ＷＬｍ（０）とワード線ＷＬｍ（１）に対する共通のカウント値であるが、これらワード線はロウアドレスの最下位ビットＡ０のみが異なるため、ワード線ＷＬｍ（０）がリフレッシュされてからワード線ＷＬｍ（１）がリフレッシュされるまでの時間は非常に短時間であると考えられる。この点を考慮して、実際にワード線ＷＬｍ（０）及びＷＬｍ（１）のいずれがリフレッシュされたかにかかわらず、一方がリフレッシュされれば両者に対応するカウント値をリセットしている。
そして、時刻ｔ６２において再びリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｏ（０）が示すワード線ＷＬｏ（０）にアクセスする。つまり、リフレッシュカウンタ４１が示すロウアドレスＡｄｄｍ（１）ではなく、アドレス発生部３００から出力されるロウアドレスＡｄｄｏ（０）に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線ＷＬｏ（０）に接続されたメモリセルＭＣの情報がリフレッシュされる。さらに、図７に示すコマンド制御回路１６０の動作により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｏに対応するカウント値が初期化される。
また、この時点においては選択信号ＳＥＬ１，ＳＥＬ２がハイレベルであることから、リフレッシュ信号ＩＲＥＦａが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、アドレス発生部３００の追加リフレッシュカウンタ３８０のカウント値が１から０にデクリメントされる。これにより、選択信号ＰＳＥＬ２はローレベルに変化するため、次にリフレッシュ信号ＩＲＥＦａが活性化すると、リフレッシュ信号ＩＲＥＦｂが活性化することになる。つまり、次のリフレッシュ信号ＩＲＥＦａは、アドレス発生部２００に対して有効となる。
さらに、リフレッシュ信号ＩＲＥＦａに応答して、アドレス発生部３００の選択信号発生回路３７０はクロック信号ＣＬＫＢ２を活性化させる。これにより、ＬＳＢ出力回路３４００の値は１となり、リフレッシュアドレスＲＡＤＤ２の値がＡｄｄｏ（１）に変化する。ここでＡｄｄｏ（１）とは、上位ビットＡ１〜Ａ１３の値がｏであり、最下位ビットＡ０の値が１であることを意味する。
時刻ｔ６３においてさらにリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｏ（１）が示すワード線ＷＬｏ（１）にアクセスする。つまり、アドレス発生部３００から出力されるロウアドレスＡｄｄｏ（１）に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルＭＣの情報がリフレッシュされる。
また、この時点においても選択信号ＳＥＬ１，ＳＥＬ２がハイレベルであることから、リフレッシュ信号ＩＲＥＦａが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、リフレッシュ信号ＩＲＥＦａの活性化に応答して、選択信号ＳＥＬ２がローレベルに変化する。これにより、選択回路４２はアドレス発生部２００から出力されるリフレッシュアドレスＲＡＤＤ１を選択するため、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｎ（０）となる。
そして、時刻ｔ６４において再びリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｎ（０）が示すワード線ＷＬｎ（０）にアクセスする。つまり、リフレッシュカウンタ４１が示すロウアドレスＡｄｄｍ（１）ではなく、アドレス発生部２００から出力されるロウアドレスＡｄｄｎ（０）に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線ＷＬｎ（０）に接続されたメモリセルＭＣの情報がリフレッシュされる。さらに、図７に示すコマンド制御回路１６０の動作により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｎに対応するカウント値が初期化される。
また、この時点においては選択信号ＳＥＬ１がハイレベルであることから、リフレッシュ信号ＩＲＥＦａが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、アドレス発生部２００の追加リフレッシュカウンタ２８０のカウント値が１から０にデクリメントされる。これにより、選択信号ＰＳＥＬ１はローレベルに変化する。
さらに、リフレッシュ信号ＩＲＥＦａに応答して、アドレス発生部２００の選択信号発生回路２７０はクロック信号ＣＬＫＢ１を活性化させる。これにより、ＬＳＢ出力回路２４００の値は１となり、リフレッシュアドレスＲＡＤＤ１の値がＡｄｄｎ（１）に変化する。ここでＡｄｄｎ（１）とは、上位ビットＡ１〜Ａ１３の値がｎであり、最下位ビットＡ０の値が１であることを意味する。
時刻ｔ６５においてさらにリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ（１）が示すワード線ＷＬｎ（１）にアクセスする。つまり、アドレス発生部２００から出力されるロウアドレスＡｄｄｎ（１）に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルＭＣの情報がリフレッシュされる。
また、この時点においても選択信号ＳＥＬ１がハイレベルであることから、リフレッシュ信号ＩＲＥＦａが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、リフレッシュ信号ＩＲＥＦａの活性化に応答して、選択信号ＳＥＬ１がローレベルに変化する。これにより、選択回路４２はリフレッシュカウンタ４１から出力されるリフレッシュアドレスＲＡＤＤ０を選択するため、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ（１）となる。
そして、図示しないが、次にリフレッシュコマンドＲＥＦが発行されると、ロウアドレスＡｄｄｍ（１）に対してリフレッシュ動作が実行されることになる。
このように、ロウアドレスＡｄｄｎが示すワード線ＷＬｎ（０）及びワード線ＷＬｎ（１）に対する合計のロウアクセスの回数が第１の所定値（＝２Ｔ）に達すると、これらワード線ＷＬｎ（０），ＷＬｎ（１）に対して追加的なリフレッシュ動作が実行され、ロウアドレスＡｄｄｏが示すワード線ＷＬｏ（０）及びワード線ＷＬｏ（１）に対する合計のロウアクセスの回数が第１の所定値（＝２Ｔ）よりも多い第２の所定値（＝２Ｔ＋１）に達すると、これらワード線ＷＬｏ（０），ＷＬｏ（１）に対して追加的なリフレッシュ動作が実行されるため、ディスターブによって低下したメモリセルＭＣの電荷量が再生される。これにより、アクセス履歴にかかわらず、各メモリセルＭＣに記憶された情報を正しく保持することが可能となる。
また、ロウアクセスの回数が第１の所定値（＝２Ｔ）に達したロウアドレスＡｄｄｎと、ロウアクセスの回数が第２の所定値（＝２Ｔ＋１）に達したロウアドレスＡｄｄｏとが併存している場合には、後者に対して優先的なリフレッシュ動作が実行されることから、より強くディスターブを受けているメモリセルＭＣに対して早期にリフレッシュ動作を実行することが可能となる。
しかも、追加的なリフレッシュ動作を行う場合には、リフレッシュカウンタ４１のカウント値の更新が停止されることから、通常のリフレッシュ動作についても正しく実行することが可能となる。但し、リフレッシュカウンタ４１のカウント値の更新が停止すると、リフレッシュカウンタ４１のカウント値が一周するために必要なリフレッシュコマンドＲＥＦの発行回数がその分増大する。このことは、リフレッシュサイクルが設計値よりも若干長くなることを意味するが、既に説明したとおり、実際には各メモリセルＭＣの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しているため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルＭＣの情報は正しく保持される。
また、本実施形態では、ロウアドレスＩＡＤＤの最下位ビットＡ０を縮退させていることから、ワード線ＷＬｎ（０），ＷＬｎ（１）のいずれがディスターブを受けているかにかかわらず、間隔Ｗ１で隣接するこれらワード線ＷＬｎ（０），ＷＬｎ（１）の両方に対して追加的なリフレッシュ動作が行われる。このため、アクセスカウント部１００に含まれるメモリセルアレイ１１０の容量を最下位ビットＡ０を縮退しないケースと比して半分に削減することができる。
しかも、メモリセルアレイ１１０，２１０，３１０を用いて、アクセス回数のカウントや追加的にリフレッシュ動作を行うべきロウアドレスの保持を行っていることから、他のフリップフロップ回路などを用いた場合と比べて、チップ上における占有面積を削減することも可能となる。
さらに、リセット信号ＲＥＳＥＴが活性化した場合、ＳＲＡＭセルＳＣを構成するインバータＩＮＶ１，ＩＮＶ２の論理が固定されることから、メモリセルアレイ１１０，２１０，３１０のデータを初期化するために必要な消費電流が削減されるとともに、初期化に必要な時間を短縮することができる。
図１５は、アクセスカウント部１００に含まれる電源制御回路１７０の回路図である。アドレス発生部２００，３００に含まれる電源制御回路２９０，３９０も基本的に電源制御回路１７０と同じ回路構成を有していることから、重複する説明は省略する。
図１５に示すように、電源制御回路１７０は、２つのフリップフロップ回路ＦＦ１，ＦＦ２を備え、その出力信号ＦＦ１ｏｕｔ，ＦＦ２ｏｕｔがＡＮＤゲート回路Ｇ４に供給される。フリップフロップ回路ＦＦ１，ＦＦ２は、データノードＤ、相補のクロックノードＣ及びローアクティブなリセットノードＲＢを有している。データノードＤ及びリセットノードＲＳＴＢにはセルフリフレッシュステート信号ＳＥＬＦが入力され、クロックノードＣにはオーバーフロー信号ＯＶＦ及びその反転信号が入力される。
図１５に示すように、クロックノードＣに入力されるオーバーフロー信号ＯＶＦの論理は、フリップフロップ回路ＦＦ１とフリップフロップ回路ＦＦ２とで反転している。このため、オーバーフロー信号ＯＶＦがハイレベルからローレベルに変化した場合にはフリップフロップ回路ＦＦ１にセルフリフレッシュステート信号ＳＥＬＦのレベルがラッチされ、逆に、オーバーフロー信号ＯＶＦがローレベルからハイレベルに変化した場合にはフリップフロップ回路ＦＦ２にセルフリフレッシュステート信号ＳＥＬＦのレベルがラッチされる。尚、セルフリフレッシュステート信号ＳＥＬＦが非活性レベル（ローレベル）である場合には、フリップフロップ回路ＦＦ１，ＦＦ２はリセットされる。
かかる構成により、セルフリフレッシュステート信号ＳＥＬＦがハイレベルに活性化していることを条件として、オーバーフロー信号ＯＶＦが２回反転すると、出力信号ＦＦ１ｏｕｔ，ＦＦ２ｏｕｔがいずれもハイレベルとなり、ＡＮＤゲート回路Ｇ４からの出力されるパワーダウン信号ＰＤＮがハイレベルに活性化する。
パワーダウン信号ＰＤＮは、リセット信号ＲＥＳＥＴを受けるＯＲゲート回路Ｇ５を介して、ドライバ回路ＤＲＶ１を構成するＰチャンネルＭＯＳトランジスタのゲート電極に入力されるとともに、リセット信号ＲＥＳＥＴを受けるＮＯＲゲート回路Ｇ６を介して、ドライバ回路ＤＲＶ２を構成するＮチャンネルＭＯＳトランジスタのゲート電極に入力される。ドライバ回路ＤＲＶ１はメモリセルアレイ１１０に電源電位ＶＰＥＲＩＺを供給する回路であり、これがオンしている場合には、電源電位ＶＰＥＲＩＺは電源電位ＶＰＥＲＩと同電位となる。一方、ドライバ回路ＤＲＶ２はメモリセルアレイ１１０に接地電位ＶＳＳＺを供給する回路であり、これがオンしている場合には、接地電位ＶＳＳＺは接地電位ＶＳＳと同電位となる。
そして、パワーダウン信号ＰＤＮ又はリセット信号ＲＥＳＥＴがハイレベルに活性化すると、ドライバ回路ＤＲＶ１，ＤＲＶ２はいずれもオフ状態となるため、電源電位ＶＰＥＲＩＺは電源電位ＶＰＥＲＩから切り離され、接地電位ＶＳＳＺは接地電位ＶＳＳから切り離される。このため、電源電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺはいずれもハイインピーダンス状態となる。電源電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺがハイインピーダンス状態になると、電源制御回路１７０からメモリセルアレイ１１０への電源供給が遮断されるため、メモリセルアレイ１１０は低消費電流状態となり、図９を用いて説明したようにメモリセルアレイ１１０の記憶データはリセットされる。
図１６は、電源制御回路１７０の動作を説明するためのタイミング図である。
図１６に示す例では、時刻ｔ７１，ｔ７２，ｔ７３にてリフレッシュアドレスＲＡＤＤ０が最大値（ＭＡＸ）から最小値（ＭＩＮ）に変化しており、これによりオーバーフロー信号ＯＶＦが反転している。そして、時刻ｔ８１から時刻ｔ８３の期間においてセルフリフレッシュステート信号ＳＥＬＦがハイレベルに活性化している。
まず、時刻ｔ８１以前においてはセルフリフレッシュステート信号ＳＥＬＦがローレベルであることから、図１５に示したフリップフロップ回路ＦＦ１，ＦＦ２はリセットされており、その出力信号ＦＦ１ｏｕｔ，ＦＦ２ｏｕｔはいずれもローレベルである。そして、時刻ｔ８１にてセルフリフレッシュステート信号ＳＥＬＦがハイレベルに変化すると、フリップフロップ回路ＦＦ１，ＦＦ２のリセット状態は解除されるものの、出力信号ＦＦ１ｏｕｔ，ＦＦ２ｏｕｔはいずれもローレベルのままである。
次に、時刻ｔ７１にてオーバーフロー信号ＯＶＦがハイレベルからローレベルに反転すると、フリップフロップ回路ＦＦ１の出力信号ＦＦ１ｏｕｔがハイレベルに変化する。そして、時刻ｔ７２にてオーバーフロー信号ＯＶＦがローレベルからハイレベルに反転すると、フリップフロップ回路ＦＦ２の出力信号ＦＦ２ｏｕｔがハイレベルに変化し、パワーダウン信号ＰＤＮが活性化する。オーバーフロー信号ＯＶＦの２回目の反転は、セルフリフレッシュモードにエントリした後、リフレッシュカウンタ４１のカウント値が確実に１周したことを意味する。
これにより、図１５に示したドライバ回路ＤＲＶ１，ＤＲＶ２がいずれもオフし、電源電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺはいずれもハイインピーダンス状態となる。その後、時刻ｔ８３にてセルフリフレッシュステート信号ＳＥＬＦがローレベルに戻ると、フリップフロップ回路ＦＦ１，ＦＦ２がリセットされるため、パワーダウン信号ＰＤＮが非活性化する。これにより、電源電位ＶＰＥＲＩＺには電源電位ＶＰＥＲＩが供給され、接地電位ＶＳＳＺには接地電位ＶＳＳが供給されるため、メモリセルアレイ１１０はリフレッシュアドレスのリード／ライト動作が可能な状態となる。
このように、本実施形態では、セルフリフレッシュモードにエントリした状態でリフレッシュカウンタ４１のカウント値が確実に１周した後、電源制御回路１７０からメモリセルアレイ１１０への電流供給が遮断される。このような制御が可能であるのは、セルフリフレッシュモードにエントリしている期間においては、外部からロウアクセスが行われることがないからである。つまり、セルフリフレッシュモードにエントリした状態でリフレッシュカウンタ４１のカウント値が１周した場合には、ロウアクセスによってディスターブを受けているワード線はゼロになるため、アクセスカウント部１００を用いたアクセス履歴の集計動作は不要となる。この点を考慮して、本実施形態ではセルフリフレッシュモードにエントリした状態でリフレッシュカウンタ４１のカウント値が１周した後、電源制御回路１７０からメモリセルアレイ１１０への電流供給を遮断することによって、セルフリフレッシュモード時における消費電流を削減している。
尚、正確には、セルフリフレッシュモードにエントリした後（時刻ｔ８１）、リフレッシュカウンタ４１のカウント値が１周するのは時刻ｔ８２であり、この時点でメモリセルアレイ１１０への電流供給を遮断することが可能である。このためには、セルフリフレッシュモードにエントリした時点におけるリフレッシュカウンタ４１のカウント値を記憶するレジスタと、リフレッシュカウンタ４１のカウント値とレジスタに保持された値とを比較する比較回路を利用すればよい。本発明においてこのような構成を採用することも可能である。ただし、本実施形態では、回路規模の増大を最小限とすべく、上述した構成を採用している。
以上、アクセスカウント部１００に含まれる電源制御回路１７０に着目して説明したが、アドレス発生部２００，３００に含まれる電源制御回路２９０，３９０についても、上述した電源制御回路１７０と同様であり、セルフリフレッシュモードにエントリした状態でリフレッシュカウンタ４１のカウント値が確実に１周した後、メモリセルアレイ２１０，３１０への電源供給を遮断する。
以上説明したように、本実施形態によれば、セルフリフレッシュモード時における消費電流を削減することが可能となる。
尚、セルフリフレッシュモードにエントリした状態でリフレッシュカウンタ４１のカウント値が１周したことを検出する方法としては、上述し方法に限定されず、他の方法を用いることも可能である。例えば、オーバーフロー信号ＯＶＦを用いるのではなく、リフレッシュカウンタ４１から出力されるリフレッシュアドレスＲＡＤＤ０の最上位ビットＡ１３を用い、セルフリフレッシュモードにエントリした状態で最上位ビットＡ１３が３回反転したことを検出条件としても構わない。この場合、上記の例よりも早期に電源供給を遮断することが可能となる。同様に、リフレッシュアドレスＲＡＤＤ０の上位２ビット目Ａ１２を用い、セルフリフレッシュモードにエントリした状態でビットＡ１２が５回反転したことを検出条件とすることも可能である。
図１７は、変形例によるＳＲＡＭセルＳＣの回路図である。
図１７に示す変形例によるＳＲＡＭセルＳＣにおいては、インバータＩＮＶ１，ＩＮＶ２ともに低位側電源ノードには接地電位ＶＳＳＺが供給され、高位側電源ノードにはいずれも内部電位ＶＰＥＲＩＺが供給される。このような構成を有するＳＲＡＭセルＳＣを用いれば、電源電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺをハイインピーダンス状態とした場合に、メモリセルアレイ１１０（２１０，３１０）の消費電流はほぼゼロとなる。これにより、セルフリフレッシュモード時における消費電流をより一層削減することが可能となる。
図１８は、変形例によるメモリセルアレイ１１０（２１０，３１０）の回路図である。
図１８に示す変形例によるメモリセルアレイ１１０（２１０，３１０）は、マトリクス状にレイアウトされたＳＲＡＭセルの代わりに、ラッチ回路Ｌ０〜ＬＴが縦続接続されてなるカウンタ回路ＣＮＴを複数備えている。各カウンタ回路ＣＮＴの選択はワード線ＲＷＬ（ＲＷＬ０〜ＲＷＬ（ｐ−１）／２）によって行われ、カウンタ回路ＣＮＴから読み出されたカウント値はビット線ＲＢＬ（ＲＢＬ０〜ＲＢＬＴ）を介して出力される。このように、メモリセルアレイ１１０（２１０，３１０）はＳＲＡＭセルのマトリクスであることは必須でなく、複数のカウンタ回路ＣＮＴを用いても構わない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、ロウアドレスＩＡＤＤの最下位ビットＡ０を縮退することによって、２本のワード線ＷＬからなるワード線群ごとにアクセス履歴を管理しているが、本発明においてこの点は必須でない。一例として、ロウアドレスＩＡＤＤの下位２ビットＡ０，Ａ１を縮退することによって４本のワード線ＷＬからなるワード線群ごとにアクセス履歴を管理しても構わないし、ロウアドレスＩＡＤＤの下位５ビットＡ０〜Ａ４を縮退することによって３２本のワード線ＷＬからなるワード線群ごとにアクセス履歴を管理しても構わない。或いは、ロウアドレスＩＡＤＤを縮退することなく、ワード線ＷＬごとにアクセス履歴を管理しても構わない。
ここで、下位２ビットＡ０、Ａ１を縮退する場合には、図１２において、追加リフレッシュカウンタ３８０は、検出信号ＭＡＸ１の活性化に応じて４カウントアップし、ＩＲＥＦａ活性化に応じて１カウントダウンする構成となり、且つ、ＬＳＢ出力回路３４０は、上記４カウント分のＡ０、Ａ１のアドレスビットをＩＲＥＦａの活性化に応じて順次出力する構成となる。
また、上記実施形態では、優先順位の異なる２種類のアドレス発生部２００，３００を設けているが、優先順位の異なる３種類以上のアドレス発生部を設けることも可能である。
さらに、上記実施形態では、セルフリフレッシュモードにエントリした状態でリフレッシュカウンタ４１のカウント値が１周した後、電源電位ＶＰＥＲＩＺ及び接地電位ＶＳＳＺの両方をハイインピーダンス状態としているが、これらのいずれか一方のみをハイインピーダンス状態としても構わないし、ハイインピーダンス状態とする代わりに、電流供給能力を低下させたり、電源電位ＶＰＥＲＩＺと接地電位ＶＳＳＺを同電位とすることも可能である。
２ 外部基板
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ リードライトアンプ
１６ 入出力回路
２１ コマンドアドレス端子
２２ リセット端子
２３ クロック端子
２４ データ端子
２５，２６ 電源端子
３１ コマンドアドレス入力回路
３２ アドレスラッチ回路
３３ コマンドデコード回路
３４ クロック入力回路
３５ 内部クロック発生回路
３６ タイミングジェネレータ
３７ 内部電源発生回路
３８ キャリブレーション回路
４０ リフレッシュ制御回路
４１ リフレッシュカウンタ
４２ 選択回路
４３ オシレータ
１００ アクセスカウント部
１１０ メモリセルアレイ
１２０ ロウデコーダ
１２１ アドレスデコード部
１２２ ワードドライバ
１２３ 遅延回路
１３０，１３００〜１３０Ｔ リード回路
１４０ カウンタ回路
１４００〜１４０Ｔ＋１ レジスタ回路
１５０，１５００〜１５０Ｔ ライト回路
１６０ コマンド制御回路
１７０，２９０，３９０ 電源制御回路
１７１，１７４ 選択回路
１７２，１７５ ＳＲラッチ回路
１７３，１７６ 遅延回路
２００，３００ アドレス発生部
２１０，３１０ メモリセルアレイ
２２０，３２０ ロウデコーダ
２３０，２３０１〜２３０１３，３３０，３３０１〜３３０１３ アドレスライト回路
２４０，２４０１〜２４０１３，３４０，３４０１〜３４０１３ アドレスリード回路
２４００，３４００ ＬＳＢ出力回路
２５０，３５０ ライトカウンタ
２６０，３６０ リードカウンタ
２７０，３７０ 選択信号発生回路
２８０，３８０ 追加リフレッシュカウンタ
ＡＣＴ アクティブコマンド
ＡＲａ，ＡＲｂ 活性領域
ＢＬ ビット線
ＢＬＣ ビット線コンタクト
Ｃ セルキャパシタ
ＣＣ セルコンタクト
ＣＮＴ カウンタ回路
ＤＲＶ１，ＤＲＶ２ ドライバ回路
ＦＦ１，ＦＦ２ フリップフロップ回路
Ｇ１〜Ｇ６ 論理ゲート回路
ＩＡＣＴ アクティブ信号
ＩＡＤＤ アドレス信号
ＩＮＶ１，ＩＮＶ２ インバータ
ＩＲＥＦ リフレッシュ信号
ＭＡＸ１，ＭＡＸ２ 検出信号
ＭＣ メモリセル
ＰＳＥＬ１，ＰＳＥＬ２，ＳＥＬ１，ＳＥＬ２ 選択信号
ＲＡＣＴ アクティブ信号
ＲＡＤＤ，ＲＡＤＤ０〜ＲＡＤＤ２ リフレッシュアドレス
ＲＢＬ０〜ＲＢＬＴ ビット線
ＲＣＮＴ カウントアップ信号
ＲＥＦ リフレッシュコマンド
ＲＥＳＥＴ リセット信号
ＲＲＢＬ１〜ＲＲＢＬ１３ ビット線
ＲＲＥＡＤ リード信号
ＲＲＳＴ リセット信号
ＲＲＷＬ０〜ＲＲＷＬｒ ワード線
ＲＷＬ０〜ＲＷＬ ワード線
ＲＷＲＴ ライト信号
ＳＣ ＳＲＡＭセル
Ｔｒ セルトランジスタ
ＷＬ０〜ＷＬｐ ワード線

Claims (12)

  1. ロウアドレスに対応して設けられる複数のワード線と、
    前記複数のワード線に其々対応して設けられる複数のメモリセルと、
    前記ロウアドレス毎のアクセス回数をカウントし、該カウント回数が第１の値を超えた時に第１の制御信号を出力して対応する第１のロウアドレスを第１のレジスタに保持し、前記第１の値よりも大きい第２の値を超えた時に第２の制御信号を出力して対応する第２のロウアドレスを第２のレジスタに保持する第１の制御回路と、
    リフレッシュコマンドをカウントしてリフレッシュ制御を実行すべき第３のロウアドレスを発生するリフレッシュカウンタと、
    前記リフレッシュコマンドを受けた際に、前記第１のロウアドレスよりも優先して前記第２のロウアドレスに対応する複数のメモリセルのリフレッシュ制御を行い、且つ、前記第３のロウアドレスよりも優先して前記第１のロウアドレスに対応する複数のメモリセルのリフレッシュ制御を行う第２の制御回路と、を備えることを特徴とする半導体装置。
  2. 前記第１及び第２のレジスタは其々が複数の他のメモリセルを含む第１及び第２のメモリグループからなり、前記第１の制御回路は、複数の前記第１のメモリグループからなる第１のメモリセルアレイと、複数の前記第２のメモリグループからなる第２のメモリセルアレイとを含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のメモリセルアレイに含まれる複数の他のメモリセルの数は前記第１のメモリセルアレイに含まれる複数の他のメモリセルの数よりも少ないことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１及び第２のメモリセルアレイは、いずれもＳＲＡＭセルアレイからなることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記第１の制御回路は、前記アクセス回数をカウントするアクセスカウント部を含み、前記第３のロウアドレスに対応する複数のメモリセルのリフレッシュ制御が行われたことに応答して、前記アクセスカウント部の前記第３のロウアドレスに対応するカウント値をリセットすることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１の制御回路に電源電位を供給する電源制御回路と、を備え、
    前記電源制御回路は、セルフリフレッシュモードにエントリしている期間中に全ての前記ロウアドレスに対してリフレッシュが行われた後に前記電源電位の供給を停止することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記電源制御回路は、前記セルフリフレッシュモードにエントリしている期間中に所定のロウアドレスに対するリフレッシュが２回行われたことに応答して、前記電源電位の供給を停止することを特徴とする請求項６に記載の半導体装置。
  8. 前記複数のメモリセルは、リフレッシュによる情報の保持が必要なＤＲＡＭセルであることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 複数のワード線を含むメモリセルアレイと、
    前記複数のワード線に対するアクセス履歴を記憶する第１の制御回路と、
    リフレッシュコマンドに応答して前記複数のワード線のいずれかにアクセスする第２の制御回路と、を備え、
    前記第１の制御回路は、２以上のワード線からなるワード線群ごとにアクセス履歴を記憶し、
    前記第２の制御回路は、アクセス回数が第１の値を超えた第１のワード線群のロウアドレスが前記第１の制御回路に保持されている場合には、前記リフレッシュコマンドに応答して前記第１のワード線群に含まれるワード線にアクセスし、アクセス回数が前記第１の値よりも多い第２の値を超えた第２のワード線群のロウアドレスが前記第１の制御回路に保持されている場合には、前記リフレッシュコマンドに応答して前記第１のワード線群に含まれるワード線にアクセスすることなく、前記第２のワード線群に含まれるワード線にアクセスすることを特徴とする半導体装置。
  10. 前記複数のワード線のうちリフレッシュ動作を実行すべきワード線を示すリフレッシュカウンタをさらに備え、
    前記第２の制御回路は、アクセス回数が前記第１の値を超えた前記第１のワード線群のロウアドレスが前記第１の制御回路に保持されていない場合には、前記リフレッシュコマンドに応答して前記リフレッシュカウンタが示す前記ワード線にアクセスすることを特徴とする請求項９に記載の半導体装置。
  11. セルフリフレッシュモードにエントリした状態で前記リフレッシュカウンタが少なくとも一周したことに応答して、前記第１の制御回路への電力供給を停止又は低減させる電源制御回路をさらに備えることを特徴とする請求項１０に記載の半導体装置。
  12. 前記電源制御回路は、前記セルフリフレッシュモードにエントリした状態で前記リフレッシュカウンタが所定のアドレスを２回示したことに応答して、前記制御回路への電力供給を停止又は低減させることを特徴とする請求項１１に記載の半導体装置。
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