KR100630976B1 - 로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀에스램 - Google Patents

로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀에스램 Download PDF

Info

Publication number
KR100630976B1
KR100630976B1 KR1020050023914A KR20050023914A KR100630976B1 KR 100630976 B1 KR100630976 B1 KR 100630976B1 KR 1020050023914 A KR1020050023914 A KR 1020050023914A KR 20050023914 A KR20050023914 A KR 20050023914A KR 100630976 B1 KR100630976 B1 KR 100630976B1
Authority
KR
South Korea
Prior art keywords
refresh
signal
response
address
row
Prior art date
Application number
KR1020050023914A
Other languages
English (en)
Other versions
KR20060102382A (ko
Inventor
이병재
Original Assignee
(주)피델릭스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)피델릭스 filed Critical (주)피델릭스
Priority to KR1020050023914A priority Critical patent/KR100630976B1/ko
Publication of KR20060102382A publication Critical patent/KR20060102382A/ko
Application granted granted Critical
Publication of KR100630976B1 publication Critical patent/KR100630976B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀 에스램이 게시된다. 본 발명의 디램셀 에스램은, 버스트 모드에서 로우 바운더리의 열이 선택됨을 감지하여 바운더리 신호를 발생하는 바운더리 판별부와, 상기 바운더리 신호에 응답하여, 리프레쉬 구동신호를 발생하는 리프레쉬 제어부를 구비한다. 그리고, 본 발명의 디램셀 에스램은 긴 동작시간이 소요되는 버스트 동작 모드인 경우, 로우 바운더리에서 리프레쉬 동작이 수행된다. 그러므로, 본 발명의 디램셀 에스램 및 그의 구동방법에 의하면, 리프레쉬 수행으로 인한 동작 속도의 저하가 최소화된다.
에스램, 디램셀, 리프레쉬, 로우, 바운더리(boundary)

Description

로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀 에스램{DRAM CELL SRAM OPERATING REFRESH RESPONDING DURING THE ROW BOUNDARY PERIOD}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 디램셀 에스램을 나타내는 블락도이다.
도 2는 도 1의 바운더리 판별부를 자세히 나타내는 도면이다.
도 3은 도 1의 리프레쉬 제어부를 자세히 나타내는 블락도이다.
도 4는 도 1의 리프레쉬 요구신호 발생부를 구체적으로 나타내는 도면이다.
도 5는 본 발명의 디램셀 에스램의 구동방법을 나타내는 타이밍도로서, 로우 바운더리에서 리프레쉬 요구신호가 활성화되는 경우의 타이밍도이다.
도 6은 본 발명의 디램셀 에스램의 구동방법을 나타내는 타이밍도로서, 로우 바운더리에서 리프레쉬 요구신호가 비활성화되는 경우의 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 디램(DRAM: Dynamic Random Access Memory) 셀(cell)을 가지면서, 에스램(SRAM: Static Random Access Memory)과 호환 가능한 디램셀 에스램 및 이의 구동방법에 관한 것이다.
일반적으로, 반도체 메모리 장치 중의 램(RAM: Random Access Memory)은 에스램과 디램으로 분류된다. 램은 행과 열로 구성되는 매트릭스 상에 배열되는 다수개의 단위 메모리 셀들을 가지는 메모리 어레이와, 상기 단위 메모리 셀들로/로부터 데이터를 입/출력하도록 제어하는 주변 회로로 구성된다. 에스램에 사용되는 1비트의 정보를 저장하기 위한 단위 메모리 셀은 래치(latch) 구조를 이루는 4개의 트랜지스터와, 전송 게이트로 작용하는 2개의 트랜지스터로 구현된다. 즉, 통상적인 에스램은 래치 구조의 단위 메모리 셀에 데이터를 저장하고 있으므로, 데이터를 보존하기 위한 리프레쉬 동작이 요구되지 않는다. 또한, 에스램은, 디램에 비하여, 동작 속도가 빠르고, 소비 전력이 작다는 장점을 지닌다.
그러나, 에스램의 단위 메모리 셀은 6개의 트랜지스터로 구현되어 있으므로, 에스램은 1개의 트랜지스터와 1개의 커패시터로 단위 메모리 셀이 구현되는 디램에 비하여, 소요되는 웨이퍼 면적면에서, 단점을 지닌다. 즉, 동일한 용량의 기억 소자를 제조하기 위하여, 에스램의 웨이퍼 면적은 디램의 웨이퍼 면적의 6배 내지 10배 정도이다. 이와 같은, 에스램의 소요 면적은 에스램의 단가를 상승시킨다. 만약, 비용 절감 등을 위하여, 에스램을 대신하여 통상적인 디램이 사용되는 경우, 주기적인 리프레쉬 때문에 추가적으로 디램 컨트롤러가 장착되어야 한다. 또한, 디램의 주기적인 리프레쉬 동작을 위한 소요 시간과 느린 동작 속도 때문에 시스템 자체의 전반적인 성능이 하락된다.
상기와 같은 디램과 에스램의 단점을 극복하고자, 디램셀을 이용한 에스램(이하, '디램셀 에스램'이라 함)을 구현하려는 노력이 계속되고 있다. 이러한 노력 중에서의 하나가 리프레쉬 동작을 외부로는 감추어서, 에스램과 호환되는 기술이다.
기존의 디램셀 에스램에서는, 긴 버스트 모드의 동작을 가지는 기입 모드에서의 리프레쉬를 위하여, 입력되는 기입 데이터는 별도로 구비되는 레지스터에 저장되며, 우선적으로 리프레쉬가 수행된다. 그 후, 다음 어드레스에 의한 억세스 동작을 수행하기 이전에, 상기 레지스터에 저장된 데이터에 대한 기입 억세스가 수행된다.
그러나, 이와 같은 기존의 디램셀 에스램에서는, 현재 어드레스에 따른 데이터의 기입전에, 이전 어드레스에 따른 데이터의 기입이 수행됨으로 인하여, 전체적으로 동작 속도가 저하되는 문제점이 발생한다.
본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 리프레쉬 수행으로 인한 동작 속도의 저하가 최소화되는 디램셀 에스램을 제공하는 데 있다.
상기와 같은 기술적 과제를 해결하기 위한 본 발명의 일면은 동기식 디램셀 에스램에 관한 것이다. 본 발명의 동기식 디램셀 에스램은 저장된 데이터를 유효하 게 보존하기 위하여, 각각이 소정의 리프레쉬 주기 이내에 저장된 데이터를 증폭하여 재기입하는 리프레쉬 동작의 수행이 요구되는 복수개의 디램셀들을 포함하며, 외부적으로 상기 리프레쉬의 수행을 위한 동작 구간이 활당되지 않는 외부 시스템과 인터페이싱될 수 있다. 본 발명의 동기식 디램셀 에스램은 행과 열로 정의되는 매트릭스 구조 상에 배열되는 상기 복수개의 디램셀들을 포함하는 메모리 어레이; 리프레쉬 동작 모드에서, 소정의 리프레쉬 어드레스에 따른 상기 메모리 어레이의 행을 특정하도록 구동되는 로우 선택부; 외부로부터 제공되는 칼럼 어드레스에 따른 상기 메모리 어레이의 열을 특정하도록 구동되되, 버스트(burst) 동작 모드에서는 특정되는 열의 어드레스를 소정의 클락신호에 동기되어 연속적으로 변경하는 칼럼 선택부; 상기 버스트 동작 모드 중에, 바운더리 어드레스에 해당하는 상기 메모리 어레이의 열이 선택됨에 응답하여, 활성화되는 바운더리 신호를 발생하는 바운더리 판별부; 상기 바운더리 신호에 응답하여, 소정의 리프레쉬 구동신호를 발생하는 리프레쉬 제어부; 및 상기 리프레쉬 구동신호에 응답하여, 상기 리프레쉬 어드레스를 상기 로우 선택부로 제공하는 리프레쉬 어드레스 발생부를 구비한다.
상기와 같은 다른 기술적 과제를 해결하기 위한 본 발명의 다른 일면은 본 발명의 동기식 디램셀 에스램의 구동방법에 관한 것이다. 본 발명의 동기식 디램셀 에스램의 구동방법은 소정의 클락신호에 동기되어, 상기 메모리 어레이의 열을 연속적으로 변경하여 독출하는 버스트(burst) 동작 모드에서, 외부에서 제공되는 로우 어드레스에 의하여 선택되는 메모리 어레이의 행을 특정하여 구동하는 단계; 상기 버스트(burst) 동작 모드 중에, 상기 특정되는 행에 대하여 바운더리 어드레스 에 해당하는 상기 메모리 어레이의 열이 선택됨에 응답하여, 활성화되는 바운더리 신호를 발생하는 단계; 상기 바운더리 신호의 활성화에 응답하여, 소정의 구간동안 리프레쉬 동작을 수행하는 단계; 및 상기 리프레쉬 동작의 수행의 종료 후에, 상기 메모리 어레이의 다른 행을 특정하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
본 발명의 디램셀 에스램은 내부적으로 디램셀을 채용하고 리프레쉬 동작이 수행되지만, 외부적으로는 통상의 에스램과 마찬가지로 리프레쉬를 위한 동작구간이 할당되지 않는다. 또한, 본 발명의 디램셀 에스램은 리프레쉬 동작을 제어하기 위한 별도의 제어신호가 외부에서 요구되지 않으며, 외부적으로는 통상적인 에스램(SRAM)과 동일한 규칙에 의하여 구동될 수 있다.
본 발명의 디램셀 에스램은 리프레쉬(REFRESH) 동작을 수행한다. 상기 리프레쉬 동작은 특정의 워드라인을 활성화시키고, 상기 워드라인에 접속되는 모든 디램셀의 데이터를 상기 디램셀로부터 출력한 후, 다시 증폭시켜 다시 기입하는 동작 을 말한다.
본 발명의 디램셀 에스램은 '버스트(burst) 동작 모드'를 수행한다. 상기 '버스트 동작 모드'는 수신되는 하나의 칼럼 어드레스에 대하여 선택되는 열을 클락신호에 동기하여 순차적으로 변화시키는 동작 모드를 말한다.
그리고, 본 발명의 디램셀 에스램은 버스트 동작 모드에서, 로우 바운더리(row boundary)를 지나는 경우가 발생될 수 있다. 이때, '로우 바운더리'는 논리적으로 경계에 위치하는 칼럼 어드레스의 열을 말하는 것으로, 맨 처음의 열 또는 맨 마지막의 열로 특정될 수 있다. 또한, 임의의 열이 로우 바운더리로 특정될 수 있다. 본 명세서에서는, 설명의 편의를 위하여, 로우 바우더리에 해당하는 칼럼 어드레스를 '바운더리 어드레스'라 칭한다.
도 1은 본 발명의 일실시예에 따른 디램셀 에스램을 나타내는 블락도이다. 도 1을 참조하면, 본 발명의 디램셀 에스램은 메모리 어레이(100), 로우 선택부(200), 칼럼 선택부(300), 바운더리 판별부(400), 리프레쉬 제어부(500), 명령입력부(600), 리프레쉬 어드레스 발생부(700), 리프레쉬 요구신호 발생부(800), 노말 차단부(900) 및 데이터 입출력부(1000)를 포함한다.
상기 메모리 어레이(100)는 행과 열로 정의되는 매트릭스 상에 배열되는 복수개의 디램셀들을 포함한다. 디램셀은 저장된 데이터를 유효하게 보존하기 위하여, 소정의 리프레쉬 주기 이내에 리프레쉬의 수행이 요구되는 셀이다. 디램셀은 디램(DRAM)의 메모리 어레이를 형성한다. 이와 같은 디램셀은, 잘 알려진 바와 같이, 워드라인에 의하여 게이팅되는 전송트랜지스터와, 전송트랜지스터를 통하여 전 송되는 비트라인의 데이터를 저장하는 커패시터로 구현된다.
로우 선택부(200)는 리프레쉬 모드에서 리프레쉬 어드레스(FADD)에 따른 상기 메모리 어레이(100)의 행을 특정하며, 특정되는 행의 워드라인(WL)을 활성화하도록 구동된다. 상기 리프레쉬 어드레스(FADD)는 리프레쉬 모드에서, 상기 리프레쉬 어드레스 발생부(700)로부터 제공된다.
로우 선택부(200)는 노말(normal) 모드에서는, 외부로부터 제공되는 로우 어드레스(RADD)에 따른 상기 메모리 어레이(100)의 행을 특정하며, 특정되는 행의 워드라인(WL)을 활성화하도록 구동된다. 만약, 버스트 모드에서, 로우 바운더리를 지나는 경우에는, 특정되는 행의 어드레스가 변하게 된다.
상기 로우 선택부(200)는 구체적으로 로우 어드레스 선택수단(210) 및 로우 구동수단(230)을 구비한다. 로우 어드레스 선택수단(210)은 상기 리프레쉬 어드레스(FADD) 및 상기 로우 어드레스(RADD) 중 선택되는 어느하나에 따른 어드레스를 선택 어드레스(SADD)로 제공한다. 즉, 상기 선택 어드레스(SADD)는, 리프레쉬 모드에서는 상기 리프레쉬 어드레스(FADD)에 따른 어드레스가 되며, 노말 모드에서는 상기 로우 어드레스(RADD)에 따른 어드레스가 된다.
상기 로우 구동수단(230)은 상기 로우 어드레스 선택수단(210)으로부터 제공되는 선택 어드레스(SADD)에 대응하는 메모리 어레이(100)의 행의 워드라인(WL)을 구동한다.
상기 칼럼 선택부(300)는 외부로부터 제공되는 칼럼 어드레스에 의하여, 상기 메모리 어레이의 열을 특정하도록 구동되는 열선택신호(CSL)를 발생한다. 그리 고, 버스트(burst) 동작 모드에서는, 특정되는 열의 어드레스를 클락신호(CLK)에 동기되어 연속적으로 변경한다. 이때, 버스트 길이를 지정하는 버스트 길이 신호(BL)는 외부에서 직접적으로 입력되거나, 모드 레지스터 셋트(MRS) 등에 의하여 내부적으로 발생될 수 있다.
바운더리 판별부(400)는 바운더리 신호(RBN)를 제공한다. 상기 바운더리 신호(RBN)는 버스트 동작 모드 중에, 바운더리 어드레스에 해당하는 상기 메모리 어레이의 열이 선택될 때, "H" 펄스로 발생된다.
도 2는 도 1의 바운더리 판별부(400)를 자세히 나타내는 도면이다. 도 2를 참조하면, 상기 바운더리 판별부(400)는 제1 논리곱수단(410) 및 제2 논리곱수단(430)을 포함한다. 제1 논리곱수단(410)은 메모리 어레이(100)의 열을 특정하는데 관련되는 열 어드레스들(YADD0~YADD(n-1))을 논리곱한다. 본 실시예에서는, 상기 '바운더리 어드레스'는 상기 열 어드레스들(YADD0~YADD(n-1))가 모두 논리"H"인 어드레스이다. 제2 논리곱수단(430)은 제1 논리곱수단(410)의 출력신호(N412) 및 클락신호(CLK)를 논리곱하여, 상기 바운더리 신호(RBN)을 발생한다. 따라서, 상기 바운더리 신호(RBN)는, 상기 열 어드레스들(YADD0~YADD(n-1))가 모두 논리"H"일때, 상기 클락신호(CLK)의 최초 클락에 응답하여 "H"펄스로 활성화된다.
다시 도 1을 참조하면, 상기 리프레쉬 제어부(500)는 메모리 어레이(100)의 리프레쉬를 수행하도록 구동하는 리프레쉬 구동신호(REF)를 발생한다. 상기 리프레쉬 구동신호(REF)는 상기 리프레쉬 요구신호 발생수단(800)으로부터 제공되는 리프레쉬 요구신호(REQ)의 활성화 동안에 발생되는 상기 바운더리 신호(RBN)의 펄스에 응답하여 활성화된다. 상기 리프레쉬 구동신호(REF)가 "H"로 활성화된 상태에서는, 상기 로우 선택부(200)의 로우 어드레스 선택수단(210)은 외부에서 제공되는 로우 어드레스(RADD) 대신에, 리프레쉬 어드레스(FADD)를 선택 어드레스(SADD)로 제공한다. 그리고, 상기 리프레쉬 구동신호(REF)가 "L"로 비활성화되면, 로우 어드레스(RADD)에 따른 선택 어드레스(SADD)가 제공된다.
도 3은 도 1의 리프레쉬 제어부(500)를 자세히 나타내는 블락도이다. 도 3을 참조하면, 상기 리프레쉬 제어부(500)는 바운더리 응답수단(510), 응답펄스 발생수단(520) 및 펄스확장수단(540)을 구비한다. 상기 바운더리 응답수단(510)은 상기 바운더리 판별부(400)에서 제공되는 바운더리 신호(RBN)의 "H"로의 활성화에 응답하여, 응답단자신호(NRES)를 논리 "L"로 천이시킨다.
상기 응답펄스 발생수단(520)은 상기 응답단자신호(NRES)의 "L"로의 천이에 응답하여, 소정의 활성화폭을 가지는 펄스로 발생되는 응답 펄스 신호(RPUL)를 제공한다. 이때, 상기 응답펄스신호(RPUL)는 상기 응답펄스 발생수단(520)의 지연회로(521)에 의한 지연시간에 의존하는 활성화폭을 가진다.
상기 펄스확장수단(530)은 상기 리프레쉬 요구신호 발생부(800)에서 제공되는 리프레쉬 요구신호(REQ)에 응답하여 인에이블된다. 그리고, 상기 펄스확장수단(530)은 상기 응답펄스신호(RPUL)에 응답하는 상기 리프레쉬 구동신호(REF)를 발생한다. 바람직하기로는, 상기 리프레쉬 구동신호(REF)는 상기 응답펄스신호(RPUL)에 대하여 활성화폭이 확장된다.
바람직한 실시예에 따른 본 발명의 디램셀 에스램에서, 상기 리프레쉬 제어 부(500)는 클락동기수단(540), 레이턴시 응답수단(550) 및 노말회복수단(560)을 더 구비한다.
상기 클락동기수단(540)은 상기 리프레쉬 구동신호(REF)의 "L"로의 비활성화에 응답하여 인에이블되며, 레이턴시 종료신호(ATEN)를 발생한다. 그리고, 상기 레이턴시 종료신호(ATEN)는, 리프레쉬 구동신호(REF)의 "L"로의 비활성화로부터 칼럼 레이턴시(CL)에 따른 클락신호(CLK)의 클락이 발생됨에 응답하여, "H"로 활성화된다. 이때, 칼럼 레이턴시(CL)는 외부에서 직접적으로 입력되거나, 모드 레지스터 셋트(MRS) 등에 의하여 내부적으로 발생될 수 있다.
상기 레이턴시 응답수단(550)은 상기 레이턴시 종료신호(ATEN)의 "H"로의 활성화에 응답하여, 상기 응답단자신호(NRES)를 "L"로 천이시킨다. 그러므로, 상기 레이턴시 종료신호(ATEN)가 "H"로 활성화되면, 상기 펄스발생수단(520)으로부터 제공되는 상기 응답펄스신호(RPUL)는 펄스로 발생된다.
상기 노말회복수단(560)은 노말회복신호(NRC)를 발생한다. 상기 노말회복신호(NRC)는 상기 리프레쉬 구동신호(REF)의 논리 "L"의 비활성화 상태에서 발생되는 상기 응답펄스신호(RPUL)에 응답하여, 논리 "H"의 펄스로 활성화된다. 따라서, 상기 노말회복신호(NRC)는 상기 리프레쉬 구동신호(REF)의 논리 "L"로 비활성화되고, 칼럼 레이턴시(CL)에 해당하는 클락신호(CLK)의 클락이 경과한 후에 논리 "H"의 펄스로 발생된다.
더욱 바람직한 실시예에 따른 본 발명의 디램셀 에스램에서, 상기 리프레쉬 제어부(500)는 초기화 수단(570)을 더 구비한다. 상기 초기화 수단(570)은, 본 발 명의 디램셀 에스램이 파워업(power up)될 때, 상기 응답단자신호(NRES)를 논리 "H"(본 명세서에서는, '제2 논리상태'라 함)로 제어한다.
다시 도 1을 참조하면, 상기 명령입력부(600)는 외부에서 공급되는 제어명령(CMD)에 따라, 본 발명의 디램셀 에스램이 액티브 모드로 구동될 때 "H" 펄스로 발생되는 액티브 신호(ACT)를 제공한다. 그리고, 상기 명령입력부(400)는 제어명령(CMD)에 따라, 기입/독출 제어신호들(WR/RD)을 데이터 입출력부(1000)에 공급한다. 상기 데이터 입출력부(1000)는 액티브 신호(ACT) 및 상기 기입/독출 제어신호들(WR/RD)에 따라 상기 메모리 어레이(100)에 대한 기입/독출 억세스 동작을 진행한다. 그리고, 상기 로우 선택부(200) 및 칼럼 선택부(300)도 상기 기입 독출제어신호들(WR/RD)을 수신하여, 기입/독출 억세스 동작에 따른 메모리 어레이(100)의 디램셀을 특정하도록 구동된다.
상기 리프레쉬 어드레스 발생부(700)는 상기 리프레쉬 구동신호(REF)에 응답하여, 상기 리프레쉬 어드레스(FADD)를 상기 로우 선택부(200)의 로우 어드레스 선택수단(210)으로 제공한다.
바람직하기로는, 본 발명의 동기식 디램셀 에스램은 리프레쉬 요구신호 발생부(800)를 더 구비한다. 상기 리프레쉬 요구신호 발생부(800)에서 발생되는 상기 리프레쉬 요구신호(REQ)는 일정한 주기로 활성화된다.
도 4는 도 1의 리프레쉬 요구신호 발생부(800)를 구체적으로 나타내는 도면이다. 상기 리프레쉬 요구신호 발생부(800)는 리프레쉬 오실레이터(810) 및 리프레쉬 요구신호 발생수단(830)을 포함한다. 상기 리프레쉬 오실레이터(810)는 일정한 주기로 활성화되는 오실레이션 신호(OSC)를 발생한다. 그리고, 상기 리프레쉬 요구신호 발생수단(830)은 상기 리프레쉬 요구신호(REQ)를 발생한다. 상기 리프레쉬 요구신호(REQ)는 상기 오실레이션 신호(OSC)에 응답하여 활성화되며, 상기 리프레쉬 구동신호(REF)에 응답하여, 일정하는 지연시간으로 비활성화된다.
리프레쉬 요구신호 발생수단(830)은 구체적으로 앤모스 트랜지스터(831), 래치회로(833), 반전지연펄스회로(835) 및 피모스 트랜지스터(837)를 구비한다.
상기 앤모스 트랜지스터(831)는 상기 오실레이션 신호(OSC)에 의하여 게이팅된다. 그러므로, 상기 래치회로(833)의 출력신호인 상기 리프레쉬 요구신호(REQ)는, 상기 오실레이션 신호(OSC)가 "H"로 활성화할 때, "L"로 래치된다.
상기 반전지연펄스회로(835)는, 상기 리프레쉬 구동신호(REF)의 "H"로의 활성에 응답하여, 소정의 지연시간 후에 "L"펄스로 발생되는 출력신호(N836)를 발생한다. 그리고, 상기 피모스 트랜지스터(837)는 상기 반전지연펄스회로(835)의 출력신호(N836)에 응답하여 게이팅된다. 그러므로, 상기 래치회로(833)의 출력신호인 상기 리프레쉬 요구신호(REQ)는, 상기 리프레쉬 구동신호(REF)의 "H"로의 활성으로부터 소정의 시간 경과 후에, 다시 "L"로 비활성화된다.
다시 도 1을 참조하면, 노말 차단부(900)는 노말 차단신호(NRA)를 발생한다. 상기 노말 차단신호(NRA)는 상기 리프레쉬 구동신호(REF)에 응답하여, "H"로 활성화되며, 상기 노말회복신호(NRC)에 응답하여, "L"로 비활성화된다. 상기 칼럼 선택부(300)는 상기 노말 차단신호(NRA)가 "H"로 활성화된 상태에서는, 상기 메모리 어레이(100)의 열을 특정하는 열선택신호(CSL)에 대한 활성화를 중지한다.
계속하여, 본 발명의 디램셀 에스램에서의 리프레쉬 방법이 기술된다.
도 5는 본 발명의 디램셀 에스램의 구동방법을 나타내는 타이밍도로서, 로우 바운더리에서 리프레쉬 요구신호가 활성화되는 경우의 타이밍도이다.
버스트 동작 모드에서는, 외부에서 제공되는 로우 어드레스(RADD)에 의하여 선택되는 메모리 어레이(100)의 행을 특정하며, 해당되는 행의 워드라인(WL1)을 활성화시킨다.
시점 t11에서, 바운더리 어드레스에 해당하는 메모리 어레이의 열이 선택된다. 그러면, 상기 로우 어드레스(RADD)에 따른 워드라인(WL1)은 디스에이블되고, 바운더리 신호(RBN)가 "H"로 활성화된다. 이때, 리프레쉬 요구신호(REQ)가 "H"로 활성화된 상태이므로, 상기 바운더리 신호(RBN)에 응답하여, 리프레쉬 구동신호(REF)가 "H"로 활성화된다. 이어서, 상기 리프레쉬 구동신호(REF)에 응답하여, 리프레쉬 어드레스(FADD)에 따른 워드라인(WL2)가 활성화된다. 또한, 상기 리프레쉬 구동신호(REF)에 응답하여, 노말 차단신호(NRA)도 활성화된다.
그리고, 소정의 시간구간이 경과된 후에, 상기 리프레쉬 구동신호(REF)가 비활성화되면, 리프레쉬 어드레스(FADD)에 따른 워드라인(WL2)는 비활성화되고, 클락신호(CLK)의 다음 클락에 응답하여, 로우 어드레스(RADD)에 대한 새로운 워드라인(WL3)이 활성화된다.
그리고, 칼럼 레이턴시(CL)에 따른 구간이 경과한 후, 시점 t13에서 노말회복신호(NRC)의 펄스에 응답하여, 노말 차단신호(NRA)가 "L"로 된다. 이후, 상기 클락신호(CLK)에 동기하여, 버스트 모드가 계속적으로 진행된다.
도 6은 본 발명의 디램셀 에스램의 구동방법을 나타내는 타이밍도로서, 로우 바운더리에서 리프레쉬 요구신호가 비활성화되는 경우의 타이밍도이다.
시점 t21에서, 바운더리 어드레스에 해당하는 메모리 어레이의 열이 선택된다. 그러면, 상기 로우 어드레스(RADD)에 따른 워드라인(WL1)은 디스에이블되고, 바운더리 신호(RBN)가 "H"로 활성화된다. 이때, 리프레쉬 요구신호(REQ)가 "L"로 비활성화 상태이므로, 리프레쉬 구동신호(REF)가 "L"로 상태이다. 그리고, 노말회복신호(NRC) 및 노말차단신호(NRA)는 "L" 상태를 유지한다.
이 경우, 본 발명의 디램셀 에스램은 리프레쉬 동작을 수행하지 않으며, 시점 t22에서 클락신호(CLK)의 다음 클락에 응답하여, 로우 어드레스(RADD)에 대한 새로운 워드라인(WL3)이 활성화된다. 이후, 상기 클락신호(CLK)에 동기하여, 버스트 모드가 계속적으로 진행된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 디램셀 에스램은 버스트 모드에서 로우 바운더리의 열이 선택됨을 감지하여 바운더리 신호를 발생하는 바운더리 판별부와, 상기 바운더리 신호에 응답하여, 리프레쉬 구동신호를 발생하는 리프레쉬 제어부를 구비한 다. 그리고, 본 발명의 디램셀 에스램은 긴 동작시간이 소요되는 버스트 동작 모드인 경우, 로우 바운더리에서 리프레쉬 동작이 수행된다. 그러므로, 본 발명의 디램셀 에스램 및 그의 구동방법에 의하면, 리프레쉬 수행으로 인한 동작 속도의 저하가 최소화된다.

Claims (9)

  1. 저장된 데이터를 유효하게 보존하기 위하여, 각각이 소정의 리프레쉬 주기 이내에 저장된 데이터를 증폭하여 재기입하는 리프레쉬 동작의 수행이 요구되는 복수개의 디램셀들을 포함하며, 외부적으로 상기 리프레쉬의 수행을 위한 동작 구간이 활당되지 않는 외부 시스템과 인터페이싱될 수 있는 상기 동기식 디램셀 에스램에 있어서,
    행과 열로 정의되는 매트릭스 구조 상에 배열되는 상기 복수개의 디램셀들을 포함하는 메모리 어레이;
    리프레쉬 동작 모드에서, 소정의 리프레쉬 어드레스에 따른 상기 메모리 어레이의 행을 특정하도록 구동되는 로우 선택부;
    외부로부터 제공되는 칼럼 어드레스에 따른 상기 메모리 어레이의 열을 특정하도록 구동되되, 버스트(burst) 동작 모드에서는 특정되는 열의 어드레스를 소정의 클락신호에 동기되어 연속적으로 변경하는 칼럼 선택부;
    상기 버스트 동작 모드 중에, 바운더리 어드레스에 해당하는 상기 메모리 어레이의 열이 선택됨에 응답하여, 활성화되는 바운더리 신호를 발생하는 바운더리 판별부;
    상기 바운더리 신호에 응답하여, 소정의 리프레쉬 구동신호를 발생하는 리프레쉬 제어부; 및
    상기 리프레쉬 구동신호에 응답하여, 상기 리프레쉬 어드레스를 상기 로우 선택부로 제공하는 리프레쉬 어드레스 발생부를 구비하는 것을 특징으로 하는 동기식 디램셀 에스램.
  2. 제1 항에 있어서, 상기 동기식 디램셀 에스램은
    일정한 주기로 활성화되는 리프레쉬 요구신호를 상기 리프레쉬 제어부로 제공하는 리프레쉬 요구신호 발생부를 더 구비하는 것을 특징으로 하는 동기식 디램셀 에스램.
  3. 제2 항에 있어서, 상기 리프레쉬 제어부는
    상기 바운더리 신호의 활성화에 응답하여, 소정의 응답단자신호를 제1 논리상태로 천이시키는 바운더리 응답수단;
    상기 응답단자신호의 제1 논리상태로의 천이에 응답하여, 소정의 활성화폭을 가지는 펄스로 활성화되는 응답 펄스 신호를 제공하는 응답펄스 발생수단; 및
    상기 리프레쉬 요구신호에 응답하여 인에이블되며, 상기 응답펄스신호에 응답하여, 상기 리프레쉬 구동신호를 제공하도록 구동되는 발생하는 펄스확장수단을 구비하는 것을 특징으로 하는 동기식 디램셀 에스램.
  4. 제3 항에 있어서, 상기 리프레쉬 제어부는
    상기 리프레쉬 구동신호의 비활성화에 응답하여 인에이블되며, 상기 리프레쉬 구동신호의 비활성화로부터 소정의 칼럼 레이턴시에 따른 클락신호의 클락이 발 생됨에 응답하여, 활성화되는 레이턴시 종료신호를 발생하는 클락동기수단;
    상기 레이턴시 종료신호의 활성화에 응답하여, 상기 응답단자신호를 상기 제1 논리상태로 천이시키는 레이턴시 응답수단; 및
    상기 리프레쉬 구동신호의 비활성화 상태에서 발생되는 상기 응답 펄스 신호에 응답하여, 활성화되는 노말회복신호를 발생하는 노말회복수단을 더 구비하는 것을 특징으로 하는 동기식 디램셀 에스램.
  5. 제3 항 또는 제4 항에 있어서, 상기 리프레쉬 제어부는
    파워업시에 상기 응답단자신호를 상기 제1 논리상태와 상반되는 제2 논리상태로 제어하는 초기화 수단을 더 구비하는 것을 특징으로 하는 동기식 디램셀 에스램.
  6. 제1 항에 있어서, 상기 로우 선택부는
    노말 모드에서, 외부로부터 제공되는 로우 어드레스에 따른 상기 메모리 어레이의 행을 특정하도록 구동되는 것을 특징으로 하는 동기식 디램셀 에스램.
  7. 제6 항에 있어서, 상기 로우 선택부는
    상기 리프레쉬 어드레스 및 상기 로우 어드레스 중 선택되는 어느하나에 따른 어드레스를 선택 어드레스로 제공하는 로우 어드레스 선택수단으로서, 상기 선택 어드레스는 리프레쉬 모드에서는 상기 리프레쉬 어드레스에 따른 어드레스이며, 노말 모드에서는 상기 로우 어드레스에 따른 어드레스인 상기 로우 어드레스 선택수단; 및
    상기 선택 어드레스에 대응하는 메모리 어레이의 행의 워드라인을 구동하는 로우 구동수단을 구비하는 것을 특징으로 하는 동기식 디램셀 에스램.
  8. 제1 항에 있어서, 상기 리프레쉬 요구신호 발생부는
    일정한 주기로 활성화되는 오실레이션 신호를 발생하는 리프레쉬 오실레이터; 및
    상기 오실레이션 신호에 응답하여 활성화되며, 상기 리프레쉬 구동신호에 응답하여, 일정하는 지연시간으로 비활성화되는 상기 리프레쉬 요구신호를 발생하는 리프레쉬 요구신호 발생수단을 구비하는 것을 특징으로 하는 디램셀 에스램.
  9. 삭제
KR1020050023914A 2005-03-23 2005-03-23 로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀에스램 KR100630976B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050023914A KR100630976B1 (ko) 2005-03-23 2005-03-23 로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀에스램

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050023914A KR100630976B1 (ko) 2005-03-23 2005-03-23 로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀에스램

Publications (2)

Publication Number Publication Date
KR20060102382A KR20060102382A (ko) 2006-09-27
KR100630976B1 true KR100630976B1 (ko) 2006-10-12

Family

ID=37633225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050023914A KR100630976B1 (ko) 2005-03-23 2005-03-23 로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀에스램

Country Status (1)

Country Link
KR (1) KR100630976B1 (ko)

Also Published As

Publication number Publication date
KR20060102382A (ko) 2006-09-27

Similar Documents

Publication Publication Date Title
US7301842B2 (en) Synchronous pseudo static random access memory
US7177223B2 (en) Memory device and method having banks of different sizes
KR100355226B1 (ko) 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
KR100682174B1 (ko) 반도체 메모리 장치의 페이지 액세스 회로
US6504783B2 (en) Semiconductor device having early operation high voltage generator and high voltage supplying method therefor
US6392958B1 (en) Asynchronous SRAM compatible memory device using DRAM cell and method for driving the same
JP4962206B2 (ja) 半導体記憶装置及びワードデコーダ制御方法
KR100899517B1 (ko) 반도체 기억 장치
KR20030071783A (ko) 반도체 기억 장치 및 리프레시 제어 회로
US20020176302A1 (en) Cell data protection circuit in semiconductor memory device and method of driving refresh mode
KR100431303B1 (ko) 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램
US20050105357A1 (en) Method and circuit configuration for refreshing data in a semiconductor memory
JPWO2002082454A1 (ja) 半導体記憶装置
US6847573B2 (en) Synchronous SRAM-compatible memory device including DRAM array with internal refresh
KR100630976B1 (ko) 로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀에스램
JP2004185686A (ja) 半導体記憶装置
KR100481819B1 (ko) 디램 셀을 사용하며, 칩 디스에이블 구간 중에 발생하는신호에 의하여 리프레쉬가 수행되도록 제어되는 동기식에스램 호한 메모리
KR100414716B1 (ko) 디램 셀을 사용하고 에스램 호환이 가능하며, 페이지억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법
KR100630975B1 (ko) 리프레쉬 수행에서 노말 억세스로의 복귀지연시간이제어되는 동기식 디램셀 에스램 및 이의 구동방법
KR100583833B1 (ko) 어드레스 천이에 응답하여 리프레쉬가 수행되는 디램셀에스램
US20020141271A1 (en) Memory and refresh method for memory
KR100401235B1 (ko) 디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어회로
KR100394587B1 (ko) 디램 셀을 이용한 에스램 호환 메모리 장치의 리프레쉬 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120829

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130905

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150907

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160926

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170925

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190902

Year of fee payment: 14