KR20030071783A

KR20030071783A - 반도체 기억 장치 및 리프레시 제어 회로

Info

Publication number: KR20030071783A
Application number: KR10-2003-7007684A
Authority: KR
Inventors: 히로유키 타카하시; 타카시 쿠사카리
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 2000-12-11
Filing date: 2001-12-06
Publication date: 2003-09-06
Also published as: JP2002184174A; TW544676B; EP1351250A1; JP4749538B2; CN1260736C; US6813212B2; EP1351250A4; US20040027876A1; CN1479924A; WO2002049037A1

Abstract

리프레시에 의해 보통의 액세스가 영향을 받거나 기록의 연속에 의해 리프레시를 할 수 없게 되는 문제를 방지한다.

1행 어드레스분의 리프레시 동작의 시간 간격의 기준이 되는 클록 신호를 리프레시용 클록 신호로서 발생하고, 외부로부터 공급되는 메모리 셀에 대한 액세스 어드레스(Address)의 변화를 검출하고 그 검출 신호의 발생을 트리거로 하여 리프레시 어드레스에 대응하는 메모리 셀에 대해 리프레시를 행하게 하고 나서 액세스 어드레스가 지정하는 메모리 셀에 대한 액세스를 실행시키는 반도체 기억 장치로서, 기록 이네이블 신호(/WE)가 입력되는 경우에는, 그 신호를 트리거로 하여 리프레시를 행하게 하고 나서 기록 동작을 행하게 함과 함께, 리프레시용 클록 신호에 의거한 소정 기간, 액세스 어드레스 변화 검출 신호의 발생을 트리거로 한 리프레시 동작을 정지시킨다.

Description

반도체 기억 장치 및 리프레시 제어 회로{SEMICONDUCTOR MEMORY DEVICE AND REFRESH CONTROL CIRCUIT}

랜덤 액세스가 가능한 반도체 기억 장치로서는 SRAM 및 DRAM이 가장 대표적이다. DRAM과 비교하는 경우, SRAM은 일반적으로 고속인데다가, 전원을 공급하여 어드레스를 입력하기만 하면 그 어드레스의 변화를 파악하고 내부의 순서 회로가 동작하여 판독·기록을 행할 수가 있다. 이와 같이, SRAM은 DRAM에 비하여 단순한 입력 신호 파형을 줄 뿐으로 동작하기 때문에, 이러한 입력 신호 파형을 생성하는 회로의 구성도 간단하게 하는 것이 가능하다.

또한, SRAM은 DRAM과 같이 메모리 셀에 기억된 데이터를 계속 보존하기 위한리프레시가 불필요하기 때문에, 그 취급이 용이함과 함께, 리프레시를 필요로 하지 않고 스탠바이 상태에 있어서의 데이터 보존 전류가 작다는 장점도 있다. 이러한 등의 이유로 SRAM은 다양한 용도에 널리 사용되고 있다. 그러나, SRAM은 일반적으로 1메모리 셀당 6개의 트랜지스터를 필요로 하기 때문에, DRAM에 비하여 아무래도 칩 사이즈가 커지고, 가격이 DRAM에 비해 높아지지 않을 수 없다는 단점이 있다.

한편, DRAM은 어드레스로서 행 어드레스 및 열 어드레스를 2회로 나누어 제각기 주고, 이들 어드레스의 받아들이는 타이밍을 규정하는 신호로서 RAS(행 어드레스 스트로브)/CAS(열 어드레스 스트로브)를 필요로 하는 것과, 정기적으로 메모리 셀을 리프레시하기 위하는 제어 회로가 필요하게 되는 등, SRAM에 비하여 타이밍 제어가 복잡하게 되어 버린다.

또한, DRAM은 외부로부터의 액세스가 없는 때에도 메모리 셀의 리프레시가 필요하게 되기 때문에 소비 전류가 커져 버린다는 문제도 있다고는 말할 수 있지만, DRAM의 메모리 셀은 캐패시터 1개와 트랜지스터 1개로 구성 가능하기 때문에, 작은 칩 사이즈로 대용량화를 도모하는 것은 비교적 용이하다. 따라서 동일한 기억 용량의 반도체 기억 장치를 구성하는 것이라면 SRAM보다도 DRAM의 쪽이 저가로 된다.

그런데, 휴대 전화 등으로 대표되는 휴대 기기가 채용하고 있는 반도체 기억 장치로서는 지금까지는 SRAM이 주류이다. 이것은, 지금까지의 휴대 전화에는 간단한 기능밖에 탑재되어 있지 않았기 때문에 그다지 대용량의 반도체 기억 장치가 필요로 되지 않았던 것과, DRAM에 비하여 타이밍 제어 등의 점에서 취급이 용이한것, 스탠바이 전류가 작고 저소비 전력이기 때문에 연속 통화 시간. 연속 대기 시간을 가능한 한 향상시키고 싶는 휴대 전화 등에 알맞는것 등이 그 이유이다.

그런데, 요즘, 상당히 풍부한 기능을 탑재한 휴대 전화가 등장하고, 전자 메일의 송수신 기능이나, 각종의 사이트에 액세스 하여 부근에 있는 레스토랑 등의 타운 정보를 취득한다는 기능도 실현되고 있다. 뿐만 아니라, 극히 최근의 휴대 전화에서는 인터넷상의 WEB 서버에 액세스하여 홈페이지의 내용을 간략화하여 표시하는 것 같은 기능도 탑재되고 있고, 장래적으로는 현재의 데스크톱형 퍼스널 컴퓨터와 마찬가지로 인터넷상의 홈페이지 등에 자유롭게 액세스할 수 있게 되는 것도 상정된다.

이러한 기능을 실현하기 위해서는, 종래의 휴대 전화와 같이 단순한 텍스트 표시를 하고 있을 뿐으로는 안되고, 다양한 멀티미디어 정보를 유저에게 제공하기 위한 그래픽 표시가 불가결하게 된다. 그것에는, 공중망 등으로부터 수신한 대량의 데이터를 휴대 전화 내의 반도체 기억 장치상에 일시적으로 축적하여 둘 필요가 생긴다. 즉, 앞으로의 휴대 기기에 탑재되는 반도체 기억 장치에서는 DRAM과 같이 대용량인 것이 필수 조건이라고 생각된다. 게다가, 휴대 기기는 소형이면서 경량인 것이 절대 조건이기 때문에, 반도체 기억 장치를 대용량화 하여도 기기 그 자체가 대형화·중량화 하는 것은 피하여야 한다.

이상과 같이, 휴대 기기에 탑재되는 반도체 기억 장치로서는 취급의 간편함이나 소비 전력을 생각한다면 SRAM이 바람직하지만, 대용량화의 관점에서 보면 DRAM이 바람직하게 된다. 즉, 앞으로의 휴대 기기에는 SRAM 및 DRAM의 장점을 각각받아들인 반도체 기억 장치가 최적이라고 말할 수 있다. 이런 종류의 반도체 기억 장치로서는, DRAM에 채용되어 있는 것과 동일한 메모리 셀을 사용하면서, 외부에서 볼 때에 SRAM과 거의 같은 사양을 갖는「의사 SRAM」이라고 불리는 것이 이미 생각되고는 있다.

의사 SRAM은 DRAM과 같이 어드레스를 행 어드레스, 열 어드레스로 나누어 제각기 줄 필요가 없고, 또한 그때문에 RAS, CAS와 같은 타이밍 신호도 필요로 하지 않는다. 의사 SRAM에서는 범용의 SRAM과 마찬가지로 어드레스를 한번 줄 뿐으로 좋고, 클록 동기형의 반도체 기억 장치의 클록에 상당하는 칩 이네이블 신호를 트리거로 하여 어드레스를 내부에 받아들여 판독/기록을 행하고 있다.

그러나, 의사 SRAM이 범용의 SRAM과 완전한 호환성을 갖고 있다고는 한정 할 수 없고, 그 대부분은 메모리 셀의 리프레시를 외부로부터 제어하기 위한 리프레시 제어용 단자를 구비하고 있고, 리프레시를 의사 SRAM의 외부로부터 제어하여야 한다. 이와 같이, 의사 SRAM의 대부분은 SRAM과 비교할 때 취급이 용이하지 않고, 리프레시 제어를 위한 여분의 회로가 필요하게 된다는 결점이 있다. 이 때문에, 의사 SRAM의 외부로부터 리프레시를 제어하지 않고도 끝나도록 하여, 범용 SRAM과 완전히 동일한 사양으로 동작시키도록 한 의사 SRAM도 생각되어 오고 있다. 그러나 이런 종류의 의사 SRAM에 있어서도 이하에 기술하는 바와 같은 결점이 있다.

범용 SRAM에 있어서의 데이터 기록시에는, 일반적으로, 우선, 액세스처의 어드레스를 외부 어드레스 신호로서 지정하고, 다음에 기록 이네이블 신호를 활성화 하여 기록 상태를 지시한다. 그리고, 그 다음에 기록을 행하려고 하는 데이터를 공급하여 SRAM에의 입력 데이터의 받아들임을 시작시키고, 그 후, 기록 네이블 신호를 비활성화 하는 신호의 상승(또는 하강)에 동기시켜서 입력 데이터를 확정시키게 되어 있다.

여기서, 범용 SRAM을 사용할 때에 요구되는 사양의 하나로 어드레스·홀드 시간(Twr)이 있다. 어드레스·홀드 시간(Twr)은, 액세스처의 어드레스를 나타내는 외부 어드레스 신호를, 입력 데이터의 받아들이는 타이밍을 규정하는 기록 이네이블 신호의 비활성화 시점을 넘어서 얼마만큼의 길이만큼 동일한 값으로 유지하여야 하는지를 규정한다. 보통, 범용 SRAM에서는, 구성상, 이 어드레스·홀드 시간(Twr)을 최소 0초로 규정하는 것이 가능하게 되어 있다.

그러나, 종래의 의사 SRAM에서는, 리프레시 동작을 제어할 때에, 기록 이네이블 신호의 변화의 타이밍과 외부 어드레스 신호의 변화의 타이밍과의 관계가 충분 고려되어 있지 않다. 그 때문에, 예를 들면, 데이터 기록이 종료된(라이트 이네이블 신호의 비활성화의) 직후에 리프레시 동작이 시작되어 버리는 것이 생각되고, 이와 같은 경우에는 외부의 액세스 어드레스와 내부에서 발생된 리프레시 어드레스가 겹쳐져 버리는 것이 생각된다.

이 점은 특히, 어드레스 신호의 변화를 검출하여 리프레시 동작을 행하도록 한 구성에서는 현저한 문제로 된다. 하나의 대책으로서는, 사양상, 라이트 이네이블 신호를 비활성화 한 시점부터, 잠시 동안은 외부 어드레스를 변화 시키지 않도록 규정하는 것이 생각된다. 그러나, 이 경우, 어드레스·홀드 시간(Twr)으로서, 예를 들면 수ns 내지 수십ns 등의 사양을 규정하는 것으로 된다. 이것은, 보통 0초를 보증하는 범용 SRAM과 비교하여 커다란 차이이고, 반도체 기억 장치를 사용하는 측의 구성을 변경할 필요가 있는 등의 과제가 생각된다.

본 발명은, 반도체 기억 장치 및 리프레시 제어 회로에 관한 것으로서, 특히 메모리 셀 어레이가 DRAM(다이내믹·랜덤·액세스·메모리)과 같은 메모리 셀로 구성되어 있고, 또한, 반도체 기억 장치의 외부에서 본 때에 SRAM (스태틱·랜덤·액세스·메모리)와 같은 사양으로 동작하는 반도체 기억 장치로서, 메모리 셀의 기록 타이밍을 결정하는 기록 이네이블 신호가 기록 어드레스에 대해 비동기적으로 주어지는 SRAM과 호환성을 갖는 반도체 기억 장치 및 그 리프레시 동작을 제어하는 리프레시 제어 회로에 관한 것이다.

도 1은 본 발명의 한 실시예에 의한 반도체 기억 장치의 구성을 도시한 블록도.

도 2는 동 실시예에 의한 반도체 기억 장치의 동 실시의 상세 구성을 도시한 회로도.

도 3은 동 실시예에 의한 반도체 기억 장치에 있어서, 리프레시 제어 신호(REFA)에 의해 리프레시가 실시되는 경우의 동작을 도시한 타이밍 차트.

도 4는 동 실시예에 의한 반도체 기억 장치에 있어서, 기록 이네이블 신호(/WE)의 입력에 응하여, 리프레시 제어 신호(REFW)에 의해 리프레시가 실시되는 경우의 동작을 도시한 타이밍 차트.

도 5는 동 실시예에 의한 반도체 기억 장치에 있어서, 도 4에 도시한 동작의 상세를 도시한 타이밍 차트.

도 6은 본 발명의 반도체 기억 장치에 있어서의 다른 액세스 제어 타이밍을 도시한 타이밍 차트.

본 발명은 상기 점을 감안하여 이루어진 것으로, 그 목적은, DRAM에 의해 메모리 셀을 구성하는 반도체 기억 장치에 있어서, 리프레시에 의해 보통의 액세스가 영향을 받거나 기록의 연속에 의해 리프레시를 할 수 없게 되거나 하는 문제가 생기지 않고, 가능한 한 범용의 SRAM에 가까운 사용 조건을 보증할 수 있는 반도체 기억 장치 및 리프레시 제어 회로를 제공하는데 있다. 특히, 본 발명은, 데이터 기록시의 어드레스·홀드 시간(Twr)의 사양을 범용의 SRAM과 동등하게 할 수 있는 반도체 기억 장치 및 리프레시 제어 회로를 제공하는 것을 목적으로 한다.

이상의 과제를 해결하기 위해, 본 발명은, 리프레시를 필요로 하는 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 공급되는 액세스 어드레스가 지정하는 메모리 셀에 액세스하는 액세스 회로와, 리프레시 동작의 시간 간격의 기준이 되는 리프레시용 클록 신호를 발생하는 리프레시용 클록 신호 발생 회로와, 상기 액세스 어드레스의 변화를 검출하고 액세스 어드레스 변화 검출 신호를 발생하는 어드레스 변화 검출 회로와, 상기 리프레시용 클록 신호를 트리거로 하여, 상기 액세스 어드레스 변화 검출 신호의 발생에 의거한 리프레시 동작을 허가하기 위한 리프레시 허가 신호를 활성화 시키고, 상기 액세스 어드레스 변화 검출 신호의 발생을 트리거로 하여 리프레시 어드레스에 대응하는 메모리 셀에 대해 리프레시를 행하고 나서 상기 액세스 어드레스가 지정하는 메모리 셀에 대한 액세스를 실행하는 제어 회로로 이루어지는 반도체 기억 장치를 제공한다.

상기 제어 회로는, 상기 리프레시 허가 신호가 활성화 된 상태에서 상기 리프레시 동작을 행하고 나서, 상기 리프레시용 클록 신호에 의거한 일정 기간만큼 상기 리프레시 허가 신호를 비활성화 시키고, 상기 액세스 어드레스 변화 검출 신호의 발생을 트리거로 한 리프레시 동작을 정지시키도록 구성할 수 있다.

또한, 상기 제어 회로는, 기록 지시 신호가 입력된 때에, 해당 기록 지시 신호의 입력을 트리거로 하여, 상기 리프레시 허가 신호에 의하지 않고 리프레시를 행하고 나서 상기 액세스 어드레스가 지정하는 메모리 셀에 대해 기록을 행하도록 구성할 수 있다.

또한, 상기 제어 회로는, 상기 리프레시용 클록 신호가 발생되는 때부터 상기 메모리 셀에 대한 액세스 어드레스의 변화의 시간 간격의 최대치만큼 전까지의 소정 기간 내에 상기 기록 지시 신호가 입력된 때에, 상기 기록 지시 신호를 트리거로 하거나 리프레시 및 이에 계속된 기록을 행하도록 구성할 수 있다.

또한, 상기 제어 회로는, 상기 기록 지시 신호를 트리거로 하여 리프레시 및 이에 계속된 기록을 행한 때에는, 다음에 발생하는 리프레시용 클록 신호를 트리거로 한 상기 리프레시 허가 신호의 활성화를 행하지 않고, 상기 액세스 어드레스 변화 검출 신호가 입력된 때에는 리프레시 동작을 생략하고 상기 액세스 어드레스가 지정하는 메모리 셀에 대해 액세스하도록 구성할 수 있다.

또한, 상기 메모리 셀에 대한 액세스 어드레스의 변화의 시간 간격이, 상기 리프레시용 클록 신호의 주기보다도 짧게 제어되도록 구성할 수 있다.

또한, 외부로부터 공급되고, 해당 반도체 기억 장치를 선택하기 위한 칩 실렉트 신호를 입력하는 입력 회로를 또한 가지며, 상기 어드레스 변화 검출 회로가, 외부로부터 공급되는 상기 메모리 셀에 대한 액세스 어드레스의 변화 또는 해당 칩 실렉트 신호의 변화를 검출하고 액세스 어드레스 변화 검출 신호를 발생하도록 구성할 수 있다.

또한, 기록 지시 신호가, 소정의 펄스 폭을 갖는 펄스 신호이고, 해당 펄스 신호가 종료된 때의 신호의 상승 또는 하강 변화의 타이밍에서 상기 메모리 셀의 데이터가 확정되도록 구성할 수 있다.

또한, 상기 제어 회로가, 상기 메모리 셀에 대한 액세스 어드레스의 변화가 상기 리프레시용 클록 신호에 의거한 소정 기간 발생하지 않았던 때, 상기 리프레시용 클록 신호에 의거한 소정 주기로 상기 리프레시 어드레스에 대응하는 메모리 셀에 대해 리프레시 동작을 행하게 하도록 구성할 수 있다.

또한 본 발명은, 리프레시를 필요로 하는 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 공급되는 액세스 어드레스가 지정하는 메모리 셀에 액세스하는 액세스 회로와, 상기 리프레시의 대상이 되는 메모리 셀을 지정하는 리프레시 어드레스를 생성하는 리프레시 어드레스 생성 회로와, 상기 액세스 어드레스가 변화하고 나서 소정 시간 경과한 후에 해당 액세스 어드레스가 지정하는 메모리 셀에 대해 데이터의 판독 동작을 실행하고, 계속해서 상기 리프레시 어드레스에 대응하는 메모리 셀의 리프레시 동작을 행하고, 데이터 기록시에는 또한 상기 액세스 어드레스가 지정하는 메모리 셀에 대해 데이터의 기록 동작을 실행하는 제어 회로로 이루어지는 반도체 기억 장치를 제공한다.

또한 본 발명은, 메모리 셀의 리프레시 동작을 제어하는 리프레시 제어 회로로서 리프레시 동작의 시간 간격의 기준이 되는 리프레시용 클록 신호를 발생하고, 상기 리프레시용 클록 신호에 의해, 액세스 어드레스의 변화에 응답하여 발생하는 리프레시 동작을 행하는지 행하지 않는지를 제어하는 리프레시 동작 제어 회로를 제공한다.

상기 액세스 어드레스의 변화에 응답하는 리프레시 동작을 행하고 나서, 상기 리프레시용 클록 신호에 의거한 일정 기간, 상기 액세스 어드레스의 변화에 응답하는 리프레시 동작을 행하지 않도록 구성할 수 있다.

또한, 기록 지시 신호가 입력된 때는, 상기 리프레시용 클록 신호에 관계없이, 상기 기록 지시 신호의 입력을 트리거로 하는 리프레시 동작을 행하도록 구성할 수 있다.

또한, 상기 리프레시용 클록 신호가 발생된 때부터 상기 메모리 셀에 대한 액세스 어드레스의 변화의 시간 간격의 최대치만큼 전까지의 소정 기간 내에 상기 기록 지시 신호가 입력된 때에, 상기 기록 지시 신호를 트리거로 한 리프레시 동작을 행하도록 구성할 수 있다.

또한, 상기 기록 지시 신호를 트리거로 한 리프레시 동작을 행하고, 다음에 상기 리프레시용 클록 신호가 발생한 때, 상기 액세스 어드레스의 변화에 응답하는 리프레시 동작을 생략하도록 구성할 수 있다.

또한, 상기 메모리 셀에 대한 액세스 어드레스의 변화의 시간 간격이, 상기리프레시용 클록 신호의 주기보다도 짧게 제어되도록 구성할 수 있다.

또한, 상기 액세스 어드레스의 변화가 상기 리프레시용 클록 신호에 의거한 소정 기간 발생하지 않았던 때, 상기 리프레시용 클록 신호에 의거한 소정 주기로 리프레시 동작을 행하도록 구성할 수 있다.

이하, 도면을 참조하여 본 발명의 실시예에 관해 설명한다. 도 1은 본 실시예에 의한 반도체 기억 장치의 구성을 도시한 블록도이다. 동 도면에 있어서, 어드레스(Address)는 반도체 기억 장치 외부로부터 공급되는 액세스 어드레스이다. 후술하는 메모리 셀 어레이가 행렬상으로 배열되어 있는 것에 대응하여, 어드레스(Address)는 행 어드레스 및 열 어드레스를 포함하고 있다. 어드레스 버퍼(1)는 이 어드레스(Address)를 버퍼링하여 출력한다. 래치(2)는 어드레스 버퍼(1)로부터 공급되어 있는 어드레스를 래치 제어 신호(LC)의 상승에서 받아들여서 보존하고, 래치 제어 신호(LC)가 활성화 되어 있는 때에, 이것을 내부 어드레스(L_ADD)로서 출력한다. 한편, 래치 제어 신호(LC)가 비활성화 된 때는, 어드레스 버퍼(1)의 출력을 통과시키고, 그대로 내부 어드레스(L_ADD)로서 출력한다.

ATD(Address Transition Detector ; 어드레스 변화 검출) 회로(3)는 칩 실렉트 신호(/CS)가 유효("L"레벨)인 경우에, 내부 어드레스(L_ADD)의 어느 1비트라도 변화가 있으면 어드레스 변화 검출 신호(ATD)에 원숏의 펄스 신호를 출력한다. 또한, ATD 회로(3)는 칩 실렉트 신호(/CS)가 변화하여 유효화 된 경우에도 어드레스 변화 검출 신호(ATD)에 원숏 펄스를 발생시킨다. 또한, 칩 실렉트 신호(/CS)는 도 1에 도시한 반도체 기억 장치를 액세스하는 경우에 유효화 된 선택 신호이다. 또한, 신호명의 선두에 부여한 기호"/"는 그것이 부논리의 신호인 것을 의미하고 있다.

ATD 회로(3)는, 조합 논리 회로에 의해 구성되고, 내부 어드레스(L_ADD)의 각 비트중 최초에 변화가 있은 비트에 관해 우선 원숏 펄스를 발생시키고, 이 최초의 원숏 펄스가 발생하고 있는 기간중에 다른 비트에 변화가 있은 경우는, 이미 발생하고 있는 원숏 펄스와 새롭게 발생한 원숏 펄스를 합성하도록 하고 있다. 이렇게 함으로써, 어드레스(Address)에 스큐가 있어도 원숏 펄스의 펄스 폭이 어드레스(Address)의 스큐 부분만큼 길어지는데 그치고, 1회분의 어드레스 변화로 복수의 원숏 펄스가 발생하여 버리는 일은 없게 된다. 이 때문에, 메모리 셀의 데이터 파괴라는 문제가 생길 우려도 없게 된다. 또한, ATD 회로(3)로부터 출력되는 어드레스 변화 검출 신호(ATD)의 원숏 펄스가 나와 있는 사이에 리프레시가 행하여지기 때문에, 이 원숏 신호의 펄스 폭은 1워드선분의 리프레시를 완료시키는데 필요한 시간 이상으로 설정하여 두는 것이 바람직하다.

리프레시 제어 회로(4)는 리프레시 발생 회로(43), 타이머(41) 등을 내장하고 있다. 리프레시 제어 회로(4)는 이들과 어드레스 변화 검출 신호(ATD), 기록 이네이블 신호(/WE), 및 제어 신호(CWO)를 이용하여 리프레시 제어 신호(REFA, REFW)를 생성하고, 반도체 기억 장치 내부의 리프레시를 제어함으로써, 리프레시 어드레스 및 리프레시 타이밍을 반도체 기억 장치 내부에서 자동적으로 발생시키고, 범용 DRAM에 있어서의 셀프 리프레시와 같은 리프레시를 실현하고 있다. 여기서, 리프레시 발생 회로(43)는 DRAM 메모리 셀을 리프레시하기 위한 리프레시 어드레스(R_ADD)를 순차적으로 생성한다. 또한, 리프레시 어드레스(R_ADD)는 어드레스(Address)에 포함되는 행 어드레스와 동일한 비트 폭을 갖고 있다.

멀티플렉서(5)(도면중「MUX」)는 어드레스 변화 검출 신호(ATD) 및 후술하는 리프레시 제어 신호(REFA, REFW) 레벨에 응하여, 리프레시 제어 신호(REFW)가 "L"레벨이면서 어드레스 변화 검출 신호(ATD)가 "L"레벨인지 또는 리프레시 제어신호(REFA)가 "L"레벨이면, 내부 어드레스(L_ADD)에 포함되는 행 어드레스를 선택하고 이것을 어드레스(M_ADD)로서 출력한다. 한편, 리프레시 제어 신호(REFA)가 "H"레벨이면서 어드레스 변화 검출 신호(ATD)가 "H"레벨이던지, 또는 리프레시 제어 신호(REFW)가 "H"레벨이면 리프레시 어드레스(R_ADD)를 선택하고 어드레스(M_ADD)로서 출력한다.

다음에, 메모리 셀 어레이(6)는 범용 DRAM과 동일한 메모리 셀 어레이이고, 행방 향, 열방향에 각각 워드선, 비트선(또는 비트선 쌍 ; 이하 같다)이 달리고 있고, DRAM과 동일한 1트랜지스터 1캐패시터로 이루어지는 메모리 셀이 워드선 및 비트선의 교점의 위치에 행렬상으로 배치되어 구성된다.

로우 디코더(7)은 로우 이네이블 신호(RE)가 "H"레벨인 때에 어드레스(M_ADD)를 디코드하고, 이 어드레스(M_ADD)로 지정된 워드선을 활성화 시킨다. 또한, 로우 이네이블 신호(RE)가 "L"레벨인 때, 로우 디코더(7)는 어느 워드선도 활성화 시키지 않는다. 칼럼 디코더(8)는 칼럼 이네이블 신호(CE)가 "H"레벨으로 되어 있는 때에 내부 어드레스(L_ADD)에 포함되는 열 어드레스를 디코드하고, 이 내부 어드레스(L_ADD)로 지정된 비트선을 선택하기 위한 칼럼 선택 신호를 생성한다. 또한, 칼럼 이네이블 신호(CE)가 "L"레벨인 때, 칼럼 디코더(8)는 어느 비트선에 대응하는 칼럼 선택 신호도 생성하는 일은 없다.

센스 앰프·리셋 회로(9)는 도시를 생략한 센스 앰프, 칼럼 스위치 및 프리차지 회로로 구성되어 있다. 이 중, 칼럼 스위치는 칼럼 디코더(8)가 출력하는 칼럼 선택 신호로 지정된 센스 앰프와 버스(WRB)의 사이를 접속한다. 센스 앰프는 센스 앰프 이네이블 신호(SE)가 "H"레벨인 때, 어드레스(Address)로 특정되는 메모리 셀이 접속된 비트선 전위를 센스·증폭하고 버스(WRB)에 출력하거나 또는 버스(WRB)에 공급된 기록 데이터를 비트선 경유로 메모리 셀에 기록한다. 프리차지 회로는 프리차지 이네이블 신호(PE)가 "H"레벨인 때에, 비트선의 전위를 소정 전위(예를 들면 전원 전위의 1/2)로 프리차지 한다.

I/O(입출력)버퍼(10)는, 제어 신호(CWO) 레벨에 응하여 동 신호가 "H"레벨이면 버스(WRB)상의 판독 데이터를 출력 버퍼에서 버퍼링하여 버스(I/O)로부터 반도체 기억 장치 외부로 출력한다. 또한, I/O버퍼(10)는 동 신호가 "L"레벨이면, 출력 버퍼를 플로팅 상태로 하여 반도체 기억 장치 외부로부터 버스(I/O)에 공급되는 기록 데이터를 입력 버퍼에서 버퍼링하여 버스(WRB)로 송출한다. 즉 제어 신호(CWO)가 "H"레벨이면 판독이고, "L"레벨이면 기록이다. 다음에, R/W(Read/Write) 제어 회로(11)는 칩 실렉트 신호(/CS), 기록 이네이블 신호(/WE) 및 출력 이네이블 신호(OE)에 의거하여 제어 신호(CWO)를 생성한다.

래치 제어 회로(12)는 어드레스 변화 검출 신호(ATD) 및 칼럼 이네이블 신호(CE)에 의거하여, 어드레스(Address)의 래치 타이밍을 정하는 상술한 래치 제어 신호(LC)를 생성한다. 로우 제어 회로(13)는 리프레시 제어 신호(REFA), 리프레시 제어 신호(REFW), 어드레스 변화 검출 신호(ATD) 및 기록 이네이블 신호(/WE)에 의거하여, 로우 이네이블 신호(RE), 센스 앰프 이네이블 신호(SE), 프리차지 이네이블 신호(PE) 및 제어 신호(CC)를 생성한다. 칼럼 제어 회로(14)는 이 제어 신호(CC)에 의거하여 칼럼 이네이블 신호(CE)를 생성한다.

부스트 전원(15)은 메모리 셀 어레이(6) 내의 워드선에 인가된 승압 전위를 로우 디코더(7)에 공급하는 전원이다. 또한, 기판 전압 발생 회로(16)는 메모리 셀 어레이(6)의 각 메모리 셀이 형성된 웰 또는 반도체 기판에 인가되는 기판 전압을 발생시키는 회로이다. 또한, 리퍼런스 전압 발생 회로(17)는 메모리 셀 어레이(6), 센스 앰프·리셋 회로(9) 내의 센스 앰프나 프리차지 회로·이퀄라이즈 회로가 사용하는 리퍼런스 전압(예를 들면 전원 전위의 1/2 = 1/2Vcc)을 발생시킨다.

여기서, 리프레시 제어 회로(4), 부스트 전원(15), 기판 전압 발생 회로(16) 및 리퍼런스 전압 발생 회로(17)에는 파워 다운 제어 신호(PowerDown)가 공급되어 있다. 이 파워 다운 제어 신호(PowerDown)는 반도체 기억 장치를 파워 다운 상태(스탠바이 상태)로 할 때의 모드를 반도체 기억 장치 외부로부터 지정하기 위한 신호이다.

본 실시예에서는 메모리 셀 자체가 DRAM과 같은 것이기 때문에, SRAM과 같이 스탠바이 상태에서 단순하게 반도체 기억 장치 내의 회로 각 부분에의 전원 공급을 정지하여 버릴 수 없고, 스탠바이 상태라도 메모리 셀의 데이터를 보존하기 위해서는 리프레시 동작에 필요하게 되는 회로에 전원을 계속 공급한 필요가 있다. 즉, 본 실시예의 반도체 기억 장치는 스탠바이 상태에 관해서는 SRAM과의 호환성을 완전하게 취하지는 않는 것이지만, 스탠바이 상태에 있어서의 모드를 몇가지 마련하여 SRAM과의 호환성을 가능한한 취하면서, 기존의 SRAM 등에는 존재하지 않는 모드도 마련하고 있다.

즉, 보통의 동작 모드 외에 본 실시예에서는 3종류의 스탠바이 모드(1 내지3)를 준비하고 있다. 스탠바이 모드(1)에서는 리프레시 제어 회로(4), 부스트 전원(15), 기판 전압 발생 회로(16) 및 리퍼런스 전압 발생 회로(17)의 전부에 전원을 공급하고, 칩 실렉트 신호(/CS)가 무효(스탠바이 상태)인 때에도 리프레시 동작을 가능하게 한다. 스탠바이 모드(2)에서는 4종류의 회로중 리프레시 제어 회로(4)에 대해서만 전원 공급을 정지하고, 스탠바이 상태에서 리프레시 동작을 정지시킨다. 스탠바이 모드(3)에서는 4종류의 회로 전부에 대한 전원 공급을 정지하고, 스탠바이 상태에서 불필요한 회로에의 전원 공급을 전부 정지한다.

이상과 같은 스탠바이 모드를 마련함으로써, 반도체 기억 장치가 적용되는 기기나 그 사용 환경 등에 응하여, 스탠바이 상태에 있어서의 데이터 보존의 필요여부, 액티브 상태로의 복귀 시간, 전류 소비량 등을 반도체 기억 장치 외부로부터 치밀하게 제어할 수 있게 된다. 또한, 파워 다운 제어 신호(PowerDown)는 필수의 기능이라고 할 수는 없기 때문에 이것을 생략하여도 좋고, 그렇게 함으로써 범용 SRAM과 I/O핀의 호환성을 완전하게 유지하는 것이 가능해진다.

다음에, 도 2를 참조하여 도 1에 도시한 리프레시 제어 회로(4)의 구성에 관해 설명한다. 도 2에 도시한 리프레시 제어 회로(4)는, 리프레시를 한번에 행하는 단위 행 어드레스분(이 실시예에서는 1행분)의 리프레시 동작의 시간 간격의 기준이 되는 리프레시용 클록 신호를 발생하는 타이머(41)와, 리프레시용 클록 신호, 어드레스 변화 검출 신호(ATD), 기록 이네이블 신호(/WE) 및 제어 신호(CWO)에 의거하여 리프레시 제어 신호(REFA, REFW)를 생성하는 컨트롤러(42)와, 컨트롤러(42)로부터 공급되는 리프레시 동작의 실행을 지시하는 제어 신호의 발생 회수를 카운트하여 리프레시에 어드레스(R_AAD)를 순차적으로 갱신하면서 생성하는 리프레시 발생 회로(43)로 구성되어 있다.

리프레시 제어 신호(REFA)는 반도체 기억 장치 외부로부터의 액세스 요구에 부수되어 리프레시를 행하는지의 여부를 제어하기 위한 신호이다. 즉, 동 신호가 "H"레벨이면, 리프레시 동작이 허가된 상태로 되고, 해당 액세스 요구에 의해 생기는 어드레스 변화 검출 신호(ATD)의 상승에서, 로우 이네이블 신호(RE)에 원숏 펄스를 발생시켜서 리프레시를 기동한다. 이에 대해 동 신호가 "L"레벨이면, 어드레스 변화 검출 신호(ATD)에 원숏 펄스가 발생하고 있어도, 로우 이네이블 신호(RE)에 원숏 펄스를 발생시키는 일은 없다. 리프레시 제어 신호(REFA)는 리프레시용 클록 신호에 의거하여 실행되는 셀프 리프레시를 위한 신호이기도 하다. 단, 본 실시예에서는, 또한 리프레시 제어 신호(REFW)를 이용하여, 기록 이네이블 신호(/WE)가 활성화 되는 타이밍에 의거한 리프레시 동작의 제어를 행하도록 하고 있다. 이 밖에, 후술하는 타이머 출력의 주기(Tr)(도 3을 참조) 내에 한번도 액세스가 없는 경우 등에서 리프레시가 필요하게 된 때에도 리프레시를 행하도록 하고 있다. 이 리프레시 제어 신호(REFW)에 정의 원숏 펄스를 줌으로써 로우 이네이블 신호(RE)에 강제적으로 원숏 펄스를 발생시켜서 리프레시를 기동하는 것이 가능하다.

또한, 도 2에서는, 파워 다운 제어 신호(PowerDown) 등의 다른 제어 신호에 대응하는 구성에 관해서는 도시를 생략하고 있다.

도 3 및 도 4를 참조하여 리프레시 제어 회로(4)가 제어하는 리프레시 동작에 관해 설명한다. 도 3은, 위로부터 차례로 타이머(41)의 출력,어드레스(Address), 리프레시 동작의 타이밍, 리프레시 제어 신호(REFA)의 각 신호 또는 동작 상태의 변화를 도시한 타이밍 차트로서, 도시하지 않은 칩 실렉트 신호(/CS)가 "L"레벨로 되고 해당 칩이 선택된 상태에서 데이터의 판독이 행하여지는 경우의 동작예를 도시하고 있다. 한편, 도 4는, 위로부터 차례로 타이머(41)의 출력, 어드레스(Address), 기록 이네이블 신호(/WE), 리프레시 동작의 타이밍, 리프레시 제어 신호(REFA, REFW)의 각 신호 또는 동작 상태의 변화를 도시한 타이밍 차트로서, 도시하지 않은 칩 실렉트 신호(/CS)가 "L"레벨으로 되고 해당 칩이 선택된 상태에서, 기록 이네이블 신호(/WE)에 의해 데이터의 기록이 행하여지는 경우의 동작예를 도시하고 있다. 여기서, 기록 이네이블 신호(/WE)는 "L"레벨에서 기록을 지시하는 외부 신호이고, 본 실시예에서는 기록 이네이블 신호(/WE)의 하강 에지에서 데이터의 기록(또는 받아들임)이 시작되고, 상승 에지에서 데이터가 확정되도록 각 부분이 제어되게 되어 있다.

도 3에 도시한 타이머 출력의 주기(Tr)는, 그 1주기에 한번, 1행 어드레스분의 리프레시를 행함으로써, 모든 메모리 셀의 데이터를 보존할 수 있는 값으로 되도록 설정되어 있다. 또한, 도 3의 예에서는, 외부로부터 입력되는 어드레스(Address) 신호의 복수의 변화의 시간 간격이 최대 메모리 액세스 주기(Tcyc max)보다도 짧게 되도록 제어되어 있다. 최대 메모리 액세스 주기(Tcyc max)는, 복수회 연속하여 메모리에의 액세스를 행하는 경우에 각 액세스의 간격의 최대치를 규정하는 사양으로서, 타이머 출력의 주기(Tr)보다도 짧은 시간으로 설정된다. 여기서 타이머 출력의 주기(Tr)의 사이에 평균 1회의 리프레시를 실행하면전체에서의 리프레시 회수는 충분하게 된다. 그래서, 본 실시예에서는, 주기(Tr)의 1주기의 최초의 타이밍에서 리프레시 제어 신호(REFA)를 "H"레벨로 제어하고, 그 주기 내에서 리프레시가 1회 실행되는 경우에는, 리프레시 제어 신호(REFA)를 "H"레벨로부터 "L"레벨로 변화 시키고, 다음 주기(Tr)에서 재차 "H"레벨로 제어될 때까지는 리프레시를 행하지 않도록 하고 있다. 단, 리프레시 회수의 전체 수의 제어는 이 형태에 한정되는 것이 아니다. 또한, 도 3 및 도 4에는 도시되지 않았지만, 주기(Tr) 내에서 한번도 어드레스 변화가 발생하지 않았던 경우에는 그 주기의 최후의 타이밍에서 리프레시 제어 신호(REFW)가 발생되고 셀프 리프레시가 실행되는 것으로 한다.

도 3에 있어서, ①은 타이머 출력에 의해 리프레시 제어 신호(REFA)가 "H"레벨로 세트된 타이밍을 나타내고 있다. 이로써, 어드레스(Address)의 변화를 나타내는 도시하지 않은 어드레스 변화 검출 신호(ATD)의 원숏 펄스에 의한 리프레시가 실행 가능해진다. ②는 어드레스(Address)의 변화를 트리거로 하여(도시하지 않은 어드레스 변화 검출 신호(ATD)의 원숏 펄스에 의해) 리프레시가 실행된 후, 그 이후의 리프레시가 불필요하게 되기 때문에, 리프레시 제어 신호(REFA)가 "L"레벨로 리셋되는 타이밍을 나타내고 있다. 한편, 도 3에서, 타이밍(tc, tc, …또는 td)에 있어서도 어드레스(Address)의 변화는 발생하고 있지만, 이들의 타이밍에서는 리프레시 제어 신호(REFA)가 "L"레벨으로 되어 있기 때문에, 리프레시는 실행되지 않는다.

다음에, 도 4를 참조하여 데이터 기록시의 리프레시 동작에 관해 설명한다.도 4에 도시한 예에서는, 기록 이네이블 신호(/WE)(또는 제어 신호(CWO)가 "H"레벨인 기간이 데이터 판독시이고, "L"레벨인 기간이 데이터 기록시이다. 도 4의 타이밍(① 및②)에서는, 도 3의 타이밍(① 및 ②)과 동등한 동작이 행하여지고 있다. 다음에 타이밍(③)에서는, 기록 이네이블 신호(/WE)가 하강하는 타이밍에 동기하여 리프레시 제어 신호(REFW)에 원숏 펄스가 발생된다. 그리고, 이 리프레시 제어 신호(REFW)의 발생에 동기하여 리프레시 동작이 실행된다. 이 경우, 동일 타이머 출력 주기(Tr) 내에서 리프레시 제어 신호(REFA)에 의한 타이밍(① 및 ②)에서의 리프레시 동작이 이미 실행되어 있지만, 기록 이네이블 신호(/WE)가 판독으로부터 기록으로 변화한 최초의 타이밍에서는, 강제적으로 리프레시를 행하도록 리프레시 제어 신호(REFW)가 발생되게 되어 있다. 이 ③의 타이밍에서의 리프레시는, 다음 타이머 출력 주기(Tr)에서의 리프레시의 전도(前倒)의 실행으로 간주할 수 있기 때문에, 다음의 타이머 출력의 시작시(타이밍④)에서는 리프레시 제어 신호(REFA)는 "L"레벨로 설정된다. 다음의 타이머 출력 주기(Tr)에서의 리프레시 동작이 정지되고, 예를 들면, 펄스(P1)의 타이밍에서 리프레시 동작이 행하여지는 일은 없다.

다음에, 타이밍(⑤)에서는, 타이밍(③)의 리프레시에서, 해당 타이머 출력 주기 내의 리프레시가 실행 불필요하게 되어 있지만, 다음 주기의 시작 트리거(A)로부터 예를 들면 최대 메모리 액세스 주기(Tcyc max) 내에서 발생한 기록 동작에 대해서는, 기록 이네이블 신호(/WE)의 하강을 트리거로 하여 리프레시 제어 신호(REFW)를 발생하고 리프레시 동작을 실행한다. 즉, 각 타이머 출력 주기(Tr)의 시작 시점부터, 타이머 출력 주기(Tr)에서 최대 메모리 액세스 주기(Tcyc max)를뺀 값에 상당하는 시간(T1)(T1 = 타이머 출력 주기(Tr) - 최대 메모리 액세스 주기(Tcyc max))가 경과한 이후의 시간 내에, 기록 이네이블 신호(/WE)의 하강이 발생한 경우에는, 리프레시 제어 신호(REFA)가 "L"레벨이었다고 하여도 리프레시 제어 신호(REFW)가 발생되도록 한다. 이로써 연속하여 데이터를 기록하고 있는 동안은(최대 메모리 액세스 주기(Tcyc max) 내에서 데이터를 반복하여 기록하고 있는 동안은), 리프레시 제어 신호(REFA) 및 어드레스 변화 검출 신호(ATD)에 의거한 리프레시가 실행되지 않게 된다. 또한, 리프레시 제어 신호(REFW)를 발생시키는 타이밍은, 상술한 바와 같은 최대 메모리 액세스 주기(Tcyc max)로 정하여지는 시간 범위 내로 제한되는 것은 아니다. 예를 들면, 각 리프레시 주기에 있어서, 리프레시 제어 신호(REFA)가 "H"레벨인 때에 기동된 리프레시 및 이에 수반하는 판독 또는 기록이 행하여지고 나서 입력되는 임의의 기록 이네이블 신호(/WE)의 하강에서 발생시키는 등, 상술한 타이밍보다도 전의 타이밍에서 리프레시 제어 신호(REFW)를 발생시켜도 좋다.

다음에 도 5를 참조하여 도 4에 도시한 시각(t10 내지 t11)의 데이터 기록시의 동작의 상세에 관해 설명한다. 도 5는, 도 4의 시각(t10 내지 t11)에 있어서의 동작 파형을 도시한 타이밍 차트이다. 데이터 기록시의 워드선을 노멀 워드선, 리프레시 때의 워드선을 리프레시 워드선으로서 나타내고 있다. 노멀 워드선은 내부 어드레스(L_ADD)에 의해 결정되고, 리프레시 워드선은 리프레시 어드레스(R_ADD)에 의해 결정된다. 도 5에서는, 노멀 워드선과 리프레시 워드선이 각각의 워드선으로 도시되어 있지만, 동일한 경우도 있다. 기록 이네이블 신호(/WE)의 하강에 동기하여 리프레시 제어 신호(REFW)가 상승하고, 그에 동기하여 리프레시 워드선이 활성화 된다. 여기서, 활성화 된 워드선에 접속된 복수의 메모리 셀이 일괄하여 리프레시 된다. 다음에, 리프레시 제어 신호(REFW)가 하강하면, 이에 동기하여 노멀 워드선이 활성화 된다. 그리고, 기록 이네이블 신호(/WE)가 상승한 시점에서 버스(WRB)로부터 센스 앰프 및 비트선 경유로 공급되어 있는 데이터에 의해 메모리 셀의 데이터가 확정된다.

또한, 도 5에 있어서, Tcyc는 메모리 액세스 주기, Twp는 라이트 펄스 폭, Tskew는 어드레스 스큐 시간, Twr은 어드레스. 홀드 시간이다. 본 실시예에서는, 데이터 기록 후의 다음 어드레스 변화점(도5의 시각(t11))에서, 리프레시 제어 신호(REFA)에 의한 리프레시가 정지되기 때문에, 파선으로 나타낸 바와 같은 리프레시 동작에 수반하는 어드레스 변화는 발생하지 않다, 따라서 어드레스·홀드 시간(Twr)을 0초로 하였다 하여도, 기록 이네이블 신호(/WE)의 상승에 동기한 데이터의 확정 동작이 안정되게 실시된다.

다음에, 도 6을 참조하여 본 발명에 의한 반도체 기억 장치에 있어서의 데이터 액세스의 다른 제어 형태에 관해 설명한다. 도 6에 도시한 타이밍 차트는, 어드레스(Address) 변화의 동일한 타이밍에 대응하는 리드시와, 라이트시의 동작을 상하로 나누어 도시한 것이다.

도 6에 도시한 동작에서는, 어드레스(Address)의 스큐(도시한 Tskew의 기간)가 종료되는 시각에 기록 이네이블 신호(/WE)가 비활성화 상태("H"레벨)인 경우는, 외부 어드레스(Address)에 의한 액세스가 리드라고 간주하여 리드 동작이 시작된다. 그리고, 기록 이네이블 신호(/WE)가 그대로의 상태에서 활성화 되지 않았던 경우는, 내부 어드레스(L_ADD)에 의해 노멀 워드선이 활성화 되고, 데이터의 판독 동작이 실행되고, 데이터가 출력된다. 다음에, 내부 어드레스(L_ADD)에 의한 액세스가 시작되고 나서, 데이터의 판독에 필요한 소정 시간이 경과한 곳에서, 리프레시 어드레스(R_ADD)에 의해 리프레시 워드선에 대한 리프레시 동작이 실행된다.

한편, 그 후에 기록 이네이블 신호(/WE)가 활성화 되는 경우에는, 내부 어드레스(L_ADD)에 의해 노멀 워드선이 활성화 되고 데이터의 판독 동작이 실행된 후, 리프레시 어드레스(R_ADD)에 의한 리프레시 워드선에 대한 리프레시 동작이 실행된다. 다음에, 리프레시 동작에 필요한 시간이 경과한 곳에서, 내부 어드레스(L_ADD)에 대응하는 메모리 셀에 대해 데이터의 기록 동작이 실시된다.

이상과 같이, 도 6에 도시한 동작에 의하면, 상술한 실시예와 마찬가지로 리프레시 동작이 데이터 기록 동작에 앞서서 실행되기 때문에, 기록시에 있어서의 어드레스·홀드 시간(Twr)을 거의 제로로 할 수 있다. 또한, 본 실시예에서는, 판독시에, 어드레스 스큐가 종료된 시점부터 판독 동작이 시작됨과 함께, 데이터 판독 후에 리프레시 동작이 실행되기 때문에, 판독시에 있어서의 액세스 시간을 단축할 수 있다.

또한, 상술한 각 실시예에서 설명한 리프레시 동작의 타이밍 제어는 종래의 의사 SRAM이나 범용 DRAM 등의 기존의 반도체 기억 장치에 적용하여도 좋은 것이고, 각 실시예에서 채택한 범용 SRAM 사양의 의사 SRAM으로 한정되는 것이 아니다. 또한, 상술한 실시예에서는 기록 이네이블 신호(/WE)를 부논리로 함과 함께의 펄스의 하강 에지로부터 리프레시를 행하도록 하고 있지만, 펄스의 논리를 반전시켜서 그 상승 에지로부터 리프레시를 행하도록 하여도 좋다. 이것은, 어드레스 변화 검출 신호(ATD) 등, 기록 이네이블 신호(/WE) 이외의 각 신호에 대해서도 완전히 마찬가지이다.

또한, 메모리 셀 어레이와 주변 회로로 이루어지는 반도체 기억 장치의 회로 전체가 단일의 칩상에 실장하게 되는 형태라도 좋고, 또는 회로 전체가 몇개의 기능 블록으로 분할되어 있고, 각 기능 블록을 별도의 칩에 실장하는 형태라도 좋다. 후자의 경우, 예를 들면, 메모리 셀 어레이와 주변 회로를 별도의 칩에 탑재하여 혼재 IC를 형성하는 형태라도 좋고, 또한, 주변 회로중 리프레시 제어 회로(4)만을 메모리 칩과는 별도의 칩에 탑재하여 혼재 IC를 형성하는 형태라도 좋다.

이상, 본 발명의 실시예를 설명하였지만, 본 발명은, 이들의 실시예에 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등이 있어도 본 발명에 포함된다.

이상 설명한 바와 같이, 본 발명에 의하면, 리프레시 동작의 시간 간격의 기준이 되는 리프레시용 클록 신호를 발생하는 리프레시용 클록 신호 발생 회로와, 액세스 어드레스의 변화를 검출하고 액세스 어드레스 변화 검출 신호를 발생하는 어드레스 변화 검출 회로와, 리프레시용 클록 신호를 트리거로 하여, 액세스 어드레스 변화 검출 신호의 발생에 의거한 리프레시 동작을 허가하기 위한 리프레시 허가 신호를 활성화 시키고, 액세스 어드레스 변화 검출 신호의 발생을 트리거로 하여 리프레시 어드레스에 대응하는 메모리 셀에 대해 리프레시를 행하고 나서 액세스 어드레스가 나타내는 메모리 셀에 대한 액세스를 실행하는 제어 회로를 마련하였기 때문에, 리프레시에 의해 보통의 액세스가 영향을 받거나, 연속 액세스에 의해 리프레시를 할 수 없게 되거나 하는 문제가 생기지 않게 된다.

또한, 본 발명에서는, 상기 리프레시 허가 신호가 활성화 된 상태에서 리프레시 동작을 행하고 나서, 리프레시용 클록 신호에 의거한 일정 기간만큼 리프레시 허가 신호를 비활성화 시켜서, 액세스 어드레스 변화 검출 신호의 발생을 트리거로 한 리프레시 동작을 정지시키고 있다. 이로써, 후속하는 액세스의 리프레시 동작이 어드레스 변화 시점에서 실행되는 일이 없게 되어, 데이터 기록시의 어드레스·홀드 시간(Twr)의 사양을 범용의 SRAM과 동등하게 할 수 있다는 효과를 얻을 수 있다.

또한, 본 발명의 다른 양태에서는, 액세스 어드레스가 변화하고 나서 소정 시간 경과한 후에 해당 액세스 어드레스가 지정하는 메모리 셀에 대해 데이터의 판독 동작을 실행하고, 계속해서 리프레시 어드레스에 대응하는 메모리 셀의 리프레시 동작을 행하고, 데이터 기록시에는 또한 액세스 어드레스가 지정하는 메모리 셀에 대해 데이터의 기록 동작을 실행하는 제어 회로를 마련하였기 때문에, 후속하는 액세스의 리프레시 동작이 어드레스 변화 시점에서 실행된 일이 없고 데이터 기록시의 어드레스·홀드 시간(Twr)의 사양을 범용의 SRAM과 동등하게 할 수 있다. 또한, 어드레스 스큐가 종료된 시점부터 판독 동작이 시작되기 때문에, 판독시에 있어서의 액세스 시간을 단축할 수 있다.

Claims

리프레시를 필요로 하는 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

외부로부터 공급되는 액세스 어드레스가 지정하는 메모리 셀에 액세스하는 액세스 회로와,

리프레시 동작의 시간 간격의 기준이 되는 리프레시용 클록 신호를 발생하는 리프레시용 클록 신호 발생 회로와,

상기 액세스 어드레스의 변화를 검출하고 액세스 어드레스 변화 검출 신호를 발생하는 어드레스 변화 검출 회로와,

상기 리프레시용 클록 신호를 트리거로 하여, 상기 액세스 어드레스 변화 검출 신호의 발생에 의거한 리프레시 동작을 허가하기 위한 리프레시 허가 신호를 활성화 시키고, 상기 액세스 어드레스 변화 검출 신호의 발생을 트리거로 하여 리프레시 어드레스에 대응하는 메모리 셀에 대해 리프레시를 행하고 나서 상기 액세스 어드레스가 지정하는 메모리 셀에 대한 액세스를 실행하는 제어 회로로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

상기 제어 회로는, 상기 리프레시 허가 신호가 활성화 된 상태에서 상기 리프레시 동작을 행하고 나서, 상기 리프레시용 클록 신호에 의거한 일정 기간만큼 상기 리프레시 허가 신호를 비활성화 시키고, 상기 액세스 어드레스 변화 검출 신호의 발생을 트리거로 한 리프레시 동작을 정지시키는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

상기 제어 회로는, 기록 지시 신호가 입력된 때에, 해당 기록 지시 신호의 입력을 트리거로 하여, 상기 리프레시 허가 신호에 의하지 않고 리프레시를 행하고 나서 상기 액세스 어드레스가 지정하는 메모리 셀에 대해 기록을 행하는 것을 특징으로 하는 반도체 기억 장치.
제 3항에 있어서,

상기 제어 회로는, 상기 리프레시용 클록 신호가 발생된 때부터 상기 메모리 셀에 대한 액세스 어드레스의 변화의 시간 간격의 최대치만큼 전까지의 소정 기간 내에 상기 기록 지시 신호가 입력된 때에, 상기 기록 지시 신호를 트리거로 한 리프레시 및 이에 계속되는 기록을 행하는 것을 특징으로 하는 반도체 기억 장치.
제 3항에 있어서,

상기 제어 회로는, 상기 기록 지시 신호를 트리거로 하여 리프레시 및 이에 계속되는 기록을 행한 때에는, 다음에 발생하는 리프레시용 클록 신호를 트리거로 한 상기 리프레시 허가 신호의 활성화를 행하지 않고, 상기 액세스 어드레스 변화 검출 신호가 입력된 때에는 리프레시 동작을 생략하고 상기 액세스 어드레스가 지정하는 메모리 셀에 대해 액세스하는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

상기 메모리 셀에 대한 액세스 어드레스의 변화의 시간 간격이, 상기 리프레시용 클록 신호의 주기보다도 짧게 제어되는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

외부로부터 공급되고, 해당 반도체 기억 장치를 선택하기 위한 칩 실렉트 신호를 입력하는 입력 회로를 또한 가지며,

상기 어드레스 변화 검출 회로가, 외부로부터 공급되는 상기 메모리 셀에 대한 액세스 어드레스의 변화 또는 해당 칩 실렉트 신호의 변화를 검출하고 액세스 어드레스 변화 검출 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

기록 지시 신호가, 소정의 펄스 폭을 갖는 펄스 신호이고, 해당 펄스 신호가 종료된 때의 신호의 상승 또는 하강 변화의 타이밍에서 상기 메모리 셀의 데이터가 확정되는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

상기 제어 회로가, 상기 메모리 셀에 대한 액세스 어드레스의 변화가 상기 리프레시용 클록 신호에 의거한 소정 기간 발생하지 않았던 때, 상기 리프레시용 클록 신호에 의거한 소정 주기로 상기 리프레시 어드레스에 대응하는 메모리 셀에 대해 리프레시 동작을 행하게 하는 것을 특징으로 하는 반도체 기억 장치.
리프레시를 필요로 하는 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

외부로부터 공급되는 액세스 어드레스가 지정하는 메모리 셀에 액세스하는 액세스 회로와,

상기 리프레시의 대상이 되는 메모리 셀을 지정하는 리프레시 어드레스를 생성하는 리프레시 어드레스 생성 회로와,

상기 액세스 어드레스가 변화하고 나서 소정 시간 경과한 후에 해당 액세스 어드레스가 지정하는 메모리 셀에 대해 데이터의 판독 동작을 실행하고, 계속해서 상기 리프레시 어드레스에 대응하는 메모리 셀의 리프레시 동작을 행하고, 데이터 기록시에는 또한 상기 액세스 어드레스가 지정하는 메모리 셀에 대해 데이터의 기록 동작을 실행하는 제어 회로로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
메모리 셀의 리프레시 동작을 제어하는 리프레시 제어 회로로서,

리프레시 동작의 시간 간격의 기준이 되는 리프레시용 클록 신호를 발생하고,

상기 리프레시용 클록 신호에 의해, 액세스 어드레스의 변화에 응답하여 발생하는 리프레시 동작을 행하는지 행하지 않는지를 제어하는 것을 특징으로 하는 리프레시 동작 제어 회로.
제 11항에 있어서,

상기 액세스 어드레스의 변화에 응답하는 리프레시 동작을 행하고 나서, 상기 리프레시용 클록 신호에 의거한 일정 기간, 상기 액세스 어드레스의 변화에 응답하는 리프레시 동작을 행하지 않는 것을 특징으로 하는 리프레시 동작 제어 회로.
제 11항에 있어서,

기록 지시 신호가 입력된 때는, 상기 리프레시용 클록 신호에 관계없이, 상기 기록 지시 신호의 입력을 트리거로 한 리프레시 동작을 행하는 것을 특징으로 하는 리프레시 동작 제어 회로.
제 13항에 있어서,

상기 리프레시용 클록 신호가 발생되는 때부터 상기 메모리 셀에 대한 액세스 어드레스의 변화의 시간 간격의 최대치만큼 전까지의 소정 기간 내에 상기 기록 지시 신호가 입력된 때에, 상기 기록 지시 신호를 트리거로 한 리프레시 동작을 행하는 것을 특징으로 하는 리프레시 동작 제어 회로.
제 13항에 있어서,

상기 기록 지시 신호를 트리거로 한 리프레시 동작을 행하고, 다음에 상기 리프레시용 클록 신호가 발생한 때, 상기 액세스 어드레스의 변화에 응답하는 리프레시 동작을 생략하는 것을 특징으로 하는 리프레시 동작 제어 회로.
제 11항에 있어서,

상기 메모리 셀에 대한 액세스 어드레스의 변화의 시간 간격이, 상기 리프레시용 클록 신호의 주기보다도 짧게 제어되는 것을 특징으로 하는 리프레시 동작 제어 회로.
제 11항에 있어서,

상기 액세스 어드레스의 변화가 상기 리프레시용 클록 신호에 의거한 소정 기간 발생하지 않았던 때, 상기 리프레시용 클록 신호에 의거한 소정 주기로 리프레시 동작을 행하는 것을 특징으로 하는 리프레시 동작 제어 회로.