JP2003059264A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4061—Calibration or ate or cycle tuning
Abstract
(57)【要約】
【課題】 ダイナミック型メモリセルを用いてスタティ
ック型ＲＡＭと同等の使い勝手とし、かつ高速なメモリ
サイクル時間を実現した半導体記憶装置を提供する。 【解決手段】 周期的に記憶情報の保持のためのリフレ
ッシュ動作を必要とするメモリセルに対して記憶情報の
読み出しあるいは書き込みを行うメモリ動作が指示され
たとき、かかるメモリ動作の前又は後に異なるアドレス
指定による自律的なリフレッシュ動作を実施するタイム
マルチプレクスモードを備えた擬似スタティック型ＲＡ
Ｍに、ロー系及びカラム系のそれぞれのアドレス信号遷
移検出回路を含み、カラム系のアドレス信号遷移検出回
路のアドレス信号遷移検出信号によりカラム系のアドレ
ス選択動作を独立に行うページモードを設ける。
ック型ＲＡＭと同等の使い勝手とし、かつ高速なメモリ
サイクル時間を実現した半導体記憶装置を提供する。 【解決手段】 周期的に記憶情報の保持のためのリフレ
ッシュ動作を必要とするメモリセルに対して記憶情報の
読み出しあるいは書き込みを行うメモリ動作が指示され
たとき、かかるメモリ動作の前又は後に異なるアドレス
指定による自律的なリフレッシュ動作を実施するタイム
マルチプレクスモードを備えた擬似スタティック型ＲＡ
Ｍに、ロー系及びカラム系のそれぞれのアドレス信号遷
移検出回路を含み、カラム系のアドレス信号遷移検出回
路のアドレス信号遷移検出信号によりカラム系のアドレ
ス選択動作を独立に行うページモードを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は，リフレッシュ動作
を必要とする半導体記憶装置に関し、主に外部からのリ
ード／ライト動作と内部回路で実施されるリフレッシュ
動作とを１つのメモリサイクル中に実行するようにして
リフレッシュ動作を外部から隠蔽して等価的にスタティ
ック型ＲＡＭ（ランダム・アクセス・メモリ）と同等に
使用できるようにした擬似スタティック型ＲＡＭ等に利
用して有効な技術に関する。
を必要とする半導体記憶装置に関し、主に外部からのリ
ード／ライト動作と内部回路で実施されるリフレッシュ
動作とを１つのメモリサイクル中に実行するようにして
リフレッシュ動作を外部から隠蔽して等価的にスタティ
ック型ＲＡＭ（ランダム・アクセス・メモリ）と同等に
使用できるようにした擬似スタティック型ＲＡＭ等に利
用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭをＳＲＡＭ（スタティック型ラ
ンダム・アクセス・メモリ）と同様に扱うことができる
ようにするために、リード／ライト動作とリフレッシュ
動作とを１サイクル中にそれぞれの時間を割り振って実
施するようにしたり、あるいはリード／ライト動作とリ
フレッシュ動作とが競合したときにのみ上記２つの動作
を実施するという、いわゆるタイムマルチプレクス方式
のＤＲＡＭが、特開昭６１―７１４９４号公報（先行技
術１という）において提案されている。また、ロー系及
びカラム系のアドレス遷移検出回路をそれぞれ設け、こ
れらの検出信号によりスタティックカラム動作を制御す
るようにした擬似ＳＲＡＭが特開平１−９４５９３号公
報（先行技術２という）において提案されている。
ンダム・アクセス・メモリ）と同様に扱うことができる
ようにするために、リード／ライト動作とリフレッシュ
動作とを１サイクル中にそれぞれの時間を割り振って実
施するようにしたり、あるいはリード／ライト動作とリ
フレッシュ動作とが競合したときにのみ上記２つの動作
を実施するという、いわゆるタイムマルチプレクス方式
のＤＲＡＭが、特開昭６１―７１４９４号公報（先行技
術１という）において提案されている。また、ロー系及
びカラム系のアドレス遷移検出回路をそれぞれ設け、こ
れらの検出信号によりスタティックカラム動作を制御す
るようにした擬似ＳＲＡＭが特開平１−９４５９３号公
報（先行技術２という）において提案されている。
【０００３】
【発明が解決しようとする課題】上記先行技術１では、
ページリードモードの開示がなく、カラムアドレスのみ
が変化した場合に高速連続読み出しモードに切り替える
アーキテクチャになっていない。また、先行技術２で
は、ページリードモードに対応しているが、リフレッシ
ュ動作に対する配慮がなく、ページリードを続けた場
合、ワード線が活性化されたままとなりリフレッシュが
出来なくなるので、ページリードがリフレッシュ動作に
より制限されてしまうという問題を有する。
ページリードモードの開示がなく、カラムアドレスのみ
が変化した場合に高速連続読み出しモードに切り替える
アーキテクチャになっていない。また、先行技術２で
は、ページリードモードに対応しているが、リフレッシ
ュ動作に対する配慮がなく、ページリードを続けた場
合、ワード線が活性化されたままとなりリフレッシュが
出来なくなるので、ページリードがリフレッシュ動作に
より制限されてしまうという問題を有する。
【０００４】本発明の目的は、ダイナミック型メモリセ
ルを用いてスタティック型ＲＡＭと同等の使い勝手と
し、かつ高速なメモリサイクル時間を実現した半導体記
憶装置を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
ルを用いてスタティック型ＲＡＭと同等の使い勝手と
し、かつ高速なメモリサイクル時間を実現した半導体記
憶装置を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、周期的に記憶情報の保持の
ためのリフレッシュ動作を必要とするメモリセルに対し
て記憶情報の読み出しあるいは書き込みを行うメモリ動
作が指示されたとき、かかるメモリ動作の前又は後に異
なるアドレス指定による自律的なリフレッシュ動作を実
施するタイムマルチプレクスモードを備えた擬似スタテ
ィック型ＲＡＭに、ロー系及びカラム系のそれぞれのア
ドレス信号遷移検出回路を含み、カラム系のアドレス信
号遷移検出回路のアドレス信号遷移検出信号によりカラ
ム系のアドレス選択動作を独立に行うページモードを設
ける。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、周期的に記憶情報の保持の
ためのリフレッシュ動作を必要とするメモリセルに対し
て記憶情報の読み出しあるいは書き込みを行うメモリ動
作が指示されたとき、かかるメモリ動作の前又は後に異
なるアドレス指定による自律的なリフレッシュ動作を実
施するタイムマルチプレクスモードを備えた擬似スタテ
ィック型ＲＡＭに、ロー系及びカラム系のそれぞれのア
ドレス信号遷移検出回路を含み、カラム系のアドレス信
号遷移検出回路のアドレス信号遷移検出信号によりカラ
ム系のアドレス選択動作を独立に行うページモードを設
ける。
【０００６】
【発明の実施の形態】図１には、本発明に係る半導体記
憶装置の一実施例の簡略ブロック図が示されている。こ
の実施例の半導体記憶装置においては、メモリ回路ＭＣ
ＡＬＬは、複数のビット線と複数のワード線に対応して
設けられ、周期的に記憶情報の保持のためのリフレッシ
ュ動作を必要とする複数のメモリセルを含む。このメモ
リセルは、例えば情報記憶用キャパシタとアドレス選択
ＭＯＳＦＥＴから構成される。アドレス選択用ＭＯＳＦ
ＥＴのゲートは上記ワード線に接続され、ソース，ドレ
イン経路の一方は上記ビット線に接続され、ソース，ド
レイン経路の他方は上記記憶用キャパシタの記憶ノード
に接続される。
憶装置の一実施例の簡略ブロック図が示されている。こ
の実施例の半導体記憶装置においては、メモリ回路ＭＣ
ＡＬＬは、複数のビット線と複数のワード線に対応して
設けられ、周期的に記憶情報の保持のためのリフレッシ
ュ動作を必要とする複数のメモリセルを含む。このメモ
リセルは、例えば情報記憶用キャパシタとアドレス選択
ＭＯＳＦＥＴから構成される。アドレス選択用ＭＯＳＦ
ＥＴのゲートは上記ワード線に接続され、ソース，ドレ
イン経路の一方は上記ビット線に接続され、ソース，ド
レイン経路の他方は上記記憶用キャパシタの記憶ノード
に接続される。
【０００７】上記ビット線は対とされて、差動ラッチ回
路からなるセンスアンプの入出力ノードに結合される。
ワード線の選択動作によりビット線対の一方にメモリセ
ルが接続され、他方のビット線にはメモリセルが接続さ
れない。センスアンプは、上記メモリセルが接続されな
いビット線のプリチャージ電圧を参照電圧とし、メモリ
セルが接続されたビット線に読み出された読み出し信号
との微小電位差をハイレベルとロウレベルに増幅して、
ワード線の選択動作によって失われかかった記憶キャパ
シタの電荷の状態をもとの記憶状態に戻すという再書き
込み（又はリフレッシュ動作）を実施する。このような
構成は、周知のダイナミック型ＲＡＭのそれと同一のも
のを用いることができる。
路からなるセンスアンプの入出力ノードに結合される。
ワード線の選択動作によりビット線対の一方にメモリセ
ルが接続され、他方のビット線にはメモリセルが接続さ
れない。センスアンプは、上記メモリセルが接続されな
いビット線のプリチャージ電圧を参照電圧とし、メモリ
セルが接続されたビット線に読み出された読み出し信号
との微小電位差をハイレベルとロウレベルに増幅して、
ワード線の選択動作によって失われかかった記憶キャパ
シタの電荷の状態をもとの記憶状態に戻すという再書き
込み（又はリフレッシュ動作）を実施する。このような
構成は、周知のダイナミック型ＲＡＭのそれと同一のも
のを用いることができる。
【０００８】上記メモリ回路ＭＣＡＬＬのワード線及び
ビット線選択のために、ローアドレス遷移検出回路ＡＴ
ＤＲとカラムアドレス遷移検出回路ＡＴＤＣとが設けら
れる。ローアドレス遷移検出回路には、ロー系アドレス
信号ＡＲが供給され、カラムアドレス遷移検出回路に
は、カラム系アドレス信号ＡＣが供給される。データ信
号ＤＴは、メモリ回路ＭＣＡＬＬに入力される書き込み
データと、メモリ回路ＭＣＡＬＬから出力される読み出
しデータである。信号ＣＴは、書き込み／読み出し制御
動作や、チップ選択信号等の制御信号である。
ビット線選択のために、ローアドレス遷移検出回路ＡＴ
ＤＲとカラムアドレス遷移検出回路ＡＴＤＣとが設けら
れる。ローアドレス遷移検出回路には、ロー系アドレス
信号ＡＲが供給され、カラムアドレス遷移検出回路に
は、カラム系アドレス信号ＡＣが供給される。データ信
号ＤＴは、メモリ回路ＭＣＡＬＬに入力される書き込み
データと、メモリ回路ＭＣＡＬＬから出力される読み出
しデータである。信号ＣＴは、書き込み／読み出し制御
動作や、チップ選択信号等の制御信号である。
【０００９】上記ローアドレス遷移検出回路ＡＴＤＲの
出力信号はロー系コントロール回路ＣＴＬＲに入力さ
れ、ロー系パスのタイミングおよびカラム系始動タイミ
ングを生成する。上記カラムアドレス遷移検出回路ＡＴ
ＤＣの出力信号はカラム系コントロール回路ＣＴＬＣに
入力され、カラム系パスのタイミングを生成する。上記
コントロール回路ＣＴＬＲ、ＣＴＬＣで生成されたタイ
ミングによりメモリ回路ＭＣＡＬＬへのアクセスが実施
される。これにより、カラムアドレス信号ＡＣのみが遷
移した場合、カラム系の独立制御が可能となり、それ以
前のロー系アドレス選択動作によって選択されたワード
線に対してページモードでの入出力ができる。
出力信号はロー系コントロール回路ＣＴＬＲに入力さ
れ、ロー系パスのタイミングおよびカラム系始動タイミ
ングを生成する。上記カラムアドレス遷移検出回路ＡＴ
ＤＣの出力信号はカラム系コントロール回路ＣＴＬＣに
入力され、カラム系パスのタイミングを生成する。上記
コントロール回路ＣＴＬＲ、ＣＴＬＣで生成されたタイ
ミングによりメモリ回路ＭＣＡＬＬへのアクセスが実施
される。これにより、カラムアドレス信号ＡＣのみが遷
移した場合、カラム系の独立制御が可能となり、それ以
前のロー系アドレス選択動作によって選択されたワード
線に対してページモードでの入出力ができる。
【００１０】上記のようなダイナミック型メモリセル
は、記憶キャパシタに保持された情報電荷が時間の経過
とともに失われしまう。そこで、ダイナミック型メモリ
セルでは、かかる情報電荷が失われる前に読み出し動作
を行ない、もとの電荷の状態に戻すというリフレッシュ
動作を必要とする。リフレッシュタイマーＲＥＦＴＩＭ
は、上記メモリセルの情報保持能力に対応した一定時間
信号を形成する。このリフレッシュタイマーＲＥＦＴＩ
Ｍの出力信号は、上記ロー系コントロール回路ＣＴＬＲ
に入力され、リフレッシュアドレスカウンタＡＣＮＴで
指定されたアドレスのリフレッシュを実行する。また、
上記リフレッシュアドレスカウンタＡＣＮＴのカウント
アップも実施する。
は、記憶キャパシタに保持された情報電荷が時間の経過
とともに失われしまう。そこで、ダイナミック型メモリ
セルでは、かかる情報電荷が失われる前に読み出し動作
を行ない、もとの電荷の状態に戻すというリフレッシュ
動作を必要とする。リフレッシュタイマーＲＥＦＴＩＭ
は、上記メモリセルの情報保持能力に対応した一定時間
信号を形成する。このリフレッシュタイマーＲＥＦＴＩ
Ｍの出力信号は、上記ロー系コントロール回路ＣＴＬＲ
に入力され、リフレッシュアドレスカウンタＡＣＮＴで
指定されたアドレスのリフレッシュを実行する。また、
上記リフレッシュアドレスカウンタＡＣＮＴのカウント
アップも実施する。
【００１１】上記ロー系コントロール回路ＣＴＬＲは、
外部のローアドレス信号ＡＲの遷移、つまり、ローアド
レス遷移検出回路ＡＴＤＲの出力信号と内部のリフレッ
シュタイマーＲＥＦＴＩＭの出力信号のうち早いほうを
検出して、通常のメモリアクセスかリフレッシュ動作の
どちらかを実行させ、実行後は未実行動作を実行させる
制御をしている。これにより、内部リフレッシュ動作と
外部からのアクセスがぶつかり合っても不具合を生じな
いため、外部からのリフレッシュ要求を不要にできる。
外部のローアドレス信号ＡＲの遷移、つまり、ローアド
レス遷移検出回路ＡＴＤＲの出力信号と内部のリフレッ
シュタイマーＲＥＦＴＩＭの出力信号のうち早いほうを
検出して、通常のメモリアクセスかリフレッシュ動作の
どちらかを実行させ、実行後は未実行動作を実行させる
制御をしている。これにより、内部リフレッシュ動作と
外部からのアクセスがぶつかり合っても不具合を生じな
いため、外部からのリフレッシュ要求を不要にできる。
【００１２】図２には、上記図１の実施例の動作の一例
を説明するための簡略タイミングチャート図が示されて
いる。同図においては、アドレス信号ＡＲの遷移よりも
内部リフレッシュ要求が早く検出された場合の例が示さ
れている。リフレッシュ動作後、つまりリフレッシュ動
作（Ｒefresh)によるワード線ＷＬの選択及びセンスア
ンプの動作によってビット線対ＢＬ，ＢＬＢがメモリセ
ルの記憶情報に従ってハイレベルとロウレベルに変化
し、前記のようなリフレッシュ動作が実施された後に、
ワード線ＷＬがいったんロウレベルの非選択状態とな
り、ビット線ＢＬ，ＢＬＢがリセット（プリチャージ）
される。そして、アドレス信号ＡＲ（０）に対応したワ
ード線ＷＬの選択動作（Ｒead)が行われてアドレス信号
ＡＣ（０）に対応してカラム選択信号ＹＳ（ＡＣ
（０））が形成される。
を説明するための簡略タイミングチャート図が示されて
いる。同図においては、アドレス信号ＡＲの遷移よりも
内部リフレッシュ要求が早く検出された場合の例が示さ
れている。リフレッシュ動作後、つまりリフレッシュ動
作（Ｒefresh)によるワード線ＷＬの選択及びセンスア
ンプの動作によってビット線対ＢＬ，ＢＬＢがメモリセ
ルの記憶情報に従ってハイレベルとロウレベルに変化
し、前記のようなリフレッシュ動作が実施された後に、
ワード線ＷＬがいったんロウレベルの非選択状態とな
り、ビット線ＢＬ，ＢＬＢがリセット（プリチャージ）
される。そして、アドレス信号ＡＲ（０）に対応したワ
ード線ＷＬの選択動作（Ｒead)が行われてアドレス信号
ＡＣ（０）に対応してカラム選択信号ＹＳ（ＡＣ
（０））が形成される。
【００１３】このようなリフレッシュ動作とリード動作
開始とが１サイクル（ｔＲＣ）内に実行される。この結
果、外部からは内部リフレッシュ動作が見えない。よっ
て、外部からのリフレッシュ要求は不要となり、上記の
ようなダイナミック型メモリセルにより構成されたメモ
リ回路ＭＣＡＬＬを用いつつ、ＳＲＡＭインターフェイ
ス互換を実現できる。
開始とが１サイクル（ｔＲＣ）内に実行される。この結
果、外部からは内部リフレッシュ動作が見えない。よっ
て、外部からのリフレッシュ要求は不要となり、上記の
ようなダイナミック型メモリセルにより構成されたメモ
リ回路ＭＣＡＬＬを用いつつ、ＳＲＡＭインターフェイ
ス互換を実現できる。
【００１４】上記１サイクル（ｔＲＣ）後に上記カラム
アドレス信号ＡＣ（０）に対応したカラム選択信号ＹＳ
（ＡＣ（０）による読み出し信号Ｄｏｕｔ（０）が出力
され、カラムアドレス信号（ＡＣ）のみが変化した場合
（ＡＣ（０）→ＡＣ（１））、ワード線ＷＬは活性化
（選択状態）されたまま、ページアドレスに対応したカ
ラム選択信号ＹＳ（ＡＣ（１））が形成され、データＤ
ｏｕｔ（０１）が読み出される。その後、再びカラムア
ドレス信号ＡＣのみが変化した場合（ＡＣ（１）→ＡＣ
（２））は、同様に、カラム選択信号ＹＳ（ＡＣ
（２））が形成されＤｏｕｔ（０２）が読み出される。
アドレス信号ＡＣ（０）に対応したカラム選択信号ＹＳ
（ＡＣ（０）による読み出し信号Ｄｏｕｔ（０）が出力
され、カラムアドレス信号（ＡＣ）のみが変化した場合
（ＡＣ（０）→ＡＣ（１））、ワード線ＷＬは活性化
（選択状態）されたまま、ページアドレスに対応したカ
ラム選択信号ＹＳ（ＡＣ（１））が形成され、データＤ
ｏｕｔ（０１）が読み出される。その後、再びカラムア
ドレス信号ＡＣのみが変化した場合（ＡＣ（１）→ＡＣ
（２））は、同様に、カラム選択信号ＹＳ（ＡＣ
（２））が形成されＤｏｕｔ（０２）が読み出される。
【００１５】続いて、ローアドレス信号ＡＲが変化した
場合（ＡＲ（０）→ＡＲ（１））は、ローアドレス信号
ＡＲ（０）に対応したワード線ＷＬは非活性となり、ロ
ーアドレス信号ＡＲ（１）に対応したワード線ＷＬが活
性化される。このように、カラムアドレス信号ＡＣのみ
が変化している期間は、カラム選択信号ＹＳへのアクセ
スとカラム選択信号ＹＳからの読み出し時間でサイクル
が決まるため、ワード線の選択動作やセンスアンプの増
幅動作を含む上記１サイクルｔＲＣよりも高速に読み出
しが可能となる。
場合（ＡＲ（０）→ＡＲ（１））は、ローアドレス信号
ＡＲ（０）に対応したワード線ＷＬは非活性となり、ロ
ーアドレス信号ＡＲ（１）に対応したワード線ＷＬが活
性化される。このように、カラムアドレス信号ＡＣのみ
が変化している期間は、カラム選択信号ＹＳへのアクセ
スとカラム選択信号ＹＳからの読み出し時間でサイクル
が決まるため、ワード線の選択動作やセンスアンプの増
幅動作を含む上記１サイクルｔＲＣよりも高速に読み出
しが可能となる。
【００１６】リフレッシュ要求がアドレス遷移検出回路
ＡＴＤＲの出力信号よりも遅れた場合は、当該サイクル
（ページモード期間含む）の終了後、ワード線ＷＬが非
活性になった後に、リフレッシュアドレスによるワード
線ＷＬの選択が行われてリフレッシュが実行される。こ
の場合、リフレッシュ動作が次サイクルにかかるが、１
サイクルｔＲＣ内にリフレッシュとリード動作を実行で
きるので問題は無い。また、ライト動作のときでも上記
リード動作と同様に時間的に振り分けられて内部でリフ
レッシュ動作を実施することができる。
ＡＴＤＲの出力信号よりも遅れた場合は、当該サイクル
（ページモード期間含む）の終了後、ワード線ＷＬが非
活性になった後に、リフレッシュアドレスによるワード
線ＷＬの選択が行われてリフレッシュが実行される。こ
の場合、リフレッシュ動作が次サイクルにかかるが、１
サイクルｔＲＣ内にリフレッシュとリード動作を実行で
きるので問題は無い。また、ライト動作のときでも上記
リード動作と同様に時間的に振り分けられて内部でリフ
レッシュ動作を実施することができる。
【００１７】図３には、本発明に係る半導体記憶装置を
用いたシステムの一実施例の簡略ブロック図が示されて
いる。この実施例のシステムは、マイクロプロセッサ等
からなる中央処理装置ＣＰＵと、不揮発性メモリＦＬＡ
及びこの発明に係る半導体記憶装置（擬似スタティック
型ＲＡＭ）から構成される。これらは、システムバスを
介して相互に接続される。
用いたシステムの一実施例の簡略ブロック図が示されて
いる。この実施例のシステムは、マイクロプロセッサ等
からなる中央処理装置ＣＰＵと、不揮発性メモリＦＬＡ
及びこの発明に係る半導体記憶装置（擬似スタティック
型ＲＡＭ）から構成される。これらは、システムバスを
介して相互に接続される。
【００１８】この実施例の半導体記憶装置では、カラム
アドレス遷移検出回路ＡＴＤＣの出力の一部（ページア
ドレス以外）が、ロー系コントロール回路ＣＴＬＲ及び
カラム系コントロール回路ＣＴＬＣに入力されロー系パ
スのタイミングおよびカラム系始動タイミング、カラム
系パスのタイミングを生成する。ワード線ＷＬの活性化
時、カラムアドレス遷移検出回路ＡＴＤＣの出力の一部
（ページアドレス）はカラム系コントロール回路（ＣＴ
ＬＣ）に入力され、カラム系パスのタイミングを生成す
る。これにより、ページアドレスのみが遷移した場合、
カラム系の独立制御が可能となりページモードに対応で
きる。動作タイミングは、前記図２と同様である。
アドレス遷移検出回路ＡＴＤＣの出力の一部（ページア
ドレス以外）が、ロー系コントロール回路ＣＴＬＲ及び
カラム系コントロール回路ＣＴＬＣに入力されロー系パ
スのタイミングおよびカラム系始動タイミング、カラム
系パスのタイミングを生成する。ワード線ＷＬの活性化
時、カラムアドレス遷移検出回路ＡＴＤＣの出力の一部
（ページアドレス）はカラム系コントロール回路（ＣＴ
ＬＣ）に入力され、カラム系パスのタイミングを生成す
る。これにより、ページアドレスのみが遷移した場合、
カラム系の独立制御が可能となりページモードに対応で
きる。動作タイミングは、前記図２と同様である。
【００１９】この実施例では、上記擬似ＳＲＡＭが搭載
されるシステムが合わせて示されている。ＣＰＵは、シ
ステムバスに対して上記アドレス信号ＡＲ，ＡＣ及びＣ
Ｔを供給して上記擬似スタティック型ＲＡＭをアクセス
して読み出しデータを上記システムバスを介して取り出
す。このとき、連続してデータを取り出す場合、上記カ
ラムアドレス信号ＡＣのみを変化させることにより、そ
のアドレス信号ＡＣの変化に対応して連続して擬似ＳＲ
ＡＭからデータを取り出すことができる。逆に、ＣＰＵ
は、システムバスに対して上記アドレス信号ＡＲ，ＡＣ
及びＣＴと書き込みデータＤＴを供給して上記擬似スタ
ティック型ＲＡＭをアクセスして上記書き込みデータも
行うようにすることがてきる。この書き込みデータも上
記ページモードにより高速に行うようにすることができ
る。
されるシステムが合わせて示されている。ＣＰＵは、シ
ステムバスに対して上記アドレス信号ＡＲ，ＡＣ及びＣ
Ｔを供給して上記擬似スタティック型ＲＡＭをアクセス
して読み出しデータを上記システムバスを介して取り出
す。このとき、連続してデータを取り出す場合、上記カ
ラムアドレス信号ＡＣのみを変化させることにより、そ
のアドレス信号ＡＣの変化に対応して連続して擬似ＳＲ
ＡＭからデータを取り出すことができる。逆に、ＣＰＵ
は、システムバスに対して上記アドレス信号ＡＲ，ＡＣ
及びＣＴと書き込みデータＤＴを供給して上記擬似スタ
ティック型ＲＡＭをアクセスして上記書き込みデータも
行うようにすることがてきる。この書き込みデータも上
記ページモードにより高速に行うようにすることができ
る。
【００２０】上記のように擬似スタティック型ＲＡＭで
は、ダイナミック型メモリセルのリフレッシュ動作は自
律的に行われるから、ＣＰＵは、擬似スタティック型Ｒ
ＡＭに対してはリード／ライト動作のみを制御すればよ
い。そして、リード動作又はライト動作とリフレッシュ
動作とが競合した場合でも内部で調整が行われるので、
外部からはリフレッシュ動作について何等の配慮も不要
となる。それ故、外部からはスタティック型ＲＡＭと全
く同一に扱うようにすることができる。
は、ダイナミック型メモリセルのリフレッシュ動作は自
律的に行われるから、ＣＰＵは、擬似スタティック型Ｒ
ＡＭに対してはリード／ライト動作のみを制御すればよ
い。そして、リード動作又はライト動作とリフレッシュ
動作とが競合した場合でも内部で調整が行われるので、
外部からはリフレッシュ動作について何等の配慮も不要
となる。それ故、外部からはスタティック型ＲＡＭと全
く同一に扱うようにすることができる。
【００２１】特に制限されないが、フラッシュメモリＦ
ＬＡは、擬似スタティック型ＲＡＭに記録されるデータ
のうち、不揮発化を必要とするデータの保持を行うよう
にされる。つまり、電源遮断時や長時間擬似スタティッ
ク型ＲＡＭに対してアクセスを行わないときには、ＣＰ
Ｕ等の命令によって擬似スタティック型ＲＡＭに記録さ
れたデータのうち、不揮発化を必要とするデータがフラ
ッシュメモリＦＬＡに転送されて保持される。この後
に、擬似スタティック型ＲＡＭは電源が遮断される。
ＬＡは、擬似スタティック型ＲＡＭに記録されるデータ
のうち、不揮発化を必要とするデータの保持を行うよう
にされる。つまり、電源遮断時や長時間擬似スタティッ
ク型ＲＡＭに対してアクセスを行わないときには、ＣＰ
Ｕ等の命令によって擬似スタティック型ＲＡＭに記録さ
れたデータのうち、不揮発化を必要とするデータがフラ
ッシュメモリＦＬＡに転送されて保持される。この後
に、擬似スタティック型ＲＡＭは電源が遮断される。
【００２２】この実施例の擬似スタティック型ＲＡＭ
は、メモリアクセスに関しては前記のようにスタティッ
ク型ＲＡＭと実質的に等価に扱うようにできるけれど
も、メモリアクセスを行わないときにはスタティック型
ＲＡＭとは異なり常に一定周期でリフレッシュ動作が行
われることによって比較的大きな消費電流を流すものと
なってしまう。この欠点を回避するために、フラッシュ
メモリＦＬＡと組み合わされて、擬似スタティック型Ｒ
ＡＭが長時間メモリアクセスが行われてないときの電流
消費を削減させることができる。このようなフラッシュ
メモリＦＬＡとの組み合わせは、前記図１に示した実施
例や後に説明する他の変形例の半導体記憶装置において
も同様である。
は、メモリアクセスに関しては前記のようにスタティッ
ク型ＲＡＭと実質的に等価に扱うようにできるけれど
も、メモリアクセスを行わないときにはスタティック型
ＲＡＭとは異なり常に一定周期でリフレッシュ動作が行
われることによって比較的大きな消費電流を流すものと
なってしまう。この欠点を回避するために、フラッシュ
メモリＦＬＡと組み合わされて、擬似スタティック型Ｒ
ＡＭが長時間メモリアクセスが行われてないときの電流
消費を削減させることができる。このようなフラッシュ
メモリＦＬＡとの組み合わせは、前記図１に示した実施
例や後に説明する他の変形例の半導体記憶装置において
も同様である。
【００２３】図４には、この発明に係る半導体記憶装置
の一実施例のブロック図が示されている。同図のブロッ
ク図は、前記図３の概略ブロック図の実施例に対応して
いる。ＣＩＢＦはコマンド入力バッファである。入力信
号Ｃｏｍｍａｎｄは、前記リード／ライト制御信号、チ
ップセレクト信号等に対応している。ＣＤはコマンドデ
コーダであり、入力信号Ｃｏｍｍａｎｄを解読してメモ
リの動作モードを判別する。ＡＩＢＦＲはローアドレス
入力バッファであり、ロー系のアドレス信号Ｒｏｗ Ａ
ｄｄｒｅｓｓ（前記ＡＲ）の取り込みを行う。取り込ま
れたアドレス信号はローアドレスラッチ回路ＲＡＬによ
り保持される。
の一実施例のブロック図が示されている。同図のブロッ
ク図は、前記図３の概略ブロック図の実施例に対応して
いる。ＣＩＢＦはコマンド入力バッファである。入力信
号Ｃｏｍｍａｎｄは、前記リード／ライト制御信号、チ
ップセレクト信号等に対応している。ＣＤはコマンドデ
コーダであり、入力信号Ｃｏｍｍａｎｄを解読してメモ
リの動作モードを判別する。ＡＩＢＦＲはローアドレス
入力バッファであり、ロー系のアドレス信号Ｒｏｗ Ａ
ｄｄｒｅｓｓ（前記ＡＲ）の取り込みを行う。取り込ま
れたアドレス信号はローアドレスラッチ回路ＲＡＬによ
り保持される。
【００２４】ＳＥＬはノーマル／リフレッシュパス切替
回路であり、かかる切替回路ＳＥＬを通して選択された
アドレス信号は、ロープリデコーダＲＰＤＥＣに伝えら
れる。ＲＤＥＣはローデコーダであり、上記プリデコー
ダＲＰＤＥＣの出力信号によりメモリ回路ＭＣのワード
線の選択信号を形成する。ＲＣＴＬはローコントロール
回路であり、ＡＣＴＬはアレイコントロール回路であ
る。ＡＴＤＲはローアドレス遷移検出回路であり、上記
ローアドレスバッファＡＩＢＦＲを介して入力されたロ
ーアドレス信号の遷移を検出する。ＡＣＮＴはリフレッ
シュアドレスカウンタ、ＲＥＦＴＩＭはリフレッシュタ
イマーである。ＴＩＭＧＥＮＲはロー系パスタイミング
生成回路であり、前記アドレスラッチＲＡＬ、切替回路
ＳＥＬ及びローコントロール回路ＲＣＴＬの動作に必要
なタイミング信号を形成する。
回路であり、かかる切替回路ＳＥＬを通して選択された
アドレス信号は、ロープリデコーダＲＰＤＥＣに伝えら
れる。ＲＤＥＣはローデコーダであり、上記プリデコー
ダＲＰＤＥＣの出力信号によりメモリ回路ＭＣのワード
線の選択信号を形成する。ＲＣＴＬはローコントロール
回路であり、ＡＣＴＬはアレイコントロール回路であ
る。ＡＴＤＲはローアドレス遷移検出回路であり、上記
ローアドレスバッファＡＩＢＦＲを介して入力されたロ
ーアドレス信号の遷移を検出する。ＡＣＮＴはリフレッ
シュアドレスカウンタ、ＲＥＦＴＩＭはリフレッシュタ
イマーである。ＴＩＭＧＥＮＲはロー系パスタイミング
生成回路であり、前記アドレスラッチＲＡＬ、切替回路
ＳＥＬ及びローコントロール回路ＲＣＴＬの動作に必要
なタイミング信号を形成する。
【００２５】ＡＩＢＦＣはカラムアドレス入力バッファ
であり、カラム系のアドレス信号Ｃｏｌｕｍｎ Ａｄｄ
ｒｅｓｓ（前記ＡＣ）を受け、取り込まれたアドレス信
号はカラムアドレスラッチ回路ＣＡＬにより保持させ
る。ＡＴＤＣはカラムアドレス遷移検出回路であり、前
記カラムアドレス入力バッファＡＩＢＦＣを介して入力
されたアドレス信号の遷移を検出する。ＴＩＭＧＥＮＣ
はカラム系パスタイミング生成回路である。ＭＣはメモ
リ回路であり、メモリセルおよびセンスアンプ、ワード
ドライバを含む、ＲＷＣはメインアンプ／ライトバッフ
ァ及びそれらの制御回路を含む。カラムデコーダＣＤＥ
Ｃは、上記アドレスラッチ回路ＣＡＬのアドレス信号を
解読して前記メモリ回路ＭＣのビット線の選択信号を形
成する。ＩＯＣは、特に制限されないが、入出力レジス
タであり、ＩＯＢＦは入出力バッファである。
であり、カラム系のアドレス信号Ｃｏｌｕｍｎ Ａｄｄ
ｒｅｓｓ（前記ＡＣ）を受け、取り込まれたアドレス信
号はカラムアドレスラッチ回路ＣＡＬにより保持させ
る。ＡＴＤＣはカラムアドレス遷移検出回路であり、前
記カラムアドレス入力バッファＡＩＢＦＣを介して入力
されたアドレス信号の遷移を検出する。ＴＩＭＧＥＮＣ
はカラム系パスタイミング生成回路である。ＭＣはメモ
リ回路であり、メモリセルおよびセンスアンプ、ワード
ドライバを含む、ＲＷＣはメインアンプ／ライトバッフ
ァ及びそれらの制御回路を含む。カラムデコーダＣＤＥ
Ｃは、上記アドレスラッチ回路ＣＡＬのアドレス信号を
解読して前記メモリ回路ＭＣのビット線の選択信号を形
成する。ＩＯＣは、特に制限されないが、入出力レジス
タであり、ＩＯＢＦは入出力バッファである。
【００２６】この実施例において、ロー系アドレスが遷
移すると、ローアドレス遷移検出回路ＡＴＤＲからの出
力がロー系パスタイミング生成回路ＴＩＭＧＥＮＲに入
力され、ロー系パスのタイミングおよびカラム系始動タ
イミングが生成される。ページアドレス以外のカラム系
アドレスが遷移すると、カラムアドレス遷移検出回路Ａ
ＴＤＣからの出力が上記ロー系パスタイミング生成回路
ＴＩＭＧＥＮＲに入力され、ロー系パスのタイミングお
よびカラム系始動タイミングが生成される。ＷＬ非活性
時、カラムアドレスの中のページアドレスが遷移する
と、ＡＴＤＣからの出力がＴＩＭＧＥＮＲに入力され、
ロー系パスのタイミングおよびカラム系始動タイミング
が生成される。
移すると、ローアドレス遷移検出回路ＡＴＤＲからの出
力がロー系パスタイミング生成回路ＴＩＭＧＥＮＲに入
力され、ロー系パスのタイミングおよびカラム系始動タ
イミングが生成される。ページアドレス以外のカラム系
アドレスが遷移すると、カラムアドレス遷移検出回路Ａ
ＴＤＣからの出力が上記ロー系パスタイミング生成回路
ＴＩＭＧＥＮＲに入力され、ロー系パスのタイミングお
よびカラム系始動タイミングが生成される。ＷＬ非活性
時、カラムアドレスの中のページアドレスが遷移する
と、ＡＴＤＣからの出力がＴＩＭＧＥＮＲに入力され、
ロー系パスのタイミングおよびカラム系始動タイミング
が生成される。
【００２７】メモリ回路ＭＣのワード線ＷＬが活性時、
カラムアドレス（ＡＣ）の中のページアドレスが遷移す
ると、カラムアドレス遷移検出回路ＡＴＤＣからの出力
がカラム系パスタイミング生成回路ＴＩＭＧＥＮＣに入
力され、カラム系パスのタイミングを生成する。これに
より、ページアドレスのみが遷移した場合、カラム系の
独立制御が可能となり、ページモードに対応できる。
カラムアドレス（ＡＣ）の中のページアドレスが遷移す
ると、カラムアドレス遷移検出回路ＡＴＤＣからの出力
がカラム系パスタイミング生成回路ＴＩＭＧＥＮＣに入
力され、カラム系パスのタイミングを生成する。これに
より、ページアドレスのみが遷移した場合、カラム系の
独立制御が可能となり、ページモードに対応できる。
【００２８】リフレッシュタイマーＲＥＦＴＩＭの出力
は、アドレスカウンタＡＣＮＴに入力され、リフレッシ
ュアドレスをカウントアップする。また、リフレッシュ
タイマーＲＥＦＴＩＭの出力は、ロー系パスタイミング
生成回路ＴＩＭＧＥＮＲにも入力され、通常動作かリフ
レッシュ動作かの判定に使用される。ロー系パスタイミ
ング生成回路ＴＩＭＧＥＮＲは、ロウー系のタイミング
およびカラム系始動タイミングを生成する以外に、ロー
アドレス遷移検出回路ＡＴＤＲまたはカラムアドレス遷
移検出回路ＡＴＤＣとリフレッシュタイマーＲＥＦＴＩ
Ｍの出力の早いほうを検出して、通常のアクセスかリフ
レッシュ動作のどちらかを実行させ、実行後は未実行動
作を実行させる制御をしている。これにより、内部リフ
レッシュ動作と外部からのアクセスがぶつかり合っても
不具合を生じないため、外部からのリフレッシュ要求を
不要にできる。
は、アドレスカウンタＡＣＮＴに入力され、リフレッシ
ュアドレスをカウントアップする。また、リフレッシュ
タイマーＲＥＦＴＩＭの出力は、ロー系パスタイミング
生成回路ＴＩＭＧＥＮＲにも入力され、通常動作かリフ
レッシュ動作かの判定に使用される。ロー系パスタイミ
ング生成回路ＴＩＭＧＥＮＲは、ロウー系のタイミング
およびカラム系始動タイミングを生成する以外に、ロー
アドレス遷移検出回路ＡＴＤＲまたはカラムアドレス遷
移検出回路ＡＴＤＣとリフレッシュタイマーＲＥＦＴＩ
Ｍの出力の早いほうを検出して、通常のアクセスかリフ
レッシュ動作のどちらかを実行させ、実行後は未実行動
作を実行させる制御をしている。これにより、内部リフ
レッシュ動作と外部からのアクセスがぶつかり合っても
不具合を生じないため、外部からのリフレッシュ要求を
不要にできる。
【００２９】上記切替回路ＳＥＬは、ローデコーダＲＤ
ＥＣおよびアレイコントロール回路ＡＣＴＬとメモリ回
路ＭＣに間に配置してもよく、ロープリデコーダＲＰＤ
ＥＣおよびローコントロール回路ＲＣＴＬとローデコー
ダＲＤＥＣおよびアレイコントロール回路ＡＣＴＬの間
に配置しても良い。つまり、通常動作のためのワード線
選択とリフレッシュ動作のためのワード線選択とをプリ
デコーダＲＰＤＥＣまで行うか、ローデコーダＲＤＥＣ
まで並行して行うかの相違であり、このように後段側ま
でデコードした場合には、前記１サイクル中での通常動
作とリフレッシュ動作でのワード線の選択動作が高速に
できる反面回路規模が増大する。
ＥＣおよびアレイコントロール回路ＡＣＴＬとメモリ回
路ＭＣに間に配置してもよく、ロープリデコーダＲＰＤ
ＥＣおよびローコントロール回路ＲＣＴＬとローデコー
ダＲＤＥＣおよびアレイコントロール回路ＡＣＴＬの間
に配置しても良い。つまり、通常動作のためのワード線
選択とリフレッシュ動作のためのワード線選択とをプリ
デコーダＲＰＤＥＣまで行うか、ローデコーダＲＤＥＣ
まで並行して行うかの相違であり、このように後段側ま
でデコードした場合には、前記１サイクル中での通常動
作とリフレッシュ動作でのワード線の選択動作が高速に
できる反面回路規模が増大する。
【００３０】図５には、前記図４中のロー系パスタイミ
ング生成回路ＴＩＭＧＥＮＲの一実施例のブロック図が
示されている。ノーマル動作フラグ生成回路ＮＧＥＮは
ノーマル動作フラグ信号ＮＦＧを生成する。ノーマル動
作フラグ生成回路ＮＧＥＮは、チップセレクト信号等の
コマンドＣＤおよびローアドレス遷移検出回路ＡＴＤＲ
の出力信号、又はカラムアドレス遷移検出回路ＡＴＤＣ
の出力信号（ワード線ＷＬ非活性、つまり信号ＮＦＧ＝
ロウレベル時）によりセットされ、チップセレクト信号
等のコマンドＣＤ等およびローアドレス遷移検出回路Ａ
ＴＤＲの出力信号、又はカラムアドレス遷移検出回路Ａ
ＴＤＣの出力（ワード線ＷＬ活性、つまりＮＦＧ＝ハイ
レベル時）によりリセットされる。
ング生成回路ＴＩＭＧＥＮＲの一実施例のブロック図が
示されている。ノーマル動作フラグ生成回路ＮＧＥＮは
ノーマル動作フラグ信号ＮＦＧを生成する。ノーマル動
作フラグ生成回路ＮＧＥＮは、チップセレクト信号等の
コマンドＣＤおよびローアドレス遷移検出回路ＡＴＤＲ
の出力信号、又はカラムアドレス遷移検出回路ＡＴＤＣ
の出力信号（ワード線ＷＬ非活性、つまり信号ＮＦＧ＝
ロウレベル時）によりセットされ、チップセレクト信号
等のコマンドＣＤ等およびローアドレス遷移検出回路Ａ
ＴＤＲの出力信号、又はカラムアドレス遷移検出回路Ａ
ＴＤＣの出力（ワード線ＷＬ活性、つまりＮＦＧ＝ハイ
レベル時）によりリセットされる。
【００３１】リフレッシュ動作フラグ生成回路ＲＧＥＮ
は、リフレッシュ動作フラグ信号ＲＦＧを生成する。リ
フレッシュ動作フラグ生成回路ＲＧＥＮは、リフレッシ
ュタイマーＲＥＦＴＩＭ出力によりセットされ、リフレ
ッシュ終了信号ＲＥＮＤによりリセットされる。信号Ｒ
ＥＮＤは、リフレッシュ動作開始から十分にリフレッシ
ュができるまでの時間を遅延回路等で実現した回路の出
力信号である。
は、リフレッシュ動作フラグ信号ＲＦＧを生成する。リ
フレッシュ動作フラグ生成回路ＲＧＥＮは、リフレッシ
ュタイマーＲＥＦＴＩＭ出力によりセットされ、リフレ
ッシュ終了信号ＲＥＮＤによりリセットされる。信号Ｒ
ＥＮＤは、リフレッシュ動作開始から十分にリフレッシ
ュができるまでの時間を遅延回路等で実現した回路の出
力信号である。
【００３２】判定回路ＪＵＤＧＥは上記ノーマル動作フ
ラグ信号ＮＦＧとリフレッシュ動作フラグ信号ＲＦＧの
どちらか早いほうを検出し、ノーマル動作アクティブ信
号ＮＡＣＴ及びリフレッシュ動作アクティブ信号ＲＡＣ
Ｔの何れかを出力する。例えば、リフレッシュ動作フラ
グ信号ＲＦＧが早い場合は、リフレッシュ動作アクティ
ブ信号ＲＡＣＴが出力されてリフレッシュ動作が開始さ
れる。リフレッシュ動作終了後ＲＥＮＤが出力され、上
記リフレッシュ動作フラグ信号ＲＦＧがリセット、リフ
レッシュ動作アクティブ信号ＲＡＣＴもリセットされ
る。
ラグ信号ＮＦＧとリフレッシュ動作フラグ信号ＲＦＧの
どちらか早いほうを検出し、ノーマル動作アクティブ信
号ＮＡＣＴ及びリフレッシュ動作アクティブ信号ＲＡＣ
Ｔの何れかを出力する。例えば、リフレッシュ動作フラ
グ信号ＲＦＧが早い場合は、リフレッシュ動作アクティ
ブ信号ＲＡＣＴが出力されてリフレッシュ動作が開始さ
れる。リフレッシュ動作終了後ＲＥＮＤが出力され、上
記リフレッシュ動作フラグ信号ＲＦＧがリセット、リフ
レッシュ動作アクティブ信号ＲＡＣＴもリセットされ
る。
【００３３】その後、ノーマル動作アクティブ信号ＮＡ
ＣＴが出力され、ノーマル動作が実行される。判定回路
ＪＵＤＧＥでは、リフレッシュ動作と通常動作が重なら
ないよう、ノーマル動作アクティブ信号ＮＡＣＴとリフ
レッシュ動作アクティブ信号ＲＡＣＴが同時に活性化さ
れることは無いようにしている。この結果、内部リフレ
ッシュ動作と外部からのアクセスがぶつかり合っても不
具合を生じないため、外部からのリフレッシュ要求を不
要にできる。ＲＯＷＴＩＭはロー系タイミング生成回路
であり、ロー系パスの動作タイミング及びカラム系始動
タイミングを生成している。
ＣＴが出力され、ノーマル動作が実行される。判定回路
ＪＵＤＧＥでは、リフレッシュ動作と通常動作が重なら
ないよう、ノーマル動作アクティブ信号ＮＡＣＴとリフ
レッシュ動作アクティブ信号ＲＡＣＴが同時に活性化さ
れることは無いようにしている。この結果、内部リフレ
ッシュ動作と外部からのアクセスがぶつかり合っても不
具合を生じないため、外部からのリフレッシュ要求を不
要にできる。ＲＯＷＴＩＭはロー系タイミング生成回路
であり、ロー系パスの動作タイミング及びカラム系始動
タイミングを生成している。
【００３４】図６には、前記図５中のノーマル動作フラ
グ生成回路ＮＧＥＮの一実施例の回路図が示されてい
る。前記アドレス遷移からオアゲート回路を通して生成
さる信号ＡＴＤＡＬＬの立ち上りよりワンショットパル
スを生成し、ナンドゲート回路で構成されたラッチ回路
のノーマルフラグ信号ＮＦＧをリセットする。さらに、
上記ＡＴＤＡＬＬ信号を遅延回路ＤＥＬＡＹ１により遅
延させ、その後立ち下りよりワンショットパルスを生成
して上記ラッチ回路のノーマルフラグ信号ＮＦＧをセッ
トする。つまり、前記リセット後、ＤＥＬＡＹ１で遅延
させた分だけ遅れてセットされる。この遅延時間は、ワ
ード線ＷＬ立ち下り後のビット線イコライズ（プリチャ
ージ、以下同様）が次動作に間に合うように決定され
る。
グ生成回路ＮＧＥＮの一実施例の回路図が示されてい
る。前記アドレス遷移からオアゲート回路を通して生成
さる信号ＡＴＤＡＬＬの立ち上りよりワンショットパル
スを生成し、ナンドゲート回路で構成されたラッチ回路
のノーマルフラグ信号ＮＦＧをリセットする。さらに、
上記ＡＴＤＡＬＬ信号を遅延回路ＤＥＬＡＹ１により遅
延させ、その後立ち下りよりワンショットパルスを生成
して上記ラッチ回路のノーマルフラグ信号ＮＦＧをセッ
トする。つまり、前記リセット後、ＤＥＬＡＹ１で遅延
させた分だけ遅れてセットされる。この遅延時間は、ワ
ード線ＷＬ立ち下り後のビット線イコライズ（プリチャ
ージ、以下同様）が次動作に間に合うように決定され
る。
【００３５】チップセレクト信号ＣＳ１Ｂがロウレベル
（チップセレクト状態）になると、ノーマルフラグ信号
ＮＦＧがセットされ、チップセレクト信号ＣＳ１Ｂがハ
イレベル（チップディスエーブル）になるとノーマルフ
ラグ信号ＮＦＧがリセットされる。ライトイネーブル信
号ＷＥＢがロウレベルになると、上記ノーマルフラグ信
号ＮＦＧがセットされ、ライトイネーブル信号ＷＥＢが
ハイレベルになると上記ノーマルフラグ信号ＮＦＧリセ
ットされる。この実施例回路は、アドレス遷移、ＣＳ１
Ｂ、ＷＥＢのコマンド又は動作制御信号によって通常動
作のセット／リセットが規定されているが、他仕様にも
適用できる。
（チップセレクト状態）になると、ノーマルフラグ信号
ＮＦＧがセットされ、チップセレクト信号ＣＳ１Ｂがハ
イレベル（チップディスエーブル）になるとノーマルフ
ラグ信号ＮＦＧがリセットされる。ライトイネーブル信
号ＷＥＢがロウレベルになると、上記ノーマルフラグ信
号ＮＦＧがセットされ、ライトイネーブル信号ＷＥＢが
ハイレベルになると上記ノーマルフラグ信号ＮＦＧリセ
ットされる。この実施例回路は、アドレス遷移、ＣＳ１
Ｂ、ＷＥＢのコマンド又は動作制御信号によって通常動
作のセット／リセットが規定されているが、他仕様にも
適用できる。
【００３６】図７には、前記図５中のリフレッシュ動作
フラグ生成回路ＲＧＥＮの一実施例の回路図が示されて
いる。リフレッシュタイマーＲＥＦＴＩＭの出力（ワン
ショットパルス）によりナンドゲート回路からなるラッ
チ回路で形成されたリフレッシュフラグ信号ＲＦＧがセ
ットされ、リフレッシュ動作終了信号ＲＥＮＤの立ち上
りより、上記ラッチ回路で形成されたリフレッシュフラ
グ信号ＲＦＧがリセットされる。遅延回路とインバータ
回路及びナンドゲート回路は、上記リフレッシュ動作終
了信号ＲＥＮＤの立ち上り時に１ショットパルスを生成
して、上記リフレッシュフラグ信号ＲＦＧをリセットさ
せる。
フラグ生成回路ＲＧＥＮの一実施例の回路図が示されて
いる。リフレッシュタイマーＲＥＦＴＩＭの出力（ワン
ショットパルス）によりナンドゲート回路からなるラッ
チ回路で形成されたリフレッシュフラグ信号ＲＦＧがセ
ットされ、リフレッシュ動作終了信号ＲＥＮＤの立ち上
りより、上記ラッチ回路で形成されたリフレッシュフラ
グ信号ＲＦＧがリセットされる。遅延回路とインバータ
回路及びナンドゲート回路は、上記リフレッシュ動作終
了信号ＲＥＮＤの立ち上り時に１ショットパルスを生成
して、上記リフレッシュフラグ信号ＲＦＧをリセットさ
せる。
【００３７】図８には、前記図５中の判定回路ＪＵＤＧ
Ｅの一実施例の回路図が示されている。この判定回路Ｊ
ＵＤＧＥは、リフレッシュフラグ信号ＲＦＧとノーマル
フラグ信号ＮＦＧのどちらか早く立ち上ったかを検出
し、ノーマルフラグ信号ＮＦＧが先に立ち上った場合は
ノーマル動作アクティブ信号ＮＡＣＴを出力する。リフ
レッシュフラグ信号ＲＦＧが先に立ち上った場合はリフ
レッシュ動作アクティブ信号ＲＡＣＴを出力する。上記
信号ＮＡＣＴ、ＲＡＣＴが共に出力されることは無い。
Ｅの一実施例の回路図が示されている。この判定回路Ｊ
ＵＤＧＥは、リフレッシュフラグ信号ＲＦＧとノーマル
フラグ信号ＮＦＧのどちらか早く立ち上ったかを検出
し、ノーマルフラグ信号ＮＦＧが先に立ち上った場合は
ノーマル動作アクティブ信号ＮＡＣＴを出力する。リフ
レッシュフラグ信号ＲＦＧが先に立ち上った場合はリフ
レッシュ動作アクティブ信号ＲＡＣＴを出力する。上記
信号ＮＡＣＴ、ＲＡＣＴが共に出力されることは無い。
【００３８】上記信号ＮＦＧ、ＲＦＧのどちらかが立ち
上っている場合は、セレクタにより信号ＮＦＧ、ＲＦＧ
の状態そのものが信号ＮＡＣＴ、ＲＡＣＴとして出力さ
れる。信号ＮＦＧの立ち上りでＲＦＧの状態がスルーラ
ッチ回路にラッチされる。信号ＲＦＧ、ＮＦＧが共に立
ち上っている場合は、上記スルーラッチ回路にラッチし
た値をそれぞれ出力する。
上っている場合は、セレクタにより信号ＮＦＧ、ＲＦＧ
の状態そのものが信号ＮＡＣＴ、ＲＡＣＴとして出力さ
れる。信号ＮＦＧの立ち上りでＲＦＧの状態がスルーラ
ッチ回路にラッチされる。信号ＲＦＧ、ＮＦＧが共に立
ち上っている場合は、上記スルーラッチ回路にラッチし
た値をそれぞれ出力する。
【００３９】信号ＲＦＧが信号ＮＦＧよりも先に立ち上
る場合を考える。初期状態は、ＲＡＣＴ＝ＲＦＧ＝ロウ
レベル、ＮＡＣＴ＝ＮＦＧ＝ロウレベルである。信号Ｒ
ＦＧが立ち上ると、信号ＲＡＣＴ＝ＲＦＧ＝ハイレベル
となり、ＮＡＣＴ＝ＮＦＧ＝ロウレベルである。上記信
号ＮＦＧが立ち上ると信号ＲＦＧの状態をスルーラッチ
回路にラッチし、セレクタによりそのラッチされた状態
が出力され、ＲＡＣＴ＝ハイレベル、ＮＡＣＴ＝ロウレ
ベルが保たれる。その後、リフレッシュ終了信号ＲＥＮ
Ｄにより信号ＲＦＧが立ち下がると、セレクタによりＲ
ＡＣＴ＝ＲＦＧ＝ロウレベル、ＮＡＣＴ＝ＮＦＧ＝ハイ
レベルとなる。この結果、本実施例回路により、上記の
所望の動作を実現できることがわかる。
る場合を考える。初期状態は、ＲＡＣＴ＝ＲＦＧ＝ロウ
レベル、ＮＡＣＴ＝ＮＦＧ＝ロウレベルである。信号Ｒ
ＦＧが立ち上ると、信号ＲＡＣＴ＝ＲＦＧ＝ハイレベル
となり、ＮＡＣＴ＝ＮＦＧ＝ロウレベルである。上記信
号ＮＦＧが立ち上ると信号ＲＦＧの状態をスルーラッチ
回路にラッチし、セレクタによりそのラッチされた状態
が出力され、ＲＡＣＴ＝ハイレベル、ＮＡＣＴ＝ロウレ
ベルが保たれる。その後、リフレッシュ終了信号ＲＥＮ
Ｄにより信号ＲＦＧが立ち下がると、セレクタによりＲ
ＡＣＴ＝ＲＦＧ＝ロウレベル、ＮＡＣＴ＝ＮＦＧ＝ハイ
レベルとなる。この結果、本実施例回路により、上記の
所望の動作を実現できることがわかる。
【００４０】図９には、前記図５中のロー系パスタイミ
ング生成回路ＲＯＷＴＩＭの一実施例のブロック図が示
されている。ノーマル動作アクティブ信号ＮＡＣＴから
パルス幅調整回路ＰＵＬＡＤＪ１よりリフレッシュ／ノ
ーマルセレクト信号ＮＳＥＬが生成される。上記信号Ｎ
ＡＣＴからワンショットパルス生成回路ＰＵＬＧＥＮ１
よりローアドレスラッチ信号ＲＡＣＬＫが生成される。
上記信号ＮＡＣＴからパルス幅調整回路ＰＵＬＡＤＪ２
よりカラム系パス始動信号ＲＧが生成される。
ング生成回路ＲＯＷＴＩＭの一実施例のブロック図が示
されている。ノーマル動作アクティブ信号ＮＡＣＴから
パルス幅調整回路ＰＵＬＡＤＪ１よりリフレッシュ／ノ
ーマルセレクト信号ＮＳＥＬが生成される。上記信号Ｎ
ＡＣＴからワンショットパルス生成回路ＰＵＬＧＥＮ１
よりローアドレスラッチ信号ＲＡＣＬＫが生成される。
上記信号ＮＡＣＴからパルス幅調整回路ＰＵＬＡＤＪ２
よりカラム系パス始動信号ＲＧが生成される。
【００４１】上記信号ＮＡＣＴからパルス幅調整回路Ｐ
ＵＬＡＤＪ３より生成されたロー系パスタイミング信号
と、リフレッシュ動作アクティブ信号ＲＡＣＴからパル
ス幅調整回路ＰＵＬＡＤＪ４より生成されたロー系パス
タイミング信号とのいずれかがセレクタＲＮＳＥＬで選
択されてローコントロール回路ＲＣＴＬにロー系アクテ
ィブ信号ＲＣＡＣＴを出力する。リフレッシュ動作アク
ティブ信号ＲＡＣＴからワンショットパルス生成回路Ｐ
ＵＬＧＥＮ２よりリフレッシュ動作終了信号ＲＥＮＤが
生成される。
ＵＬＡＤＪ３より生成されたロー系パスタイミング信号
と、リフレッシュ動作アクティブ信号ＲＡＣＴからパル
ス幅調整回路ＰＵＬＡＤＪ４より生成されたロー系パス
タイミング信号とのいずれかがセレクタＲＮＳＥＬで選
択されてローコントロール回路ＲＣＴＬにロー系アクテ
ィブ信号ＲＣＡＣＴを出力する。リフレッシュ動作アク
ティブ信号ＲＡＣＴからワンショットパルス生成回路Ｐ
ＵＬＧＥＮ２よりリフレッシュ動作終了信号ＲＥＮＤが
生成される。
【００４２】図１０には、前記図９中のワンショットパ
ルス生成回路ＰＵＬＧＥＮ１の一実施例の回路図が示さ
れている。入力信号ＩＮと、その反転遅延信号をアンド
ゲート回路に供給してワンショットパルスが形成され
る。遅延回路ＤＥＬ２の遅延時間の値によって、ワンシ
ョットパルスのパルス幅が決定される。遅延回路ＤＥＬ
１とＤＥＬ３はタイミング調整用であり、図９中のパル
ス幅調整回路ＰＵＬＡＤＪ１〜４も上記ワンショットパ
ルス生成回路ＰＵＬＧＥＮ１と同様に作成できる。
ルス生成回路ＰＵＬＧＥＮ１の一実施例の回路図が示さ
れている。入力信号ＩＮと、その反転遅延信号をアンド
ゲート回路に供給してワンショットパルスが形成され
る。遅延回路ＤＥＬ２の遅延時間の値によって、ワンシ
ョットパルスのパルス幅が決定される。遅延回路ＤＥＬ
１とＤＥＬ３はタイミング調整用であり、図９中のパル
ス幅調整回路ＰＵＬＡＤＪ１〜４も上記ワンショットパ
ルス生成回路ＰＵＬＧＥＮ１と同様に作成できる。
【００４３】図１１には、前記図４中のローアドレスラ
ッチ回路ＲＡＬの一実施例の回路図が示されている。フ
リップフロップ回路により、クロック信号ＲＡＣＬＫに
より前記ローアドレス入力バッファＡＩＢＦＲを通して
取り込まれた外部ローアドレスをラッチする。ローコン
トロール回路ＲＣＴＬからのアクティブ信号により、ロ
ー系パスがアクティブになると、上記ラッチアドレスが
出力部に設けられたスルーラッチ回路を通して出力され
る。さらに、上記アドレス信号は、かかるアクティブ信
号によってもスルーラッチ回路によりラッチされる。図
４中の切替回路ＳＥＬをタイミング信号ＲＡＣＬＫによ
るラッチ回路とアクティブ信号によるスルーラッチ回路
の間に配置してもよい。
ッチ回路ＲＡＬの一実施例の回路図が示されている。フ
リップフロップ回路により、クロック信号ＲＡＣＬＫに
より前記ローアドレス入力バッファＡＩＢＦＲを通して
取り込まれた外部ローアドレスをラッチする。ローコン
トロール回路ＲＣＴＬからのアクティブ信号により、ロ
ー系パスがアクティブになると、上記ラッチアドレスが
出力部に設けられたスルーラッチ回路を通して出力され
る。さらに、上記アドレス信号は、かかるアクティブ信
号によってもスルーラッチ回路によりラッチされる。図
４中の切替回路ＳＥＬをタイミング信号ＲＡＣＬＫによ
るラッチ回路とアクティブ信号によるスルーラッチ回路
の間に配置してもよい。
【００４４】図１２には、前記図４中のカラム系パスタ
イミング生成回路ＴＩＭＧＥＮＣの一実施例の回路図が
示されている。カラム系始動信号ＲＧがイネーブルにな
ると、ワンショットパルス生成回路ＰＵＬＧＥＮ３によ
りパルスが生成され、カラム系タイミング生成回路ＣＯ
ＬＴＩＭに入力される。このカラム系タイミング生成回
路ＣＯＬＴＩＭは、各カラム系回路の起動信号等を生成
して出力する。このカラム系タイミング生成回路ＣＯＬ
ＴＩＭは、図９のロー系タイミング生成回路ＲＯＷＴＩ
Ｍと同様な構成なので省略する。
イミング生成回路ＴＩＭＧＥＮＣの一実施例の回路図が
示されている。カラム系始動信号ＲＧがイネーブルにな
ると、ワンショットパルス生成回路ＰＵＬＧＥＮ３によ
りパルスが生成され、カラム系タイミング生成回路ＣＯ
ＬＴＩＭに入力される。このカラム系タイミング生成回
路ＣＯＬＴＩＭは、各カラム系回路の起動信号等を生成
して出力する。このカラム系タイミング生成回路ＣＯＬ
ＴＩＭは、図９のロー系タイミング生成回路ＲＯＷＴＩ
Ｍと同様な構成なので省略する。
【００４５】上記信号ＲＧがイネーブル状態でカラムア
ドレス（ページアドレス）が変化すると、カラムアドレ
ス遷移検出回路ＡＴＤＣからの出力信号がカラム系パス
タイミング生成回路ＣＯＬＴＩＭに入力され、カラム系
回路が起動する。これにより、ページモードが対応可能
となる。上記信号ＲＧがディスエーブル時に、カラムア
ドレス遷移検出回路ＡＴＤＣの出力が変化しても、信号
ＲＧのディスエーブルによってアンドゲート回路のゲー
トが閉じられて、上記カラムアドレス遷移検出出力がカ
ラム系パスタイミング生成回路ＣＯＬＴＩＭに入力され
ないため、カラム系回路の誤動作は無い。
ドレス（ページアドレス）が変化すると、カラムアドレ
ス遷移検出回路ＡＴＤＣからの出力信号がカラム系パス
タイミング生成回路ＣＯＬＴＩＭに入力され、カラム系
回路が起動する。これにより、ページモードが対応可能
となる。上記信号ＲＧがディスエーブル時に、カラムア
ドレス遷移検出回路ＡＴＤＣの出力が変化しても、信号
ＲＧのディスエーブルによってアンドゲート回路のゲー
トが閉じられて、上記カラムアドレス遷移検出出力がカ
ラム系パスタイミング生成回路ＣＯＬＴＩＭに入力され
ないため、カラム系回路の誤動作は無い。
【００４６】図１３には、前記図４中のカラムアドレス
ラッチ回路ＣＡＬの一実施例の回路図が示されている。
カラムアドレスラッチ回路ＣＡＬは、フリップフロップ
回路により構成されており、カラム系パスタイミング生
成回路ＴＩＭＧＥＮＣにより生成されるクロック信号に
より、カラムアドレス入力バッファＡＩＢＦＣを通して
入力された外部アドレス信号をラッチする。
ラッチ回路ＣＡＬの一実施例の回路図が示されている。
カラムアドレスラッチ回路ＣＡＬは、フリップフロップ
回路により構成されており、カラム系パスタイミング生
成回路ＴＩＭＧＥＮＣにより生成されるクロック信号に
より、カラムアドレス入力バッファＡＩＢＦＣを通して
入力された外部アドレス信号をラッチする。
【００４７】図１４には、前記図１１，図１３中のフリ
ップフロップ（ラッチ）回路の一実施例の回路図が示さ
れている。この実施例のフリップフロップ回路は、２つ
のスルーラッチ回路を縦列接続し、クロック信号ＣＬＫ
がロウレベルの期間に入力信号を前段回路がスルー状態
となって入力信号Ｄを取り込む。このとき、後段回路は
前に取り込んだデータを保持して出力している。クロッ
ク信号がロウレベルからハイレベルに変化すると、入力
側がデータ保持状態となり、出力側がスルー状態となっ
て、上記取り込まれた入力信号Ｄに対応したデータ出力
を行う。
ップフロップ（ラッチ）回路の一実施例の回路図が示さ
れている。この実施例のフリップフロップ回路は、２つ
のスルーラッチ回路を縦列接続し、クロック信号ＣＬＫ
がロウレベルの期間に入力信号を前段回路がスルー状態
となって入力信号Ｄを取り込む。このとき、後段回路は
前に取り込んだデータを保持して出力している。クロッ
ク信号がロウレベルからハイレベルに変化すると、入力
側がデータ保持状態となり、出力側がスルー状態となっ
て、上記取り込まれた入力信号Ｄに対応したデータ出力
を行う。
【００４８】図１５には、前記図４中の切替回路ＳＥＬ
の一実施例の回路図が示されている。この実施例の切替
回路ＳＥＬは、ＲＡＬの出力信号とＡＣＮＴの出力信号
を受ける２つのクロックドインバータ回路の出力を共通
接続して出力信号を得る。ロー系パスタイミング生成回
路ＴＩＭＧＥＮＲからの信号ＮＳＥＬがハイレベルのと
きにノーマル動作パスを選択が行われる。つまり、ロウ
アドレスラッチ回路ＲＡＬに保持されたアドレス信号を
受けるクロックドインバータ回路が動作状態となり、ロ
ープリデーダＲＰＤＥＣにアドレス信号を供給する。上
記ＮＳＥＬがロウレベルのときには、リフレッシュ動作
パスを選択する。つまり、アドレスカウンタＡＣＮＴで
生成されたアドレス信号を受けるクロックドインバータ
回路が動作状態となり、ロープリデコーダＲＰＤＥＣに
アドレス信号を供給する。
の一実施例の回路図が示されている。この実施例の切替
回路ＳＥＬは、ＲＡＬの出力信号とＡＣＮＴの出力信号
を受ける２つのクロックドインバータ回路の出力を共通
接続して出力信号を得る。ロー系パスタイミング生成回
路ＴＩＭＧＥＮＲからの信号ＮＳＥＬがハイレベルのと
きにノーマル動作パスを選択が行われる。つまり、ロウ
アドレスラッチ回路ＲＡＬに保持されたアドレス信号を
受けるクロックドインバータ回路が動作状態となり、ロ
ープリデーダＲＰＤＥＣにアドレス信号を供給する。上
記ＮＳＥＬがロウレベルのときには、リフレッシュ動作
パスを選択する。つまり、アドレスカウンタＡＣＮＴで
生成されたアドレス信号を受けるクロックドインバータ
回路が動作状態となり、ロープリデコーダＲＰＤＥＣに
アドレス信号を供給する。
【００４９】図１６には、前記クロックドインバータ回
路の回路記号が示されている。クロックドインバータ回
路は、相補のクロック信号ＣＬＫＢがロウレベルでＣＬ
Ｋがハイレベルのときに動作状態となり、入力信号ＩＮ
を反転して出力端子ＯＵＴから出力させる。上記相補の
クロック信号ＣＬＫＢがハイレベルでＣＬＫがロウレベ
ルのときに出力ハイインピーダンス状態となり、入力信
号ＩＮの伝達が停止させられる。
路の回路記号が示されている。クロックドインバータ回
路は、相補のクロック信号ＣＬＫＢがロウレベルでＣＬ
Ｋがハイレベルのときに動作状態となり、入力信号ＩＮ
を反転して出力端子ＯＵＴから出力させる。上記相補の
クロック信号ＣＬＫＢがハイレベルでＣＬＫがロウレベ
ルのときに出力ハイインピーダンス状態となり、入力信
号ＩＮの伝達が停止させられる。
【００５０】図１７には、前記クロックドインバータ回
路の一実施例の回路図が示されている。この実施例で
は、２個ずつのＰチャンネル型ＭＯＳＦＥＴとＮチャン
ネル型ＭＯＳＦＥＴとを直列形態にし、Ｐチャンネル型
ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの一方のゲ
ートには入力信号ＩＮを供給し、Ｐチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴの他方にはクロッ
ク信号ＣＬＫＢとＣＬＫを供給する。そして、Ｐチャン
ネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの接
続点から出力信号ＯＵＴを得るものである。この構成に
変え、ＣＭＯＳインバータ回路の出力部にＣＭＯＳスイ
ッチを設けて、かかるＣＭＯＳスイッチを上記クロック
信号ＣＬＫＢとＣＬＫによりスイッチ制御しても同様な
動作を行わせることができる。
路の一実施例の回路図が示されている。この実施例で
は、２個ずつのＰチャンネル型ＭＯＳＦＥＴとＮチャン
ネル型ＭＯＳＦＥＴとを直列形態にし、Ｐチャンネル型
ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの一方のゲ
ートには入力信号ＩＮを供給し、Ｐチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴの他方にはクロッ
ク信号ＣＬＫＢとＣＬＫを供給する。そして、Ｐチャン
ネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの接
続点から出力信号ＯＵＴを得るものである。この構成に
変え、ＣＭＯＳインバータ回路の出力部にＣＭＯＳスイ
ッチを設けて、かかるＣＭＯＳスイッチを上記クロック
信号ＣＬＫＢとＣＬＫによりスイッチ制御しても同様な
動作を行わせることができる。
【００５１】図１８には、前記図４の実施例の動作の一
例を説明するためのタイミング図が示されている。同図
は、この発明に係るページリードタイミングチャート
（１）の例が示されている。時刻ｔ０で外部ローアドレ
ス及びカラムアドレスがＡＲ０、ＡＣ０に変化すると、
その変化を受けてローアドレス遷移検出回路ＡＴＤＲお
よびカラムアドレス遷移検出回路ＡＴＤＣのそれぞれに
対応した出力信号ＡＴＤＲＯＵＴおよびＡＴＤＣＯＵＴ
が出力される。
例を説明するためのタイミング図が示されている。同図
は、この発明に係るページリードタイミングチャート
（１）の例が示されている。時刻ｔ０で外部ローアドレ
ス及びカラムアドレスがＡＲ０、ＡＣ０に変化すると、
その変化を受けてローアドレス遷移検出回路ＡＴＤＲお
よびカラムアドレス遷移検出回路ＡＴＤＣのそれぞれに
対応した出力信号ＡＴＤＲＯＵＴおよびＡＴＤＣＯＵＴ
が出力される。
【００５２】上記ローアドレス遷移検出信号ＡＴＤＲＯ
ＵＴはロー系パスタイミング生成回路ＴＩＭＧＥＮＲの
ノーマル動作フラグ生成回路ＮＧＥＮに入力され、ノー
マルフラグ信号ＮＦＧ、ノーマル動作アクティブ信号Ｎ
ＡＣＴがリセットされる。その後、ノーマルフラグ信号
ＮＦＧが再びセットされる。
ＵＴはロー系パスタイミング生成回路ＴＩＭＧＥＮＲの
ノーマル動作フラグ生成回路ＮＧＥＮに入力され、ノー
マルフラグ信号ＮＦＧ、ノーマル動作アクティブ信号Ｎ
ＡＣＴがリセットされる。その後、ノーマルフラグ信号
ＮＦＧが再びセットされる。
【００５３】リフレッシュタイマーＲＥＦＴＩＭの出力
信号ＴＩＭＯＵＴが出力されると、かかる出力信号ＴＩ
ＭＯＵＴはロー系パスタイミング生成回路ＴＩＭＧＥＮ
Ｒのリフレッシュ動作フラグ生成回路ＲＧＥＮに入力さ
れ、リフレッシュフラグ信号ＲＦＧがセットされる。こ
のタイミングチャートでは、ノーマルフラグ信号ＮＦＧ
よりもリフレッシュフラグ信号ＲＦＧが早く立ち上って
いるので、リフレッシュ動作アクティブ信号ＲＡＣＴが
出力される。上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴの出力を受けて、メモリ回路ＭＣのワード線ＷＬが
立ち上り、リフレッシュ動作が実行される。
信号ＴＩＭＯＵＴが出力されると、かかる出力信号ＴＩ
ＭＯＵＴはロー系パスタイミング生成回路ＴＩＭＧＥＮ
Ｒのリフレッシュ動作フラグ生成回路ＲＧＥＮに入力さ
れ、リフレッシュフラグ信号ＲＦＧがセットされる。こ
のタイミングチャートでは、ノーマルフラグ信号ＮＦＧ
よりもリフレッシュフラグ信号ＲＦＧが早く立ち上って
いるので、リフレッシュ動作アクティブ信号ＲＡＣＴが
出力される。上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴの出力を受けて、メモリ回路ＭＣのワード線ＷＬが
立ち上り、リフレッシュ動作が実行される。
【００５４】リフレッシュ動作アクティブ信号ＲＡＣＴ
からの遅延信号によりリフレッシュ終了信号ＲＥＮＤが
生成される。この遅延時間はリフレッシュ動作に必要と
される時間に設定される。上記リフレッシュ終了信号Ｒ
ＥＮＤによりリフレッシュフラグ信号ＲＦＧ、リフレッ
シュ動作アクティブ信号ＲＡＣＴ、ワード線ＷＬがリセ
ットされ、ビット線ＢＬがイコライズされる。
からの遅延信号によりリフレッシュ終了信号ＲＥＮＤが
生成される。この遅延時間はリフレッシュ動作に必要と
される時間に設定される。上記リフレッシュ終了信号Ｒ
ＥＮＤによりリフレッシュフラグ信号ＲＦＧ、リフレッ
シュ動作アクティブ信号ＲＡＣＴ、ワード線ＷＬがリセ
ットされ、ビット線ＢＬがイコライズされる。
【００５５】上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴが立ち下がると、ノーマルフラグ信号ＮＦＧの出力
を受けノーマル動作アクティブ信号ＮＡＣＴが立ち上
る。このノーマル動作アクティブ信号ＮＡＣＴの出力を
受け、ワード線ＷＬが立ち上る。また、信号ＲＧが立ち
上りカラム選択信号ＹＳが選択され、データＤｏｕｔ
（００）が読み出される。
ＣＴが立ち下がると、ノーマルフラグ信号ＮＦＧの出力
を受けノーマル動作アクティブ信号ＮＡＣＴが立ち上
る。このノーマル動作アクティブ信号ＮＡＣＴの出力を
受け、ワード線ＷＬが立ち上る。また、信号ＲＧが立ち
上りカラム選択信号ＹＳが選択され、データＤｏｕｔ
（００）が読み出される。
【００５６】時刻ｔ１にカラムアドレス（ページアドレ
ス）のみが変化すると、カラムアドレス遷移検出信号Ａ
ＴＤＣＯＵＴのみが出力される。信号ＲＧが立ち上って
いるので、カラムアドレス遷移検出信号ＡＴＤＣＯＵＴ
はカラム系パスタイミング生成回路ＴＩＭＧＥＮＣに入
力され、カラム系回路を再び動作させる。カラムアドレ
ス（ページアドレス）ＡＣ１に対応したカラム選択信号
ＹＳが選択され、データＤｏｕｔ（０１）が読み出され
る。そして、時刻ｔ２にカラムアドレス（ページアドレ
ス）のみが変化すると、前動作と同様に、カラムアドレ
ス信号ＡＣ２に対応したカラム選択信号ＹＳが選択さ
れ、データＤｏｕｔ（０２）が読み出される。
ス）のみが変化すると、カラムアドレス遷移検出信号Ａ
ＴＤＣＯＵＴのみが出力される。信号ＲＧが立ち上って
いるので、カラムアドレス遷移検出信号ＡＴＤＣＯＵＴ
はカラム系パスタイミング生成回路ＴＩＭＧＥＮＣに入
力され、カラム系回路を再び動作させる。カラムアドレ
ス（ページアドレス）ＡＣ１に対応したカラム選択信号
ＹＳが選択され、データＤｏｕｔ（０１）が読み出され
る。そして、時刻ｔ２にカラムアドレス（ページアドレ
ス）のみが変化すると、前動作と同様に、カラムアドレ
ス信号ＡＣ２に対応したカラム選択信号ＹＳが選択さ
れ、データＤｏｕｔ（０２）が読み出される。
【００５７】時刻ｔ３にローアドレスＡＲ０が変化する
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがリセットされ、再びセットされて、変
化後のアドレスに対応したワード線ＷＬが立ち上る。こ
のような動作によって、リフレッシュを隠蔽しつつ、ペ
ージリードモードを実現できる。
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがリセットされ、再びセットされて、変
化後のアドレスに対応したワード線ＷＬが立ち上る。こ
のような動作によって、リフレッシュを隠蔽しつつ、ペ
ージリードモードを実現できる。
【００５８】図１９には、前記図４の実施例の動作の他
の一例を説明するためのタイミング図が示されている。
同図は、この発明に係るページライトタイミングチャー
ト（１）の例が示されている。前記同様に外部アドレス
がＡＲ０，ＡＣ０に変化すると、その変化を受けてロー
アドレス遷移検出回路ＡＴＤＲおよびカラムアドレス遷
移検出回路ＡＴＤＣのそれぞれに対応した出力信号ＡＴ
ＤＲＯＵＴおよびＡＴＤＣＯＵＴが出力される。
の一例を説明するためのタイミング図が示されている。
同図は、この発明に係るページライトタイミングチャー
ト（１）の例が示されている。前記同様に外部アドレス
がＡＲ０，ＡＣ０に変化すると、その変化を受けてロー
アドレス遷移検出回路ＡＴＤＲおよびカラムアドレス遷
移検出回路ＡＴＤＣのそれぞれに対応した出力信号ＡＴ
ＤＲＯＵＴおよびＡＴＤＣＯＵＴが出力される。
【００５９】ローアドレス遷移検出信号ＡＴＤＲＯＵＴ
はロー系パスタイミング生成回路ＴＩＭＧＥＮＲのノー
マル動作フラグ生成回路ＮＧＥＮに入力され、ノーマル
フラグ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣ
Ｔがリセットされる。その後、ノーマルフラグ信号ＮＦ
Ｇが再びセットされる。
はロー系パスタイミング生成回路ＴＩＭＧＥＮＲのノー
マル動作フラグ生成回路ＮＧＥＮに入力され、ノーマル
フラグ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣ
Ｔがリセットされる。その後、ノーマルフラグ信号ＮＦ
Ｇが再びセットされる。
【００６０】リフレッシュタイマーＲＥＦＴＩＭの出力
信号ＴＩＭＯＵＴが出力されると、かかる出力信号ＴＩ
ＭＯＵＴはロー系パスタイミング生成回路ＴＩＭＧＥＮ
Ｒのリフレッシュ動作フラグ生成回路ＲＧＥＮに入力さ
れ、リフレッシュフラグ信号ＲＦＧがセットされる。こ
のタイミングチャートでは、ノーマルフラグ信号ＮＦＧ
よりもリフレッシュフクグ信号ＲＦＧが早く立ち上って
いるので、リフレッシュ動作アクティブ信号ＲＡＣＴが
出力される。このリフレッシュ動作アクティブ信号ＲＡ
ＣＴの出力を受け、メモリ回路ＭＣのワード線ＷＬが立
ち上り、リフレッシュ動作が実行される。
信号ＴＩＭＯＵＴが出力されると、かかる出力信号ＴＩ
ＭＯＵＴはロー系パスタイミング生成回路ＴＩＭＧＥＮ
Ｒのリフレッシュ動作フラグ生成回路ＲＧＥＮに入力さ
れ、リフレッシュフラグ信号ＲＦＧがセットされる。こ
のタイミングチャートでは、ノーマルフラグ信号ＮＦＧ
よりもリフレッシュフクグ信号ＲＦＧが早く立ち上って
いるので、リフレッシュ動作アクティブ信号ＲＡＣＴが
出力される。このリフレッシュ動作アクティブ信号ＲＡ
ＣＴの出力を受け、メモリ回路ＭＣのワード線ＷＬが立
ち上り、リフレッシュ動作が実行される。
【００６１】上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴから前記同様にリフレッシュ動作終了信号ＲＥＮＤ
が生成され、それによりリフレッシュフラグ信号ＲＦ
Ｇ、リフレッシュ動作アクティブ信号ＲＡＣＴ、ワード
線ＷＬがリセットされ、ビット線ＢＬがイコライズされ
る。上記リフレッシュ動作アクティブ信号ＲＡＣＴが立
ち下がると、ノーマルフラグ信号ＮＦＧの出力を受けて
ノーマル動作アクティブ信号ＮＡＣＴが立ち上る。かか
るノーマル動作アクティブ信号ＮＡＣＴの出力を受け、
ワード線ＷＬが立ち上る。また、信号ＲＧが立ち上りカ
ラム選択信号ＹＳが選択され、データＤｉｎ（００）が
上記ワード線ＷＬとカラム選択信号ＹＳにより選択され
たメモリセルに書き込まれる。
ＣＴから前記同様にリフレッシュ動作終了信号ＲＥＮＤ
が生成され、それによりリフレッシュフラグ信号ＲＦ
Ｇ、リフレッシュ動作アクティブ信号ＲＡＣＴ、ワード
線ＷＬがリセットされ、ビット線ＢＬがイコライズされ
る。上記リフレッシュ動作アクティブ信号ＲＡＣＴが立
ち下がると、ノーマルフラグ信号ＮＦＧの出力を受けて
ノーマル動作アクティブ信号ＮＡＣＴが立ち上る。かか
るノーマル動作アクティブ信号ＮＡＣＴの出力を受け、
ワード線ＷＬが立ち上る。また、信号ＲＧが立ち上りカ
ラム選択信号ＹＳが選択され、データＤｉｎ（００）が
上記ワード線ＷＬとカラム選択信号ＹＳにより選択され
たメモリセルに書き込まれる。
【００６２】時刻ｔ１にカラムアドレス（ページアドレ
ス）のみがＡＣ１に変化すると、カラムアドレス遷移検
出信号ＡＴＤＣＯＵＴのみが出力される。前記信号ＲＧ
が立ち上っているので、カラムアドレス遷移検出信号Ａ
ＴＤＣＯＵＴはカラム系パスタイミング生成回路ＴＩＭ
ＧＥＮＣに入力され、カラム系回路を再び動作させる。
上記カラムアドレスＡＣ０に対応したカラム選択信号Ｙ
Ｓを非選択とする。この実施例では、書き込み時間を確
保するために、ライトの場合はカラム選択信号ＹＳを次
サイクルの始まりまで延長する。
ス）のみがＡＣ１に変化すると、カラムアドレス遷移検
出信号ＡＴＤＣＯＵＴのみが出力される。前記信号ＲＧ
が立ち上っているので、カラムアドレス遷移検出信号Ａ
ＴＤＣＯＵＴはカラム系パスタイミング生成回路ＴＩＭ
ＧＥＮＣに入力され、カラム系回路を再び動作させる。
上記カラムアドレスＡＣ０に対応したカラム選択信号Ｙ
Ｓを非選択とする。この実施例では、書き込み時間を確
保するために、ライトの場合はカラム選択信号ＹＳを次
サイクルの始まりまで延長する。
【００６３】カラムアドレス遷移検出信号ＡＴＤＣＯＵ
Ｔの立ち下りにより上記ページアドレスＡＣ１に対応し
たカラム選択信号ＹＳが選択され、データＤｉｎ（０
１）が書き込まれる。時刻ｔ２に再びカラムアドレス
（ページアドレス）のみが変化すると、前動作と同様に
ページアドレスＡＣ１に対応したカラム選択信号ＹＳが
非選択となり、上記変化したページアドレスＡＣ２に対
応したカラム選択信号ＹＳが選択され、データＤｉｎ
（０２）が書き込まれる。このようにこの実施例のタイ
ミングチャートにおけるページライト時の入力データＤ
ｉｎは、アドレスと同一タイミングで変化させると誤書
き込みを生じるので、アドレス変化と次サイクルのアド
レス変化の間に変化させなくてはならない。
Ｔの立ち下りにより上記ページアドレスＡＣ１に対応し
たカラム選択信号ＹＳが選択され、データＤｉｎ（０
１）が書き込まれる。時刻ｔ２に再びカラムアドレス
（ページアドレス）のみが変化すると、前動作と同様に
ページアドレスＡＣ１に対応したカラム選択信号ＹＳが
非選択となり、上記変化したページアドレスＡＣ２に対
応したカラム選択信号ＹＳが選択され、データＤｉｎ
（０２）が書き込まれる。このようにこの実施例のタイ
ミングチャートにおけるページライト時の入力データＤ
ｉｎは、アドレスと同一タイミングで変化させると誤書
き込みを生じるので、アドレス変化と次サイクルのアド
レス変化の間に変化させなくてはならない。
【００６４】時刻ｔ３にローアドレスＡＲ０が変化する
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがリセットされ、再びセットされて、変
化後のアドレスに対応したワード線ＷＬが立ち上る。ま
た、時刻ｔ３でライトイネーブル信号ＷＥＢを立ち上げ
ることにより、ページライトサイクルの終了を表す。こ
の実施例では、上記のようにリフレッシュを隠蔽しつ
つ、ページライトモードを実現できる。
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがリセットされ、再びセットされて、変
化後のアドレスに対応したワード線ＷＬが立ち上る。ま
た、時刻ｔ３でライトイネーブル信号ＷＥＢを立ち上げ
ることにより、ページライトサイクルの終了を表す。こ
の実施例では、上記のようにリフレッシュを隠蔽しつ
つ、ページライトモードを実現できる。
【００６５】図２０には、前記図４の実施例の動作の他
の一例を説明するためのタイミング図が示されている。
同図は、この発明に係るページライトタイミングチャー
ト（２）の例が示されている。時刻ｔ０で前記同様に外
部アドレスが変化すると、その変化を受けてローアドレ
ス遷移検出回路ＡＴＤＲおよびカラムアドレス遷移検出
回路ＡＴＤＣのそれぞれに対応して出力信号ＡＴＤＲＯ
ＵＴおよびＡＴＤＣＯＵＴが出力される。ローアドレス
遷移検出信号ＡＴＤＲＯＵＴはロー系パスタイミング生
成回路ＴＩＭＧＥＮＲのノーマル動作フラグ生成回路Ｎ
ＧＥＮに入力され、ノーマルフラグ信号ＮＦＧ、ノーマ
ル動作アクティブ信号ＮＡＣＴがリセットされる。その
後、ノーマルフラグ信号ＮＦＧが再びセットされる。
の一例を説明するためのタイミング図が示されている。
同図は、この発明に係るページライトタイミングチャー
ト（２）の例が示されている。時刻ｔ０で前記同様に外
部アドレスが変化すると、その変化を受けてローアドレ
ス遷移検出回路ＡＴＤＲおよびカラムアドレス遷移検出
回路ＡＴＤＣのそれぞれに対応して出力信号ＡＴＤＲＯ
ＵＴおよびＡＴＤＣＯＵＴが出力される。ローアドレス
遷移検出信号ＡＴＤＲＯＵＴはロー系パスタイミング生
成回路ＴＩＭＧＥＮＲのノーマル動作フラグ生成回路Ｎ
ＧＥＮに入力され、ノーマルフラグ信号ＮＦＧ、ノーマ
ル動作アクティブ信号ＮＡＣＴがリセットされる。その
後、ノーマルフラグ信号ＮＦＧが再びセットされる。
【００６６】リフレッシュタイマーＲＥＦＴＩＭから出
力信号ＴＩＭＯＵＴが出力されると、かかる出力信号Ｔ
ＩＭＯＵＴはロー系パスタイミング生成回路ＴＩＭＧＥ
ＮＲのリフレッシュ動作フラグ生成回路ＲＧＥＮに入力
され、リフレッシュフラグ信号ＲＦＧがセットされる。
このタイミングチャートでは、ノーマルフラグ信号ＮＦ
Ｇよりもリフレッシュフラグ信号ＲＦＧが早く立ち上っ
ているので、リフレッシュ動作アクティブ信号ＲＡＣＴ
が出力される。上記リフレッシュ動作アクティブ信号Ｒ
ＡＣＴの出力を受け、メモリ回路ＭＣのワード線ＷＬが
立ち上り、リフレッシュ動作が実行される。
力信号ＴＩＭＯＵＴが出力されると、かかる出力信号Ｔ
ＩＭＯＵＴはロー系パスタイミング生成回路ＴＩＭＧＥ
ＮＲのリフレッシュ動作フラグ生成回路ＲＧＥＮに入力
され、リフレッシュフラグ信号ＲＦＧがセットされる。
このタイミングチャートでは、ノーマルフラグ信号ＮＦ
Ｇよりもリフレッシュフラグ信号ＲＦＧが早く立ち上っ
ているので、リフレッシュ動作アクティブ信号ＲＡＣＴ
が出力される。上記リフレッシュ動作アクティブ信号Ｒ
ＡＣＴの出力を受け、メモリ回路ＭＣのワード線ＷＬが
立ち上り、リフレッシュ動作が実行される。
【００６７】上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴから前記同様にリフレッシュ動作終了信号ＲＥＮＤ
が生成され、それによりリフレッシュフラグ信号ＲＦ
Ｇ、リフレッシュ動作アクティブ信号ＲＡＣＴ、ワード
線ＷＬがリセットされ、ビット線ＢＬがイコライズされ
る。上記リフレッシュ動作アクティブ信号ＲＡＣＴが立
ち下がると、ノーマルフラグ信号ＮＦＧの出力を受けて
ノーマル動作アクティブ信号ＮＡＣＴが立ち上る。かか
るノーマル動作アクティブ信号ＮＡＣＴの出力を受け
て、メモリ回路のワード線ＷＬが立ち上る。また、信号
ＲＧが立ち上りカラム選択信号ＹＳが選択され、データ
Ｄｉｎ（００）が書き込まれる。時刻ｔ１にカラムアド
レス（ページアドレス）のみが変化すると、カラムアド
レス遷移検出信号ＡＴＤＣＯＵＴのみが出力される。上
記信号ＲＧが立ち上っているので、カラムアドレス遷移
検出信号ＡＴＤＣＯＵＴはカラム系パスタイミング生成
回路ＴＩＭＧＥＮＣに入力され、カラム系回路を再び動
作させる。
ＣＴから前記同様にリフレッシュ動作終了信号ＲＥＮＤ
が生成され、それによりリフレッシュフラグ信号ＲＦ
Ｇ、リフレッシュ動作アクティブ信号ＲＡＣＴ、ワード
線ＷＬがリセットされ、ビット線ＢＬがイコライズされ
る。上記リフレッシュ動作アクティブ信号ＲＡＣＴが立
ち下がると、ノーマルフラグ信号ＮＦＧの出力を受けて
ノーマル動作アクティブ信号ＮＡＣＴが立ち上る。かか
るノーマル動作アクティブ信号ＮＡＣＴの出力を受け
て、メモリ回路のワード線ＷＬが立ち上る。また、信号
ＲＧが立ち上りカラム選択信号ＹＳが選択され、データ
Ｄｉｎ（００）が書き込まれる。時刻ｔ１にカラムアド
レス（ページアドレス）のみが変化すると、カラムアド
レス遷移検出信号ＡＴＤＣＯＵＴのみが出力される。上
記信号ＲＧが立ち上っているので、カラムアドレス遷移
検出信号ＡＴＤＣＯＵＴはカラム系パスタイミング生成
回路ＴＩＭＧＥＮＣに入力され、カラム系回路を再び動
作させる。
【００６８】この実施例では、時刻ｔ１にカラムアドレ
ス（ページアドレス）の変化と共に、ライトイネーブル
信号ＷＥＢを立ち上げる。かかる信号ＷＥＢの立ち上げ
により、入力データＤｉｎ（００）を内部にラッチす
る。また、カラムアドレスＡＣ０に対応したカラム選択
信号ＹＳを非選択とする。これは、前記同様に書き込み
時間確保のためである。カラムアドレス遷移検出信号Ａ
ＴＤＣＯＵＴの立ち下りにより、ページアドレスＡＣ１
に対応したカラム選択信号ＹＳが選択される。カラムア
ドレス（ページアドレス）変化後、ライトイネーブル信
号ＷＥＢを再び立ち下げてライトモードとすることで、
取り込まれたデータＤｉｎ（０１）が書き込まれる。
ス（ページアドレス）の変化と共に、ライトイネーブル
信号ＷＥＢを立ち上げる。かかる信号ＷＥＢの立ち上げ
により、入力データＤｉｎ（００）を内部にラッチす
る。また、カラムアドレスＡＣ０に対応したカラム選択
信号ＹＳを非選択とする。これは、前記同様に書き込み
時間確保のためである。カラムアドレス遷移検出信号Ａ
ＴＤＣＯＵＴの立ち下りにより、ページアドレスＡＣ１
に対応したカラム選択信号ＹＳが選択される。カラムア
ドレス（ページアドレス）変化後、ライトイネーブル信
号ＷＥＢを再び立ち下げてライトモードとすることで、
取り込まれたデータＤｉｎ（０１）が書き込まれる。
【００６９】時刻ｔ２に再びカラムアドレス（ページア
ドレス）のみが変化し、ライトイネーブル信号ＷＥＢが
立ち上ると、前動作と同様にページアドレスＡＣ１に対
応したカラム選択信号ＹＳが非選択となり、ページアド
レスＡＣ２に対応したカラム選択信号ＹＳが選択され
る。カラムアドレス（ページアドレス）変化後、ライト
イネーブル信号ＷＥＢを再び立ち下げてライトモードと
することで、データＤｉｎ（０２）が書き込まれる。こ
の実施例のタイミングチャートにおけるページライト時
の入力データＤｉｎは、ライトイネーブル信号ＷＥＢを
立ち上げた時に内部でラッチしているので、アドレスと
同一タイミングで変化させても誤書き込みを生じない。
ドレス）のみが変化し、ライトイネーブル信号ＷＥＢが
立ち上ると、前動作と同様にページアドレスＡＣ１に対
応したカラム選択信号ＹＳが非選択となり、ページアド
レスＡＣ２に対応したカラム選択信号ＹＳが選択され
る。カラムアドレス（ページアドレス）変化後、ライト
イネーブル信号ＷＥＢを再び立ち下げてライトモードと
することで、データＤｉｎ（０２）が書き込まれる。こ
の実施例のタイミングチャートにおけるページライト時
の入力データＤｉｎは、ライトイネーブル信号ＷＥＢを
立ち上げた時に内部でラッチしているので、アドレスと
同一タイミングで変化させても誤書き込みを生じない。
【００７０】時刻ｔ３にローアドレスＡＲ０が変化する
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがリセットされ、再びセットされて、変
化後のアドレスに対応したメモリ回路ＭＣのワード線Ｗ
Ｌが立ち上る。また、時刻ｔ３でもライトイネーブル信
号ＷＥＢを立ち上げる。この実施例のタイミングチャー
トにおいて、時刻ｔ１から時刻ｔ２間にライトイネーブ
ル信号ＷＥＢを落とさないと、ローアドレスＡＲ０、カ
ラムアドレスＡＣ１に対応したメモリセルデータを読み
出せる。つまり、ページリードとページライトを続けて
実施できる。このように、リフレッシュを隠蔽しつつ、
ページライトモードを実現できる。
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがリセットされ、再びセットされて、変
化後のアドレスに対応したメモリ回路ＭＣのワード線Ｗ
Ｌが立ち上る。また、時刻ｔ３でもライトイネーブル信
号ＷＥＢを立ち上げる。この実施例のタイミングチャー
トにおいて、時刻ｔ１から時刻ｔ２間にライトイネーブ
ル信号ＷＥＢを落とさないと、ローアドレスＡＲ０、カ
ラムアドレスＡＣ１に対応したメモリセルデータを読み
出せる。つまり、ページリードとページライトを続けて
実施できる。このように、リフレッシュを隠蔽しつつ、
ページライトモードを実現できる。
【００７１】図２１には、前記図４の実施例の動作の他
の一例を説明するためのタイミング図が示されている。
同図は、この発明に係るページリードタイミングチャー
ト（２）の例が示されている。前記図１８の動作では、
リフレッシュフラグ信号ＲＦＧがノーマルフラグ信号Ｎ
ＦＧより先行していたが、この実施例のタイミングチャ
ートでは、それと逆にノーマルフラグ号ＮＦＧがリフレ
ッシュフラグ信号ＲＦＧよりも早く立ら上った場合を示
している。特に、ページリード中にリフレッシュフラグ
信号ＲＦＧが立ち上った場合を想定している。
の一例を説明するためのタイミング図が示されている。
同図は、この発明に係るページリードタイミングチャー
ト（２）の例が示されている。前記図１８の動作では、
リフレッシュフラグ信号ＲＦＧがノーマルフラグ信号Ｎ
ＦＧより先行していたが、この実施例のタイミングチャ
ートでは、それと逆にノーマルフラグ号ＮＦＧがリフレ
ッシュフラグ信号ＲＦＧよりも早く立ら上った場合を示
している。特に、ページリード中にリフレッシュフラグ
信号ＲＦＧが立ち上った場合を想定している。
【００７２】ページリードサイクルが終了するまで、ノ
ーマルフラグ信号ＮＦＧ、ノーマル動作アクティブ信号
ＮＡＣＴは立ち上り続けているため、リフレッシュフラ
グ信号ＲＦＧが途中で立ち上ってもリフレッシュ動作ア
クティブ信号ＲＡＣＴが立ち上ることはない。時刻ｔ３
においてローアドレスＡＲ０が変化すると、ノーマルフ
ラグ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴ
がリセットされる。その後、ノーマルフラグ信号ＮＦＧ
は再びセットされるが、リフレッシュフラグ信号ＲＦＧ
が立ち上っているため、ノーマル動作アクティブ信号Ｎ
ＡＣＴは出力されず、リフレッシュ動作アクティブ信号
ＲＡＣＴが出力され、リフレッシュ動作が開始される。
ーマルフラグ信号ＮＦＧ、ノーマル動作アクティブ信号
ＮＡＣＴは立ち上り続けているため、リフレッシュフラ
グ信号ＲＦＧが途中で立ち上ってもリフレッシュ動作ア
クティブ信号ＲＡＣＴが立ち上ることはない。時刻ｔ３
においてローアドレスＡＲ０が変化すると、ノーマルフ
ラグ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴ
がリセットされる。その後、ノーマルフラグ信号ＮＦＧ
は再びセットされるが、リフレッシュフラグ信号ＲＦＧ
が立ち上っているため、ノーマル動作アクティブ信号Ｎ
ＡＣＴは出力されず、リフレッシュ動作アクティブ信号
ＲＡＣＴが出力され、リフレッシュ動作が開始される。
【００７３】上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴによりリフレッシュ動作開始後、リフレッシュ動作
終了信号がＲＥＮＤが出力され、リフレッシュが十分に
実施されたところで、リフレッシュフラグ信号ＲＦＧ、
リフレッシュ動作アクティブ信号ＲＡＣＴがリセットさ
れる。その後、リフレッシュフラグ信号ＲＦＧのリセッ
トとノーマルフラグ信号ＮＦＧが立ち上っていることを
受け、ノーマル動作アクティブ信号ＮＡＣＴが立ち上
り、前記同様にしてリード動作が実施される。これによ
り、リフレッシュ隠蔽をしつつ、ページリートモードを
実現できている。このような動作は、ページライトサイ
クルについても同様なため、タイミングチャートおよび
説明は省略する。
ＣＴによりリフレッシュ動作開始後、リフレッシュ動作
終了信号がＲＥＮＤが出力され、リフレッシュが十分に
実施されたところで、リフレッシュフラグ信号ＲＦＧ、
リフレッシュ動作アクティブ信号ＲＡＣＴがリセットさ
れる。その後、リフレッシュフラグ信号ＲＦＧのリセッ
トとノーマルフラグ信号ＮＦＧが立ち上っていることを
受け、ノーマル動作アクティブ信号ＮＡＣＴが立ち上
り、前記同様にしてリード動作が実施される。これによ
り、リフレッシュ隠蔽をしつつ、ページリートモードを
実現できている。このような動作は、ページライトサイ
クルについても同様なため、タイミングチャートおよび
説明は省略する。
【００７４】この実施例では、完全型擬似ＳＲＡＭにお
けるページモード実現のためのアーキテクチャが示され
ている。リフレッシュ隠蔽実現のためのタイムマルチプ
レクス方式およびページモード実現のためのアドレス遷
移検出回路ＡＴＤの２系統分割（ローアドレス遷移検出
回路ＡＴＤＲ、カラムアドレス遷移検出回路ＡＴＤＣ）
により、完全型擬似ＳＲＡＭにおけるページモードが実
現可能となる。
けるページモード実現のためのアーキテクチャが示され
ている。リフレッシュ隠蔽実現のためのタイムマルチプ
レクス方式およびページモード実現のためのアドレス遷
移検出回路ＡＴＤの２系統分割（ローアドレス遷移検出
回路ＡＴＤＲ、カラムアドレス遷移検出回路ＡＴＤＣ）
により、完全型擬似ＳＲＡＭにおけるページモードが実
現可能となる。
【００７５】この実施例では、前記のようにリフレッシ
ュ隠蔽手段を有することにより、外部からのリフレッシ
ュ要求を必要としないため、ＳＲＡＭインターフェイス
と互換性をもたせることができる。さらに、ページモー
ドにより高速アクセスが可能となる。例えば、０．１８
μｍプロセスにおいて形成されるダイナミック型ＲＡＭ
の通常サイクルは７０ｎｓ程度であるが、ページモード
では２５ｎｓを実現可能となる。つまり、通常サイクル
では、ワード線ＷＬを活性化させる必要があるためアク
セスに時間がかかるが、ページモードでは、ワード線が
既に活性化された状態からカラム選択信号ＹＳを切り替
えてアクセスするため前記のような高速化が可能になる
ものである。
ュ隠蔽手段を有することにより、外部からのリフレッシ
ュ要求を必要としないため、ＳＲＡＭインターフェイス
と互換性をもたせることができる。さらに、ページモー
ドにより高速アクセスが可能となる。例えば、０．１８
μｍプロセスにおいて形成されるダイナミック型ＲＡＭ
の通常サイクルは７０ｎｓ程度であるが、ページモード
では２５ｎｓを実現可能となる。つまり、通常サイクル
では、ワード線ＷＬを活性化させる必要があるためアク
セスに時間がかかるが、ページモードでは、ワード線が
既に活性化された状態からカラム選択信号ＹＳを切り替
えてアクセスするため前記のような高速化が可能になる
ものである。
【００７６】この実施例の擬似スタティック型ＲＡＭ
は、ＳＲＡＭ互換インターフェイスを有することによ
り、ＳＲＡＭの代替メモリとして利用できる。さらに、
ページモードの実現によりチップ外部に対するデータ転
送速度を向上することができる。
は、ＳＲＡＭ互換インターフェイスを有することによ
り、ＳＲＡＭの代替メモリとして利用できる。さらに、
ページモードの実現によりチップ外部に対するデータ転
送速度を向上することができる。
【００７７】図２２には、前記図４中のロー系パスタイ
ミング生成回路ＴＩＭＧＥＮＲの他の一実施例のブロッ
ク図が示されている。つまり、前記図５の実施例の変形
例１が示されている。前記図５に示したロー系パスタイ
ミング生成回路ＴＩＭＧＥＮＲでは、前記図１８〜図２
１に示すタイミング図からわかるように、ページサイク
ルの前後でリフレッシュはできるが、ページサイクル中
はリフレッシュができない。そのため、ページサイクル
が長く続くとリフレッシュができない場合が生じる。
ミング生成回路ＴＩＭＧＥＮＲの他の一実施例のブロッ
ク図が示されている。つまり、前記図５の実施例の変形
例１が示されている。前記図５に示したロー系パスタイ
ミング生成回路ＴＩＭＧＥＮＲでは、前記図１８〜図２
１に示すタイミング図からわかるように、ページサイク
ルの前後でリフレッシュはできるが、ページサイクル中
はリフレッシュができない。そのため、ページサイクル
が長く続くとリフレッシュができない場合が生じる。
【００７８】上記のようなページサイクル中にリフレッ
シュができないという問題を回避する１つの手段とし
て、一定期間毎に必ずローアドレスまたはページアドレ
ス以外のカラムアドレスを変化させるような仕様とする
方法が考えられる。もう１つの手段として、ある一定期
間が立つとそれ以降の最初のアクセスではページアドレ
スのみが変化したとしても、通常のアクセス時間を要す
るような方式が考えられる。
シュができないという問題を回避する１つの手段とし
て、一定期間毎に必ずローアドレスまたはページアドレ
ス以外のカラムアドレスを変化させるような仕様とする
方法が考えられる。もう１つの手段として、ある一定期
間が立つとそれ以降の最初のアクセスではページアドレ
スのみが変化したとしても、通常のアクセス時間を要す
るような方式が考えられる。
【００７９】この実施例のロー系パスタイミング生成回
路ＴＩＭＧＥＮＲは、後者の方式を実現するものであ
る。ノーマルフラグ信号ＮＦＧからタイマーＴＩＭ１Ｕ
Ｓを起動させる。そのために、ノーマルフラグ信号ＮＦ
Ｇの立ち上りからワンショットパルス生成回路ＰＵＬＧ
ＥＮ５によりワンショットパルスを生成し、ラッチ回路
の信号ＴＩＭＥＮをセットする。
路ＴＩＭＧＥＮＲは、後者の方式を実現するものであ
る。ノーマルフラグ信号ＮＦＧからタイマーＴＩＭ１Ｕ
Ｓを起動させる。そのために、ノーマルフラグ信号ＮＦ
Ｇの立ち上りからワンショットパルス生成回路ＰＵＬＧ
ＥＮ５によりワンショットパルスを生成し、ラッチ回路
の信号ＴＩＭＥＮをセットする。
【００８０】タイマーＴＩＭ１ＵＳを仮に１μｓのタイ
マーとすると、信号ＴＩＭＥＮをセット後１μｓたつと
タイマー信号ＴＩＭＥＮＤＢが出力され、信号ＴＩＭＥ
Ｎがリセットされる。信号ＴＩＭＥＮがリセットされた
後、動作終了信号ＲＷＥＮＤが出力されると、ノーマル
動作フラグ生成回路ＮＧＥＮに入力され、ノーマルフラ
グ信号ＮＦＧをリセットする。ノーマルフラグ信号ＮＦ
Ｇがリセットされるとノーマル動作アクティブ信号ＮＡ
ＣＴ、ワード線ＷＬがリセットされ、ページモードが解
除される。
マーとすると、信号ＴＩＭＥＮをセット後１μｓたつと
タイマー信号ＴＩＭＥＮＤＢが出力され、信号ＴＩＭＥ
Ｎがリセットされる。信号ＴＩＭＥＮがリセットされた
後、動作終了信号ＲＷＥＮＤが出力されると、ノーマル
動作フラグ生成回路ＮＧＥＮに入力され、ノーマルフラ
グ信号ＮＦＧをリセットする。ノーマルフラグ信号ＮＦ
Ｇがリセットされるとノーマル動作アクティブ信号ＮＡ
ＣＴ、ワード線ＷＬがリセットされ、ページモードが解
除される。
【００８１】ノーマルフラグ信号ＮＦＧはリセット後、
再びセットされるので、リフレッシュフラグ信号ＲＦＧ
が立ち上っていればリフレッシュ動作実施後、ノーマル
動作アクティブ信号ＮＡＣＴが立ち上り、当該サイクル
のアドレスに対応したワード線ＷＬが立ち上り、ノーマ
ル動作が実施される。１μｓよりも前にノーマルフラグ
信号ＮＦＧが立ち下がった場合は、ワンショットパルス
生成回路ＰＵＬＧＥＮ４によりワンショットパルスを生
成し、信号ＴＩＭＥＮをリセットし、タイマー出力信号
ＴＩＭＥＮＤＢが出力されないようにする。
再びセットされるので、リフレッシュフラグ信号ＲＦＧ
が立ち上っていればリフレッシュ動作実施後、ノーマル
動作アクティブ信号ＮＡＣＴが立ち上り、当該サイクル
のアドレスに対応したワード線ＷＬが立ち上り、ノーマ
ル動作が実施される。１μｓよりも前にノーマルフラグ
信号ＮＦＧが立ち下がった場合は、ワンショットパルス
生成回路ＰＵＬＧＥＮ４によりワンショットパルスを生
成し、信号ＴＩＭＥＮをリセットし、タイマー出力信号
ＴＩＭＥＮＤＢが出力されないようにする。
【００８２】信号ＲＷＥＮＤは、カラムアドレス遷移検
出信号ＡＴＤＣＯＵＴおよびローアドレス遷移検出信号
ＡＴＤＲＯＵＴの立ち下りから読み出しおよび書き込み
動作が終了するタイミングで生成される信号であり、ペ
ージサイクルとノーマルサイクルでのタイミング差は、
カラムアドレス遷移検出信号ＡＴＤＣＯＵＴの立ち下り
時に信号ＲＧ＝ハイレベルならばページサイクル、ロウ
レベルならばノーマルサイクルとして区別をつける。
出信号ＡＴＤＣＯＵＴおよびローアドレス遷移検出信号
ＡＴＤＲＯＵＴの立ち下りから読み出しおよび書き込み
動作が終了するタイミングで生成される信号であり、ペ
ージサイクルとノーマルサイクルでのタイミング差は、
カラムアドレス遷移検出信号ＡＴＤＣＯＵＴの立ち下り
時に信号ＲＧ＝ハイレベルならばページサイクル、ロウ
レベルならばノーマルサイクルとして区別をつける。
【００８３】図２３には、前記図２２のロー系パスタイ
ミング生成回路ＴＩＭＧＥＮＲを用いたページリード動
作を説明するためのタイミング図が示されている。同図
においては、ノーマルフラグ信号ＮＦＧがリフレッシュ
フラグ信号ＲＦＧよりも早く立ち上った場合を示してい
る。特に、ページリード中にリフレッシュフラグ信号Ｒ
ＦＧが立ち上った場合を想定している。
ミング生成回路ＴＩＭＧＥＮＲを用いたページリード動
作を説明するためのタイミング図が示されている。同図
においては、ノーマルフラグ信号ＮＦＧがリフレッシュ
フラグ信号ＲＦＧよりも早く立ち上った場合を示してい
る。特に、ページリード中にリフレッシュフラグ信号Ｒ
ＦＧが立ち上った場合を想定している。
【００８４】ページモードが始まってから１μｓが過ぎ
たため、タイマー出力ＴＩＭＥＮＤＢが出力され信号Ｔ
ＩＭＥＮがディスエーブルとなる。信号ＴＩＭＥＮがデ
ィスエーブルとなった後、信号ＲＷＥＮＤが出力される
と、ノーマルフラグ信号ＮＦＧがリセットされ、ノーマ
ル動作アクティブ信号ＮＡＣＴ、ワード線ＷＬが立ち下
り、ページモードが解除される。ノーマルフラグ信号Ｎ
ＦＧはカラムアドレス遷移検出信号ＡＴＤＣＯＵＴによ
り再びセットされる。
たため、タイマー出力ＴＩＭＥＮＤＢが出力され信号Ｔ
ＩＭＥＮがディスエーブルとなる。信号ＴＩＭＥＮがデ
ィスエーブルとなった後、信号ＲＷＥＮＤが出力される
と、ノーマルフラグ信号ＮＦＧがリセットされ、ノーマ
ル動作アクティブ信号ＮＡＣＴ、ワード線ＷＬが立ち下
り、ページモードが解除される。ノーマルフラグ信号Ｎ
ＦＧはカラムアドレス遷移検出信号ＡＴＤＣＯＵＴによ
り再びセットされる。
【００８５】ノーマルフラグ信号ＮＦＧがリセットされ
た時、リフレッシュフラグ信号ＲＦＧが立ち上っている
ので、リフレッシュ動作アクティブ信号ＲＡＣＴが立ち
上がり、リフレッシュ動作を実行する。その後、リフレ
ッシュ動作終了信号ＲＥＮＤによりリフレッシュフラグ
信号ＲＦＧ、リフレッシュ動作アクティブ信号ＲＡＣＴ
が立ち下り、リフレッシュ動作が終了する。それに伴
い、ノーマルフラグ信号ＮＦＧが立ち上っているので、
ノーマル動作アクティブ信号ＮＡＣＴ、ワード線ＷＬが
立ち上り、通常のアクセス時間が要求されるリード動作
が実行される。ページリードサイクルが長く続いた場合
でも、ある一定期間たつとノーマルフラグ信号ＮＦＧが
立ち下り、リフレッシュ動作の割り込みを可能とする。
但し、ある一定期間毎に通常のアクセス時間を必要とす
る。
た時、リフレッシュフラグ信号ＲＦＧが立ち上っている
ので、リフレッシュ動作アクティブ信号ＲＡＣＴが立ち
上がり、リフレッシュ動作を実行する。その後、リフレ
ッシュ動作終了信号ＲＥＮＤによりリフレッシュフラグ
信号ＲＦＧ、リフレッシュ動作アクティブ信号ＲＡＣＴ
が立ち下り、リフレッシュ動作が終了する。それに伴
い、ノーマルフラグ信号ＮＦＧが立ち上っているので、
ノーマル動作アクティブ信号ＮＡＣＴ、ワード線ＷＬが
立ち上り、通常のアクセス時間が要求されるリード動作
が実行される。ページリードサイクルが長く続いた場合
でも、ある一定期間たつとノーマルフラグ信号ＮＦＧが
立ち下り、リフレッシュ動作の割り込みを可能とする。
但し、ある一定期間毎に通常のアクセス時間を必要とす
る。
【００８６】図２４には、この発明に係る半導体記憶装
置の他の一実施例のブロック図が示されている。この実
施例は、前記図４の第１変形例であり、図４の実施例に
対して、入出力バッファＩＯＢＦ前にレジスタＲＥＧが
設けられる。このレジスタＲＥＧは、（ページサイズ）
×（Ｉ／Ｏバス幅）に対応したビット数とされる。この
ようなレジスタＲＥＧを追加したことにより、プリフェ
ッチ動作が可能になる。つまり、プリフェッチ動作は、
１回のアクセスでページサイズ分のデータを１度に読み
出してレジスタＲＥＧに貯めておく方式である。
置の他の一実施例のブロック図が示されている。この実
施例は、前記図４の第１変形例であり、図４の実施例に
対して、入出力バッファＩＯＢＦ前にレジスタＲＥＧが
設けられる。このレジスタＲＥＧは、（ページサイズ）
×（Ｉ／Ｏバス幅）に対応したビット数とされる。この
ようなレジスタＲＥＧを追加したことにより、プリフェ
ッチ動作が可能になる。つまり、プリフェッチ動作は、
１回のアクセスでページサイズ分のデータを１度に読み
出してレジスタＲＥＧに貯めておく方式である。
【００８７】図２５には、前記図２４の実施例回路の動
作の一例を説明するためのタイミング図が示されてい
る。同図は、この発明に係るページリードタイミングチ
ャートが示されている。時刻ｔ０で前記同様に外部アド
レスが変化すると、その変化を受けてローアドレス遷移
検出回路ＡＴＤＲおよびカラムアドレス遷移検出回路Ａ
ＴＤＣのそれぞれの検出信号ＡＴＤＲＯＵＴ及びＡＴＤ
ＣＯＵＴが出力される。
作の一例を説明するためのタイミング図が示されてい
る。同図は、この発明に係るページリードタイミングチ
ャートが示されている。時刻ｔ０で前記同様に外部アド
レスが変化すると、その変化を受けてローアドレス遷移
検出回路ＡＴＤＲおよびカラムアドレス遷移検出回路Ａ
ＴＤＣのそれぞれの検出信号ＡＴＤＲＯＵＴ及びＡＴＤ
ＣＯＵＴが出力される。
【００８８】ローアドレス遷移検出信号ＡＴＤＲＯＵＴ
はロー系パスタイミング生成回路ＴＩＭＧＥＮＲのノー
マル動作フラグ生成回路ＮＧＥＮに入力され、ノーマル
フラグ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣ
Ｔがリセットされる。その後、ノーマルフラグ信号ＮＦ
Ｇが再びセットされる。
はロー系パスタイミング生成回路ＴＩＭＧＥＮＲのノー
マル動作フラグ生成回路ＮＧＥＮに入力され、ノーマル
フラグ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣ
Ｔがリセットされる。その後、ノーマルフラグ信号ＮＦ
Ｇが再びセットされる。
【００８９】リフレッシュタイマーＲＥＦＴＩＭから出
力信号ＴＩＭＯＵＴが出力されると、かかる出力信号Ｔ
ＩＭＯＵＴはロー系パスタイミング生成回路ＴＩＭＧＥ
ＮＲのリフレッシュ動作フラグ生成回路ＲＧＥＮに入力
され、リフレッシュフラグ信号ＲＦＧがセットされる。
このタイミングチャートでは、ノーマルフラグ信号ＮＦ
Ｇよりもリフレッシュフラグ信号ＲＦＧが早く立ち上っ
ているので、リフレッシュ動作アクティブ信号ＲＡＣＴ
が出力される。
力信号ＴＩＭＯＵＴが出力されると、かかる出力信号Ｔ
ＩＭＯＵＴはロー系パスタイミング生成回路ＴＩＭＧＥ
ＮＲのリフレッシュ動作フラグ生成回路ＲＧＥＮに入力
され、リフレッシュフラグ信号ＲＦＧがセットされる。
このタイミングチャートでは、ノーマルフラグ信号ＮＦ
Ｇよりもリフレッシュフラグ信号ＲＦＧが早く立ち上っ
ているので、リフレッシュ動作アクティブ信号ＲＡＣＴ
が出力される。
【００９０】リフレッシュ動作アクティブ信号ＲＡＣＴ
の出力を受け、メモリ回路ＭＣのワード線ＷＬが立ち上
り、リフレッシュ動作が実行される。また、リフレッシ
ュ動作アクティブ信号ＲＡＣＴから前記同様にリフレッ
シュ動作終了信号ＲＥＮＤが生成され、その出力を受け
てリフレッシュフラグ信号ＲＦＧ、リフレッシュ動作ア
クティブ信号ＲＡＣＴ、メモリ回路ＭＣのワード線ＷＬ
がリセットされ、ビット線ＢＬがイコライズされる。
の出力を受け、メモリ回路ＭＣのワード線ＷＬが立ち上
り、リフレッシュ動作が実行される。また、リフレッシ
ュ動作アクティブ信号ＲＡＣＴから前記同様にリフレッ
シュ動作終了信号ＲＥＮＤが生成され、その出力を受け
てリフレッシュフラグ信号ＲＦＧ、リフレッシュ動作ア
クティブ信号ＲＡＣＴ、メモリ回路ＭＣのワード線ＷＬ
がリセットされ、ビット線ＢＬがイコライズされる。
【００９１】リフレッシュ動作アクティブ信号ＲＡＣＴ
が立ち下がると、ノーマルフラグ信号ＮＦＧの出力を受
けノーマル動作アクティブ信号ＮＡＣＴが立ち上る。ノ
ーマル動作アクティブ信号ＮＡＣＴの出力を受け、メモ
リ回路ＭＣのワード線ＷＬが立ち上る。また、信号ＲＧ
が立ち上りカラム選択信号ＹＳが選択され、データＤｏ
ｕｔ（００）〜Ｄｏｕｔ（０３）が読み出されてレジス
タＲＥＧにラッチされる。さらに、Ｄｏｕｔ（００）は
外部へ出力される。このとき、ページサイズは４ワード
としている。
が立ち下がると、ノーマルフラグ信号ＮＦＧの出力を受
けノーマル動作アクティブ信号ＮＡＣＴが立ち上る。ノ
ーマル動作アクティブ信号ＮＡＣＴの出力を受け、メモ
リ回路ＭＣのワード線ＷＬが立ち上る。また、信号ＲＧ
が立ち上りカラム選択信号ＹＳが選択され、データＤｏ
ｕｔ（００）〜Ｄｏｕｔ（０３）が読み出されてレジス
タＲＥＧにラッチされる。さらに、Ｄｏｕｔ（００）は
外部へ出力される。このとき、ページサイズは４ワード
としている。
【００９２】時刻ｔ１にカラムアドレス（ページアドレ
ス）のみが変化すると、カラムアドレス遷移検出信号Ａ
ＴＤＣＯＵＴのみが出力される。このカラムアドレス遷
移検出信号ＡＴＤＣＯＵＴの立ち上りからノーマルフラ
グ信号ＮＦＧがリセットされる。上記カラムアドレス遷
移検出信号ＡＴＤＣＯＵＴの立ち下りからカラムアドレ
スＡＣ１に対応したレジスタＲＥＧへのアクセスが生
じ、Ｄｏｕｔ（０１）が外部へ出力される。
ス）のみが変化すると、カラムアドレス遷移検出信号Ａ
ＴＤＣＯＵＴのみが出力される。このカラムアドレス遷
移検出信号ＡＴＤＣＯＵＴの立ち上りからノーマルフラ
グ信号ＮＦＧがリセットされる。上記カラムアドレス遷
移検出信号ＡＴＤＣＯＵＴの立ち下りからカラムアドレ
スＡＣ１に対応したレジスタＲＥＧへのアクセスが生
じ、Ｄｏｕｔ（０１）が外部へ出力される。
【００９３】時刻ｔ２に再びカラムアドレス（ページア
ドレス）のみが変化すると、前動作と同様にカラムアド
レスＡＣ２に対応したレジスタＲＥＧへのアクセスが生
じ、データＤｏｕｔ（０２）が外部へ出力される。時刻
ｔ３にローアドレスＡＲ０が変化すると、ノーマルフラ
グ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴが
セットされて、変化後のアドレスに対応したメモリ回路
ＭＣのワード線ＷＬが立ち上る。このようにして、リフ
レッシュを隠蔽しつつ、ページリードモードを実現でき
ている。そして、この実施例ではページリード期間は、
メモリ回路ＭＣのワード線ＷＬを立ち上げていないの
で、リフレッシュが可能である。それ故、前記図４の実
施例で生じていた、ページサイクルが長く続くと、リフ
レッシュができないという状況を回避できる。
ドレス）のみが変化すると、前動作と同様にカラムアド
レスＡＣ２に対応したレジスタＲＥＧへのアクセスが生
じ、データＤｏｕｔ（０２）が外部へ出力される。時刻
ｔ３にローアドレスＡＲ０が変化すると、ノーマルフラ
グ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴが
セットされて、変化後のアドレスに対応したメモリ回路
ＭＣのワード線ＷＬが立ち上る。このようにして、リフ
レッシュを隠蔽しつつ、ページリードモードを実現でき
ている。そして、この実施例ではページリード期間は、
メモリ回路ＭＣのワード線ＷＬを立ち上げていないの
で、リフレッシュが可能である。それ故、前記図４の実
施例で生じていた、ページサイクルが長く続くと、リフ
レッシュができないという状況を回避できる。
【００９４】この実施例では、８ワードページ、×１６
ビットのＩ／Ｏの場合、８×１６＝１２８ビットのレジ
スタＲＥＧが必要となり、さらに、８ワード同時読み出
しのため、メインアンプから出力レジスタＲＥＧまでの
データ線本数が８倍となるものである。また、ページラ
イトを実現する場合は、図４の実施例で実現した図１
９、図２０と同様な動作で行うことができる。あるい
は、レジスタＲＥＧにライトデータを貯めておき、ライ
トバック期間を設け、１度にメモリセルへと書き込むよ
うにしてもよい。または、ライト専用のレジスタＲＥＧ
を設け、ＬａｔｅＷｒｉｔｅ方式、つまり、当該サイク
ルのライトデータをレジスタＲＥＧに貯めておき、次ラ
イトサイクルでメモリセルへ書き込むようにするもので
あってもよい。
ビットのＩ／Ｏの場合、８×１６＝１２８ビットのレジ
スタＲＥＧが必要となり、さらに、８ワード同時読み出
しのため、メインアンプから出力レジスタＲＥＧまでの
データ線本数が８倍となるものである。また、ページラ
イトを実現する場合は、図４の実施例で実現した図１
９、図２０と同様な動作で行うことができる。あるい
は、レジスタＲＥＧにライトデータを貯めておき、ライ
トバック期間を設け、１度にメモリセルへと書き込むよ
うにしてもよい。または、ライト専用のレジスタＲＥＧ
を設け、ＬａｔｅＷｒｉｔｅ方式、つまり、当該サイク
ルのライトデータをレジスタＲＥＧに貯めておき、次ラ
イトサイクルでメモリセルへ書き込むようにするもので
あってもよい。
【００９５】図２６には、この発明に係る半導体記憶装
置の更に他の一実施例のブロック図が示されている。こ
の実施例は、前記図４の第２変形例であり、図４の実施
例に対して、入出力バッファＩＯＢＦの前にレジスタＲ
ＥＧおよびカラムアドレスラッチ回路ＣＡＬ後ろにカラ
ムアドレスカウンタＣＡＣＮＴが設けられる。この実施
例でも、レジスタＲＥＧのビット数は、（ページサイ
ズ）×（Ｉ／Ｏバス幅）である。カラムアドレスカウン
タＣＡＣＮＴは、ページサイズ分のアドレスをカウント
する。この実施例では、１回のアクセスで、カラムアド
レスカウンタＣＡＣＮＴを利用してカラム選択信号ＹＳ
をページサイズ分アクセスし、読み出されたデータをレ
ジスタＲＥＧに貯めるようにするものである。
置の更に他の一実施例のブロック図が示されている。こ
の実施例は、前記図４の第２変形例であり、図４の実施
例に対して、入出力バッファＩＯＢＦの前にレジスタＲ
ＥＧおよびカラムアドレスラッチ回路ＣＡＬ後ろにカラ
ムアドレスカウンタＣＡＣＮＴが設けられる。この実施
例でも、レジスタＲＥＧのビット数は、（ページサイ
ズ）×（Ｉ／Ｏバス幅）である。カラムアドレスカウン
タＣＡＣＮＴは、ページサイズ分のアドレスをカウント
する。この実施例では、１回のアクセスで、カラムアド
レスカウンタＣＡＣＮＴを利用してカラム選択信号ＹＳ
をページサイズ分アクセスし、読み出されたデータをレ
ジスタＲＥＧに貯めるようにするものである。
【００９６】図２７には、前記図２６の実施例回路の動
作の一例を説明するためのタイミング図が示されてい
る。同図は、この発明に係るページリードタイミングチ
ャートが示されている。時刻ｔ０で前記同様に外部アド
レスが変化すると、その変化を受けてローアドレス遷移
検出回路ＡＴＤＲおよびカラムアドレス遷移検出回路Ａ
ＴＤＣのそれぞれの検出信号ＡＴＤＲＯＵＴおよびＡＴ
ＤＣＯＵＴが出力される。上記ローアドレス遷移検出信
号ＡＴＤＲＯＵＴはロー系パスタイミング生成回路ＴＩ
ＭＧＥＮＲのノーマル動作フラグ生成回路ＮＧＥＮに入
力され、ノーマルフラグ信号ＮＦＧ、ノーマル動作アク
ティブ信号ＮＡＣＴがリセットされる。その後、ノーマ
ルフラグ信号ＮＦＧが再びセットされる。
作の一例を説明するためのタイミング図が示されてい
る。同図は、この発明に係るページリードタイミングチ
ャートが示されている。時刻ｔ０で前記同様に外部アド
レスが変化すると、その変化を受けてローアドレス遷移
検出回路ＡＴＤＲおよびカラムアドレス遷移検出回路Ａ
ＴＤＣのそれぞれの検出信号ＡＴＤＲＯＵＴおよびＡＴ
ＤＣＯＵＴが出力される。上記ローアドレス遷移検出信
号ＡＴＤＲＯＵＴはロー系パスタイミング生成回路ＴＩ
ＭＧＥＮＲのノーマル動作フラグ生成回路ＮＧＥＮに入
力され、ノーマルフラグ信号ＮＦＧ、ノーマル動作アク
ティブ信号ＮＡＣＴがリセットされる。その後、ノーマ
ルフラグ信号ＮＦＧが再びセットされる。
【００９７】リフレッシュタイマーＲＥＦＴＩＭから出
力信号ＴＩＭＯＵＴが出力されると、かかる出力信号Ｔ
ＩＭＯＵＴがロー系パスタイミング生成回路ＴＩＭＧＥ
ＮＲのリフレッシュ動作フクグ生成回路ＲＧＥＮに入力
され、リフレッシュフラグ信号ＲＦＧがセットされる。
このタイミングチャートでは、ノーマルフラグ信号ＮＦ
Ｇよりもリフレッシュフラグ信号ＲＦＧが早く立ち上っ
ているので、リフレッシュ動作アクティブ信号ＲＡＣＴ
が出力される。
力信号ＴＩＭＯＵＴが出力されると、かかる出力信号Ｔ
ＩＭＯＵＴがロー系パスタイミング生成回路ＴＩＭＧＥ
ＮＲのリフレッシュ動作フクグ生成回路ＲＧＥＮに入力
され、リフレッシュフラグ信号ＲＦＧがセットされる。
このタイミングチャートでは、ノーマルフラグ信号ＮＦ
Ｇよりもリフレッシュフラグ信号ＲＦＧが早く立ち上っ
ているので、リフレッシュ動作アクティブ信号ＲＡＣＴ
が出力される。
【００９８】上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴの出力を受け、メモリ回路ＭＣのワード線ＷＬが立
ち上り、リフレッシュ動作が実行される。また、リフレ
ッシュ動作アクティブ信号ＲＡＣＴから前記同様にリフ
レッシュ動作終了信号ＲＥＮＤが生成され、その出力を
受け、リフレッシュフラグ信号ＲＦＧ、リフレッシュ動
作アクティブ信号ＲＡＣＴ、ワード線ＷＬがリセットさ
れ、ビット線ＢＬがイコライズされる。
ＣＴの出力を受け、メモリ回路ＭＣのワード線ＷＬが立
ち上り、リフレッシュ動作が実行される。また、リフレ
ッシュ動作アクティブ信号ＲＡＣＴから前記同様にリフ
レッシュ動作終了信号ＲＥＮＤが生成され、その出力を
受け、リフレッシュフラグ信号ＲＦＧ、リフレッシュ動
作アクティブ信号ＲＡＣＴ、ワード線ＷＬがリセットさ
れ、ビット線ＢＬがイコライズされる。
【００９９】上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴが立ち下がると、ノーマルフラグ信号ＮＦＧの出力
を受けノーマル動作アクティブ信号ＮＡＣＴが立ち上
る。ノーマル動作アクティブ信号ＮＡＣＴの出力を受
け、メモリ回路ＭＣのワード線ＷＬが立ち上る。また、
信号ＲＧが立ち上りカラム選択信号ＹＳが選択され、デ
ータＤｏｕｔ（００）が読み出される。さらに、そのデ
ータはレジスタＲＥＧにラッチしておく。その後、カラ
ムアドレスカウンタＣＡＣＮＴにより、カラムアドレス
がページサイズ分カウントアップされ、それに対応した
カラム選択信号ＹＳが次々に選択され、データＤｏｕｔ
（０１）〜Ｄｏｕｔ（０３）まで読み出され、レジスタ
ＲＥＧにラッチされる。このとき、ページサイズは４ワ
ードとされている。
ＣＴが立ち下がると、ノーマルフラグ信号ＮＦＧの出力
を受けノーマル動作アクティブ信号ＮＡＣＴが立ち上
る。ノーマル動作アクティブ信号ＮＡＣＴの出力を受
け、メモリ回路ＭＣのワード線ＷＬが立ち上る。また、
信号ＲＧが立ち上りカラム選択信号ＹＳが選択され、デ
ータＤｏｕｔ（００）が読み出される。さらに、そのデ
ータはレジスタＲＥＧにラッチしておく。その後、カラ
ムアドレスカウンタＣＡＣＮＴにより、カラムアドレス
がページサイズ分カウントアップされ、それに対応した
カラム選択信号ＹＳが次々に選択され、データＤｏｕｔ
（０１）〜Ｄｏｕｔ（０３）まで読み出され、レジスタ
ＲＥＧにラッチされる。このとき、ページサイズは４ワ
ードとされている。
【０１００】上記読み出し後、ノーマルフラグ信号ＮＦ
Ｇがリセットされ、ノーマル動作アクティブ信号ＮＡＣ
Ｔ、ワード線ＷＬが立ち下がる。時刻ｔ１にカラムアド
レス（ページアドレス）のみが変化すると、カラムアド
レス遷移検出信号ＡＴＤＣＯＵＴのみが出力される。カ
ラムアドレス遷移検出信号ＡＴＤＣＯＵＴの立ち下りか
らカラムアドレスＡＣ１に対応したレジスタＲＥＧへの
アクセスが生じ、データＤｏｕｔ（０１）が外部へ出力
される。時刻ｔ２に再びカラムアドレス（ページアドレ
ス）のみが変化すると、前動作と同様にカラムアドレス
ＡＣ２に対応したレジスタＲＥＧへのアクセスが生じ、
データＤｏｕｔ（０２）が外部へ出力される。
Ｇがリセットされ、ノーマル動作アクティブ信号ＮＡＣ
Ｔ、ワード線ＷＬが立ち下がる。時刻ｔ１にカラムアド
レス（ページアドレス）のみが変化すると、カラムアド
レス遷移検出信号ＡＴＤＣＯＵＴのみが出力される。カ
ラムアドレス遷移検出信号ＡＴＤＣＯＵＴの立ち下りか
らカラムアドレスＡＣ１に対応したレジスタＲＥＧへの
アクセスが生じ、データＤｏｕｔ（０１）が外部へ出力
される。時刻ｔ２に再びカラムアドレス（ページアドレ
ス）のみが変化すると、前動作と同様にカラムアドレス
ＡＣ２に対応したレジスタＲＥＧへのアクセスが生じ、
データＤｏｕｔ（０２）が外部へ出力される。
【０１０１】時刻ｔ３にローアドレスＡＲ０が変化する
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがセットされて、変化後のアドレスに対
応したワード線ＷＬが立ち上る。これにより、リフレッ
シュを隠蔽しつつ、ページリードモードを実現できてい
る。ページリード期間は、メモリ回路ＭＣのワード線Ｗ
Ｌを立ち上げていないので、リフレッシュが可能であ
る。それゆえ、図４の実施例において、ページサイクル
が長く続くと、リフレッシュができないという状況を回
避できる。但し、８ワードページ、×１６ビットのＩ／
Ｏ製品の場合、８×１６＝１２８ビットのレジスタＲＥ
Ｇが必要となる。また、時刻ｔ２までにページサイズ分
のデータをレジスタＲＥＧに貯めておかなければならな
いので、ページサイクル（ｔ１〜ｔ２）またはファース
トアクセス（ｔ０〜ｔ１）が遅くなる。
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがセットされて、変化後のアドレスに対
応したワード線ＷＬが立ち上る。これにより、リフレッ
シュを隠蔽しつつ、ページリードモードを実現できてい
る。ページリード期間は、メモリ回路ＭＣのワード線Ｗ
Ｌを立ち上げていないので、リフレッシュが可能であ
る。それゆえ、図４の実施例において、ページサイクル
が長く続くと、リフレッシュができないという状況を回
避できる。但し、８ワードページ、×１６ビットのＩ／
Ｏ製品の場合、８×１６＝１２８ビットのレジスタＲＥ
Ｇが必要となる。また、時刻ｔ２までにページサイズ分
のデータをレジスタＲＥＧに貯めておかなければならな
いので、ページサイクル（ｔ１〜ｔ２）またはファース
トアクセス（ｔ０〜ｔ１）が遅くなる。
【０１０２】ページライトを実現する場合は、図４の実
施例に対応した図１９、図２０に示されたページライト
動作を同様に実施することができる。または、レジスタ
ＲＥＧにライトデータを貯めておき、ライトバック期間
を設け、１度にまたはカウンタを利用して逐次メモリセ
ルへと書き込む。または、ライト専用のレジスタＲＥＧ
を設け、Ｌａｔｅ Ｗｒｉｔｅ方式、つまり当該サイク
ルのライトデータをレジスタＲＥＧに貯めておき、次ラ
イトサイクルでメモリセルへ書き込むようにしてもよ
い。
施例に対応した図１９、図２０に示されたページライト
動作を同様に実施することができる。または、レジスタ
ＲＥＧにライトデータを貯めておき、ライトバック期間
を設け、１度にまたはカウンタを利用して逐次メモリセ
ルへと書き込む。または、ライト専用のレジスタＲＥＧ
を設け、Ｌａｔｅ Ｗｒｉｔｅ方式、つまり当該サイク
ルのライトデータをレジスタＲＥＧに貯めておき、次ラ
イトサイクルでメモリセルへ書き込むようにしてもよ
い。
【０１０３】図２８には、この発明に係る半導体記憶装
置の更に他の一実施例のブロック図が示されている。こ
の実施例は、前記図４の第３変形例であり、入出力バッ
ファＩＯＢＦ前にレジスタＲＥＧおよびカラムアドレス
ラッチ回路ＣＡＬ後ろにページフラグレジスタＰＦＧ
Ｒ、カラムアドレスカウンタＣＡＣＮＴが設けられる。
レジスタＲＥＧのビット数は、（ページサイズ）×（Ｉ
／Ｏバス幅）である。ページフラグレジスタＰＦＧＲの
ビット数は、ページサイズ分である。カラムアドレスカ
ウンタＣＡＣＮＴは、ページサイズ分のアドレスをカウ
ントする。
置の更に他の一実施例のブロック図が示されている。こ
の実施例は、前記図４の第３変形例であり、入出力バッ
ファＩＯＢＦ前にレジスタＲＥＧおよびカラムアドレス
ラッチ回路ＣＡＬ後ろにページフラグレジスタＰＦＧ
Ｒ、カラムアドレスカウンタＣＡＣＮＴが設けられる。
レジスタＲＥＧのビット数は、（ページサイズ）×（Ｉ
／Ｏバス幅）である。ページフラグレジスタＰＦＧＲの
ビット数は、ページサイズ分である。カラムアドレスカ
ウンタＣＡＣＮＴは、ページサイズ分のアドレスをカウ
ントする。
【０１０４】ページモード時の最初のアクセスでは、通
常のメモリアクセスを実施する。同時に、その時の外部
ページアドレスのデータが読み出されたことを示すフラ
グをセットする。そのフラグを上記ページフラグレジス
タＰＦＧＲに保存する。前記ページアドレス以外に対応
するフラグは、全てリセットされる。また、そのときの
読み出しデータはレジスタＲＥＧに保存される。
常のメモリアクセスを実施する。同時に、その時の外部
ページアドレスのデータが読み出されたことを示すフラ
グをセットする。そのフラグを上記ページフラグレジス
タＰＦＧＲに保存する。前記ページアドレス以外に対応
するフラグは、全てリセットされる。また、そのときの
読み出しデータはレジスタＲＥＧに保存される。
【０１０５】以降のページアクセス時は、外部ページア
ドレス入力時に、そのアドレスに対応したページフラグ
レジスタＰＦＧＲ内のフラグをチェックし、リセットさ
れていれば、通常のメモリアクセスを実施し、同時に、
その時の外部ページアドレスに対応するフラグをセット
しページフラグレジスタＰＦＧＲに、そのときの読み出
しデータをレジスタＲＥＧに保存する。フラグがセット
されている場合は、レジスタＲＥＧにアクセスし、レジ
スタＲＥＧ内のデータを読み出す。同時に、カラムアド
レスカウンタＣＡＣＮＴで外部入力のページアドレスを
カウントアップし、カウントアップされたアドレスのフ
ラグを再びチェックし、リセットされているフラグにあ
たるまでカウントアップを続ける。
ドレス入力時に、そのアドレスに対応したページフラグ
レジスタＰＦＧＲ内のフラグをチェックし、リセットさ
れていれば、通常のメモリアクセスを実施し、同時に、
その時の外部ページアドレスに対応するフラグをセット
しページフラグレジスタＰＦＧＲに、そのときの読み出
しデータをレジスタＲＥＧに保存する。フラグがセット
されている場合は、レジスタＲＥＧにアクセスし、レジ
スタＲＥＧ内のデータを読み出す。同時に、カラムアド
レスカウンタＣＡＣＮＴで外部入力のページアドレスを
カウントアップし、カウントアップされたアドレスのフ
ラグを再びチェックし、リセットされているフラグにあ
たるまでカウントアップを続ける。
【０１０６】リセットされたフラグにあった場合は、リ
セットフラグに対応したアドレスに対して、通常のメモ
リアクセスを実施し、同時に、そのページアドレスに対
応したフラグをページフラグレジスタＰＦＧＲにセット
し、また、読み出しデータをレジスタＲＥＧに保存す
る。全ページアドレスに対応するフラグがセットされて
いる場合は、何も実施しない。
セットフラグに対応したアドレスに対して、通常のメモ
リアクセスを実施し、同時に、そのページアドレスに対
応したフラグをページフラグレジスタＰＦＧＲにセット
し、また、読み出しデータをレジスタＲＥＧに保存す
る。全ページアドレスに対応するフラグがセットされて
いる場合は、何も実施しない。
【０１０７】図２９には、前記図２８の実施例回路の動
作の一例を説明するためのタイミング図が示されてい
る。同図は、ページリードタイミングチャートの例が示
されている。時刻ｔ０で外部アドレスが変化すると、そ
の変化を受けてローアドレス遷移検出回路ＡＴＤＲおよ
びカラムアドレス遷移検出回路ＡＴＤＣのそれぞれから
出力信号ＡＴＤＲＯＵＴおよびＡＴＤＣＯＵＴが出力さ
れる。上記ローアドレス遷移検出信号ＡＴＤＲＯＵＴは
ロー系パスタイミング生成回路ＴＩＭＧＥＮＲのノーマ
ル動作フラグ生成回路ＮＧＥＮに入力され、ノーマルフ
ラグ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴ
がリセットされる。その後、ノーマルフラグ信号ＮＦＧ
が再びセットされる。
作の一例を説明するためのタイミング図が示されてい
る。同図は、ページリードタイミングチャートの例が示
されている。時刻ｔ０で外部アドレスが変化すると、そ
の変化を受けてローアドレス遷移検出回路ＡＴＤＲおよ
びカラムアドレス遷移検出回路ＡＴＤＣのそれぞれから
出力信号ＡＴＤＲＯＵＴおよびＡＴＤＣＯＵＴが出力さ
れる。上記ローアドレス遷移検出信号ＡＴＤＲＯＵＴは
ロー系パスタイミング生成回路ＴＩＭＧＥＮＲのノーマ
ル動作フラグ生成回路ＮＧＥＮに入力され、ノーマルフ
ラグ信号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴ
がリセットされる。その後、ノーマルフラグ信号ＮＦＧ
が再びセットされる。
【０１０８】リフレッシュタイマーＲＥＦＴＩＭから出
力ＴＩＭＯＵＴが出力されると、かかる出力信号ＴＩＭ
ＯＵＴがロー系パスタイミング生成回路ＴＩＭＧＥＮＲ
のリフレッシュ動作フラグ生成回路ＲＧＥＮに入力さ
れ、リフレッシュフラグ信号ＲＦＧがセットされる。こ
のタイミングチャートでは、ノーマルフラグ信号ＮＦＧ
よりもリフレッシュフラグ信号ＲＦＧが早く立ち上って
いるので、リフレッシュ動作アクティブ信号ＲＡＣＴが
出力される。
力ＴＩＭＯＵＴが出力されると、かかる出力信号ＴＩＭ
ＯＵＴがロー系パスタイミング生成回路ＴＩＭＧＥＮＲ
のリフレッシュ動作フラグ生成回路ＲＧＥＮに入力さ
れ、リフレッシュフラグ信号ＲＦＧがセットされる。こ
のタイミングチャートでは、ノーマルフラグ信号ＮＦＧ
よりもリフレッシュフラグ信号ＲＦＧが早く立ち上って
いるので、リフレッシュ動作アクティブ信号ＲＡＣＴが
出力される。
【０１０９】上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴの出力を受け、ワード線ＷＬが立ち上り、リフレッ
シュ動作が実行される。また、リフレッシュ動作アクテ
ィブ信号ＲＡＣＴからリフレッシュ動作終了信号ＲＥＮ
Ｄが生成され、その出力を受け、リフレッシュフラグ信
号ＲＦＧ、リフレッシュ動作アクティブ信号ＲＡＣＴ、
ワード線ＷＬがリセットされ、ビット線ＢＬがイコライ
ズされる。
ＣＴの出力を受け、ワード線ＷＬが立ち上り、リフレッ
シュ動作が実行される。また、リフレッシュ動作アクテ
ィブ信号ＲＡＣＴからリフレッシュ動作終了信号ＲＥＮ
Ｄが生成され、その出力を受け、リフレッシュフラグ信
号ＲＦＧ、リフレッシュ動作アクティブ信号ＲＡＣＴ、
ワード線ＷＬがリセットされ、ビット線ＢＬがイコライ
ズされる。
【０１１０】リフレッシュ動作アクティブ信号ＲＡＣＴ
が立ち下がると、ノーマルフラグ信号ＮＦＧの出力を受
けてノーマル動作アクティブ信号ＮＡＣＴが立ち上る。
かかるノーマル動作アクティブ信号ＮＡＣＴの出力を受
け、ワード線ＷＬが立ち上る。また、信号ＲＧが立ち上
りカラム選択信号ＹＳが選択され、データＤｏｕｔ（０
０）が読み出される。さらに、そのデータはレジスタＲ
ＥＧにラッチしておく。同時に、当該サイクルの外部入
力ページアドレスＡＣ０に対応するフラグをセットしペ
ージフラグレジスタＰＦＧＲにラッチしておく。さら
に、その他のページアドレスＡＣ１〜ＡＣ３に対応する
フラグをリセットする。このときのページサイズは４ワ
ードである。
が立ち下がると、ノーマルフラグ信号ＮＦＧの出力を受
けてノーマル動作アクティブ信号ＮＡＣＴが立ち上る。
かかるノーマル動作アクティブ信号ＮＡＣＴの出力を受
け、ワード線ＷＬが立ち上る。また、信号ＲＧが立ち上
りカラム選択信号ＹＳが選択され、データＤｏｕｔ（０
０）が読み出される。さらに、そのデータはレジスタＲ
ＥＧにラッチしておく。同時に、当該サイクルの外部入
力ページアドレスＡＣ０に対応するフラグをセットしペ
ージフラグレジスタＰＦＧＲにラッチしておく。さら
に、その他のページアドレスＡＣ１〜ＡＣ３に対応する
フラグをリセットする。このときのページサイズは４ワ
ードである。
【０１１１】時刻ｔ１にカラムアドレス（ページアドレ
ス）のみがＡＣ１に変化すると、ＡＣ１に対応するフラ
グをチェックする。リセットされているため、ＡＣ１に
対応した通常のメモリセルへのアクセスが行われ、デー
タＤｏｕｔ（０１）が読み出される。さらに、そのデー
タはレジスタＲＥＧにラッチしておく。同時に、アドレ
スＡＣ１に対応するフラグをセットしページフラグレジ
スタＰＦＧＲにラッチしおく。
ス）のみがＡＣ１に変化すると、ＡＣ１に対応するフラ
グをチェックする。リセットされているため、ＡＣ１に
対応した通常のメモリセルへのアクセスが行われ、デー
タＤｏｕｔ（０１）が読み出される。さらに、そのデー
タはレジスタＲＥＧにラッチしておく。同時に、アドレ
スＡＣ１に対応するフラグをセットしページフラグレジ
スタＰＦＧＲにラッチしおく。
【０１１２】時刻ｔ２に再びカラムアドレス（ページア
ドレス）のみがＡＣ０に変化すると、ＡＣ０に対応する
フラグをチェックする。セットされているため、ＡＣ０
に対応したレジスタＲＥＧへのアクセスが生じ、データ
Ｄｏｕｔ（００）が外部へ出力される。同時に、アドレ
スＡＣ０がカウントアップされ、カウントアップされた
アドレスＡＣ１に対応するフラグをチェックする。セッ
トされているため、再びアドレスがカウントアップさ
れ、カウントアップされたアドレスＡＣ２に対応するフ
ラグをチェックする。リセットされているため、アドレ
スＡＣ２に対応した通常のメモリセルへのアクセスが行
われ、読み出されたデータＤｏｕｔ（０２）はレジスタ
ＲＥＧにラッチされる。同時に、アドレスＡＣ２に対応
するフラグをセットしページフラグレジスタＰＦＧＲに
ラッチしおく。
ドレス）のみがＡＣ０に変化すると、ＡＣ０に対応する
フラグをチェックする。セットされているため、ＡＣ０
に対応したレジスタＲＥＧへのアクセスが生じ、データ
Ｄｏｕｔ（００）が外部へ出力される。同時に、アドレ
スＡＣ０がカウントアップされ、カウントアップされた
アドレスＡＣ１に対応するフラグをチェックする。セッ
トされているため、再びアドレスがカウントアップさ
れ、カウントアップされたアドレスＡＣ２に対応するフ
ラグをチェックする。リセットされているため、アドレ
スＡＣ２に対応した通常のメモリセルへのアクセスが行
われ、読み出されたデータＤｏｕｔ（０２）はレジスタ
ＲＥＧにラッチされる。同時に、アドレスＡＣ２に対応
するフラグをセットしページフラグレジスタＰＦＧＲに
ラッチしおく。
【０１１３】時刻ｔ３にローアドレスＡＲ０が変化する
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがセットされて、変化後のアドレスに対
応したワード線ＷＬが立ち上る。これにより、リフレッ
シュを隠蔽しつつ、ページリードモードを実現できてい
る。ページサイズ分のページサイクルが終了すると、ワ
ード線ＷＬを立ち下げることができる。つまり、ページ
リード期間が長く続いても、ページサイズ分のページサ
イクル数以降は、ワード線ＷＬを立ち下げてリフレッシ
ュができる。それゆえ、図４の実施例において、ページ
サイクルが長く続くと、リフレッシュができないという
状況を回避できる。
と、ノーマルフラグ信号ＮＦＧ、ノーマル動作アクティ
ブ信号ＮＡＣＴがセットされて、変化後のアドレスに対
応したワード線ＷＬが立ち上る。これにより、リフレッ
シュを隠蔽しつつ、ページリードモードを実現できてい
る。ページサイズ分のページサイクルが終了すると、ワ
ード線ＷＬを立ち下げることができる。つまり、ページ
リード期間が長く続いても、ページサイズ分のページサ
イクル数以降は、ワード線ＷＬを立ち下げてリフレッシ
ュができる。それゆえ、図４の実施例において、ページ
サイクルが長く続くと、リフレッシュができないという
状況を回避できる。
【０１１４】但し、８ワードページ、×１６ビットＩ／
Ｏ製品の場合、８×１６＝１２８ビットのレジスタＲＥ
Ｇおよび８ビットのページフラグレジスタＰＦＧＲ、カ
ラムアドレスカンウタＣＡＣＮＴが必要である。また、
ページサイズ分のページサイクルが終了するまでリフレ
ッシュはできないため、ページサイズ分のページサイク
ルがリフレッシュ周期より長くならないようにする。あ
るいは、リフレッシュ周期よりぺージサイクルが長くな
る場合は、一定期間毎に必ずローアドレスまたはページ
アドレス以外のカラムアドレスを変化させるような仕様
とするか、ある一定期間が立つとそれ以降の最初のアク
セスではページアドレスのみが変化したとしても、通常
のアクセス時間を要するような方式とすることによりか
かる問題を回避することができる。後者の方式について
は図２２に示すタイマーＴＩＭ１ＵＳを利用して実現で
きる。
Ｏ製品の場合、８×１６＝１２８ビットのレジスタＲＥ
Ｇおよび８ビットのページフラグレジスタＰＦＧＲ、カ
ラムアドレスカンウタＣＡＣＮＴが必要である。また、
ページサイズ分のページサイクルが終了するまでリフレ
ッシュはできないため、ページサイズ分のページサイク
ルがリフレッシュ周期より長くならないようにする。あ
るいは、リフレッシュ周期よりぺージサイクルが長くな
る場合は、一定期間毎に必ずローアドレスまたはページ
アドレス以外のカラムアドレスを変化させるような仕様
とするか、ある一定期間が立つとそれ以降の最初のアク
セスではページアドレスのみが変化したとしても、通常
のアクセス時間を要するような方式とすることによりか
かる問題を回避することができる。後者の方式について
は図２２に示すタイマーＴＩＭ１ＵＳを利用して実現で
きる。
【０１１５】ページライトを実現する場合は、前記図４
のブロック図で実現した図１９、図２０に示されるタイ
ミングチャートと同様な動作で行うことができる。また
は、レジスタＲＥＧにライトデータを貯めておき、ライ
トバック期間を設け、１度にまたはカウンタを利用して
逐次メモリセルへと書き込む。または、ライト専用のレ
ジスタＲＥＧを設け、Ｌａｔｅ Ｗｒｉｔｅ方式、つま
り当該サイクルのライトデータをＲＥＧに貯めておき、
次ライトサイクルでメモリセルへ書き込む方式で書き込
むものとしてもよい。
のブロック図で実現した図１９、図２０に示されるタイ
ミングチャートと同様な動作で行うことができる。また
は、レジスタＲＥＧにライトデータを貯めておき、ライ
トバック期間を設け、１度にまたはカウンタを利用して
逐次メモリセルへと書き込む。または、ライト専用のレ
ジスタＲＥＧを設け、Ｌａｔｅ Ｗｒｉｔｅ方式、つま
り当該サイクルのライトデータをＲＥＧに貯めておき、
次ライトサイクルでメモリセルへ書き込む方式で書き込
むものとしてもよい。
【０１１６】図３０には、前記図４の実施例の動作の他
の一例を説明するためのタイミング図が示されている。
この実施例は、前記図４の第４変形例に対応しており、
外部からクロック信号ＣＬＫが入力される。つまり、図
４の実施例において、クロックＣＬＫの立ち上りでアド
レスを取り込むようにするものである。内部動作の始動
は、アドレス遷移検出回路ＡＴＤを利用しても良いが、
前サイクルに取りこんだアドレスを内部でラッチしてお
き、当該サイクルでのアドレス取り込み時にラッチされ
ているアドレスと比較して、両者が異なっていれば始動
する方法としても良い。
の一例を説明するためのタイミング図が示されている。
この実施例は、前記図４の第４変形例に対応しており、
外部からクロック信号ＣＬＫが入力される。つまり、図
４の実施例において、クロックＣＬＫの立ち上りでアド
レスを取り込むようにするものである。内部動作の始動
は、アドレス遷移検出回路ＡＴＤを利用しても良いが、
前サイクルに取りこんだアドレスを内部でラッチしてお
き、当該サイクルでのアドレス取り込み時にラッチされ
ているアドレスと比較して、両者が異なっていれば始動
する方法としても良い。
【０１１７】時刻ｔ０で外部アドレスがクロックの立ち
上りから内部に取りこまれると、内部でラッチされてい
たアドレスと比較され、異なっていれば、そを受けてロ
ーアドレス比較器ＲＣＭＰおよびカラムアドレス比較器
ＣＣＭＰのそれぞれから出力信号ＲＣＭＰＯＵＴおよび
ＣＣＭＰＯＵＴが出力される。上記出力信号ＲＣＭＰＯ
ＵＴ、ＣＣＭＯＰＵＴは、それぞれ図１８におけるアド
レス遷移検出信号ＡＴＤＲＯＵＴ、ＡＴＤＣＯＵＴに対
応している。上記出力信号ＲＣＭＰＯＵＴは、ロー系パ
スタイミング生成回路ＴＩＭＧＥＮＲのノーマル動作フ
ラグ生成回路ＮＧＥＮに入力されて、ノーマルフラグ信
号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴがリセ
ットされる。その後、ノーマルフラグ信号ＮＦＧが再び
セットされる。
上りから内部に取りこまれると、内部でラッチされてい
たアドレスと比較され、異なっていれば、そを受けてロ
ーアドレス比較器ＲＣＭＰおよびカラムアドレス比較器
ＣＣＭＰのそれぞれから出力信号ＲＣＭＰＯＵＴおよび
ＣＣＭＰＯＵＴが出力される。上記出力信号ＲＣＭＰＯ
ＵＴ、ＣＣＭＯＰＵＴは、それぞれ図１８におけるアド
レス遷移検出信号ＡＴＤＲＯＵＴ、ＡＴＤＣＯＵＴに対
応している。上記出力信号ＲＣＭＰＯＵＴは、ロー系パ
スタイミング生成回路ＴＩＭＧＥＮＲのノーマル動作フ
ラグ生成回路ＮＧＥＮに入力されて、ノーマルフラグ信
号ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴがリセ
ットされる。その後、ノーマルフラグ信号ＮＦＧが再び
セットされる。
【０１１８】リフレッシュタイマーＲＥＦＴＩＭからの
出力信号ＴＩＭＯＵＴが出力されると、かかる出力信号
ＴＩＭＯＵＴがロー系パスタイミング生成回路ＴＩＭＧ
ＥＮＲのリフレッシュ動作フラグ生成回路ＲＧＥＮに入
力され、リフレッシュフラグ信号ＲＦＧがセットされ
る。このタイミングチャートでは、ノーマルフラグ信号
ＮＦＧよりもリフレッシュフラグ信号ＲＦＧが早く立ち
上っているので、リフレッシュ動作アクティブ信号ＲＡ
ＣＴが出力される。リフレッシュ動作アクティブ信号Ｒ
ＡＣＴの出力信号を受け、ワード線ＷＬが立ち上り、リ
フレッシュ動作が実行される。
出力信号ＴＩＭＯＵＴが出力されると、かかる出力信号
ＴＩＭＯＵＴがロー系パスタイミング生成回路ＴＩＭＧ
ＥＮＲのリフレッシュ動作フラグ生成回路ＲＧＥＮに入
力され、リフレッシュフラグ信号ＲＦＧがセットされ
る。このタイミングチャートでは、ノーマルフラグ信号
ＮＦＧよりもリフレッシュフラグ信号ＲＦＧが早く立ち
上っているので、リフレッシュ動作アクティブ信号ＲＡ
ＣＴが出力される。リフレッシュ動作アクティブ信号Ｒ
ＡＣＴの出力信号を受け、ワード線ＷＬが立ち上り、リ
フレッシュ動作が実行される。
【０１１９】上記リフレッシュ動作アクティブ信号ＲＡ
ＣＴからリフレッシュ動作終了信号ＲＥＮＤが生成さ
れ、その出力を受け、リフレッシュフラグ信号ＲＦＧ、
リフレッシュ動作アクティブ信号ＲＡＣＴ、ワード線Ｗ
Ｌがリセットされ、ビット線ＢＬがイコライズされる。
リフレッシュ動作アクティブ信号ＲＡＣＴが立ち下がる
と、ノーマルフラグ信号ＮＦＧの出力を受けてノーマル
動作アクティブ信号ＮＡＣＴが立ち上る。かかるノーマ
ル動作アクティブ信号ＮＡＣＴの出力を受け、ワード線
ＷＬが立ち上る。また、信号ＲＧが立ち上りカラム選択
信号ＹＳが選択され、データＤｏｕｔ（００）が読み出
される。
ＣＴからリフレッシュ動作終了信号ＲＥＮＤが生成さ
れ、その出力を受け、リフレッシュフラグ信号ＲＦＧ、
リフレッシュ動作アクティブ信号ＲＡＣＴ、ワード線Ｗ
Ｌがリセットされ、ビット線ＢＬがイコライズされる。
リフレッシュ動作アクティブ信号ＲＡＣＴが立ち下がる
と、ノーマルフラグ信号ＮＦＧの出力を受けてノーマル
動作アクティブ信号ＮＡＣＴが立ち上る。かかるノーマ
ル動作アクティブ信号ＮＡＣＴの出力を受け、ワード線
ＷＬが立ち上る。また、信号ＲＧが立ち上りカラム選択
信号ＹＳが選択され、データＤｏｕｔ（００）が読み出
される。
【０１２０】時刻ｔ１の前にカラムアドレス（ページア
ドレス）のみがＡＣ１に変化すると、時刻ｔ１でのクロ
ックの立ち上りからアドレスが内部に取りこまれ、カラ
ムアドレス比較出力信号ＣＣＭＰＯＵＴのみが出力され
る。信号ＲＧが立ち上っているので、カラムアドレス比
較出力信号ＣＣＭＰＯＵＴはカラム系パスタイミング生
成回路ＴＩＭＧＥＮＣに入力され、カラム系回路を再び
動作させる。これにより、アドレスＡＣ１に対応したカ
ラム選択信号ＹＳが選択され、データＤｏｕｔ（０１）
が読み出される。
ドレス）のみがＡＣ１に変化すると、時刻ｔ１でのクロ
ックの立ち上りからアドレスが内部に取りこまれ、カラ
ムアドレス比較出力信号ＣＣＭＰＯＵＴのみが出力され
る。信号ＲＧが立ち上っているので、カラムアドレス比
較出力信号ＣＣＭＰＯＵＴはカラム系パスタイミング生
成回路ＴＩＭＧＥＮＣに入力され、カラム系回路を再び
動作させる。これにより、アドレスＡＣ１に対応したカ
ラム選択信号ＹＳが選択され、データＤｏｕｔ（０１）
が読み出される。
【０１２１】時刻ｔ２前に再びカラムアドレス（ページ
アドレス）のみがＡＣ２に変化すると、前動作と同様に
時刻ｔ２の後にアドレスＡＣ２に対応したカラム選択信
号ＹＳが選択され、データＤｏｕｔ（０２）が読み出さ
れる。時刻ｔ３前にローアドレスＡＲ０がＡＲ１に変化
すると、時刻ｔ３でのクロックの立ち上りからアドレス
が内部に取りこまれ、ローアドレス比較出力信号ＲＣＭ
ＰＯＵＴが出力される。その結果、ノーマルフラグ信号
ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴがリセッ
トされ、再びセットされて、変化後のアドレスに対応し
たワード線ＷＬが立ち上る。これにより、リフレッシュ
を隠蔽しつつ、ページリードモードを実現できている。
アドレス）のみがＡＣ２に変化すると、前動作と同様に
時刻ｔ２の後にアドレスＡＣ２に対応したカラム選択信
号ＹＳが選択され、データＤｏｕｔ（０２）が読み出さ
れる。時刻ｔ３前にローアドレスＡＲ０がＡＲ１に変化
すると、時刻ｔ３でのクロックの立ち上りからアドレス
が内部に取りこまれ、ローアドレス比較出力信号ＲＣＭ
ＰＯＵＴが出力される。その結果、ノーマルフラグ信号
ＮＦＧ、ノーマル動作アクティブ信号ＮＡＣＴがリセッ
トされ、再びセットされて、変化後のアドレスに対応し
たワード線ＷＬが立ち上る。これにより、リフレッシュ
を隠蔽しつつ、ページリードモードを実現できている。
【０１２２】ページライトの場合は、前記図４の実施例
におけるページライト（図１９、図２０）と同様に実施
することが可能なため説明は省略する。上記クロック信
号ＣＬＫの代わりに、ローアドレスストローブ信号ＲＡ
Ｓ、カラムアドレスストローブ信号ＣＡＳを利用しても
よい。あるいは、ＣＬＫかつＲＡＳ、ＣＡＳを用いた従
来のシンクロナスＤＲＡＭと同様なインターフェイスと
してもよい。また、ＲＡＳ、ＣＡＳを利用する場合は、
アドレスはノンマルチプレクス／マルチプレクスどちら
にも対応できる。前記のようなクロック信号ＣＬＫやＲ
ＡＳとＣＡＳを用いるアドレス信号の取り込みを行う構
成は、前記第１の実施例と同様に、前記第１から第３の
変形例にも適用することも可能である。
におけるページライト（図１９、図２０）と同様に実施
することが可能なため説明は省略する。上記クロック信
号ＣＬＫの代わりに、ローアドレスストローブ信号ＲＡ
Ｓ、カラムアドレスストローブ信号ＣＡＳを利用しても
よい。あるいは、ＣＬＫかつＲＡＳ、ＣＡＳを用いた従
来のシンクロナスＤＲＡＭと同様なインターフェイスと
してもよい。また、ＲＡＳ、ＣＡＳを利用する場合は、
アドレスはノンマルチプレクス／マルチプレクスどちら
にも対応できる。前記のようなクロック信号ＣＬＫやＲ
ＡＳとＣＡＳを用いるアドレス信号の取り込みを行う構
成は、前記第１の実施例と同様に、前記第１から第３の
変形例にも適用することも可能である。
【０１２３】図３１には、この発明に係る半導体記憶装
置の一実施例の実装の形態を説明するための構成図が示
されている。この実施例は、一般的にスタクットＣＳＰ
（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれる実
装態に向けられている。３５０１は上から見た構成が示
され、３５０２は断面での構成が示されている。
置の一実施例の実装の形態を説明するための構成図が示
されている。この実施例は、一般的にスタクットＣＳＰ
（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれる実
装態に向けられている。３５０１は上から見た構成が示
され、３５０２は断面での構成が示されている。
【０１２４】基板３５０３と、基板３５０３上のフラッ
シュメモリチップ３５０４と、フラッシュメモリチップ
３５０４上の本発明に係る外部からのリフレッシュが不
要かつ高速連続アクセスに対応したＤＲＡＭチップ（完
全擬似スタティック型ＲＡＭ）３５０５と、ハンダボー
ル３５０６とを有する。但し、ボンディングワイヤにつ
いては図面が煩雑になることを避けるために省略してい
る。
シュメモリチップ３５０４と、フラッシュメモリチップ
３５０４上の本発明に係る外部からのリフレッシュが不
要かつ高速連続アクセスに対応したＤＲＡＭチップ（完
全擬似スタティック型ＲＡＭ）３５０５と、ハンダボー
ル３５０６とを有する。但し、ボンディングワイヤにつ
いては図面が煩雑になることを避けるために省略してい
る。
【０１２５】上記実装において、アドレス信号および入
出力データ信号については、フラッシュメモリと本発明
を実現する外部からのリフレッシュが不要かつ高速連続
アクセスに対応したＤＲＡＭに対して基板上の同一ピン
に接続されている。つまり、共用されている。一方、コ
マンド信号については、フラッシュメモリと本発明を実
現する外部からのリフレッシュが不要かつ高速連続アク
セスに対応したＤＲＡＭに対してそれぞれ基板上の異な
るピンに接続されいる。図３のシステムにおいて、上記
２つの半導体チップ３５０４と３５０５が１つの半導体
記憶装置とされてＣＰＵ等とのシステムの簡素化、小型
化を可能とする。
出力データ信号については、フラッシュメモリと本発明
を実現する外部からのリフレッシュが不要かつ高速連続
アクセスに対応したＤＲＡＭに対して基板上の同一ピン
に接続されている。つまり、共用されている。一方、コ
マンド信号については、フラッシュメモリと本発明を実
現する外部からのリフレッシュが不要かつ高速連続アク
セスに対応したＤＲＡＭに対してそれぞれ基板上の異な
るピンに接続されいる。図３のシステムにおいて、上記
２つの半導体チップ３５０４と３５０５が１つの半導体
記憶装置とされてＣＰＵ等とのシステムの簡素化、小型
化を可能とする。
【０１２６】図３２には、この発明に係る半導体記憶装
置の他の一実施例の実装の形態を説明するための構成図
が示されている。この実施例は、一般的にスタクットＣ
ＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれ
る実装態に向けられている。３６０１は上から見た構成
が示され、３６０２は断面での構成が示されている。
置の他の一実施例の実装の形態を説明するための構成図
が示されている。この実施例は、一般的にスタクットＣ
ＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれ
る実装態に向けられている。３６０１は上から見た構成
が示され、３６０２は断面での構成が示されている。
【０１２７】基板３６０３と、基板３６０３上のフラッ
シュメモリチップ３６０４と、フラッシュメモリチップ
３６０４上のＳＲＡＭチップ３６０７と、ＳＲＡＭチッ
プ３６０７上の本発明を実現する外部からのリフレッシ
ュが不要かつ高速連続アクセスに対応したＤＲＡＭチッ
プ３６０５と、ハンダボール３６０６とを有する。但
し、ボンディングワイヤについては図面が煩雑になるこ
とを避けるために省略している。
シュメモリチップ３６０４と、フラッシュメモリチップ
３６０４上のＳＲＡＭチップ３６０７と、ＳＲＡＭチッ
プ３６０７上の本発明を実現する外部からのリフレッシ
ュが不要かつ高速連続アクセスに対応したＤＲＡＭチッ
プ３６０５と、ハンダボール３６０６とを有する。但
し、ボンディングワイヤについては図面が煩雑になるこ
とを避けるために省略している。
【０１２８】ＳＲＡＭチップ３６０７と本発明を実現す
る外部からのリフレッシュが不要かつ高速連続アクセス
に対応したＤＲＡＭチップ３６０５とが逆の場合もあ
る。つまり、基板３６０３と、基板３６０３上のフラッ
シュメモリチップ３６０４と、フラッシュメモリチップ
３６０４上の本発明を実現する外部からのリフレッシュ
が不要かつ高速連続アクセスに対応したＤＲＡＭチップ
３６０５と、本発明を実現する外部からのリフレッシュ
が不要かつ高速連続アクセスに対応したＤＲＡＭチップ
３６０５上のＳＲＡＭチップ３６０７と、ハンダボール
３６０６とを有する。
る外部からのリフレッシュが不要かつ高速連続アクセス
に対応したＤＲＡＭチップ３６０５とが逆の場合もあ
る。つまり、基板３６０３と、基板３６０３上のフラッ
シュメモリチップ３６０４と、フラッシュメモリチップ
３６０４上の本発明を実現する外部からのリフレッシュ
が不要かつ高速連続アクセスに対応したＤＲＡＭチップ
３６０５と、本発明を実現する外部からのリフレッシュ
が不要かつ高速連続アクセスに対応したＤＲＡＭチップ
３６０５上のＳＲＡＭチップ３６０７と、ハンダボール
３６０６とを有する。
【０１２９】上記実装において、アドレス信号および入
出力データ信号については、フラッシュメモリとＳＲＡ
Ｍと本発明を実現する外部からのリフレッシュが不要か
つ高速連続アクセスに対応したＤＲＡＭに対して基板上
の同一ピンに接続されている。つまり、共用されてい
る。一方、コマンド信号については、フラッシュメモリ
とＳＲＡＭと本発明を実現する外部からのリフレッシュ
が不要かつ高速連続アクセスに対応したＤＲＡＭに対し
てそれぞれ基板上の異なるピンに接続されいる。また、
ＳＲＡＭと本発明を実現する外部からのリフレッシュが
不要かつ高速連続アクセスに対応したＤＲＡＭに対して
基板上の同一ピンに接続されているが、フラッシュメモ
リに対してはそれぞれ基板上の異なるピンに接続されい
る場合もある。
出力データ信号については、フラッシュメモリとＳＲＡ
Ｍと本発明を実現する外部からのリフレッシュが不要か
つ高速連続アクセスに対応したＤＲＡＭに対して基板上
の同一ピンに接続されている。つまり、共用されてい
る。一方、コマンド信号については、フラッシュメモリ
とＳＲＡＭと本発明を実現する外部からのリフレッシュ
が不要かつ高速連続アクセスに対応したＤＲＡＭに対し
てそれぞれ基板上の異なるピンに接続されいる。また、
ＳＲＡＭと本発明を実現する外部からのリフレッシュが
不要かつ高速連続アクセスに対応したＤＲＡＭに対して
基板上の同一ピンに接続されているが、フラッシュメモ
リに対してはそれぞれ基板上の異なるピンに接続されい
る場合もある。
【０１３０】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 周期的に記憶情報の保持のためのリフレッシュ
動作を必要とするメモリセルに対して記憶情報の読み出
しあるいは書き込みを行うメモリ動作が指示されたと
き、かかるメモリ動作の前又は後に異なるアドレス指定
による自律的なリフレッシュ動作を実施するタイムマル
チプレクスモードを備えた擬似スタティック型ＲＡＭ
に、ロー系及びカラム系のそれぞれのアドレス信号遷移
検出回路を含み、カラム系のアドレス信号遷移検出回路
のアドレス信号遷移検出信号によりカラム系のアドレス
選択動作を独立に行うページモードを設けることによ
り、ダイナミック型メモリセルを用いてスタティック型
ＲＡＭと同等の使い勝手とし、かつ高速なメモリサイク
ル時間を実現することができるという効果が得られる。
記の通りである。 （１） 周期的に記憶情報の保持のためのリフレッシュ
動作を必要とするメモリセルに対して記憶情報の読み出
しあるいは書き込みを行うメモリ動作が指示されたと
き、かかるメモリ動作の前又は後に異なるアドレス指定
による自律的なリフレッシュ動作を実施するタイムマル
チプレクスモードを備えた擬似スタティック型ＲＡＭ
に、ロー系及びカラム系のそれぞれのアドレス信号遷移
検出回路を含み、カラム系のアドレス信号遷移検出回路
のアドレス信号遷移検出信号によりカラム系のアドレス
選択動作を独立に行うページモードを設けることによ
り、ダイナミック型メモリセルを用いてスタティック型
ＲＡＭと同等の使い勝手とし、かつ高速なメモリサイク
ル時間を実現することができるという効果が得られる。
【０１３１】（２） 周期的に記憶情報の保持のための
リフレッシュ動作を必要とするメモリセルに対して記憶
情報の読み出しあるいは書き込みを行うメモリ動作と、
上記メモリ動作とは異なるアドレス指定によるリフレッ
シュ動作とが時間的に競合したとき、かかるメモリ動作
の前又は後にリフレッシュ動作を実施するタイムマルチ
プレクスモードを備えた擬似スタティック型ＲＡＭに、
ロー系及びカラム系のそれぞれのアドレス信号遷移検出
回路を含み、カラム系のアドレス信号遷移検出回路のア
ドレス信号遷移検出信号によりカラム系のアドレス選択
動作を独立に行うページモードを設けることにより、ダ
イナミック型メモリセルを用いてスタティック型ＲＡＭ
と同等の使い勝手とし、かつ高速なメモリサイクル時間
を実現することができるという効果が得られる。
リフレッシュ動作を必要とするメモリセルに対して記憶
情報の読み出しあるいは書き込みを行うメモリ動作と、
上記メモリ動作とは異なるアドレス指定によるリフレッ
シュ動作とが時間的に競合したとき、かかるメモリ動作
の前又は後にリフレッシュ動作を実施するタイムマルチ
プレクスモードを備えた擬似スタティック型ＲＡＭに、
ロー系及びカラム系のそれぞれのアドレス信号遷移検出
回路を含み、カラム系のアドレス信号遷移検出回路のア
ドレス信号遷移検出信号によりカラム系のアドレス選択
動作を独立に行うページモードを設けることにより、ダ
イナミック型メモリセルを用いてスタティック型ＲＡＭ
と同等の使い勝手とし、かつ高速なメモリサイクル時間
を実現することができるという効果が得られる。
【０１３２】（３） 上記に加えて、上記メモリ動作の
要求信号と上記リフレッシュ動作の要求信号のうちいず
れか早い方を検出する判定回路を備え、かかる判定回路
の判定出力により上記メモリ動作とリフレッシュ動作と
が時間的に重ならないような調停を行うことにより、使
い勝手のよい合理的なメモリ動作を実現できるという効
果が得られる。
要求信号と上記リフレッシュ動作の要求信号のうちいず
れか早い方を検出する判定回路を備え、かかる判定回路
の判定出力により上記メモリ動作とリフレッシュ動作と
が時間的に重ならないような調停を行うことにより、使
い勝手のよい合理的なメモリ動作を実現できるという効
果が得られる。
【０１３３】（４） 上記に加えて、上記メモリ動作と
上記リフレッシュ動作とのうち、先に実行される動作期
中に後に実行される動作のワード線の選択動作のための
準備動作を並行して実施することにより、メモリサイク
ルの高速化を図ることができるという効果が得られる。
上記リフレッシュ動作とのうち、先に実行される動作期
中に後に実行される動作のワード線の選択動作のための
準備動作を並行して実施することにより、メモリサイク
ルの高速化を図ることができるという効果が得られる。
【０１３４】（５） 上記に加えて、上記メモリ動作と
リフレッシュ動作とのうち、先に実行される動作でのワ
ード線のリセット動作及びビット線のプリチャージが終
了した後に、後に実行される動作におけるワード線の立
ち上がりを設定することにより、ダイナミック型メモリ
セルの記憶情報を維持することができるという効果が得
られる。
リフレッシュ動作とのうち、先に実行される動作でのワ
ード線のリセット動作及びビット線のプリチャージが終
了した後に、後に実行される動作におけるワード線の立
ち上がりを設定することにより、ダイナミック型メモリ
セルの記憶情報を維持することができるという効果が得
られる。
【０１３５】（６） 上記に加えて、上記ページモード
実行中において、一定期間経過後にはリフレッシュ要求
に対応して上記リフレッシュ動作の割り込みを可能とす
ることにより、ページモードとリフレッシュ動作との共
存を実現できるという効果が得られる。
実行中において、一定期間経過後にはリフレッシュ要求
に対応して上記リフレッシュ動作の割り込みを可能とす
ることにより、ページモードとリフレッシュ動作との共
存を実現できるという効果が得られる。
【０１３６】（７） 上記に加えて、上記メモリ動作に
より入出力されるデータを単位として、複数データ分の
記憶容量を持つレジスタを設け、上記メモリ動作の１回
によりメモリセルとレジスタとの間でデータの授受を行
ない、上記ページモードではレジスタとの間でデータの
読み出し又は書き込みを行うようにして、その間の上記
リフレッシュ動作を許可することにより、ページモード
とリフレッシュ動作との共存を実現できるという効果が
得られる。
より入出力されるデータを単位として、複数データ分の
記憶容量を持つレジスタを設け、上記メモリ動作の１回
によりメモリセルとレジスタとの間でデータの授受を行
ない、上記ページモードではレジスタとの間でデータの
読み出し又は書き込みを行うようにして、その間の上記
リフレッシュ動作を許可することにより、ページモード
とリフレッシュ動作との共存を実現できるという効果が
得られる。
【０１３７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイは、ビット線方向及びワード線方向に複数に分
割し、かかる分割されたメモリセルアレイに対応して、
そのアドレス選択回路を複数設けるようにするものであ
ってもよい。ワード線やビット線は、メインワード線と
ローカルワード線のような階層ワード線方式、ビット線
もローカルビット線及びメインビット線等のように階層
ビット線方式を採用するものであってもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイは、ビット線方向及びワード線方向に複数に分
割し、かかる分割されたメモリセルアレイに対応して、
そのアドレス選択回路を複数設けるようにするものであ
ってもよい。ワード線やビット線は、メインワード線と
ローカルワード線のような階層ワード線方式、ビット線
もローカルビット線及びメインビット線等のように階層
ビット線方式を採用するものであってもよい。
【０１３８】つまり、公知のダイナミック型ＲＡＭに採
用されている素子構造、回路レイアウト技術を利用し
て、前記メモリセルアレイ及びそのアドレス選択回路を
構成することができる。この実施例のようにリフレッシ
ュ隠蔽＋ページモードを有する同期式擬似ＳＲＡＭ、リ
フレッシュ隠蔽＋ＤＲＡＭインターフェイス（アドレス
マルチおよびＲＡＳ・ＣＡＳ制御）を構成することもで
きる。
用されている素子構造、回路レイアウト技術を利用し
て、前記メモリセルアレイ及びそのアドレス選択回路を
構成することができる。この実施例のようにリフレッシ
ュ隠蔽＋ページモードを有する同期式擬似ＳＲＡＭ、リ
フレッシュ隠蔽＋ＤＲＡＭインターフェイス（アドレス
マルチおよびＲＡＳ・ＣＡＳ制御）を構成することもで
きる。
【０１３９】携帯電話等のような電子装置の高機能化に
伴い，大容量ワークＲＡＭの需要が急増している。通
常、ワークＲＡＭは非同期ＳＲＡＭで作られているが大
容量化に向かない。その代替メモリとして大容量のＤＲ
ＡＭが注目されているがリフレッシュが必要であり使い
勝手が悪い。この発明に係る半導体記憶装置は、非同期
ＳＲＡＭとの互換性を保つことができ、前記フラッシュ
メモリと一体化した構成とすることにより、電源遮断時
での不揮発情報機能を持つフラッシュメモリとの組み合
わせによって種々のメモリ動作を発揮することができ
る。この発明は、このようにＤＲＡＭ回路を利用しつ
つ、外部からはＳＲＡＭと同等に扱うことができる半導
体記憶装置として広く利用できる。
伴い，大容量ワークＲＡＭの需要が急増している。通
常、ワークＲＡＭは非同期ＳＲＡＭで作られているが大
容量化に向かない。その代替メモリとして大容量のＤＲ
ＡＭが注目されているがリフレッシュが必要であり使い
勝手が悪い。この発明に係る半導体記憶装置は、非同期
ＳＲＡＭとの互換性を保つことができ、前記フラッシュ
メモリと一体化した構成とすることにより、電源遮断時
での不揮発情報機能を持つフラッシュメモリとの組み合
わせによって種々のメモリ動作を発揮することができ
る。この発明は、このようにＤＲＡＭ回路を利用しつ
つ、外部からはＳＲＡＭと同等に扱うことができる半導
体記憶装置として広く利用できる。
【０１４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。周期的に記憶情報の保持のためのリフ
レッシュ動作を必要とするメモリセルに対して記憶情報
の読み出しあるいは書き込みを行うメモリ動作が指示さ
れたとき、かかるメモリ動作の前又は後に異なるアドレ
ス指定による自律的なリフレッシュ動作を実施するタイ
ムマルチプレクスモードを備えた擬似スタティック型Ｒ
ＡＭに、ロー系及びカラム系のそれぞれのアドレス信号
遷移検出回路を含み、カラム系のアドレス信号遷移検出
回路のアドレス信号遷移検出信号によりカラム系のアド
レス選択動作を独立に行うページモードを設けることに
より、ダイナミック型メモリセルを用いてスタティック
型ＲＡＭと同等の使い勝手とし、かつ高速なメモリサイ
クル時間を実現することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。周期的に記憶情報の保持のためのリフ
レッシュ動作を必要とするメモリセルに対して記憶情報
の読み出しあるいは書き込みを行うメモリ動作が指示さ
れたとき、かかるメモリ動作の前又は後に異なるアドレ
ス指定による自律的なリフレッシュ動作を実施するタイ
ムマルチプレクスモードを備えた擬似スタティック型Ｒ
ＡＭに、ロー系及びカラム系のそれぞれのアドレス信号
遷移検出回路を含み、カラム系のアドレス信号遷移検出
回路のアドレス信号遷移検出信号によりカラム系のアド
レス選択動作を独立に行うページモードを設けることに
より、ダイナミック型メモリセルを用いてスタティック
型ＲＡＭと同等の使い勝手とし、かつ高速なメモリサイ
クル時間を実現することができる。
【図１】この発明に係る半導体記憶装置の一実施例を示
す簡略ブロック図である。
す簡略ブロック図である。
【図２】図１の実施例の動作の一例を説明するための簡
略タイミングチャート図である。
略タイミングチャート図である。
【図３】この発明に係る半導体記憶装置を用いたシステ
ムの一実施例を示す簡略ブロック図である。
ムの一実施例を示す簡略ブロック図である。
【図４】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。
すブロック図である。
【図５】図４中のロー系パスタイミング生成回路ＴＩＭ
ＧＥＮＲの一実施例を示すブロック図である。
ＧＥＮＲの一実施例を示すブロック図である。
【図６】図５中のノーマル動作フラグ生成回路ＮＧＥＮ
の一実施例を示す回路図である。
の一実施例を示す回路図である。
【図７】図５中のリフレッシュ動作フクグ生成回路ＲＧ
ＥＮの一実施例を示す回路図である。
ＥＮの一実施例を示す回路図である。
【図８】図５中の判定回路ＪＵＤＧＥの一実施例を示す
回路図である。
回路図である。
【図９】図５中のロー系パスタイミング生成回路ＲＯＷ
ＴＩＭの一実施例を示すブロック図である。
ＴＩＭの一実施例を示すブロック図である。
【図１０】図９中のワンショットパルス生成回路ＰＵＬ
ＧＥＮ１の一実施例を示す回路図である。
ＧＥＮ１の一実施例を示す回路図である。
【図１１】図４中のローアドレスラッチ回路ＲＡＬの一
実施例を示す回路図である。
実施例を示す回路図である。
【図１２】図４中のカラム系パスタイミング生成回路Ｔ
ＩＭＧＥＮＣの一実施例を示す回路図である。
ＩＭＧＥＮＣの一実施例を示す回路図である。
【図１３】図４中のカラムアドレスラッチ回路ＣＡＬの
一実施例を示す回路図である。
一実施例を示す回路図である。
【図１４】図１１，図１３中のフリップフロップ（ラッ
チ）回路の一実施例を示す回路図である。
チ）回路の一実施例を示す回路図である。
【図１５】図４中の切替回路ＳＥＬの一実施例を示す回
路図である。
路図である。
【図１６】前記クロックドインバータ回路の回路記号の
説明図である。
説明図である。
【図１７】前記クロックドインバータ回路の一実施例を
示す回路図である。
示す回路図である。
【図１８】図４の実施例の動作の一例を説明するための
タイミング図である。
タイミング図である。
【図１９】図４の実施例の動作の他の一例を説明するた
めのタイミング図である。
めのタイミング図である。
【図２０】図４の実施例の動作の他の一例を説明するた
めのタイミング図である。
めのタイミング図である。
【図２１】図４の実施例の動作の他の一例を説明するた
めのタイミング図である。
めのタイミング図である。
【図２２】図４中のロー系パスタイミング生成回路ＴＩ
ＭＧＥＮＲの他の一実施例を示すブロック図である。
ＭＧＥＮＲの他の一実施例を示すブロック図である。
【図２３】図２２のロー系パスタイミング生成回路ＴＩ
ＭＧＥＮＲを用いたページリード動作を説明するための
タイミング図である。
ＭＧＥＮＲを用いたページリード動作を説明するための
タイミング図である。
【図２４】この発明に係る半導体記憶装置の他の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２５】図２４の実施例回路の動作の一例を説明する
ためのタイミング図である。
ためのタイミング図である。
【図２６】この発明に係る半導体記憶装置の更に他の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２７】図２６の実施例回路の動作の一例を説明する
ためのタイミング図である。
ためのタイミング図である。
【図２８】この発明に係る半導体記憶装置の更に他の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２９】図２８の実施例回路の動作の一例を説明する
ためのタイミング図である。
ためのタイミング図である。
【図３０】図４の実施例の動作の他の一例を説明するた
めのタイミング図である。
めのタイミング図である。
【図３１】この発明に係る半導体記憶装置の一実施例の
実装の形態を説明するための構成図である。
実装の形態を説明するための構成図である。
【図３２】この発明に係る半導体記憶装置の他の一実施
例の実装の形態を説明するための構成図である。
例の実装の形態を説明するための構成図である。
ＡＴＤＲ…ローアドレス遷移検出回路、ＡＴＤＣ…カラ
ムアドレス遷移検出回路、ＣＴＬＲ…ロー系コントロー
ル回路、ＣＴＬＣ…カラム系コントロール回路、ＭＣＡ
ＬＬ…メモリ回路、ＲＥＦＴＩＭ…リフレッシュタイマ
ー、ＡＣＮＴ…リフレッシュアドレスカウンタ、ＣＩＢ
Ｆ…コマンドバッファ、ＣＤ…コマンドデコーダ、ＡＩ
ＢＦＲ…ローアドレス入力バッファ、ＲＡＬ…ローアド
レスラッチ回路、ＳＥＬ…切替回路、ＲＰＤＥＣ…ロー
プリデコーダ、ＲＤＥＣ…ローデコーダ、ＡＣＴＬ…ア
レイコントロール回路、ＴＩＭＧＥＮＲ…ロー系パスタ
イミング生成回路、ＴＩＭＧＥＮＣ…カラム系パスタイ
ミング生成回路、ＡＩＢＦＣ…カラムアドレス入力バッ
ファ、ＣＡＬ…カラムアドレスラッチ回路、ＭＣ…メモ
リ回路、ＣＤＥＣ…カラムデコーダ、ＩＯＣ…入出力レ
ジスタ、ＩＯＢＦ…入出力バッファ、ＮＧＥＮ…ノーマ
ル動作フラグ生成回路、ＲＧＥＮ…リフレッシュ動作フ
ラグ生成回路、ＲＯＷＴＩＭ…ロー系タイミング生成回
路、ＪＵＤＧＥ…判定回路、ＤＥＬＡＹ…遅延回路、Ｐ
ＵＬＡＤＪ…パルス幅調整回路、ＰＵＬＧＥＮ…ワンシ
ョットパルス生成回路、ＤＥＬ…遅延回路、ＣＯＬＴＩ
Ｍ…カラム系タイミング生成回路、３５０３…基板、３
５０４…フラッシュメモリ、３５０５…ＤＲＡＭチッ
プ、３５０６…ハンダボール、３６０３…基板、３６０
４…フラッシュメモリ、３６０５…ＤＲＡＭチップ、３
６０６…ハンダボール、３６０７…ＳＲＡＭチップ。
ムアドレス遷移検出回路、ＣＴＬＲ…ロー系コントロー
ル回路、ＣＴＬＣ…カラム系コントロール回路、ＭＣＡ
ＬＬ…メモリ回路、ＲＥＦＴＩＭ…リフレッシュタイマ
ー、ＡＣＮＴ…リフレッシュアドレスカウンタ、ＣＩＢ
Ｆ…コマンドバッファ、ＣＤ…コマンドデコーダ、ＡＩ
ＢＦＲ…ローアドレス入力バッファ、ＲＡＬ…ローアド
レスラッチ回路、ＳＥＬ…切替回路、ＲＰＤＥＣ…ロー
プリデコーダ、ＲＤＥＣ…ローデコーダ、ＡＣＴＬ…ア
レイコントロール回路、ＴＩＭＧＥＮＲ…ロー系パスタ
イミング生成回路、ＴＩＭＧＥＮＣ…カラム系パスタイ
ミング生成回路、ＡＩＢＦＣ…カラムアドレス入力バッ
ファ、ＣＡＬ…カラムアドレスラッチ回路、ＭＣ…メモ
リ回路、ＣＤＥＣ…カラムデコーダ、ＩＯＣ…入出力レ
ジスタ、ＩＯＢＦ…入出力バッファ、ＮＧＥＮ…ノーマ
ル動作フラグ生成回路、ＲＧＥＮ…リフレッシュ動作フ
ラグ生成回路、ＲＯＷＴＩＭ…ロー系タイミング生成回
路、ＪＵＤＧＥ…判定回路、ＤＥＬＡＹ…遅延回路、Ｐ
ＵＬＡＤＪ…パルス幅調整回路、ＰＵＬＧＥＮ…ワンシ
ョットパルス生成回路、ＤＥＬ…遅延回路、ＣＯＬＴＩ
Ｍ…カラム系タイミング生成回路、３５０３…基板、３
５０４…フラッシュメモリ、３５０５…ＤＲＡＭチッ
プ、３５０６…ハンダボール、３６０３…基板、３６０
４…フラッシュメモリ、３６０５…ＤＲＡＭチップ、３
６０６…ハンダボール、３６０７…ＳＲＡＭチップ。
フロントページの続き
(72)発明者 堀口 真志
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 斉藤 良和
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 川瀬 靖
千葉県茂原市早野3681番地 日立デバイス
エンジニアリング株式会社内
Ｆターム(参考） 5M024 AA41 AA79 BB09 BB22 BB35
CC96 DD19 DD86 DD87 EE05
EE12 EE15 EE18 EE23 EE24
GG01 KK10 KK22 PP01 PP02
PP03 PP07 PP10
Claims (7)
- 【請求項１】 周期的に記憶情報の保持のためのリフレ
ッシュ動作を必要とするメモリセルを含み、前記メモリ
セルに対して記憶情報の読み出しあるいは書き込みを行
うメモリ動作が指示されたとき、かかるメモリ動作の前
又は後に異なるアドレス指定による自律的なリフレッシ
ュ動作を実施するタイムマルチプレクスモードと、 ロー系及びカラム系のそれぞれのアドレス信号遷移検出
回路を含み、カラム系のアドレス信号遷移検出回路のア
ドレス信号遷移検出信号によりカラム系のアドレス選択
動作を独立に行うページモードとを備えてなることを特
徴とする半導体記憶装置。 - 【請求項２】 周期的に記憶情報の保持のためのリフレ
ッシュ動作を必要とするメモリセルを含み、前記メモリ
セルに対して記憶情報の読み出しあるいは書き込みを行
うメモリ動作と、上記メモリ動作とは異なるアドレス指
定によるリフレッシュ動作とが時間的に競合したとき、
かかるメモリ動作の前又は後にリフレッシュ動作を実施
するタイムマルチモードと、ロー系及びカラム系のそれ
ぞれのアドレス信号遷移検出回路を含み、カラム系のア
ドレス信号遷移検出回路のアドレス信号遷移検出信号に
よりカラム系のアドレス選択動作を独立に行うページモ
ードとを備えてなることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１又は２において、 上記メモリ動作の要求信号と上記リフレッシュ動作の要
求信号のうちいずれか早い方を検出する判定回路を備
え、かかる判定回路の判定出力により上記メモリ動作と
リフレッシュ動作とが時間的に重ならないような調停が
行われるものであることを特徴とする半導体記憶装置。 - 【請求項４】 請求項３において、 上記メモリ動作と上記リフレッシュ動作とのうち、先に
実行される動作期中に後に実行される動作のワード線の
選択動作のための準備動作が並行して実施されるもので
あることを特徴とする半導体記憶装置。 - 【請求項５】 請求項３又は４において、 上記メモリ動作とリフレッシュ動作とのうち、先に実行
される動作でのワード線のリセット動作及びビット線の
プリチャージが終了した後に、後に実行される動作にお
けるワード線の立ち上がりが設定されることを特徴とす
る半導体記憶装置。 - 【請求項６】 請求項１ないし５のいずれかにおいて、 上記ページモード実行中において、一定期間経過後にリ
フレッシュ動作の要求に対応してリフレッシュ動作の割
り込みを可能としてなることを特徴とする半導体記憶装
置。 - 【請求項７】 請求項１ないし５のいずれかにおいて、 上記メモリ動作により入出力されるデータを単位とし
て、複数データ分の記憶容量を持つレジスタを備え、上
記メモリ動作の１回によりメモリセルとレジスタとの間
でデータの授受を行ない、上記ページモードではレジス
タとの間でデータの読み出し又は書き込みを行うように
して、その間の上記リフレッシュ動作を許可してなるこ
とを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241351A JP2003059264A (ja) | 2001-08-08 | 2001-08-08 | 半導体記憶装置 |
| US10/175,301 US6625079B2 (en) | 2001-08-08 | 2002-06-20 | Semiconductor memory device |
| KR1020020046640A KR20030014629A (ko) | 2001-08-08 | 2002-08-07 | 반도체기억장치 |
| US10/636,558 US6928017B2 (en) | 2001-08-08 | 2003-08-08 | Semiconductor memory device |
| US11/168,291 US7082063B2 (en) | 2001-08-08 | 2005-06-29 | Semiconductor memory device |
| US11/448,016 US7203116B2 (en) | 2001-08-08 | 2006-06-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241351A JP2003059264A (ja) | 2001-08-08 | 2001-08-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003059264A true JP2003059264A (ja) | 2003-02-28 |
Family
ID=19071811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001241351A Pending JP2003059264A (ja) | 2001-08-08 | 2001-08-08 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (4) | US6625079B2 (ja) |
| JP (1) | JP2003059264A (ja) |
| KR (1) | KR20030014629A (ja) |
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| KR100682174B1 (ko) | 2005-05-18 | 2007-02-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 페이지 액세스 회로 |
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| US7957212B2 (en) | 2005-03-31 | 2011-06-07 | Hynix Semiconductor Inc. | Pseudo SRAM |
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| KR100431303B1 (ko) * | 2002-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램 |
| JP2004102508A (ja) * | 2002-09-06 | 2004-04-02 | Renesas Technology Corp | 半導体記憶装置 |
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