TWI407436B

TWI407436B - 單電晶體單電容器靜態隨機存取記憶體

Info

Publication number: TWI407436B
Application number: TW94100724A
Authority: TW
Inventors: Jeong-Duk Sohn
Original assignee: Zmos Technology Inc
Priority date: 2004-07-14
Filing date: 2005-01-11
Publication date: 2013-09-01
Also published as: TW200603157A

Description

單電晶體單電容器靜態隨機存取記憶體

相關申請案之交互參照

本案請求美國臨時專利申請案第60/487,508號，申請日2003年7月14日之優先權，該案全文以引用方式併入此處。

有關聯邦贊助研究或開發之陳述

不適用

結合以雷射光碟遞交之參考材料

不適用

受著作權保護之內容告示

遵照美國及其它國家之著作權法，本專利文件之部分內容受著作權保護。當本專利文件或本專利揭示內容出現於美國專利商標局之公開檔案或記錄時，著作權擁有者不反對任何人藉傳真複製，但著作權擁有者保有全部著作權的權利。著作權擁有者並未放棄任何讓本專利文件維持秘密的權利，包括未限制其遵照37C.F.R.§1.14所擁有的權利。

發明領域

概略言之，本發明係有關半導體記憶體，特別係有關具有靜態記憶體介面之動態記憶體。

發明背景

靜態隨機存取記憶體(SRAM)電路只要電路維持供電，則可提供高速資料存取同時保有資料。但靜態RAM單元結構典型要求至少六個電晶體，因而限制於具有指定大小之晶粒上所能製造的記憶體單元數目。

另一方面，動態RAM(DRAM)可極為緊密的封裝，原因在於每個記憶體單元只需要單一電晶體及單一電容器。但動態RAM需要額外支援電路，且有其它可能限制其用途的特性。例如最快的動態記憶體之存取時間典型比快速靜態記憶體遠更慢，原因在於記憶體單元狀態的讀取需要一段時間，來允許來自小儲存電容有足量電荷可被儲存於讀取電路之容量。此外，由動態記憶體的讀取為破壞性，其中於各次讀取操作後需要接著有一寫入操作或回存操作。此外，需要週期性重新整理單元狀態，讓資料不會回應於漏電流改變所儲存之電壓值而漏失。此等回存操作與更新操作延長記憶體之最大存取時間，原因在於於回存與更新操作期間記憶體無法利用。

多種情況下，動態記憶體係以內嵌式重新整理電路實作，該內嵌式重新整理電路嘗試隱藏記憶體裝置的動態本質。其構想為重新整理問題及改寫問題藉介面邏輯隱藏，則DRAM可彷彿為SRAM電路般。此等外觀實質上類似SRAM裝置之DRAM裝置俗稱為1T1C SRAM裝置，此乃指示其動態記憶體性質之標籤。

使用操作類似SRAM之DRAM具有吸引力，在於DRAM即使包括內嵌式重新整理邏輯之額外管理資料量，其製造上佔用的晶粒面積仍然可比SRAM所需面積更少。1T1C（單電晶體單電容器）SRAM屬於一種可提供高記憶體密度，同時結合SRAM之類似介面之記憶體型別。但有關使用1T1C SRAM來替代習知SRAM，仍然有多項可相容性問題。

(a)無效位址問題不似DRAM裝置，DRAM裝置可能出現「無效位址」情況，SRAM裝置之記憶體位址經常為有效。由於SRAM晶片無需回存操作及重新整理操作，故所請求之輸出經常性為可利用。但於DRAM，當位址有效時間不足以允許進行回存操作時，無法產生輸出信號，而單元資訊將漏失。

第1圖顯示不同位址週期之時序。如圖所示，於晶片選擇被激活（信號CSB走低）後，記憶體位址期間可能改變。但依據位址期間週期而定，使用1T1C SRAM可能發生若干問題，結果導致一無效位址。

(i)短位址有效週期：當該位址期間比最小tRC短時，無法對單元資料提供足夠的回存時間(A)。最小tRC為完成DRAM操作讀取操作（包括電荷回存操作）所需最短要求時間。

(ii)長位址有效期間：位址期間夠長而可完成任何DRAM操作，不會造成問題(B)。

(iii)過長位址週期：位址期間過長，典型比數微秒更長，字線信號之升壓位準下降，單元回存位準劣化。

(b)重新整理隱藏問題因1T1C SRAM具有SRAM介面，即使由於使用DRAM洩漏單元，需要單元重新整理操作，也未如同習知DRAM接收控制信號來激活重新整理操作。內嵌式電路進行重新整理操作。但供重新整理目的用之存取記憶體單元可隨時產生，如第2圖所示。

(c)頁模式問題可使用稱作為頁週期模式之快速存取模式，其中資料係於同一列存取，而未改變列位址，藉此來改良1T1C SRAM效能。第3圖顯示頁模式1T1C SRAM之時序圖。第一資料係於tRC時間延遲以內提取，但於同一列之第二資料係於時間週期tPC提取，時間週期tPC典型遠比時間週期tRC更短。

因此須了解多項DRAM問題可能對相關電路造成問題。此等問題典型係藉修改裝置之規格表，保證1T1CSRAM裝置之操作來處理，如此遮掩無效位址問題及重新整理隱藏問題。換言之，於1T1C SRAM控制時序上造成若干限制，其無法提供與SRAM晶片的完整可相容性，因而限制此等記憶體裝置之應用性。後文摘述對存取1T1C SRAM裝置可能造成的典型限制。

(a)規定限制，來確保有足夠位址設定時間及保留時間供檢測有效位址之用。該限制嘗試克服無效位址問題，但執行不必要地延長設定時間及保留時間之時間邊際，此種時間邊際並非大部分記憶體存取所需。

(b)也規定限制，來確保位址可利用一段夠長時間來滿足潛在的DRAM限制。但此種辦法仍然無法提供與真正SRAM裝置的完整可相容性，且造成電路有額外記憶體存取限制的額外負擔。

(c)對位址扭斜加諸限制，限制經常相當嚴格。

(d)對欲避免之時序案例加諸限制，因而防止記憶體操作錯誤問題。

第4圖顯示於1T1C SRAM記憶體裝置之習知脈波式字線體系。存取命令（亦即讀取或寫入）及/或位址係由位址緩衝器及命令緩衝器接收。ATD產生器檢測位址變遷，而CMD產生器產生命令。回應於ATD產生器及CMD產生器，Addi區塊於內部產生一有效位址。解碼器解碼有效內部位址，以及區塊編碼區塊選擇有效記憶體陣列區塊。感測控制區塊產生BLSA（位元線感測放大器）控制信號及其它相關信號。

WL產生器（字線產生器）操作來致能DRAM記憶體陣列之字線。S/A致能區塊產生BLSA致能信號。

於讀取操作或寫入操作期間，延遲電路區塊產生保證延遲時間用於記憶體單元回存，而回存結束區塊產生(EOR)回存結束信號。當讀取存取操作或寫入存取操作完成時，該EOR信號去能字線及感測控制區塊信號。然後晶片進入備用模式。

第5圖為習知重新整理體系之方塊圖。存取之進行（讀取或寫入）以及位址緩衝器、命令緩衝器、ATD產生器、CMD產生器及Addi之操作係如第4圖所述。激活與重新整理仲裁器區塊判定是否進行讀寫操作或進行重新整理操作。當重新整理控制區塊請求重新整理操作時，可能出現下列情況。

第1情況－此種情況下，晶片係於備用模式，以及進行重新整理。

第2情況－此種情況下，晶片進行讀寫操作，其中重新整理操作被延遲至讀寫操作完成時。

第3情況－此種情況下，讀寫命令與重新整理請求衝突，其中藉仲裁器決定先後順序。

解碼器區塊解碼有效內部位址，區塊編碼區塊選擇有效記憶體陣列區塊。

第6圖為習知晚期寫入體系之方塊圖。存取之進行（讀取或寫入）以及位址緩衝器、命令緩衝器、ATD產生器、CMD產生器及Addi之操作係如第4圖及第5圖所述。回應於寫入命令，目前位址閂鎖於Add。閂鎖區塊及目前資料閂鎖於閂鎖區塊之資料。若晶片先前已經執行寫入命令，則Addi區塊內部產生一有效位址（亦即為得自閂鎖之N－1寫入位址）。若晶片未進行先前寫入命令，則未進行進一步操作。若晶片先前進行寫入命令，則寫入驅動器區塊驅動寫入（資料輸入）資料（亦即為得自閂鎖之N－1資料輸入）。

列解碼器區塊對藉WL產生器區塊選擇之列(WL)解碼有效內部位址。行解碼器區塊對藉CSL產生器選擇之行(CSL)解碼有效內部位址。WL產生器區塊致能該字線。回存結束(EOR)區塊（圖中未顯示）於寫入操作完成時去能WL及感測控制信號。然後晶片進入備用狀態。

如此，試圖模擬習知SRAM裝置之本DRAM裝置(1T1C SRAM)有多項缺點，該等缺點限制存取速度及應用性，且無法與習知SRAM裝置完全可相容，如此造成記憶體介面及使用上變複雜。本發明可克服此等缺點以及其它先前發展出之1T1C SRAM介面解決之道之其它缺陷，本發明提供多項優點。

發明概要

本發明提供介面動態記憶體(DRAM)讓其完全與靜態記憶體(SRAM)操作可相容之電路及方法。本發明特別適合用於1T1C（單電晶體單電容器）記憶體單元，其可提供比較典型包含6個或6個以上電晶體之習知SRAM記憶體單元（亦即6T SRAM）更高的記憶體密度。利用DRAM作為SRAM可相容裝置之核心之障礙，可於本發明獲得克服，最佳化操作速度，同時減輕對其它電路的負擔。

本發明方法利用脈波化字線來存取記憶體，讓其它字線可供用於進行重新整理操作。該方法也提供比較外部位址信號期間，以及檢測回應於位址之可利用性超出一段指定期間（例如等於或大於最小tRC週期時間）可被存取的有效位址。此外，執行晚期寫入，其中寫入操作始於寫入控制信號被去能後。

本發明之具體例通常描述為一記憶體電路，其具有動態記憶體單元組配來模仿靜態記憶體，包含：(a)一動態記憶體單元陣列，較佳包含用於各個記憶體位元之單一電晶體及單一電容器(1T1C)；(b)一內部位址產生電路，其建構來接收位址資訊及命令資訊，以及產生內部位址；(c)一解碼器電路，供用於接收內部位址，以及控制存取動態記憶體單元；以及(d)產生裝置，當該裝置藉解碼器電路觸發時，產生一字線輸出至動態記憶體之裝置，以及當於非頁模式時該裝置回應於最大週期時間(tRC)而結束，或當於頁模式時回應於最大頁模式週期時間(tPMRC)而結束。

記憶體電路進一步包含比較裝置，用來將外部位址期間與內部位址期間相比較，來檢測無效位址期間，以及忽略相關操作。記憶體電路進一步包含於去能寫入控制信號後，開始寫入操作用之裝置。

本發明之另一具體例可描述為一種記憶體裝置包含：(a)複數個動態隨機存取記憶體(DRAM)單元；以及(b)介面電路耦合至該DRAM單元，且具有執行讀取、寫入及重新整理操作之電路，結合建構用來進行下列之一或多項操作之電路：(i)回應於頁模式及非頁模式，字線之脈波式操作來提供重新整理隱藏，(ii)位址期間比較，供忽略與無效長度位址相關之操作，以及(iii)於寫入控制信號去能後，執行寫入操作。

此等有利方面可分開實施來增加動態RAM裝置與靜態介面之可相容性，或此等有利方面可組合實施來提供完全可相容之SRAM介面。

本發明之另一具體例可描述為一種記憶體裝置包含(a)複數個動態隨機存取記憶體(DRAM)單元；(b)一介面電路耦合至該DRAM單元，且具有執行讀取寫入及重新整理操作之電路；以及(c)位址期間比較電路，其建構來忽略接收得之具有無效長度之位址關聯之操作。

本發明之另一具體例可描述為一種記憶體裝置包含(a)複數個動態隨機存取記憶體(DRAM)單元；(b)一介面電路耦合至該DRAM單元，且具有執行讀取寫入及重新整理操作之電路；以及(c)一晚期寫入電路，其係建構來於寫入控制信號去能後執行寫入操作。

本發明之具體例通常描述為一記憶體電路，其具有動態記憶體單元組配來模仿靜態記憶體，包含：(a)一動態記憶體單元陣列，例如1T1C SRAM；(b)一內部位址產生電路，其建構來接收位址資訊及命令資訊，以及產生內部位址；(c)一解碼器電路，供用於接收內部位址，以及控制存取動態記憶體單元；(d)一字線控制電路，其係建構來當藉該解碼器電路觸發時輸出一字線至該動態記憶體，以及當於非頁模式時回應於最大週期時間(tRC)而結束，或當於頁模式時回應於最大頁模式週期時間(tPMRC)而結束；(e)一位址比較電路，其係建構來相對於內部期間比較外部位址期間，來檢測無效位址期間，以及忽略關聯之記憶體操作；以及(f)一晚期寫入電路，其係建構來於寫入動態記憶體單元陣列之寫入控制信號去能後，開始寫入操作。

本發明之具體例也可描述為一種介面複數個動態隨機存取記憶體單元至外部位址信號、資料信號及控制信號之方法，包含：(a)脈波化字線供存取記憶體，其中其它字線可供重新整理操作利用；(b)回應於檢測得外部位址信號期間係等於或超過該最小tRC週期時間，來致能一字線用於一指定存取；以及(c)於寫入控制信號已經被去能後開始寫入操作。

須了解本發明之多方面描述於此處，包括（但非限於）下列。也須注意可未悖離本發明之教示而分開或組合實作下列本發明之各方面。

本發明之一方面係提供1T1C SRAM裝置及類似之基於動態記憶體核心之裝置與習知SRAM裝置之可相容性提升。

本發明之另一方面係提供重新整理隱藏、頁模式週期支援，以及消除目前對存取時序之限制。

本發明之另一方面係提供一種利用脈波式字線之重新整理隱藏方法，其中其它記憶體單元之字線可供用於支援重新整理操作。

本發明之另一方面係提供位址期間比較，其中於位址第一部分開始檢查位址之有效性，以及於超過指定期間例如等於或超過最小tRC週期時間之位址第二部分開始存取。

本發明之另一方面係提供位址緩衝來保證時序邊際，只要該位址可經歷預定期間例如tRC可供利用即可。

本發明之另一方面為提供晚期寫入機構，其中該寫入操作係回應於寫入控制信號之去能而開始。

本發明之又一方面係提供一種介面機構，其允許結合動態記憶體單元於一全部SRAM可相容之記憶體裝置。本發明之其它方面由後文說明書各部分將更為彰顯，其中詳細說明僅供揭示本發明之較佳具體例，而非限制性。

圖式簡單說明

經由參照下列各圖將更完整了解本發明，附圖僅供舉例說明目的：第1圖為於習知動態隨機存取記憶體操作期間之不同定址時段之時序圖。

第2圖為於習知動態隨機存取記憶體操作之任何時間，可能發生之重新整理活動之時序圖。

第3圖為於習知動態隨機存取記憶體之頁模式週期時序之時序圖。

第4圖為習知脈波式字線體系之方塊圖。

第5圖為習知重新整理體系之方塊圖。

第6圖為習知晚期寫入體系之方塊圖。

第7圖為根據本發明之一方面，位址檢測與單元資料重新整理之時序圖。

第8圖為根據本發明之一方面，字線關斷時序之時序圖。

第9圖為根據本發明之一方面，晚期寫入時序之時序圖。

第10圖為根據本發明之一方面，頁週期時序之時序圖。

第11圖為根據本發明之一具體例，建構供靜態RAM介面用之一動態RAM之方塊圖。

第12圖為根據本發明之一具體例，脈波式字線方法之方塊圖。

第13圖為根據本發明之一具體例，重新整理方法之方塊圖。

第14圖為根據本發明之一具體例，晚期寫入方法之方塊圖。

較佳實施例之詳細說明

供舉例說明目的，特別參照附圖，本發明係以如第7圖至第14圖概略顯示之裝置具體實施。須了解裝置之組態以及零組件細節可改變，以及方法可就特定步驟及順序改變，而未悖離此處揭示之基本構想。

1.引言為了解決使用1T1C SRAM記憶體或利用動態記憶體(DRAM)核心之類似SRAM記憶體之關聯之動態記憶體問題，此處說明具體實施之新穎構想。新穎設計構想可克服由於利用DRAM核心（例如1T1C單元結構）來形成SRAM可相容記憶體所造成之時序限制及問題。此外，無需複雜的邏輯可實作新穎構想，且實作該構想並未顯著增加晶粒大小。結果新穎設計方便實作，同時可提供1T1C SRAM裝置（或類似裝置）與習知SRAM裝置間之完全可相容性。

新穎設計構想包括多個有利方面，例如下列各方面。提供一脈波式字線結構，其係受最大頁模式週期時間所限。提供具有選擇性位址緩衝之位址期間比較功能。也支援晚期寫入功能。此等將進一步說明其細節如後。

2.脈波式字線提供一脈波式字線結構，其係受最大頁模式週期時間所限。為了實作重新整理隱藏體系，字線於任何操作期間，包括讀取及寫入操作期間係以脈波式模式使用（脈波式，或於某一段短時間後自動關閉）。須了解維持字線開放經歷整個激活操作時間（位準敏感性字線），可防止於不同字線之記憶體單元被重新整理。

因此使用脈波式字線可輔助提供重新整理隱藏，原因在於至其它記憶體單元之字線可被激活，因而讓隱藏式重新整理操作變成可能。但為了實作頁模式週期時間，由於tPC遠比tRC更短，故字線不可於新位址開放，如此單元儲存時間不足。反而產生內部脈波，該內部脈波係於最大頁模式週期時間後關閉。藉此方式方便去除保證最小tRC之需求。舉例言之，可利用內部計數器來實作此一方面。

第7圖顯示藉命令、或回應於隨後位址而關閉字線之相關波形圖。當一位址有長期持續時間時，字線可於tPMRC（頁模式RAS週期時間）後關閉。須注意重新整理時段係與下述時段交替，其中資料可於稱作為RAS週期之週期(tRC)存取，該週期有二時段。當一位址期間比tPMRC短時，字線可於次一位址關閉。

經由遵循此種設計構想，可支援重新整理隱藏及頁模式週期時序，同時可消除控制1T1C SRAM之時序限制需求。本發明機構可支援循序頁週期路徑，其中使用額外邏輯、資料線及內部閂鎖並非支援頁模式週期時間所需。

3.位址期間比較功能一具體例可利用內部tRC時序實作，tRC具有最短時間來輔助DRAM操作，內部tRC比規格表上的外部tRC更短，原因在於規格表上規定的位址期間時段包括全部其它耗時操作，例如外部位址緩衝操作。如此可比較部分位址期間，用來控制內部記憶體操作。

第8圖顯示一範例波形圖，其中部分位址期間用於控制記憶體操作。外部位址之位址期間時段較佳被平分為二部分，前部係用於有效位址檢測。

考慮一種情況，其中外部位址期間為70奈秒，而內部tRC為35奈秒。於外部位址改變後（例如使用位址變遷檢測(ATD)體系改變），開始期間測量。當該期間係等於或超過內部最小tRC週期時間時，致能一字線，以及開始DRAM核心操作。但當該期間係短於內部最小tRC週期時間時字線未被致能，且未進行操作。換言之，可根據位址持續時間而致能字線且開始DRAM操作。須基於下列位址變遷而考慮若干情況。

(1)測得之位址持續時間比內部最小tRC更長，隨後位址於內部最小tRC週期時間後改變。此種情況下，可對DRAM操作提供足夠時間，可進行位址相關之DRAM操作而無問題。

(2)測得之位址持續時間係比內部最小tRC更長，但新位址係於字線被致能後改變。

(a)當新位址持續時間係比內部最小tRC更長時，由新位址所得新字線將於內部最小tRC之後被致能。結果可完成位址相關之DRAM操作而無問題。

(b)當新位址持續時間係比內部最小tRC更短時，新字線不會被致能，可持續與第一位址相關之DRAM操作。

(i)當次一位址（第三位址）比內部最小tRC更長，且新字線係於內部最小tRC後被致能時，有足夠時間來完成與第一位址相關之DRAM操作。

(ii)當次一位址（第三位址）比內部最小tRC更短，且無新字線被致能時，可持續與第一位址關聯之DRAM操作。

(3)當測得之位址持續時間係比內部最小tRC更短時，則無新字線被致能，且未進行任何操作。

根據本發明，可免除限制控制1T1C SRAM存取時序之需求。一具體例中，本發明之此一方面可經由結合一緩衝器於外部位址的第一部分與第二部分間來保證時序邊際。此外，外部位址可劃分為三部分而非二部分，例如利用(1)位址持續時間比較，(2)激活（重新整理）及(3)激活（重新整理）劃分。

4.晚期寫入機構為了使用脈波式字線體系來進行寫入操作，字線須於適當時間開啟，有效資料可於字線開啟時間寫入。

第9圖顯示本發明具體例關聯之控制DRAM寫入操作之時序圖。須注意於習知設計，資料寫入始於下述週期。如此若寫入週期接著為讀取週期，則須維持二位址，且於隨後週期須進行兩項操作。維持二位址包含一老位址來將資料寫入記憶體單元，以及新位址來讀出資料。此等操作讓晶片操作變複雜化，且形成瓶頸，妨礙縮短週期時間的努力。

為了克服此等問題，本發明於寫入控制信號（例如第9圖之WEB）被去能後開始寫入操作，其中可消除前述複雜情況。

第10圖顯示基於此種新穎設計構想之具有可能的重新整理時段之可能的頁模式週期時間，來免除記憶體控制時序及電路變複雜的需要。

5.SRAM可相容之1T1C SRAM之電路具體例第11圖以具體實施例顯示SRAM可相容之動態RAM10，特別為建構獲得與SRAM介面之相容性之1T1C動態RAM。新穎1T1C SRAM包含下列區塊。位址緩衝器(LSB)12及位址緩衝器(MSB)14係於資料及命令被接收於命令緩衝器16時，接收位址資訊。ATD產生器區塊（M及L）18、20係建構來產生位址變遷檢測。CMD產生器區塊22係建構來產生命令。Addi區塊24提供內部位址產生器區塊。解碼器區段判定內部位址，於本具體例，解碼器區段包含一解碼內部列位址用之列解碼器區塊26，以及一解碼內部行位址用之行解碼器區塊28。

區塊編碼區塊30提供記憶體區塊選擇編碼。感測控制區塊32係建構來控制位元線感測放大與延遲電路。S/A致能區塊34提供位元線感測放大器致能。延遲A電路區塊36係建構來提供足夠延遲而保證記憶體單元之回存。延遲B電路區塊38係建構來提供足夠延遲而保證最大頁模式週期時間。回存結束區塊40確立結束單元回存時序。

頁模式備用區塊42係建構來回應於接收到讀取命令或寫入命令而操作。頁模式開區塊44係建構來致能頁模式。重新整理控制區塊46係建構來控制DRAM單元之重新整理。激活與重新整理仲裁器區塊48係建構來仲裁讀寫與重新整理。位址期間比較器區塊50係建構來比較外部位址持續時間與內部讀取週期時間(tRC)或內部寫入週期時間(tWC)。CSL產生器（行選擇線）區塊52係建構來產生行選擇線信號，而WL（字線）產生器區塊54係建構來產生字線，其控制記憶體單元電晶體閘極。資料輸入緩衝器區塊56係建構來於內部閂鎖資料。寫入驅動器區塊58係建構來驅動資料用於寫入操作。最後，DRAM單元陣列60為組配有DRAM（動態隨機存取記憶體）單元陣列，如(1T1C)單元陣列之記憶體核心。

5.1讀取命令於讀取命令執行期間，讀取命令及/或位址係經接收，而位址部分較佳係於分開部分處理，例如最有效位元組(MSB)及最無效位元組(LSB)或其它劃分方式。須了解於讀取命令後，當頁模式執行時，唯有LSB將改變。激活與重新整理仲裁器區塊48判定是否進行讀取操作或重新整理操作。回應於重新整理控制區塊46請求重新整理操作：第1情況－當晶片於備用模式時，進行重新整理操作。

第2情況－於讀取操作期間，重新整理操作等候至讀取操作完成。

第3情況－若讀取請求與重新整理請求相衝突，則對位址持續時間比較時間進行重新整理。

ATD產生器區塊18、20檢測得位址變遷，而CMD產生器區塊22產生命令。位址期間比較器區塊50測定位址持續時間：第1情況－若位址為有效期間，則繼續處理。

第2情況－若位址為無效長度，則忽略外部位址（未進行任何操作）。

Addi區塊24於內部產生一有效位址。於有效內部位址被設定後，頁模式備用區塊42被致能。若於次一週期（正常模式週期）位址MSB改變（非頁模式），則頁模式備用區塊42將被去能。若於次一週期（頁模式週期）只有LSB改變，則頁模式開區塊44被致能。列解碼器區塊26解碼供列(WL)選擇用之有效內部位址。行解碼器區塊28解碼供行(CSL)選擇用之有效內部位址。區塊編碼區塊30選擇有效記憶體陣列區塊。感測控制區塊32產生BLSA（位元線感測放大器）控制信號及其它相關信號。WL產生器區塊54於適當時序致能字線。

S/A致能區塊34產生BLSA致能信號，隨後進行讀取操作。延遲A電路區塊36產生延遲時間來提供保證單元回存。回存結束(EOR)區塊40產生回存結束信號來於讀取操作結束時，去能藉WL產生器區塊54以及得自感測控制區塊32之信號所產生之字線。隨後晶片進入備用模式。

若於次一週期位址MSB改變，因而為正常模式週期，則頁模式備用區塊42被去能。於有效命令之情況下，晶片操作返回處理讀取命令，若該命令為無效，則晶片維持於備用模式。

若於次一週期（頁模式週期）只有LSB改變，則頁模式開區塊44被致能。若頁模式開區塊44係控制解碼器及區塊之編碼，則前段描述之「列解碼器區塊26」解碼供列(WL)選擇用之有效內部位址，以及行解碼器區塊28解碼供行(CSL)選擇用之有效內部位址）之各步驟重複。延遲B電路區塊38產生最大tPMRC（頁模式週期時間）之保證延遲時序。若位址MSB於最大tPMRC之前改變，則頁模式備用區塊42及頁模式開區塊44將被去能，且讀取操作將與外部位址(MSB)改變後之資訊進行。若直至tPMRC為止，位址MSB不變，則延遲B電路區塊38控制回存結束區塊40，讀取操作將以延遲B電路區塊38進行。

5.2寫入命令於寫入命令執行期間，寫入命令及/或位址係經接收，而位址部分較佳係於分開部分處理，例如最有效位元組(MSB)及最無效位元組(LSB)或其它劃分方式。須了解於讀取命令後，當頁模式執行時，唯有LSB將改變。激活與重新整理仲裁器區塊48判定是否進行寫入操作或重新整理操作。回應於重新整理控制區塊46請求重新整理操作，可能出現多種情況：第1情況－當晶片於備用模式時，進行重新整理操作。

第2情況－於寫入操作期間，重新整理操作等候至寫入操作完成。

第3情況－若寫入請求與重新整理請求相衝突，則對位址持續時間比較時間進行重新整理。

當寫入命令完成時，Addi區塊24於內部產生一有效位址，寫入驅動器區塊58驅動寫入資料（資料輸入）。於有效內部位址被設定後，頁模式備用區塊42被致能。若於次一週期（正常模式週期）位址MSB改變（非頁模式），則頁模式備用區塊42將被去能。若於次一週期（頁模式週期）只有LSB改變，則頁模式開區塊44被致能。列解碼器區塊26解碼供列(WL)選擇用之有效內部位址，以及行解碼器區塊28解碼供行(CSL)選擇用之有效內部位址。區塊編碼區塊30選擇有效記憶體陣列區塊。感測控制區塊32產生BLSA（位元線感測放大器）控制信號及其它相關信號。WL產生器區塊54於適當時序致能字線。

S/A致能區塊34產生BLSA致能信號。然後進行寫入操作。延遲A電路區塊36產生延遲時間來提供保證單元回存。回存結束(EOR)區塊40產生回存結束信號來於讀取操作結束時，去能藉WL產生器區塊54以及得自感測控制區塊32之信號所產生之字線。隨後晶片進入備用模式。

若於次一週期位址MSB改變，因而為正常模式週期，則頁模式備用區塊42被去能。於有效命令之情況下，晶片操作返回處理讀取命令。若該命令為無效，則晶片維持於備用模式。

若於次一週期（頁模式週期）只有LSB改變，則頁模式開區塊44被致能。若頁模式開區塊44係控制解碼器及區塊之編碼，則前段描述之「列解碼器區塊26」解碼供列(WL)選擇用之有效內部位址，以及行解碼器區塊28解碼供行(CSL)選擇用之有效內部位址）之各步驟重複。延遲B電路區塊38產生最大tPMRC（頁模式週期時間）之保證延遲時序。若位址MSB於最大tPMRC之前改變，則頁模式備用區塊42及頁模式開區塊44將被去能，且寫入操作將與外部位址(MSB)改變後之資訊進行。若直至tPMRC為止，位址MSB不變，則延遲B電路區塊38控制回存結束區塊40，寫入操作將以延遲B電路區塊38進行。

5.3脈波式字線操作第12圖顯示本發明之脈波式字線操作相關各區塊。根據本發明之新穎功能區塊，包括頁模式備用區塊42、頁模式開區塊44及延遲B電路區塊38強調顯示。須注意不似第11圖，本具體例有單一解碼器區塊26而非列解碼器區塊26及行解碼器區塊28。須注意不似第6圖之先前技術電路，本具體例無需資料輸入閂鎖區塊或Add.閂鎖區塊。

根據脈波式字線方法，接收讀取命令或寫入命令之位址，位址部分較佳係於分開部分處理，例如最有效位元組(MSB)及最無效位元組(LSB)等部分或其它劃分方式分開處理。須了解於讀取命令或寫入命令後當進行頁模式時，唯有LSB改變。

Addi區塊24將於內部產生一有效位址。於有效內部位址被設定後，頁模式備用區塊42被致能。若於次一週期（正常模式週期）位址MSB改變，則頁模式備用區塊42將被去能。若於次一週期（頁模式週期）唯有LSB改變，則頁模式開區塊44將被致能。

解碼器區塊26解碼有效內部位址。區塊編碼區塊30選定一有效記憶體陣列區塊。感測控制區塊32產生BLSA（位元線感測放大器）控制信號及其它相關信號。WL產生器區塊54於適當時序致能字線。

S/A致能區塊34產生BLSA致能信號。然後進行讀或寫操作。延遲A電路區塊36產生延遲時間來提供保證單元回存。當讀取操作或寫入操作結束時，回存結束(EOR)區塊40產生回存結束信號，其去能由WL產生器區塊54產生之字線以及得自感測控制區塊32之信號。隨後晶片進入備用模式。

若位址MSB於次一週期亦即正常模式週期改變，則頁模式備用區塊42被去能。以有效命令為例，晶片操作返回讀或寫命令處理起點。若該命令為無效，則晶片維持於備用模式。

若於次一週期（頁模式週期）只有LSB改變，則頁模式開區塊44被致能。頁模式開區塊44耦合用來控制解碼器區塊26及區塊編碼區塊30。回應於頁模式開信號，解碼本新輸入之頁位址，如前段描述「解碼器區塊26解碼有效內部位址」說明。延遲B電路區塊38產生對最大tPMRC（頁模式週期時間）之保證延遲時間。若位址MSB係於最大tPMRC之前改變，則頁模式備用區塊42及頁模式開區塊44將被去能，讀或寫操作將以外部位址(MSB)改變資訊進行。若直至tPMRC為止位址MSB不變，則延遲B電路區塊38控制回存結束區塊40，將進行讀或寫操作，延遲A電路區塊36提供保證單元回存之足夠延遲時間。

5.4位址期間比較操作第13圖描述本發明之重新整理操作之相關區塊。顯示增加於本發明之位址期間比較器區塊50。須注意本具體例有單一位址緩衝器區塊12，而非第11圖之分裂MSB、LSB位址緩衝器12、14。同理，本具體例利用單一ATD產生器18，而非第11圖之MSB及LSB ATD產生器18、20。此外，本具體例有單一解碼器區塊26，而非如第11圖所示之列解碼器區塊26及行解碼器區塊28。為求清晰，於本具體例中有多個其它區塊被省略未顯示。

於讀或寫命令期間，接收讀或寫命令之位址。激活與重新整理仲裁器區塊48判定回應於重新整理控制區塊46請求重新整理操作，是否進行存取操作（讀或寫操作）或重新整理操作。須考慮以下各情況。

第1情況－當晶片於備用模式時，進行重新整理操作。

第2情況－於寫入操作期間，重新整理操作等候至讀或寫操作完成。

第3情況－若讀或寫請求與重新整理請求相衝突，則對位址持續時間比較時間進行重新整理。

ATD產生器區塊18、20檢測得位址變遷，而CMD產生器區塊22產生命令。位址期間比較器區塊50測定位址持續時間。須考慮下列基於位址期間之各種情況。

第1情況－若位址為有效期間，則繼續處理。

當讀或寫命令完成時，Addi區塊24於內部產生一有效位址。解碼器（列解碼器區塊26及行解碼器區塊28）解碼有效內部位址。區塊編碼區塊30選定一有效記憶體陣列區塊。

5.5晚期寫入操作第14圖顯示描述本發明之晚期寫入操作之方塊圖。須注意於第6圖習知記憶體顯示之位址閂鎖區塊及資料輸入閂鎖區塊並未含括於本發明之晚期寫入體系。但須注意，本具體例有單一位址緩衝器區塊12，而非第11圖之分裂的MSB、LSB位址緩衝器12、14。同理，只須單一ATD產生器18，而非第11圖之MSB及LSB ATD產生器18、20。為求功能清晰，省略多個本具體例之重新整理相關電路。

於寫入命令期間，接收位址。當寫入命令完成時，Addi區塊24於內部產生一有效位址，寫入驅動器區塊58驅動寫入（資料輸入）資料。列解碼器區塊26解碼有效內部位址進行列(WL)選擇，以及行解碼器區塊28解碼有效內部位址進行列(CSL)選擇。感測控制區塊32（未顯示於本圖）產生BLSA（位元線感測放大器）控制信號及其它相關信號。WL產生器區塊54於適當時序致能字線。

S/A致能區塊34（未顯示於本圖）產生BLSA致能信號。然後進行寫入操作。延遲電路產生延遲時間來提供保證單元回存。當寫入操作結束時，回存結束(EOR)區塊40（未顯示於本圖）產生回存結束信號，其去能由WL產生器區塊54產生之字線及得自感測控制區塊32（未顯示於本圖）之信號。隨後晶片進入備用模式。

5.6帶有重新整理之頁模式週期時序後文詳細說明第10圖之時序圖之進一步細節，第10圖為顯示頁模式週期時序及重新整理之時序圖。

週期1表示正常週期，其中位址之MSB及LSB改變。字線被致能，而於若干延遲後，回應於得自延遲A電路區塊36之輸出信號，由回存結束區塊40產生回存結束信號。藉回存結束信號自動去能字線。可於其餘時間進行更新動作。回應於得自WL產生器區塊54之字線致能信號，產生頁模式備用信號。

當於週期2之頁模式週期（唯有位址LSB改變）時，回應於LSB位址資訊及頁模式備用區塊42之輸出信號，頁模式開區塊44可被激活。頁模式開區塊44之輸出信號，可致能前一字線，以及控制回存結束區塊40，讓其不會去能字線。

若為正常週期（MSB改變），則頁模式備用區塊42被去能。若位址為有效，則接著為週期1動作。

於包含正常週期之週期N，MSB位址改變，頁模式備用區塊42及頁模式開區塊44被去能。字線被去能。若該位址為有效，則接著為週期1動作。

於週期N－1，若無先前活動，則由延遲B電路區塊38之輸出信號致能回存結束區塊40，以及字線被去能。

須了解本發明提供多種與動態RAM介面之機構，讓動態RAM可以靜態RAM協定更完全可相容。根據本發明之記憶體裝置可無需受到1T1C SRAM特有之多項操作限制，而可用於應用用途，因而降低複雜度，同時加快存取速度。

雖然前文說明含有多項細節，但不可視為前文說明係囿限本發明之範圍，反而係單純對若干目前較佳之本發明具體例提供說明。因此須了解本發明範圍更完整涵蓋其它熟諳技藝人士顯然易知之具體例，如此，本發明之範圍僅受隨附之申請專利範圍所限，申請專利範圍中除非外顯明白陳述一且唯一，否則當以單數述及一元件時絕非意圖表示「一且唯一」，反而係表示「一或多」。熟諳技藝人士已知之前述較佳具體例之各元件之結構相當例及功能相當例全部皆明白結合於此處以供參照，且意圖涵蓋於本申請專利範圍之範圍。此外，涵蓋於本申請專利範圍之裝置或方法無需可解決本發明欲解決之各項問題及每項問題。此外，於本揭示之任何元件、構件或方法步驟絕非意圖公諸大眾，而與該元件、構件或方法步驟是否外顯引述於申請專利範圍無關。此處申請專利範圍之元件除非明白使用「用之手段」一詞引述，否則並無任何申請專利範圍之元件係遵照35 U.S.C. 112第六段之規定解譯。

廣義言之至少本寫入陳述如後。說明提供一具有高密度動態記憶體(DRAM)之介面，此種1T1C（單電晶體單電容器）記憶體單元，提供與靜態記憶體(SRAM)完全可相容性之記憶體電路及方法。該電路可克服DRAM之相關缺點，例如回存操作及重新整理操作之相關缺點，該等缺點造成無法完全利用具有SRAM可相容元件之DRAM核心。電路可結合本發明之多方面，可為單獨結合或較佳為組合結合，包括供限制最大頁模式週期時間之脈波式字線結構，帶有選擇性位址緩衝之位址期間比較功能，以及晚期寫入功能，其中該寫入功能係始於寫入控制信號已經被去能之後。

10．．．SRAM可相容性動態RAM

12．．．位址緩衝器(LSB)

14．．．位址緩衝器(MSB)

16．．．命令緩衝器

18、20．．．ATD（位址變遷檢測）產生器區塊

22．．．CMD產生器區塊

24．．．ADDi區塊

26．．．列解碼器區塊

28．．．行解碼器區塊

30．．．區塊編碼區塊

32．．．感測控制區塊

34．．．S/A致能區塊

36．．．延遲A電路區塊

38．．．延遲B電路區塊

40．．．回存結束(EOR)區塊

42．．．頁模式備用區塊

44．．．頁模式開區塊

46．．．重新整理控制區塊

48．．．激活與重新整理仲裁器區塊

50．．．位址期間比較器區塊

52．．．CSL產生器（行選擇線）區塊

54．．．WL（字線）產生器區塊

56．．．資料輸入緩衝器區塊

58．．．寫入驅動器區塊

60．．．DRAM單元陣列

第1圖為於習知動態隨機存取記憶體操作期間之不同定址時段之時序圖。